CN115206372A - 内部电压发生电路以及包括其的半导体存储器设备 - Google Patents

内部电压发生电路以及包括其的半导体存储器设备 Download PDF

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Abstract

本申请涉及内部电压发生电路以及包括其的半导体存储器设备。一种内部电压发生电路包括使能控制电路，该使能控制电路被配置为通过在使能信号被去激活之后将使能信号的激活时间点限制到复位时间之后的时间点来生成最终使能信号。内部电压发生电路还包括：启动控制电路，该启动控制电路被配置为在复位时间期间执行复位操作并且基于最终使能信号来生成启动信号；参考电压发生电路，该参考电压发生电路被配置为基于启动信号来生成参考电压；电流发生电路，该电流发生电路被配置为基于参考电压来生成参考电流；以及电压发生电路，该电压发生电路被配置为基于参考电流来生成内部电压。

Description

内部电压发生电路以及包括其的半导体存储器设备
技术领域
各种实施方式总体上涉及一种内部电压发生电路以及包括其的半导体存储器设备，并且更具体地，涉及一种即使输入具有短的非活动时段的活动信号也能够稳定地生成内部电压的内部电压发生电路以及包括其的半导体存储器设备。
背景技术
通常，包括半导体设备和半导体存储器设备的集成电路接收外部电源电压，并且执行各种电路操作。集成电路包括安装在其中的内部电压发生电路，该内部电压发生电路被配置为接收外部电源电压并生成内部电压。集成电路的内部电路实质上基于内部电压执行各种电路操作。因此，对集成电路来说最重要的是生成具有恒定电压电平的内部电压，以便执行稳定的电路操作。
为了生成具有恒定电压电平的内部电压，采用维德拉型(Widlar-type)内部电压发生电路。即使外部电源电压由于噪声而改变，维德拉型内部电压发生电路也可以生成具有恒定电压电平的内部电压。然而，有了这些优点，维德拉型内部电压发生电路具有若干缺点。
首先，维德拉型内部电压发生电路在电路设计期间需要相对宽的电路面积。
维德拉型内部电压发生电路基本上包括用于生成内部电压的电压发生电路和用于控制电压发生电路上的启动操作的启动电路。电压发生电路和启动电路需要相对大的电路面积。在每个平面区域上执行交织操作的半导体存储器设备需要针对每个平面包括维德拉型内部电压发生电路。因此，维德拉型内部电压发生电路在设计半导体存储器设备时是一种负担。
其次，维德拉型内部电压发生电路需要保证针对启动电路的复位操作时间。
维德拉型内部电压发生电路包括启动电路。由于启动电路的电路特性，启动电路需要预定复位时间的复位操作。启动电路基本上基于使能信号生成包括使能脉冲的启动信号。启动信号是用于控制电压发生电路上的启动操作的信号。然而，当在使能信号被去激活之后使能信号在未保证复位时间的同时再次被激活时，启动电路生成不包括使能脉冲的启动信号。因此，电压发生电路基于使能信号在被禁用之后被使能，但是根据不包括使能脉冲的启动信号而不执行启动操作。因此，电压发生电路没有生成稳定的内部电压。
因此，由于上述两个问题，维德拉型内部电压发生电路在电路设计期间伴随着困难。
发明内容
在实施方式中，一种内部电压发生电路可以包括：使能控制电路，该使能控制电路被配置为通过在使能信号被去激活之后将使能信号的激活时间点限制到复位时间之后的时间点来生成最终使能信号；启动控制电路，该启动控制电路被配置为在复位时间期间执行复位操作，并且基于最终使能信号来生成启动信号；参考电压发生电路，该参考电压发生电路被配置为基于启动信号来生成参考电压；电流发生电路，该电流发生电路被配置为基于参考电压来生成参考电流；以及电压发生电路，该电压发生电路被配置为基于参考电流来生成内部电压。
在实施方式中，半导体存储器设备可以包括：多个平面区域，每个平面区域包括存储体(bank)；使能控制电路，该使能控制电路被配置为通过在使能信号被去激活之后将使能信号的激活时间点限制到复位时间之后的时间点来生成最终使能信号；启动控制电路，该启动控制电路被配置为在复位时间期间执行复位操作，并且基于最终使能信号来生成启动信号；参考电压发生电路，该参考电压发生电路被配置为基于启动信号来生成参考电压；电流发生电路，该电流发生电路被配置为基于参考电压来生成至少一个参考电流；以及多个电压发生电路分别与多个平面区域相对应，并且被配置为基于至少一个参考电流来生成多个内部电压。
附图说明
图1是例示根据实施方式的内部电压发生电路的配置的框图。
图2是例示图1的启动控制电路的配置的电路图。
图3是例示图1的使能控制电路的配置的电路图。
图4是例示图3的使能控制电路的电路操作的波形图。
图5是例示根据实施方式的内部电压发生电路的配置的框图。
图6是例示根据实施方式的内部电压发生电路的配置的框图。
图7是例示图6的电流发生电路的配置的电路图。
图8是例示图6的第一电压发生电路的配置的电路图。
图9是例示根据实施方式的半导体存储器设备的配置的框图。
具体实施方式
本公开的描述仅仅是针对结构和/或功能性描述的实施方式。本公开的权利范围不应当被解释为限于说明书中描述的实施方式。也就是说，因为实施方式可以以各种方式修改并且可以具有各种形式，所以本公开的权利范围应当被理解为包括可以实现技术精神的等同物。此外，本公开中提出的目的或效果并不意味着特定实施方式应当包括所有目的或效果或者仅包括这样的效果。因此，本公开的权利的范围不应被理解为受其限制。
在本申请中描述的术语的含义应当被如下理解。
诸如“第一”和“第二”之类的术语用于将一个元件与另一元件区分开，并且本公开的范围不应受到这些术语的限制。例如，第一元件可以被命名为第二元件。同样地，第二元件可以被命名为第一元件。
除非在上下文中另外清楚地表达，否则单数形式的表达应当被理解为包括复数表达。诸如“包括”或“具有”之类的术语应当被理解为指示存在设定的特性、数量、步骤、操作、元件、部件或其组合，而不排除存在或添加一个或更多个其它特性、数量、步骤、操作、元件、部件或其组合的可能性。
在每个步骤中，为了描述方便，使用了符号(例如，a、b和c)，并且符号不描述步骤的顺序。除非在上下文中清楚地描述特定顺序，否则可以以与上下文中描述的顺序不同的顺序来执行这些步骤。也就是说，步骤可以根据所描述的顺序来执行，可以基本同时执行，或者可以按照与所描述的顺序的相反的顺序来执行。
除非另外定义，否则本文使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员通常理解的含义相同的含义。除非在本申请中清楚地定义，否则在通常使用的字典中定义的术语应当被解释为具有与相关技术中的上下文中的含义相同的含义，并且不应当被解释为具有理想或过于正式的含义。
各个实施方式旨在提供一种能够基于提供复位时间的最终使能信号来生成内部电压的内部电压发生电路。
各个实施方式旨在提供一种包括能够生成分别与多个平面区域相对应的内部电压的内部电压发生电路的半导体存储器设备。
图1是例示根据实施方式的内部电压发生电路100的配置的框图。
参照图1，内部电压发生电路100可以包括使能控制电路110、启动控制电路120、参考电压发生电路130、电流发生电路140和电压发生电路150。
使能控制电路110可以被配置为通过在使能信号EN被去激活之后将使能信号EN的激活时间点限制到复位时间之后的时间点来生成最终使能信号EN_F。使能信号EN可以是用于控制内部电压发生电路100的使能操作的信号。复位时间可以指示下面将描述的启动控制电路120的复位操作所需的时间。将参照图3和图4描述使能控制电路110的更详细的电路配置和操作。
启动控制电路120可以被配置为在复位时间期间执行复位操作，并且基于最终使能信号EN_F来生成启动信号CTR_ST。尽管下文将再次描述，但最终使能信号EN_F可以具有提供了启动控制电路120的复位时间的激活时间点。因此，启动控制电路120可以在提供其复位时间的同时生成稳定的启动信号CTR_ST。将参照图2描述启动控制电路120的更详细的电路配置和操作。
参考电压发生电路130可以被配置为基于启动信号CTR_ST来生成参考电压V_REF。可以基于使能信号EN来使能参考电压发生电路130。参考电压发生电路130可以被实现为维德拉型参考电压发生电路。
电流发生电路140可以被配置为基于参考电压V_REF来生成参考电流I_BIAS。电压发生电路150可以被配置为基于参考电流I_BIAS来生成内部电压V_BIAS。
根据本实施方式的内部电压发生电路100可以通过限制使能信号EN的激活时间点来确保启动控制电路120的复位时间。因此，启动控制电路120可以生成稳定的启动信号CTR_ST。此外，参考电压发生电路130可以基于启动信号CTR_ST来执行稳定的启动操作。
在下文中，在描述图1的使能控制电路110的电路配置和操作之前，将描述图1的启动控制电路120的电路配置和操作。
图2是例示图1的启动控制电路120的配置的电路图。
参照图2，启动控制电路120可以包括延迟电路210和输出电路220。
延迟电路210可以被配置为将最终使能信号EN_F延迟预设延迟时间，并输出经延迟的信号。具体地，延迟电路210可以包括第一PMOS晶体管PM1至第四PMOS晶体管PM4、第一NMOS晶体管NM1至第七NMOS晶体管NM7以及第一电容器C1和第二电容器C2。
第一PMOS晶体管PM1和第一NMOS晶体管NM1至第四NMOS晶体管NM4可以串联联接在核心电压端子VCCE和接地电压端子VSS之间。核心电压端子VCCE可以是施加有基于外部电源电压而生成的内部电压中的一个的电压端子。第二PMOS晶体管PM2和第五NMOS晶体管NM5可以串联联接在核心电压端子VCCE和接地电压端子VSS之间。第二PMOS晶体管PM2和第五NMOS晶体管NM5可以各自具有联接到第一电容器C1的栅极端子。第三PMOS晶体管PM3和第六NMOS晶体管NM6可以串联联接在核心电压端子VCCE和接地电压端子VSS之间。第四PMOS晶体管PM4和第七NMOS晶体管NM7可以串联联接在核心电压端子VCCE和接地电压端子VSS之间。第四PMOS晶体管PM4和第七NMOS晶体管NM7可以各自具有联接到第二电容器C2的栅极端子。
第一PMOS晶体管PM1和第一NMOS晶体管NM1至第四NMOS晶体管NM4可以与反相门相对应。第一PMOS晶体管PM1和第一NMOS晶体管NM1至第四NMOS晶体管NM4可以通过其栅极端子接收最终使能信号EN_F，对接收到的最终使能信号EN_F进行反相并且输出经反相的信号。第二PMOS晶体管PM2和第五NMOS晶体管NM5可以与反相门相对应。第二PMOS晶体管PM2和第五NMOS晶体管NM5可以接收第一PMOS晶体管PM1和第一NMOS晶体管NM1共同联接到的节点的输出信号，对接收到的信号进行反相并且输出经反相的信号。第三PMOS晶体管PM3和第六NMOS晶体管NM6可以与反相门相对应。第三PMOS晶体管PM3和第六NMOS晶体管NM6可以接收第二PMOS晶体管PM2和第五NMOS晶体管NM5共同联接到的节点的输出信号，对接收到的信号进行反相并且输出经反相的信号。第四PMOS晶体管PM4和第七NMOS晶体管NM7可以与反相门相对应。第四PMOS晶体管PM4和第七NMOS晶体管NM7可以接收第三PMOS晶体管PM3和第六NMOS晶体管NM6共同联接到的节点的输出信号，对接收到的信号进行反相并且输出经反相的信号。
输出电路220可以被配置为基于最终使能信号EN_F和延迟电路210的输出信号来输出具有与预设延迟时间相对应的脉冲宽度的启动信号CTR_ST。具体地，输出电路220可以包括反相门INV和NOR门NOR。
反相门INV可以接收最终使能信号EN_F，对接收到的信号进行反相并且输出经反相的信号。NOR门NOR可以对延迟电路210的输出信号和反相门INV的输出信号执行NOR操作，并且将操作结果输出为启动信号CTR_ST。
在下文中，将如下描述启动控制电路120的简单电路操作。
当最终使能信号EN_F具有与非活动状态相对应的逻辑“低”电平时，启动控制电路120可以生成逻辑“低”的启动信号CTR_ST。当最终使能信号EN_F具有与活动状态相对应的逻辑“高”电平时，启动控制电路120可以生成逻辑“高”的启动信号CTR_ST。然后，可以通过延迟电路210将最终使能信号EN_F延迟预设延迟时间。然后，输出电路220可以基于延迟电路210的输出信号将逻辑“高”的启动信号CTR_ST改变为逻辑“低”电平。换句话说，启动信号CTR_ST可以在最终使能信号EN_F转变为逻辑“高”电平时的时间点转变为逻辑“高”电平，并且在预设延迟时间之后转变为逻辑“低”电平。也就是说，启动信号CTR_ST可以具有与预设延迟时间相对应的脉冲宽度。
因为启动信号CTR_ST是通过对最终使能信号EN_F进行反相延迟操作而生成的，所以启动控制电路120需要确保复位时间。复位时间可以与延迟电路210对信号进行反相和延迟所需的驱动时间相对应。也就是说，当最终使能信号EN_F被激活并且然后被去激活时，延迟电路210可以执行复位操作。此时，可以根据复位操作将延迟电路210的每一节点驱动到对应逻辑电平。然而，当尽管复位操作没有充分完成就再次激活最终使能信号EN_F时，启动信号CTR_ST不被平滑地激活。
因此，根据本实施方式的内部电压发生电路100可以包括使能控制电路110以确保启动控制电路120的复位时间。
图3是例示图1的使能控制电路110的配置的电路图。
参照图3，使能控制电路110可以包括信号输入电路310、置位/复位操作电路320和信号发生电路330。
信号输入电路310可以被配置为基于使能信号EN和限制控制信号CTR_L生成置位控制信号CTR_S和复位控制信号CTR_R。具体地，信号输入电路310可以包括第一AND门AND1和第一反相门INV1。
第一AND门AND1可以接收限制控制信号CTR_L和使能信号EN，对接收到的信号执行AND操作，并且将操作结果输出为置位控制信号CTR_S。第一反相门INV1可以接收使能信号EN，对接收到的信号进行反相并且将经反相的信号输出为复位控制信号CTR_R。
置位/复位操作电路320可以被配置为分别基于置位控制信号CTR_S和复位控制信号CTR_R通过置位/复位操作来生成最终使能信号EN_F。具体地，置位/复位操作电路320可以包括第一NOR门NOR1、第二NOR门NOR2、第二反相门INV2和第三反相门INV3。
第一NOR门NOR1可以接收置位控制信号CTR_S和第二NOR门NOR2的输出信号，对接收到的信号执行NOR操作并且输出操作结果。第二NOR门NOR2可以接收复位控制信号CTR_R和第一NOR门NOR1的输出信号，对接收到的信号执行NOR操作并且输出操作结果。第二反相门INV2可以接收第一NOR门NOR1的输出信号，对接收到的信号进行反相并且将经反相的信号输出为最终使能信号EN_F。第三反相门INV3可以接收第二NOR门NOR2的输出信号，对接收到的信号进行反相并且将经反相的信号输出为反相的最终使能信号/EN_F。最终使能信号EN_F和反相的最终使能信号/EN_F可以彼此完全异相。
信号发生电路330可以被配置为基于置位/复位操作电路320的输出信号来生成限制控制信号CTR_L，复位时间被反映在限制控制信号CTR_L中。置位/复位操作电路320的输出信号可以包括反相的最终使能信号/EN_F。具体地，信号发生电路330可以包括延迟电路DL和第二AND门AND2。
延迟电路DL可以被配置为将反相的最终使能信号/EN_F延迟复位时间，并且将经延迟的信号输出为延迟信号SIG_D。第二AND门AND2可以被配置为基于延迟信号SIG_D和反相的最终使能信号/EN_F来输出限制控制信号CTR_L。第二AND门AND2可以是输出限制控制信号CTR_L的输出电路。尽管将在下面描述，但是限制控制信号CTR_L可以在与复位时间相对应的时段中被去激活。
图4是例示图3的使能控制电路110的电路操作的波形图。图4例示了基于使能信号EN、置位控制信号CTR_S、复位控制信号CTR_R、最终使能信号EN_F、反相的最终使能信号/EN_F、延迟信号SIG_D和限制控制信号CTR_L的电路操作的波形。
参照图3和图4，将如下描述使能控制电路110的电路操作。作为参考，使能信号EN可以在非活动时段中变为逻辑“低”，并且在活动时段变为逻辑“高”。
首先，当使能信号EN在非活动时段中在转变为逻辑“高”电平的同时被激活时，置位控制信号CTR_S可以转变为逻辑“高”电平。因此，图3的置位/复位操作电路320可以执行置位操作以生成转变为逻辑“高”电平的最终使能信号EN_F。
然后，当使能信号EN在活动时段中在转变为逻辑“低”电平的同时被去激活时，复位控制信号CTR_R可以转变为逻辑“高”电平。因此，图3的置位/复位操作电路320可以执行复位操作以生成转变为逻辑“低”电平的最终使能信号EN_F。此时，反相的最终使能信号/EN_F可以转变为逻辑“高”电平。
图3的延迟电路DL可以将反相的最终使能信号/EN_F延迟复位时间ΔD，并且输出延迟信号SIG_D。第二AND门AND2可以通过对反相的最终使能信号/EN_F和延迟信号SIG_D执行AND操作来生成限制控制信号CTR_L。如图4所示，在与复位时间ΔD相对应的时段中，限制控制信号CTR_L可以被去激活为逻辑“低”电平。
如参照图2所描述的，当使能信号EN被去激活为逻辑“低”电平时，启动控制电路120可以仅在提供其复位时间ΔD的情况下平滑地生成启动信号CTR_ST。
返回参照图4，使能信号EN可以在未确保复位时间ΔD的同时被激活到逻辑“高”电平。在图4中，该状态由“X”指示。此时，限制控制信号CTR_L可以保持处于逻辑“低”电平的非活动状态。因此，基于限制控制信号CTR_L，可以在复位时间ΔD期间不激活置位控制信号CTR_S。然后，当限制控制信号CTR_L在复位时间ΔD之后激活到逻辑“高”电平时，可以将置位控制信号CTR_S激活到逻辑“高”电平。可以基于置位控制信号CTR_S将最终使能信号EN_F激活到逻辑“高”电平。因此，使能信号EN的激活时间点可以被限制到复位时间ΔD之后的时间点。
根据本实施方式的内部电压发生电路100可以通过在使能信号EN被去激活之后将使能信号EN的激活时间点限制到复位时间ΔD之后的时间点来生成最终使能信号EN_F。换句话说，最终使能信号EN_F可以向图1和图2的启动控制电路120提供复位时间ΔD。因此，启动控制电路120可以基于最终使能信号EN_F来生成稳定的启动信号CTR_ST。
图5是例示根据实施方式的内部电压发生电路500的配置的框图。
参照图5，内部电压发生电路500可以包括使能控制电路510、启动控制电路520、参考电压发生电路530、电流发生电路540和多个电压发生电路550。使能控制电路510、启动控制电路520、参考电压发生电路530和电流发生电路540可以分别与图1的使能控制电路110、启动控制电路120、参考电压发生电路130和电流发生电路140相对应。
多个电压发生电路550可以被配置为基于参考电流I_BIAS生成作为多个内部电压的第一内部电压V_BIAS1至第n内部电压V_BIASn，其中n是等于或大于2的自然数。多个电压发生电路550可以包括两个或更多个的第一电压发生电路550_1至第n电压发生电路550_n。第一电压发生电路550_1至第n电压发生电路550_n可以分别基于第一选择信号SEL1至第n选择信号SELn将参考电流I_BIAS转换为第一内部电压V_BIAS1至第n内部电压V_BIASn。
第一选择信号SEL1至第n选择信号SELn可以分别是用于选择性地使能第一电压发生电路550_1至第n电压发生电路550_n的信号。例如，第一电压发生电路550_1可以基于第一选择信号SEL1将参考电流I_BIAS转换为第一内部电压V_BIAS1。第二电压发生电路550_2可以基于第二选择信号SEL2将参考电流I_BIAS转换为第二内部电压V_BIAS2。第一内部电压V_BIAS1和第二内部电压V_BIAS2可以具有不同电压电平。
根据本实施方式的内部电压发生电路500可以基于由电流发生电路540生成的参考电流I_BIAS来生成第一内部电压V_BIAS1至第n内部电压V_BIASn。
图6是例示根据实施方式的内部电压发生电路600的配置的框图。
参照图6，内部电压发生电路600可以包括使能控制电路610、启动控制电路620、参考电压发生电路630、电流发生电路640和多个电压发生电路650。使能控制电路610、启动控制电路620和参考电压发生电路630可以分别与图1的使能控制电路110、启动控制电路120和参考电压发生电路130相对应。
电流发生电路640可以被配置为基于参考电压V_REF来生成作为多个参考电流的第一参考电流I_BIAS1至第n参考电流I_BIASn，其中n是等于或大于2的自然数。将参照图7更详细地描述电流发生电路640。
多个电压发生电路650可以被配置为分别生成作为与第一参考电流I_BIAS1至第n参考电流I_BIASn相对应的多个内部电压的第一内部电压V_BIAS1至第n内部电压V_BIASn。多个电压发生电路650可以包括两个或更多个的第一电压发生电路650_1至第n电压发生电路650_n。第一电压发生电路650_1至第n电压发生电路650_n可以分别基于第一选择信号SEL1至第n选择信号SELn来将第一参考电流I_BIAS1至第n参考电流I_BIASn转换为第一内部电压V_BIAS1至第n内部电压V_BIASn。
第一选择信号SEL1至第n选择信号SELn可以分别是用于选择性地使能第一电压发生电路650_1至第n电压发生电路650_n的信号。例如，第一电压发生电路650_1可以基于第一选择信号SEL1将第一参考电流I_BIAS1转换为第一内部电压V_BIAS1。第二电压发生电路650_2可以基于第二选择信号SEL2将第二参考电流I_BIAS2转换为第二内部电压V_BIAS2。第一参考电流I_BIAS1和第二参考电流I_BIAS2可以具有不同的电流量。
根据本实施方式的内部电压发生电路600可以基于由电流发生电路640生成的第一参考电流I_BIAS1至第n参考电流I_BIASn来生成第一内部电压V_BIAS1至第n内部电压V_BIASn。
图7是例示图6的电流发生电路640的配置的电路图。如上所述，电流发生电路640可以基于参考电压V_REF来生成作为多个参考电流的第一参考电流I_BIAS1至第n参考电流I_BIASn。图7例示了电流发生电路640生成与多个参考电流当中的四个参考电流相对应的第一参考电流I_BIAS1至第四参考电流I_BIAS4。
参照图7，电流发生电路640可以包括比较电路710、电流驱动电路720和电流输出电路730。
比较电路710可以被配置为通过比较参考电压V_REF和反馈电压V_FED来生成驱动电压V_DRV。当反馈电压V_FED低于参考电压V_REF的电压电平时，比较电路710可以将驱动电压V_DRV驱动到逻辑“高”电平。
电流驱动电路720可以被配置为基于驱动电压V_DRV来生成驱动电流。更具体地，电流驱动电路720可以包括第一PMOS晶体管PM1和第二PMOS晶体管PM2、第一NMOS晶体管NM1以及第一电阻器R1至第三电阻器R3。
第一PMOS晶体管PM1、第二PMOS晶体管PM2、第一电阻器R1、第一NMOS晶体管NM1、第二电阻器R2和第三电阻器R3可以串联联接在核心电压端子VCCE与接地电压端子VSS之间。在晶体管和电阻器当中，第一NMOS晶体管NM1可以通过其栅极端子接收驱动电压V_DRV。当第一NMOS晶体管NM1基于驱动电压V_DRV而导通时，驱动电流可以流过第一NMOS晶体管NM1的漏极端子和源极端子。可以从联接在第一NMOS晶体管NM1和第二电阻器R2之间的节点输出反馈电压V_FED。
包括在电流驱动电路720中的第二电阻器R2和第三电阻器R3可以基于温度来调整驱动电流的量。第二电阻器R2和第三电阻器R3可以各自具有在高温下增大并且在低温下减小的电阻值。因此，驱动电流的量可以在高温下减小，并且在低温下增大。
电流输出电路730可以被配置为基于驱动电流输出第一参考电流I_BIAS1至第四参考电流I_BIAS4。更具体地，电流输出电路730可以包括第一电流输出电路730_1至第四电流输出电路730_4。
第一电流输出电路730_1可以包括第三PMOS晶体管PM3和第四PMOS晶体管PM4。第三PMOS晶体管PM3和第四PMOS晶体管PM4可以串联联接到核心电压端子VCCE。第三PMOS晶体管PM3和第一PMOS晶体管PM1的栅极端子可以以电流镜类型联接，并且第四PMOS晶体管PM4和第二PMOS晶体管PM2的栅极端子可以电流镜类型联接。因此，第一电流输出电路730_1可以生成与在电流驱动电路720中形成的驱动电流相对应的第一参考电流I_BIAS1。
第二电流输出电路730_2可以包括第五PMOS晶体管PM5和第六PMOS晶体管PM6。第五PMOS晶体管PM5和第一PMOS晶体管PM1的栅极端子可以以电流镜类型联接，并且第六PMOS晶体管PM6和第二PMOS晶体管PM2的栅极端子可以以电流镜类型联接。因此，第二电流输出电路730_2可以生成与驱动电流相对应的第二参考电流I_BIAS2。
第一电流输出电路730_1的第三PMOS晶体管PM3和第四PMOS晶体管PM4可以具有与第二电流输出电路730_2的第五PMOS晶体管PM5和第六PMOS晶体管PM6不同的电阻比。因此，第一参考电流I_BIAS1和第二参考电流I_BIAS2可以具有不同的电流量。
第三电流输出电路730_3的第七PMOS晶体管PM7和第八PMOS晶体管PM8以及第四电流输出电路730_4的第九PMOS晶体管PM9和第十PMOS晶体管PM10可以以与第一电流输出电路730_1的晶体管相似的方式配置。因此，第三电流输出电路730_3可以生成第三参考电流I_BIAS3，并且第四电流输出电路730_4可以生成第四参考电流I_BIAS4。
图8是例示图6的第一电压发生电路650_1的配置的电路图。
参照图8，第一电压发生电路650_1可以包括输入电路810和输出电路820。
输入电路810可以被配置为基于第一选择信号SEL1接收第一参考电流I_BIAS1。输入电路810可以包括第一NMOS晶体管NM1。第一NMOS晶体管NM1可以通过其栅极端子接收第一选择信号SEL1。因此，当第一选择信号SEL1变为逻辑“高”时，输入电路810可以接收第一参考电流I_BIAS1并且将接收到的信号提供给将在下面描述的输出电路820。
输出电路820可以被配置为基于由输入电路810提供的输出电流来输出第一内部电压V_BIAS1。输出电路820可以包括电阻器R和第二NMOS晶体管NM2。可以从联接在电阻器R与第二NMOS晶体管NM2之间的节点输出第一内部电压V_BIAS1。
通过上述配置，第一电压发生电路650_1可以基于第一选择信号SEL1将第一参考电流I_BIAS1转换为第一内部电压V_BIAS1。尽管未在附图中示出，但是第二电压发生电路650_2至第四电压发生电路650_4可以各自具有与参照图8描述的第一电压发生电路650_1类似的配置。因此，第二电压发生电路650_2至第四电压发生电路650_4可以分别基于第二选择信号SEL2至第四选择信号SEL4将第二参考电流I_BIAS2至第四参考电流I_BIAS4转换为第二内部电压V_BIAS2至第四内部电压V_BIAS4。
第一选择信号SEL1至第四选择信号SEL4可以各自具有与使能信号EN类似的短的非活动时段。然而，基于第一选择信号SEL1至第四选择信号SEL4而驱动的第一电压发生电路650_1至第四电压发生电路650_4不需要复位操作。因此，尽管第一选择信号SEL1至第四选择信号SEL4各自具有短的非活动时段，但是第一电压发生电路650_1至第四电压发生电路650_4可以生成稳定的第一内部电压V_BIAS1至第四内部电压V_BIAS4。
图9是例示根据实施方式的半导体存储器设备900的配置的框图。将以图6和图7的内部电压发生电路600被应用于图9的半导体存储器设备900的情况作为示例。
参照图9，半导体存储器设备900可以包括作为多个平面区域的第一平面区域910_1至第四平面区域910_4。第一平面区域910_1至第四平面区域910_4可以各自包括存储体。第一平面区域910_1至第四平面区域910_4可以各自执行交织操作。
半导体存储器设备900可以包括作为多个电压发生电路的第一电压发生电路920_1至第四电压发生电路920_4。图9的第一电压发生电路920_1至第四电压发生电路920_4可以分别与参照图8描述的第一电压发生电路650_1至第四电压发生电路650_4相对应。
换句话说，第一平面区域910_1可以接收由第一电压发生电路920_1生成的第一内部电压V_BIAS1，第二平面区域910_2可以接收由第二电压发生电路920_2生成的第二内部电压V_BIAS2，第三平面区域910_3可以接收由第三电压发生电路920_3生成的第三内部电压V_BIAS3并且第四平面区域910_4可以接收由第四电压发生电路920_4生成的第四内部电压V_BIAS4。因此，第一平面区域910_1至第四平面区域910_4可以例如基于第一内部电压V_BIAS1至第四内部电压V_BIAS4对数据执行读取操作和写入操作。
如参照图8所描述的，第一电压发生电路650_1至第四电压发生电路650_4中的每一个可以包括第一NMOS晶体管NM1和第二NMOS晶体管NM2以及电阻器R。也就是说，第一电压发生电路650_1至第四电压发生电路650_4可以被设计为具有非常小的面积。因此，可以减少或最小化能够对第一平面区域910_1至第四平面区域910_4执行稳定操作的半导体存储器设备900的电路面积。
根据本实施方式，内部电压发生电路能够生成稳定的内部电压。
此外，可以减少或最小化包括在半导体存储器设备中的内部电压发生电路的电路面积。
虽然上文已经描述了各个实施方式，但所属领域的技术人员将理解，所描述的实施方式仅为示例。因此，本文中所描述的内部电压发生电路和包括其的半导体存储器设备不应基于所描述的实施方式而受到限制。
相关申请的交叉引用
本申请要求于2021年4月12日在韩国知识产权局提交的韩国申请No.10-2021-0046990的优先权，其全部内容通过引用并入本文。

Claims (20)

1.一种内部电压发生电路，该内部电压发生电路包括：
使能控制电路，所述使能控制电路通过在使能信号被去激活之后将所述使能信号的激活时间点限制到复位时间之后的时间点来生成最终使能信号；
启动控制电路，所述启动控制电路在所述复位时间期间执行复位操作，并且基于所述最终使能信号来生成启动信号；
参考电压发生电路，所述参考电压发生电路基于所述启动信号来生成参考电压；
电流发生电路，所述电流发生电路基于所述参考电压来生成参考电流；以及
电压发生电路，所述电压发生电路基于所述参考电流来生成内部电压。
2.根据权利要求1所述的内部电压发生电路，其中，所述启动控制电路包括：
延迟电路，所述延迟电路将所述最终使能信号延迟预设延迟时间，并且输出经延迟的信号；以及
输出电路，所述输出电路基于所述延迟电路的输出信号和所述最终使能信号来输出具有与所述预设延迟时间相对应的脉冲宽度的所述启动信号。
3.根据权利要求1所述的内部电压发生电路，其中，所述使能控制电路包括：
信号输入电路，所述信号输入电路基于所述使能信号和限制控制信号来生成置位控制信号和复位控制信号；
置位/复位操作电路，所述置位/复位操作电路分别基于所述置位控制信号和所述复位控制信号通过置位/复位操作来生成所述最终使能信号；以及
信号发生电路，所述信号发生电路基于所述置位/复位操作电路的输出信号来生成所述限制控制信号，所述复位时间被反映在所述限制控制信号中。
4.根据权利要求3所述的内部电压发生电路，其中，所述信号发生电路包括：
延迟电路，所述延迟电路将所述置位/复位操作电路的输出信号延迟所述复位时间，并且输出延迟信号；以及
输出电路，所述输出电路基于所述延迟信号和所述置位/复位操作电路的所述输出信号来输出所述限制控制信号。
5.根据权利要求3所述的内部电压发生电路，其中，所述信号发生电路在与所述复位时间相对应的时段中去激活所述限制控制信号。
6.根据权利要求1所述的内部电压发生电路，其中，所述电压发生电路包括多个电压发生电路，所述多个电压发生电路基于所述参考电流来生成多个内部电压。
7.根据权利要求6所述的内部电压发生电路，其中，所述多个电压发生电路中的每一个基于对应的选择信号将所述参考电流转换为对应的内部电压。
8.根据权利要求6所述的内部电压发生电路，其中，所述多个内部电压包括具有不同电压电平的两个或更多个内部电压。
9.根据权利要求1所述的内部电压发生电路，其中，所述电流发生电路基于所述参考电压来生成多个参考电流。
10.根据权利要求9所述的内部电压发生电路，其中，所述电压发生电路包括多个电压发生电路，所述多个电压发生电路分别生成与所述多个参考电流相对应的多个内部电压，
其中，所述多个电压发生电路中的每一个基于对应的选择信号将对应的参考电流转换为对应的内部电压。
11.根据权利要求9所述的内部电压发生电路，其中，所述多个参考电流包括具有不同电流量的两个或更多个参考电流。
12.根据权利要求9所述的内部电压发生电路，其中，所述电流发生电路包括：
比较电路，所述比较电路通过比较所述参考电压和反馈电压来生成驱动电压；
电流驱动电路，所述电流驱动电路基于所述驱动电压来生成驱动电流；以及
电流输出电路，所述电流输出电路基于所述驱动电流输出所述多个参考电流。
13.根据权利要求12所述的内部电压发生电路，其中，所述电流驱动电路基于温度调整所述驱动电流的量。
14.根据权利要求10所述的内部电压发生电路，其中，所述多个电压发生电路中的每一个包括：
输入电路，所述输入电路基于所述对应的选择信号接收对应的参考电流；以及
输出电路，所述输出电路基于由所述输入电路提供的输出电流来输出所述对应的内部电压。
15.一种半导体存储器设备，该半导体存储器设备包括：
多个平面区域，每个平面区域包括存储体；
使能控制电路，所述使能控制电路通过在使能信号被去激活之后将所述使能信号的激活时间点限制到复位时间之后的时间点来生成最终使能信号；
启动控制电路，所述启动控制电路在所述复位时间期间执行复位操作，并且基于所述最终使能信号来生成启动信号；
参考电压发生电路，所述参考电压发生电路基于所述启动信号来生成参考电压；
电流发生电路，所述电流发生电路基于所述参考电压来生成至少一个参考电流；以及
多个电压发生电路，所述多个电压发生电路分别与所述多个平面区域相对应，并且基于所述至少一个参考电流来生成多个内部电压。
16.根据权利要求15所述的半导体存储器设备，其中，所述使能控制电路包括：
信号输入电路，所述信号输入电路基于所述使能信号和限制控制信号来生成置位控制信号和复位控制信号；
置位/复位操作电路，所述置位/复位操作电路分别基于所述置位控制信号和所述复位控制信号通过置位/复位操作来生成所述最终使能信号；以及
信号发生电路，所述信号发生电路基于所述置位/复位操作电路的输出信号来生成所述限制控制信号，所述复位时间被反映在所述限制控制信号中。
17.根据权利要求16所述的半导体存储器设备，其中，所述信号发生电路在与所述复位时间相对应的时段中去激活所述限制控制信号。
18.根据权利要求15所述的半导体存储器设备，其中，所述电流发生电路包括：
比较电路，所述比较电路通过比较所述参考电压和反馈电压来生成驱动电压；
电流驱动电路，所述电流驱动电路基于所述驱动电压来生成驱动电流；以及
电流输出电路，所述电流输出电路基于所述驱动电流输出所述至少一个参考电流。
19.根据权利要求18所述的半导体存储器设备，其中，所述电流驱动电路基于温度调整所述驱动电流的量。
20.根据权利要求15所述的半导体存储器设备，其中，所述多个电压发生电路中的每一个包括：
输入电路，所述输入电路基于对应的选择信号接收所述至少一个参考电流中的一个；以及
输出电路，所述输出电路基于由所述输入电路提供的输出电流输出所述多个内部电压。
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US7791406B1 (en) * 2006-04-04 2010-09-07 Marvell International Ltd. Low leakage power management
KR101039878B1 (ko) * 2009-05-11 2011-06-09 주식회사 하이닉스반도체 전압 발생 회로
KR101608218B1 (ko) 2009-05-29 2016-04-01 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP5909294B1 (ja) * 2015-03-11 2016-04-26 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
KR20160121204A (ko) * 2015-04-10 2016-10-19 에스케이하이닉스 주식회사 집적 회로
KR20220141012A (ko) * 2021-04-12 2022-10-19 에스케이하이닉스 주식회사 내부 전압 생성 회로 및 내부 전압 생성 회로를 포함하는 반도체 메모리 장치

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