JPS62120725A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS62120725A JPS62120725A JP26178285A JP26178285A JPS62120725A JP S62120725 A JPS62120725 A JP S62120725A JP 26178285 A JP26178285 A JP 26178285A JP 26178285 A JP26178285 A JP 26178285A JP S62120725 A JPS62120725 A JP S62120725A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高精度の高ピッｌ−Ｄ／Ａ （ディジタル／
アナログ）変換器に関するものであり、各種のＤ／Ａ変
換器を具備す名機器、例えば音声合成器。
アナログ）変換器に関するものであり、各種のＤ／Ａ変
換器を具備す名機器、例えば音声合成器。
ＣＤ （コンパクトディスク）プレーヤ等に利用される
ものである。
ものである。
一般にＤ／Ａ変換器においてはディジタルデータを入力
するデコード回路を備えているが、このデコード回路の
ビット毎の処理時間の不一致等によりグリッチを発生す
る。例えばディジタルデータが“０１１・・・１″から
“１００・・・０”に変わる時、最上位ビットが最も早
くデコードされると一時的に“１１１・・・ｌ”となり
、アナログ出力にはスパイク状のノイズが現れる。この
ノイズがグリッチである。
するデコード回路を備えているが、このデコード回路の
ビット毎の処理時間の不一致等によりグリッチを発生す
る。例えばディジタルデータが“０１１・・・１″から
“１００・・・０”に変わる時、最上位ビットが最も早
くデコードされると一時的に“１１１・・・ｌ”となり
、アナログ出力にはスパイク状のノイズが現れる。この
ノイズがグリッチである。
又、積分方式［１／Ａ変換器のように、変換出力が安定
するまでに所定の時間を必要とするものもある。
するまでに所定の時間を必要とするものもある。
以上の理由により一般にはＤ／Ａ変換回路の後段にサン
プルホールド回路を設けてＤ／Ａ変換回路出力が安定し
た時点でサンプリングを行っている。
プルホールド回路を設けてＤ／Ａ変換回路出力が安定し
た時点でサンプリングを行っている。
即ち、第３図に示す如＜ 、Ｉ）／Ａ変換回路４１出力
を該回路出力が安定した後で閉成されるスイッチ４２を
介してサンプルホールド回路４３に付与している。
を該回路出力が安定した後で閉成されるスイッチ４２を
介してサンプルホールド回路４３に付与している。
コンデン＋４４及びオペアンプ４５を有するこのサンプ
ルホールド回路４３はその出力をローパスフィルタ４６
に付与し出力端子４７にアナログデータを出力する。
ルホールド回路４３はその出力をローパスフィルタ４６
に付与し出力端子４７にアナログデータを出力する。
ここで、Ｄ／Ａ変換回路４１が高精度であると、その出
力を受けるサンプルホールド回路４３の構成要素も高精
度の素子で構成する必要があり、高価になるという欠点
がある。
力を受けるサンプルホールド回路４３の構成要素も高精
度の素子で構成する必要があり、高価になるという欠点
がある。
特開昭５７−２３３２１号公報には第４図に示すＤ／Ａ
変換器が紹介されている。これは高価なサンプルホール
ド回路を必要としないが、以下に述べる誤差を生ずるお
それがあるし、また上記グリッチを避は得ないという不
都合がある。この従来のＤ／Ａ変換器はＮビットのディ
ジタルデータのうち上位のＭビットを入力する第１のＤ
／Ａ変換回路５１と、下位の（Ｎ −Ｍ）ビットと第１
のＤ／Ａ変換回路５１の出力とを入力する第２のＤ／Ａ
変換回路５２とを備えている０Ｍビットのディジタルデ
ータはデコード手段５３で解読され、そのデコード信号
はスイッチ回路５４に入力される。このスイッチ回路は
、第１の基準電位Ｖｒｅｆと第２の基準電位Ｖεとの間
を２Ｍ個の抵抗により分圧する手段５５のうちから上記
デコード信号に応じた近接２電位を選択的に出力する。
変換器が紹介されている。これは高価なサンプルホール
ド回路を必要としないが、以下に述べる誤差を生ずるお
それがあるし、また上記グリッチを避は得ないという不
都合がある。この従来のＤ／Ａ変換器はＮビットのディ
ジタルデータのうち上位のＭビットを入力する第１のＤ
／Ａ変換回路５１と、下位の（Ｎ −Ｍ）ビットと第１
のＤ／Ａ変換回路５１の出力とを入力する第２のＤ／Ａ
変換回路５２とを備えている０Ｍビットのディジタルデ
ータはデコード手段５３で解読され、そのデコード信号
はスイッチ回路５４に入力される。このスイッチ回路は
、第１の基準電位Ｖｒｅｆと第２の基準電位Ｖεとの間
を２Ｍ個の抵抗により分圧する手段５５のうちから上記
デコード信号に応じた近接２電位を選択的に出力する。
この近接２電位Ｖｌ 、 Ｖ２ （Ｖ２ ＞Ｍｌ
） ハＮビットのディジタルデータに相当するアナログ
量が存在する領域を概略的に表現するものである。
） ハＮビットのディジタルデータに相当するアナログ
量が存在する領域を概略的に表現するものである。
第２のＤ／Ａ変換回路５２は下位（Ｎ −Ｍ）ビットの
ディジクルデータに基づき上記近接２電位の間をさらに
細か（指定するものであり、クロック発振回路５６と、
２Ｎ−Ｈの針数回路５７と、（Ｎ −Ｍ）ビットのディ
ジタルデータと計数回路５７出力との一致を見る一致回
路５８と、この一致回路５８出力でセット、計数回路５
７出力でリセットされるＲ−Ｓフリップフロップ５９と
、このＲ−Ｓフリップフロップ５９出力にて上記近接２
電位を択一的に出力する２つのゲート回路６０．６１と
、両ゲート回路の合成出力を入力するローパスフィルタ
６２とを備えている。
ディジクルデータに基づき上記近接２電位の間をさらに
細か（指定するものであり、クロック発振回路５６と、
２Ｎ−Ｈの針数回路５７と、（Ｎ −Ｍ）ビットのディ
ジタルデータと計数回路５７出力との一致を見る一致回
路５８と、この一致回路５８出力でセット、計数回路５
７出力でリセットされるＲ−Ｓフリップフロップ５９と
、このＲ−Ｓフリップフロップ５９出力にて上記近接２
電位を択一的に出力する２つのゲート回路６０．６１と
、両ゲート回路の合成出力を入力するローパスフィルタ
６２とを備えている。
この従来のＤ／Ａ変換器において１回のＮビットのディ
ジタルデータが入力されてくる周期（１回のＤ／Ａ変換
期間、ＴＣ）とクロック発振回路５６の周期Ｔｆとは非
同期の場合が多く、 ＴＣ ＝ Ｉ Ｘ ２ ”−” Ｘ Ｔｆ −＋６
）Ｉ：自然数 とすることは困難である。そこで通常は、ＴＣがＩＸ２
ト”ＸＴｆより大きくなるようにＴｆを選定する。
ジタルデータが入力されてくる周期（１回のＤ／Ａ変換
期間、ＴＣ）とクロック発振回路５６の周期Ｔｆとは非
同期の場合が多く、 ＴＣ ＝ Ｉ Ｘ ２ ”−” Ｘ Ｔｆ −＋６
）Ｉ：自然数 とすることは困難である。そこで通常は、ＴＣがＩＸ２
ト”ＸＴｆより大きくなるようにＴｆを選定する。
ゲート回路６０．６１の合成出力ｖ６には常にｖ１若し
くはｖ２が出力されるので、（ＴＣ −ｒ Ｘ ２Ｎ−
”ＸＴｆ）の期間（余剰期間）にはＶｌ又はＶ２の電位
が出力端子６３に出力され誤差εとなる。
くはｖ２が出力されるので、（ＴＣ −ｒ Ｘ ２Ｎ−
”ＸＴｆ）の期間（余剰期間）にはＶｌ又はＶ２の電位
が出力端子６３に出力され誤差εとなる。
ディジタルデータを下位ビットより順にａｏ。
ａ Ｉ ””、 ａｓ−ｔとすると、Ｖｏｕｔは一般
に、Ｖｏｕｔ ＝ （ａｏ ・２０＋ａ、 ・２１
＋・・・＋ａＮ−Ｉ ＋ ２’−’ ） ｘ （Ｖｒｅ
ｆＶＥ）／２Ｎ＋ε ＝Ｖｘ＋ε ・・・（７）と表現でき
る。
に、Ｖｏｕｔ ＝ （ａｏ ・２０＋ａ、 ・２１
＋・・・＋ａＮ−Ｉ ＋ ２’−’ ） ｘ （Ｖｒｅ
ｆＶＥ）／２Ｎ＋ε ＝Ｖｘ＋ε ・・・（７）と表現でき
る。
誤差εは例えば（ＴＣ −Ｔ Ｘ ２’−’ ＸＴｆ
）の期間に近接する２電位の高電圧側の電位ｖ２が出力
端子６３に出力されるとすると、 ｔ＝ （Ｖ２−Ｖｘ ）Ｘ （ＴＣ −１ｘ２’−”
ｘＴｆ ）／ＴＣ・・・（８） となる。ここで、Ｎ−１６（ビット）、Ｍ−８（ビット
）、Ｉ−１（パルス幅モジュレーションを１回） 、Ｔ
Ｃ ＝ （２Ｎ−” ＋４） ×Ｔｆ （４ｘＴｆ期
間誤差として出力端子にＶ２を出力する）、下位（Ｎ
−）１）ビットのデータをａＯ＝ ｌＳａ １〜ａＮ−
Ｍ−１−〇とすると、 Ｖ２−Ｖｘ −（２” −１） Ｘ （Ｖｒｅｆ −Ｖ
Ｅ ） ／２Ｎε−２５５Ｘ ４／２６０ Ｘ （Ｖ
ｒｅｒ ＶＥ ） ／ ２Ｎ＃３．９２ （Ｖｒｅ
ｆ ＶＥ ） ／ ２ Ｎ・＝（９１となる。−Ｄ
／Ａ変換器のＩ ＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉ
ｃａｎｔＢｉｔ）は（Ｖｒｅｆ −ＶＥ ） ／ ２Ｎ
であるから、（９）式は約４ ＬＳ［＋の誤差を表して
いる。
）の期間に近接する２電位の高電圧側の電位ｖ２が出力
端子６３に出力されるとすると、 ｔ＝ （Ｖ２−Ｖｘ ）Ｘ （ＴＣ −１ｘ２’−”
ｘＴｆ ）／ＴＣ・・・（８） となる。ここで、Ｎ−１６（ビット）、Ｍ−８（ビット
）、Ｉ−１（パルス幅モジュレーションを１回） 、Ｔ
Ｃ ＝ （２Ｎ−” ＋４） ×Ｔｆ （４ｘＴｆ期
間誤差として出力端子にＶ２を出力する）、下位（Ｎ
−）１）ビットのデータをａＯ＝ ｌＳａ １〜ａＮ−
Ｍ−１−〇とすると、 Ｖ２−Ｖｘ −（２” −１） Ｘ （Ｖｒｅｆ −Ｖ
Ｅ ） ／２Ｎε−２５５Ｘ ４／２６０ Ｘ （Ｖ
ｒｅｒ ＶＥ ） ／ ２Ｎ＃３．９２ （Ｖｒｅ
ｆ ＶＥ ） ／ ２ Ｎ・＝（９１となる。−Ｄ
／Ａ変換器のＩ ＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉ
ｃａｎｔＢｉｔ）は（Ｖｒｅｆ −ＶＥ ） ／ ２Ｎ
であるから、（９）式は約４ ＬＳ［＋の誤差を表して
いる。
一方、（８）式で表される誤差を解消するために（６）
式の等式が成立するようにＴｆを選択したとしても、第
４図の回路ではデコード手段５３により発生するグリッ
チはそのまま出力端子６３に出力されることになり、出
力誤差を発生する。
式の等式が成立するようにＴｆを選択したとしても、第
４図の回路ではデコード手段５３により発生するグリッ
チはそのまま出力端子６３に出力されることになり、出
力誤差を発生する。
このように０／Ａ変換器の精度に見合う高価な、即ち構
成要素の特性が十分に吟味されたサンプルホールド回路
を採用する必要があったり、或いは上記誤差εを発生し
たり、ディジタルデータを受けるデコード手段のビット
毎の処理時間の不一致等によりグリッチを発生するとい
う問題点があった。そこで本願出願人はこれらの問題点
を解消するＤ／Ａ変換器を特願昭５９−１９７５０７号
にて提案した。
成要素の特性が十分に吟味されたサンプルホールド回路
を採用する必要があったり、或いは上記誤差εを発生し
たり、ディジタルデータを受けるデコード手段のビット
毎の処理時間の不一致等によりグリッチを発生するとい
う問題点があった。そこで本願出願人はこれらの問題点
を解消するＤ／Ａ変換器を特願昭５９−１９７５０７号
にて提案した。
この発明は第５図に示すようにＮビットのディジタルデ
ータＤ、の上位Ｍビットをデコードするデコーダ８Ｌ第
１の基準電位Ｖ ｒａｔと第２の基準電位ｖＥとの間を
２Ｍ個の抵抗により分圧する分圧回路８２、及び該分圧
回路８２から前記デコーダ８１の出力に応じたディジタ
ルデークＤｎ相当の近接２電位Ｖｌ、Ｖ２を選択的に取
出すスイッチング回路８３を備えた第１のＤ／Ａ変換回
路７１と、下位（Ｎ −Ｍ）ビットのデータのために設
けられ、２Ｎ−Ｍのカウンタ９３、該カウンタ９３の計
数内容に基づいて、１回のＤ／Ａ変換期間（ＴＣ ）よ
りも短い２Ｎ−Ｈのクロ７り期間（ＴＰ）のうち（Ｎ
−Ｍ）ビットのデータにて定まる期間は前記２電位のう
ちの一方の電位を選択し、残余のクロック期間は他方の
電位を選択するようになしてあり、発振回路９２、−数
回路９１．制御回路９７及びＲ−Ｓフリツブフロップ９
４．ＡＮＤゲー１−９８．９９．スイッチングトランジ
スタ９５．９６等からなる手段、選択された両電位を合
成して出力するローパスフィルタ１００等の手段を備え
、残余の期間（ＴＣ −ＴＰ ）には前記２電位のいず
れをも選択せず出力手段をハイインピーダンス状態にす
べくなした第２のＤ／八へ路７２とを具備するものであ
る。このようなり／Ａ変換器では残余の期間（ＴＣ −
ＴＰ ）には出力端子に近接２電位Ｖｌ、Ｖ２のいずれ
をも出力せずハイインピーダンスに保っているので上記
誤差εを出力しない。また、２Ｎ−Ｈのクロック期間Ｔ
Ｐの開始タイミングを、ディジタルデータの入力タイミ
ングから一定時間（デコード手段が安定化する期間）遅
れるようにすることによって上述のグリッチを防止する
ことができる。
ータＤ、の上位Ｍビットをデコードするデコーダ８Ｌ第
１の基準電位Ｖ ｒａｔと第２の基準電位ｖＥとの間を
２Ｍ個の抵抗により分圧する分圧回路８２、及び該分圧
回路８２から前記デコーダ８１の出力に応じたディジタ
ルデークＤｎ相当の近接２電位Ｖｌ、Ｖ２を選択的に取
出すスイッチング回路８３を備えた第１のＤ／Ａ変換回
路７１と、下位（Ｎ −Ｍ）ビットのデータのために設
けられ、２Ｎ−Ｍのカウンタ９３、該カウンタ９３の計
数内容に基づいて、１回のＤ／Ａ変換期間（ＴＣ ）よ
りも短い２Ｎ−Ｈのクロ７り期間（ＴＰ）のうち（Ｎ
−Ｍ）ビットのデータにて定まる期間は前記２電位のう
ちの一方の電位を選択し、残余のクロック期間は他方の
電位を選択するようになしてあり、発振回路９２、−数
回路９１．制御回路９７及びＲ−Ｓフリツブフロップ９
４．ＡＮＤゲー１−９８．９９．スイッチングトランジ
スタ９５．９６等からなる手段、選択された両電位を合
成して出力するローパスフィルタ１００等の手段を備え
、残余の期間（ＴＣ −ＴＰ ）には前記２電位のいず
れをも選択せず出力手段をハイインピーダンス状態にす
べくなした第２のＤ／八へ路７２とを具備するものであ
る。このようなり／Ａ変換器では残余の期間（ＴＣ −
ＴＰ ）には出力端子に近接２電位Ｖｌ、Ｖ２のいずれ
をも出力せずハイインピーダンスに保っているので上記
誤差εを出力しない。また、２Ｎ−Ｈのクロック期間Ｔ
Ｐの開始タイミングを、ディジタルデータの入力タイミ
ングから一定時間（デコード手段が安定化する期間）遅
れるようにすることによって上述のグリッチを防止する
ことができる。
さて以上の如き特願昭５９−１９７５０７号の発明は従
来の問題点を一応解消できるのであるが、上位のＭビッ
トが大きく変動した場合には第１のＤ／Ａ変換回路７１
出力、従ってＤ／Ａ変換器全体としては出力が安定にな
るまでの所要時間が大きくなる。特に高ビット化したも
のでは分圧回路８２が受けもつビット数Ｍが大となり、
その回路の出力電圧が遷移するのに必要な時間が大きく
、出力電圧が安定するまでの時間に変換速度が制約され
高速化が困難であるという難点がある。
来の問題点を一応解消できるのであるが、上位のＭビッ
トが大きく変動した場合には第１のＤ／Ａ変換回路７１
出力、従ってＤ／Ａ変換器全体としては出力が安定にな
るまでの所要時間が大きくなる。特に高ビット化したも
のでは分圧回路８２が受けもつビット数Ｍが大となり、
その回路の出力電圧が遷移するのに必要な時間が大きく
、出力電圧が安定するまでの時間に変換速度が制約され
高速化が困難であるという難点がある。
これを解決するには、分圧回路８２を構成する抵抗スト
リングの抵抗値を低くし、またスイッチング回路８３を
構成するＭＯＳＦＥＴのβを大きくすることが考えられ
るが、ＩＣにて構成する場合にはチップ面積の増大を来
し、また高価なプロセスを利用する必要があってチップ
コストの上昇を避けることができない。
リングの抵抗値を低くし、またスイッチング回路８３を
構成するＭＯＳＦＥＴのβを大きくすることが考えられ
るが、ＩＣにて構成する場合にはチップ面積の増大を来
し、また高価なプロセスを利用する必要があってチップ
コストの上昇を避けることができない。
本発明はこのような従来技術の問題点を解決するために
なされたものであり、Ｎビットのディジタルデータのう
ちの上位Ｍビットのデータをデコードするデコーダの外
にこのＭビット中の上位Ｌビットのデータをデコードす
るデコーダを設け、これによって近接２電位Ｖｌ、Ｖ２
を決定するようになして高ビット数のデータを高速にて
変換できるようになしたＤ／Ａ変換器を提供することを
目的とする。
なされたものであり、Ｎビットのディジタルデータのう
ちの上位Ｍビットのデータをデコードするデコーダの外
にこのＭビット中の上位Ｌビットのデータをデコードす
るデコーダを設け、これによって近接２電位Ｖｌ、Ｖ２
を決定するようになして高ビット数のデータを高速にて
変換できるようになしたＤ／Ａ変換器を提供することを
目的とする。
本発明に係るＤ／Ａ変換器は、Ｎビットのディジタルデ
ータの上位Ｍビットをデコードする第１のデコード手段
、前記Ｎビットのディジタルデータの上位Ｌ （Ｌ＜Ｍ
）ビットをデコードする第２のデコード手段、第１の基
準電位と第２の基準電位との間を２Ｍ個の抵抗により分
圧する手段、及び該分圧手段から１回のＤ／Ａ変換期間
ＴＣよりも短い２Ｎ−Ｈのクロック期間ＴＰと、残余の
クロック期間ＴＣ−ＴＰより短い期間ＴＬとは前記第１
のデコード手段の出力に応じた近接２電位を選択的に取
出し、残余のクロック期間（ＴＣ −ＴＩ） −ＴＬ
）は前記第１のデコード手段の出力に応じた前記近接２
電位と１、前記第２のデコード手段の出力に応じた近接
２１１位とを合成して取出す手段を備えた第１のＤ／Ａ
／Ａ回路と、下位（Ｎ−Ｍ）ビットのデータのために設
けられ、２Ｎ−Ｍのカウンタ、該カウンタの計数内容に
基づいて、前記期間ＴＰのうちＮ−Ｍビットのデータに
て定まる期間は第１のＤ／Ａ変換回路にて取出された２
電位のうちの一方を、また残余の期間は他方の電位を選
択する手段、選択された電位を合成して出力する出力手
段、及び残余の期間ＴＣ−ＴＰには前記２電位のいずれ
も選択せず前記出力手段をハイインピーダンス状態にす
る手段を備えた第２のＤ／Ａ変換変換路回路具備するこ
とを特徴とする。
ータの上位Ｍビットをデコードする第１のデコード手段
、前記Ｎビットのディジタルデータの上位Ｌ （Ｌ＜Ｍ
）ビットをデコードする第２のデコード手段、第１の基
準電位と第２の基準電位との間を２Ｍ個の抵抗により分
圧する手段、及び該分圧手段から１回のＤ／Ａ変換期間
ＴＣよりも短い２Ｎ−Ｈのクロック期間ＴＰと、残余の
クロック期間ＴＣ−ＴＰより短い期間ＴＬとは前記第１
のデコード手段の出力に応じた近接２電位を選択的に取
出し、残余のクロック期間（ＴＣ −ＴＩ） −ＴＬ
）は前記第１のデコード手段の出力に応じた前記近接２
電位と１、前記第２のデコード手段の出力に応じた近接
２１１位とを合成して取出す手段を備えた第１のＤ／Ａ
／Ａ回路と、下位（Ｎ−Ｍ）ビットのデータのために設
けられ、２Ｎ−Ｍのカウンタ、該カウンタの計数内容に
基づいて、前記期間ＴＰのうちＮ−Ｍビットのデータに
て定まる期間は第１のＤ／Ａ変換回路にて取出された２
電位のうちの一方を、また残余の期間は他方の電位を選
択する手段、選択された電位を合成して出力する出力手
段、及び残余の期間ＴＣ−ＴＰには前記２電位のいずれ
も選択せず前記出力手段をハイインピーダンス状態にす
る手段を備えた第２のＤ／Ａ変換変換路回路具備するこ
とを特徴とする。
以上の如き本発明器においては、ＴＬの期間においては
最も上位側のＬビットのデータに基づく近接２電位をス
イッチング回路が出力するので入力されるディジタルデ
ータが大きく変化する場合でも第１のＤ／Ａ変換回路出
力電圧、従ってまた、全体としての出力電圧が安定する
までの時間を短くすることができる。
最も上位側のＬビットのデータに基づく近接２電位をス
イッチング回路が出力するので入力されるディジタルデ
ータが大きく変化する場合でも第１のＤ／Ａ変換回路出
力電圧、従ってまた、全体としての出力電圧が安定する
までの時間を短くすることができる。
また、出力をハイインピーダンスにする期間を短くし得
て出力精度の向上が可能となる。また精度が従来程度で
よい場合はより高速の変換が可能となる。
て出力精度の向上が可能となる。また精度が従来程度で
よい場合はより高速の変換が可能となる。
第１図は本発明に係るＤ／Ａ変換器の構成を示すブロッ
ク図、第２図はその動作説明のための波形図である。
ク図、第２図はその動作説明のための波形図である。
本発明器は上位のＭビットをアナログデータに変換する
第１のＤ／Ａ変換回路１と、下位の（Ｎ −Ｍ）ビット
をアナログデータに変換する第２のＤ／Ａ変換回路２と
からなり、第２のＤ／Ａ変換回路自体は第５図に示した
特願昭５９−１９７５０７号のものと同様である。
第１のＤ／Ａ変換回路１と、下位の（Ｎ −Ｍ）ビット
をアナログデータに変換する第２のＤ／Ａ変換回路２と
からなり、第２のＤ／Ａ変換回路自体は第５図に示した
特願昭５９−１９７５０７号のものと同様である。
ＮビットのディジタルデータＤｎのうちの上位Ｍビット
はＭビットのデコーダ１１に入力され、またデータＤｎ
のうちの上位Ｌビット（Ｌ＜Ｍ）はＬビットのデコーダ
１２に入力され、ここでそれぞれの入力内容に応じた信
号をスイッチング回路１４へ与える。分圧回路１３は２
Ｍ個の均等な抵抗を直列接続してなり第１の基準電位Ｖ
ｒｅｆと第２の基準電位ｖＥとの間に接続されており
、各抵抗の両端から引き出された分圧出力端子はスイッ
チング回路１４に繋ぎこまれている。
はＭビットのデコーダ１１に入力され、またデータＤｎ
のうちの上位Ｌビット（Ｌ＜Ｍ）はＬビットのデコーダ
１２に入力され、ここでそれぞれの入力内容に応じた信
号をスイッチング回路１４へ与える。分圧回路１３は２
Ｍ個の均等な抵抗を直列接続してなり第１の基準電位Ｖ
ｒｅｆと第２の基準電位ｖＥとの間に接続されており
、各抵抗の両端から引き出された分圧出力端子はスイッ
チング回路１４に繋ぎこまれている。
スイッチング回路１４はデコーダ１１．１２の入力によ
ってオン、オフ制御され、分圧回路１３の分圧出力端子
のいずれか２つの電位を、入力データＤｎ相当のアナロ
グ値の近接２電位Ｖ１．Ｖ２（第２図（ホ）、（ヲ）〕
として出力し、これを第２のＤ／Ａ変換回路２のスイッ
チングトランジスタ２５．２６夫々へ与える。第２のＤ
／Ａ／Ａ回路２の制御回路２７は第２図（ニ）に示すよ
うにタイミング信号Ｖ１５をスイッチング回路１４へ与
えている。
ってオン、オフ制御され、分圧回路１３の分圧出力端子
のいずれか２つの電位を、入力データＤｎ相当のアナロ
グ値の近接２電位Ｖ１．Ｖ２（第２図（ホ）、（ヲ）〕
として出力し、これを第２のＤ／Ａ変換回路２のスイッ
チングトランジスタ２５．２６夫々へ与える。第２のＤ
／Ａ／Ａ回路２の制御回路２７は第２図（ニ）に示すよ
うにタイミング信号Ｖ１５をスイッチング回路１４へ与
えている。
制御回路２７には外部回路からＤ／Ａ変換の周期ＴＣを
規定する制御信号ＷＣＫ （第２図（イ）〕が入力さ
れる。これに伴い第２図（ロ）に示すようにデータＤｎ
が更新される。
規定する制御信号ＷＣＫ （第２図（イ）〕が入力さ
れる。これに伴い第２図（ロ）に示すようにデータＤｎ
が更新される。
スイッチング回路１４はＴＣよりも短い２Ｎ−Ｈのクロ
ック期間ＴＰ （第２図（へ）〕はＭビットのデコー
ダ１１へ入力されたＭビットのデータに対応する２つの
電位ＶＩＭ、 Ｖ２Ｍ （Ｖ２Ｍ＞ＶＩＭ）を選択し
て第２のＤ／Ａ変換回路２のスイッチングトランジスタ
２５．２６夫々のソースへ与える。
ック期間ＴＰ （第２図（へ）〕はＭビットのデコー
ダ１１へ入力されたＭビットのデータに対応する２つの
電位ＶＩＭ、 Ｖ２Ｍ （Ｖ２Ｍ＞ＶＩＭ）を選択し
て第２のＤ／Ａ変換回路２のスイッチングトランジスタ
２５．２６夫々のソースへ与える。
残余のクロック期間（ＴＣ −ＴＰ ）はＬビットのデ
コーダ１２へ入力されたＬビットのデータに対応する２
つの電位ｖｌＬ、 Ｖ２Ｃ（Ｖ２Ｃ＞ＶＩＬ）と前述
のＶＩＭ、 Ｖ２Ｍとを合成する。
コーダ１２へ入力されたＬビットのデータに対応する２
つの電位ｖｌＬ、 Ｖ２Ｃ（Ｖ２Ｃ＞ＶＩＬ）と前述
のＶＩＭ、 Ｖ２Ｍとを合成する。
コノヨうニｔ、７得うレルＶＩＭ、 Ｖ２Ｍ、 Ｖ
ＩＬ、 Ｖ２Ｃは、ＮビットデータＤｒｌのａＱ 、
ａ ｌ 、ａ２ ”’ａＮ−１のうちの上位Ｍビッ
トのデータを下位側からａＮ−Ｍ＋ａ Ｎ−Ｍ＋Ｉ
＋ ａ Ｎ−Ｍ＋２ ”’ ａ Ｎ−Ｌ ｌ
ａ Ｎ−Ｌ＋１ ＋ ”’ ａ Ｎ−１と
し、また第１のＤ／Ａ変換回路１の最小の出力電圧ステ
ップをｅＭとすると− ＶＩＭ＝ （ａＮ−ｓ ・２０＋ ａＮ−？ｌ＋ｌ
Ｈ２’ ＋・・・＋ ａＮ−１・２”−’ ） ｅＭ
−（１１Ｖ２Ｍ−Ｖ、 Ｍ十ｅＭ
−（２＋ＶＩＬ＝ （ａＮ−Ｌ ・２’ 十ａＮ−Ｌ＋
１ ・２ ’ ＋−＋ ａＮ−ｒ ・２Ｌ−’ ）
ｅＨ−（３）Ｖ２Ｌ＝ Ｖ Ｉ Ｌ 十ｅ Ｈ・＝（
４１但し、ｅＭ−（Ｖｒｅｆ −ＶＥ ） ／ ２”
−＋５１で表される電位である。具体的には分圧回路
１３を構成する２Ｍ個の抵抗のうち、Ｍビット又はＬビ
ットの入力データに対応して選択される抵抗の両端の電
位、即ち相隣る分圧出力端子の電位である。
ＩＬ、 Ｖ２Ｃは、ＮビットデータＤｒｌのａＱ 、
ａ ｌ 、ａ２ ”’ａＮ−１のうちの上位Ｍビッ
トのデータを下位側からａＮ−Ｍ＋ａ Ｎ−Ｍ＋Ｉ
＋ ａ Ｎ−Ｍ＋２ ”’ ａ Ｎ−Ｌ ｌ
ａ Ｎ−Ｌ＋１ ＋ ”’ ａ Ｎ−１と
し、また第１のＤ／Ａ変換回路１の最小の出力電圧ステ
ップをｅＭとすると− ＶＩＭ＝ （ａＮ−ｓ ・２０＋ ａＮ−？ｌ＋ｌ
Ｈ２’ ＋・・・＋ ａＮ−１・２”−’ ） ｅＭ
−（１１Ｖ２Ｍ−Ｖ、 Ｍ十ｅＭ
−（２＋ＶＩＬ＝ （ａＮ−Ｌ ・２’ 十ａＮ−Ｌ＋
１ ・２ ’ ＋−＋ ａＮ−ｒ ・２Ｌ−’ ）
ｅＨ−（３）Ｖ２Ｌ＝ Ｖ Ｉ Ｌ 十ｅ Ｈ・＝（
４１但し、ｅＭ−（Ｖｒｅｆ −ＶＥ ） ／ ２”
−＋５１で表される電位である。具体的には分圧回路
１３を構成する２Ｍ個の抵抗のうち、Ｍビット又はＬビ
ットの入力データに対応して選択される抵抗の両端の電
位、即ち相隣る分圧出力端子の電位である。
このようなスイッチング回路１４の出力電圧Ｖ ＩＭ。
Ｖ２Ｍ、 ＶＩＬ、 Ｖ２Ｃは第２のＤ／Ａ変換回
路基準電位として与えられる。
路基準電位として与えられる。
次に第２の０／八へ換回路２について説明する。
２１は下位側Ｎ−Ｍビットを入力する一致回路であって
、この入力データとカウンタ２３の計数値との一致を調
べ、一致したタイミングで第２図（ト）に示す一致信号
ｖ９を発する。この信号ｖ９はＲ−Ｓフリップフロップ
２４のセント端子Ｓへ与えられる。
、この入力データとカウンタ２３の計数値との一致を調
べ、一致したタイミングで第２図（ト）に示す一致信号
ｖ９を発する。この信号ｖ９はＲ−Ｓフリップフロップ
２４のセント端子Ｓへ与えられる。
発振回路２２はクロックをカウンタ２３に計数対称とし
て与えると共に制御回路２７へ与える。制御回路２７は
このクロックをもとにＷＣにの立上りからＴｍ経過後に
立ち上るリセット信号Ｖ７ （第２図（ハ）〕をカウ
ンタ２３に発する。カウンタ２３は計数内容が０になる
とリセットパルスＶ８ Ｃ第２図くべ）〕を発し、こ
れを制御回路２７及びＲ−Ｓフリップフロップ２４のリ
セット端子Ｒに与える。Ｒ−Ｓフリップフロップ２４は
上述の如き一致信号Ｖ９及びリセットパルスｖ８が入力
されるのでそのセット出力ＶＩＯは第２図（チ）に示す
ように変化し、これがＡＮＤゲート２８に、またその相
補信号ＶＩＯがＡＮｒｊゲート２９に与えられる。制御
回路２７はリセット信号ｖ７発生後、２Ｎ−〇のクロッ
ク期間ＴＰに亘ってハイレベルとなるゲート信号ｖ１１
〔第２図（す）〕を発し、これをＡｉＤゲート２８．２
９の抽入力としている。そして第２図（ヌ）、（ル）に
示すＡＮＤゲート２９．２８１７）出力Ｖ１２． Ｖ
１３をＩＧＦＩＩ！Ｔ（絶縁ゲート型電界効果トランジ
スタ）スイッチングトランジスタ２６．２５のゲートに
与えている。トランジスタ２５゜２６ノソース側は一括
接続されてローパスフィルタ３０に接続され、その入力
信号が平滑化されて第２のＤ／Ａ変換回路２又は本発明
器の出力Ｖｏｕｔとなる。
て与えると共に制御回路２７へ与える。制御回路２７は
このクロックをもとにＷＣにの立上りからＴｍ経過後に
立ち上るリセット信号Ｖ７ （第２図（ハ）〕をカウ
ンタ２３に発する。カウンタ２３は計数内容が０になる
とリセットパルスＶ８ Ｃ第２図くべ）〕を発し、こ
れを制御回路２７及びＲ−Ｓフリップフロップ２４のリ
セット端子Ｒに与える。Ｒ−Ｓフリップフロップ２４は
上述の如き一致信号Ｖ９及びリセットパルスｖ８が入力
されるのでそのセット出力ＶＩＯは第２図（チ）に示す
ように変化し、これがＡＮＤゲート２８に、またその相
補信号ＶＩＯがＡＮｒｊゲート２９に与えられる。制御
回路２７はリセット信号ｖ７発生後、２Ｎ−〇のクロッ
ク期間ＴＰに亘ってハイレベルとなるゲート信号ｖ１１
〔第２図（す）〕を発し、これをＡｉＤゲート２８．２
９の抽入力としている。そして第２図（ヌ）、（ル）に
示すＡＮＤゲート２９．２８１７）出力Ｖ１２． Ｖ
１３をＩＧＦＩＩ！Ｔ（絶縁ゲート型電界効果トランジ
スタ）スイッチングトランジスタ２６．２５のゲートに
与えている。トランジスタ２５゜２６ノソース側は一括
接続されてローパスフィルタ３０に接続され、その入力
信号が平滑化されて第２のＤ／Ａ変換回路２又は本発明
器の出力Ｖｏｕｔとなる。
さて、第２のＤ／Ａ変換回路の最小の出力電圧ステップ
ｅ）１は ８ Ｎ −６Ｍ ／ ２ Ｎ−Ｍ となるが、（５）式を代入すると ｅｓ −（Ｖｒｅｆ −ＶＥ ） ／２’ −・（６
１となる。下位（Ｎ −Ｍ）ビットのデータをａｕｒａ
ｌ・・・ａＮ−ヤ、とすると 出力Ｖｏｕｔは Ｖｏｕｔ ＝ （ａｏ ・２° ＋８１ Ｈ２’
＋＝・十ａＮ−Ｍ−Ｉ Ｈ２Ｎ−” ’ ） ｅ
Ｈ＋ＶＩＭとなり、これに（１１及び（６）式を代入す
るとＶｏｕｔ ＝ （ａｏ ・２’ ＋３． ・２１
＋−・・十ａＮ−Ｍ−１’ ２＝ト１ ＋ａＮ−，・
ｒｌＮ−Ｍ＋・・・＋ａＮ−１・２Ｎ−１） ｘ （Ｖｒｅｆ −ＶＥ ） ／ ２Ｎ”’（７）とな
ってこれがローパスフィルタ３０から取出されることに
なる。
ｅ）１は ８ Ｎ −６Ｍ ／ ２ Ｎ−Ｍ となるが、（５）式を代入すると ｅｓ −（Ｖｒｅｆ −ＶＥ ） ／２’ −・（６
１となる。下位（Ｎ −Ｍ）ビットのデータをａｕｒａ
ｌ・・・ａＮ−ヤ、とすると 出力Ｖｏｕｔは Ｖｏｕｔ ＝ （ａｏ ・２° ＋８１ Ｈ２’
＋＝・十ａＮ−Ｍ−Ｉ Ｈ２Ｎ−” ’ ） ｅ
Ｈ＋ＶＩＭとなり、これに（１１及び（６）式を代入す
るとＶｏｕｔ ＝ （ａｏ ・２’ ＋３． ・２１
＋−・・十ａＮ−Ｍ−１’ ２＝ト１ ＋ａＮ−，・
ｒｌＮ−Ｍ＋・・・＋ａＮ−１・２Ｎ−１） ｘ （Ｖｒｅｆ −ＶＥ ） ／ ２Ｎ”’（７）とな
ってこれがローパスフィルタ３０から取出されることに
なる。
次に本発明器の動作をもう少し詳しく説明する。
制御回路２７は制御信号−ＣＫの入力後発振回路２２か
らのクロック計数によってＴｍ経過後にリセット信号ｖ
７を発し、またＴ １ｆｉ−ＴＬ経過後にタイミング信
号Ｖ１５をハイレベルとする。
らのクロック計数によってＴｍ経過後にリセット信号ｖ
７を発し、またＴ １ｆｉ−ＴＬ経過後にタイミング信
号Ｖ１５をハイレベルとする。
期間Ｔｍは、第１のＤ／Ａ変換回路１においてディジク
ルデータが変化し、そのデータに対応したアナログ出力
ＶＩＭ又はＶＩＭとＶＩＬとの合成値（以下これらをま
とめてｖｌという）及びＶ２Ｍ又はＶ２Ｍとｖ２１．と
の合成値（以下これらをまとめて■２という）が安定し
た値をとるまでに要する時間、つまり第２図（ホ）に示
すように立上り期間が終わって安定状態になるに要する
時間として定めておく。
ルデータが変化し、そのデータに対応したアナログ出力
ＶＩＭ又はＶＩＭとＶＩＬとの合成値（以下これらをま
とめてｖｌという）及びＶ２Ｍ又はＶ２Ｍとｖ２１．と
の合成値（以下これらをまとめて■２という）が安定し
た値をとるまでに要する時間、つまり第２図（ホ）に示
すように立上り期間が終わって安定状態になるに要する
時間として定めておく。
而して期間Ｔｍの前半のＴｍ−ＴＬの期間はＬビットデ
コーダ１２の出力に相応するスイッチとＮビットデコー
ダ１１の出力に相応するスイッチとが共に閉成し、Ｔｍ
の後半、つまりＴＬの期間はＮビットデコーダ１１の出
力に相応するスイッチのみを閉成するように信号Ｖ１５
でスイッチング回路１４の制御を行う。
コーダ１２の出力に相応するスイッチとＮビットデコー
ダ１１の出力に相応するスイッチとが共に閉成し、Ｔｍ
の後半、つまりＴＬの期間はＮビットデコーダ１１の出
力に相応するスイッチのみを閉成するように信号Ｖ１５
でスイッチング回路１４の制御を行う。
このような動作により期間Ｔｍの前半のＴ。−Ｔ１０間
は上位Ｎビットのデータに対応するスイッチだけをオン
させる場合に比し実効的なオン抵抗を低下させることが
できＶｌ、Ｖ２の立上りを急峻にすることができる。第
２図（ニ）は実線で本発明器による場合のＶｌ、Ｖ２の
変化状態を、また破線で第５図に示すＤ／Ａ変換器のｖ
ｌ、ｖ２の変化の状態を示している。
は上位Ｎビットのデータに対応するスイッチだけをオン
させる場合に比し実効的なオン抵抗を低下させることが
できＶｌ、Ｖ２の立上りを急峻にすることができる。第
２図（ニ）は実線で本発明器による場合のＶｌ、Ｖ２の
変化状態を、また破線で第５図に示すＤ／Ａ変換器のｖ
ｌ、ｖ２の変化の状態を示している。
これらの対比から明らかな如く本発明ではＶｌ。
Ｖ２の立上り時間、つまりＴｌｎを短縮できる。
次に制御回路２７はリセット信号ｖ７の発生後２Ｎ−Ｈ
のクロック期間ＴＰに亘ってハイレベルに設定されるゲ
ート信号ＶｌｌをＡＮＤゲート２８．２９に与える。
のクロック期間ＴＰに亘ってハイレベルに設定されるゲ
ート信号ＶｌｌをＡＮＤゲート２８．２９に与える。
第２の変換回路２はＮ−Ｎビットの入力データの内容に
応じて相互にオン、オフが逆となるスイッチングトラン
ジスタ２５．２６のオン、オフを制御して、ローパスフ
ィルタ３０へ入力すべき電位の一定時間内におけるＶｌ
ｉｉ択時間Ｔα 〔第２図（ヌ）〕及び■２選択期間Ｔ
Ｒ（第２図（ル）〕を入力データの内容に応じて変更す
るようにし゛たパルス幅モジュレーション型のものであ
る。
応じて相互にオン、オフが逆となるスイッチングトラン
ジスタ２５．２６のオン、オフを制御して、ローパスフ
ィルタ３０へ入力すべき電位の一定時間内におけるＶｌ
ｉｉ択時間Ｔα 〔第２図（ヌ）〕及び■２選択期間Ｔ
Ｒ（第２図（ル）〕を入力データの内容に応じて変更す
るようにし゛たパルス幅モジュレーション型のものであ
る。
即ちカウンタ２３は発振回路２２が出力するクロックを
リセット信号Ｖ７人力以降計数するが、その内容が０に
なる都度、即ち２Ｎ−８個クロックを計数する都度、リ
セットパルス■８を発する。（制御回路２７からリセッ
ト信号ｖ７が入力されて０になったときもリセットパル
スｖ８を発する。）一方カウンタ２３は一致回路２１に
計数内容を発し、Ｎ−Ｎビットの入力と計数内容とが一
致したときに一致信号ｖ９を発し、Ｒ−Ｓフリップフロ
ップ２４をセントする。Ｒ−Ｓフリップフロップ２４の
セット出力ＶＩＯ及びリセット出力ＶＩＯは夫々ＡＮＤ
ゲート２８゜２９に与えられるから、夫々のハイ、ロー
に応じてＡＮＤゲート２８からは第２図（ル）に示すＶ
ｌ３が、ＡＮＤゲート２９からは第２図（ヌ）に示すＶ
ｌ２が出力される。
リセット信号Ｖ７人力以降計数するが、その内容が０に
なる都度、即ち２Ｎ−８個クロックを計数する都度、リ
セットパルス■８を発する。（制御回路２７からリセッ
ト信号ｖ７が入力されて０になったときもリセットパル
スｖ８を発する。）一方カウンタ２３は一致回路２１に
計数内容を発し、Ｎ−Ｎビットの入力と計数内容とが一
致したときに一致信号ｖ９を発し、Ｒ−Ｓフリップフロ
ップ２４をセントする。Ｒ−Ｓフリップフロップ２４の
セット出力ＶＩＯ及びリセット出力ＶＩＯは夫々ＡＮＤ
ゲート２８゜２９に与えられるから、夫々のハイ、ロー
に応じてＡＮＤゲート２８からは第２図（ル）に示すＶ
ｌ３が、ＡＮＤゲート２９からは第２図（ヌ）に示すＶ
ｌ２が出力される。
Ｎ−Ｎビットのデータの値が小さい（又は大きい）程、
Ｖｌ２がハイレベルとなる期間ＴＧＩが短く （又は長
く）、逆にＶｌ３がハイレベルとなる期間Ｔρが長く
（又は短く）なる。このようなＶｌ２． Ｖｌ３がト
ランジスタ２６．２５に与えられるからＴＣの期間のう
ちＴｌｌは■２が、また期間Ｔρにはｖｌが付与され、
残余の期間（つまりカウンタ２３が２ト門を計数して０
に戻り、制御回路２７のゲート信号Ｖｌｌをローレベル
にしたｆ＆）ＴＣ−ＴＰはいずれのトランジスタ２５．
２６ともにオフして、Ｉ・ランジスク２５、２６のソー
ス側一括接続点３１はハイインピーダンス・の状態とな
る。第２図（ヲ）は上記接続点３１の電位Ｖ１４を示し
ている。つまりＴＣの間電位ｖ２Ｖｌが交番し、その時
間が入力データＤｎの下位（１１１Ｎ−Ｎビットの内容
に応じて定まるのである。ローパスフィルタ３０はＶｌ
４を平滑化出力する。
Ｖｌ２がハイレベルとなる期間ＴＧＩが短く （又は長
く）、逆にＶｌ３がハイレベルとなる期間Ｔρが長く
（又は短く）なる。このようなＶｌ２． Ｖｌ３がト
ランジスタ２６．２５に与えられるからＴＣの期間のう
ちＴｌｌは■２が、また期間Ｔρにはｖｌが付与され、
残余の期間（つまりカウンタ２３が２ト門を計数して０
に戻り、制御回路２７のゲート信号Ｖｌｌをローレベル
にしたｆ＆）ＴＣ−ＴＰはいずれのトランジスタ２５．
２６ともにオフして、Ｉ・ランジスク２５、２６のソー
ス側一括接続点３１はハイインピーダンス・の状態とな
る。第２図（ヲ）は上記接続点３１の電位Ｖ１４を示し
ている。つまりＴＣの間電位ｖ２Ｖｌが交番し、その時
間が入力データＤｎの下位（１１１Ｎ−Ｎビットの内容
に応じて定まるのである。ローパスフィルタ３０はＶｌ
４を平滑化出力する。
〔効果〕
本発明はＮビットの入力データの上位側Ｌビットが変化
する程に大きな変化があった場合に、第１のＤ／Ａ変換
回路を構成するデコーダの安定化までの期間、又はＶｌ
、Ｖ２の安定するまでの期間Ｔｍを短くすることができ
高速変換が可能となる。
する程に大きな変化があった場合に、第１のＤ／Ａ変換
回路を構成するデコーダの安定化までの期間、又はＶｌ
、Ｖ２の安定するまでの期間Ｔｍを短くすることができ
高速変換が可能となる。
つますＤ／Ａ変換器の出力をハイインピーダンス状態に
する期間を短くすることができ変換速度の早い場合に対
応できる。また変換速度が遅い場合は１回のサンプリン
グ期間（ＴＣ）中の出力をハイインピーダンスにする期
間（Ｔｍ ）の割合を小さくすることができ精度の向上
を図ることができる。
する期間を短くすることができ変換速度の早い場合に対
応できる。また変換速度が遅い場合は１回のサンプリン
グ期間（ＴＣ）中の出力をハイインピーダンスにする期
間（Ｔｍ ）の割合を小さくすることができ精度の向上
を図ることができる。
またデジタルデータの入力後一定時間Ｔｍの経過後に第
２のＤ／Ａ変換回路によるパルス幅変調動作を行うよう
にしているので、第１の変換回路中のデコーダ１１．１
２の安定化までに生ずるグリッチを防止することができ
る等、本発明は優れた効果を奏する。
２のＤ／Ａ変換回路によるパルス幅変調動作を行うよう
にしているので、第１の変換回路中のデコーダ１１．１
２の安定化までに生ずるグリッチを防止することができ
る等、本発明は優れた効果を奏する。
第１図は本発明に係るＤ／Ａ変換器のブロック図、第２
図はその動作説明のためのタイムチャート、第３図、第
４図は従来公知のＤ／Ａ変換器のブロック図、第５図は
先願のＤ／Ａ変換器のブロック図である。 １・・・第１のＤ／Ａ変換回路 ２・・・第２のＤ／Ａ
変換回路 １１・・・Ｍビットデコーダ １２・・・Ｌ
ビットデコーダ １３・・・分圧回路 １４・・・スイ
ッチ回路 ２１・・・一致回路 ２２・・・発振回路
２３・・・カウンタ ２４・・・Ｒ−Ｓフリツプフロツ
プ ２５．２６・・・スイッチングトランジスタ ２７
・・・制御回路 ２８．２９・・・ＡＮＤゲー） ３
０・・・ローパスフィルタ 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 ｃ 第 ２ 図
図はその動作説明のためのタイムチャート、第３図、第
４図は従来公知のＤ／Ａ変換器のブロック図、第５図は
先願のＤ／Ａ変換器のブロック図である。 １・・・第１のＤ／Ａ変換回路 ２・・・第２のＤ／Ａ
変換回路 １１・・・Ｍビットデコーダ １２・・・Ｌ
ビットデコーダ １３・・・分圧回路 １４・・・スイ
ッチ回路 ２１・・・一致回路 ２２・・・発振回路
２３・・・カウンタ ２４・・・Ｒ−Ｓフリツプフロツ
プ ２５．２６・・・スイッチングトランジスタ ２７
・・・制御回路 ２８．２９・・・ＡＮＤゲー） ３
０・・・ローパスフィルタ 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 ｃ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、Ｎビットのディジタルデータの上位Ｍビットをデコ
ードする第１のデコード手段、前記Ｎビットのディジタ
ルデータの上位Ｌ（Ｌ＜Ｍ）ビットをデコードする第２
のデコード手段、第１の基準電位と第２の基準電位との
間を２＾Ｍ個の抵抗により分圧する手段、及び該分圧手
段から１回のＤ／Ａ変換期間Ｔ＿Ｃよりも短い２＾Ｎ＾
−＾Ｍのクロック期間Ｔ＿Ｐと、残余のクロック期間Ｔ
＿Ｃ−Ｔ＿Ｐより短い期間Ｔ＿Ｌとは前記第１のデコー
ド手段の出力に応じた近接２電位を選択的に取出し、残
余のクロック期間（Ｔ＿Ｃ−Ｔ＿Ｐ−Ｔ＿Ｌ）は前記第
１のデコード手段の出力に応じた前記近接２電位と、前
記第２のデコード手段の出力に応じた近接２電位とを合
成して取出す手段を備えた第１のＤ／Ａ変換回路と、 下位（Ｎ−Ｍ）ビットのデータのために設 けられ、２＾Ｎ＾−＾Ｍのカウンタ、該カウンタの計数
内容に基づいて、前記期間Ｔ＿ＰのうちＮ−Ｍビットの
データにて定まる期間は第１の Ｄ／Ａ変換回路にて取出された２電位のうちの一方を、
また残余の期間は他方の電位を選択する手段、選択され
た電位を合成して出力する出力手段、及び残余の期間Ｔ
＿Ｃ−Ｔ＿Ｐには前記２電位のいずれも選択せず前記出
力手段をハイインピーダンス状態にする手段を備えた第
２のＤ／Ａ変換回路と を具備することを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26178285A JPS62120725A (ja) | 1985-11-20 | 1985-11-20 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26178285A JPS62120725A (ja) | 1985-11-20 | 1985-11-20 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120725A true JPS62120725A (ja) | 1987-06-02 |
| JPH0375100B2 JPH0375100B2 (ja) | 1991-11-29 |
Family
ID=17366625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26178285A Granted JPS62120725A (ja) | 1985-11-20 | 1985-11-20 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40053E1 (en) | 2000-01-31 | 2008-02-12 | Fujitsu Limited | Delay circuit having delay time adjustable by current |
-
1985
- 1985-11-20 JP JP26178285A patent/JPS62120725A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40053E1 (en) | 2000-01-31 | 2008-02-12 | Fujitsu Limited | Delay circuit having delay time adjustable by current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375100B2 (ja) | 1991-11-29 |
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