JP2004088319A - 遅延素子回路、電圧制御発振回路、および電圧制御遅延線回路 - Google Patents
遅延素子回路、電圧制御発振回路、および電圧制御遅延線回路 Download PDFInfo
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Abstract
【課題】電源電圧の変動の影響を受けにくい遅延素子回路を提供する。
【解決手段】本発明の遅延素子回路２０Ａは、ほぼ一定の電流を流すための電位を与えるバイアス信号を入力とするｐチャネルＭＯＳトランジスタ２１と、ほぼ一定の電流を流すための電位を与えるバイアス信号を入力とするｎチャネルＭＯＳトランジスタ２２と、ｐチャネルＭＯＳトランジスタ２１を介して電源に接続され、ｎチャネルＭＯＳトランジスタ２２を介して接地されており、入力信号のレベルを反転するインバータ回路２３と、ｐチャネルＭＯＳトランジスタ２１とインバータ回路２３との相互接続ノードと、ｎチャネルＭＯＳトランジスタ２２とインバータ回路２３との相互接続ノードとに接続された抵抗素子２４とを含んでなる。
【選択図】 図１
【解決手段】本発明の遅延素子回路２０Ａは、ほぼ一定の電流を流すための電位を与えるバイアス信号を入力とするｐチャネルＭＯＳトランジスタ２１と、ほぼ一定の電流を流すための電位を与えるバイアス信号を入力とするｎチャネルＭＯＳトランジスタ２２と、ｐチャネルＭＯＳトランジスタ２１を介して電源に接続され、ｎチャネルＭＯＳトランジスタ２２を介して接地されており、入力信号のレベルを反転するインバータ回路２３と、ｐチャネルＭＯＳトランジスタ２１とインバータ回路２３との相互接続ノードと、ｎチャネルＭＯＳトランジスタ２２とインバータ回路２３との相互接続ノードとに接続された抵抗素子２４とを含んでなる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における電圧制御発振回路、特に、電圧制御発振回路に用いる遅延素子回路に関するものである。
【０００２】
【従来の技術】
一般的な電圧制御発振回路（以下、「ＶＣＯ回路」という）は、入力電圧に応じてバイアス電位を生成するバイアス電位生成回路、およびバイアス電位に応じて遅延時間が変化する遅延素子により構成される。また、遅延素子は定電流源回路とインバータ回路とからなる。
【０００３】
以下に、従来のＶＣＯ回路について図面を参照しながら説明する。
【０００４】
図９は従来のＶＣＯ回路を説明するための図である。
【０００５】
図９において、ＶＩＮは入力端子、ＦＯは出力端子、１０はバイアス電位生成回路、１１はＶＤＤ側定電流源バイアス、１２はＧＮＤ側定電流源バイアス、２０は遅延素子、２１はＶＤＤ側定電流源、２２はＧＮＤ側定電流源、２３はインバータ回路、３０はレベルシフト回路である。
【０００６】
また、図１０は上記図９に示した遅延素子２０におけるインバータ回路２３を具体的に示した図である。図１０において、４１は遅延素子の入力、４２は遅延素子の出力、４３はＶＤＤ側定電流源出力ノード、４４はＧＮＤ側定電流源出力ノードである。
【０００７】
バイアス電位生成回路１０は、入力端子ＶＩＮに入力される電位に応じて、ＶＤＤ側定電流源２１、ＧＮＤ側定電流源２２に一定の電流を流すためのバイアス電位を生成する。入力端子ＶＩＮの電位が低いときは、ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流値は小さく、入力端子ＶＩＮの電位が高いときは、ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流値は大きくなる。
【０００８】
ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流が小さいときは、インバータ回路２３の信号伝達速度が遅くなるので、遅延素子２０の遅延時間は長い。そのため、ＶＣＯ回路が発振するクロック周波数は低い。
【０００９】
ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流が大きくなるにつれて、インバータ回路２３の信号伝達速度が速くなるので、遅延素子２０の遅延時間は短くなる。そのため、ＶＣＯ回路が発振するクロック周波数は高くなっていく。
【００１０】
また、遅延素子２０の発振振幅は電源電圧（ＶＤＤ）−接地電圧（ＧＮＤ）間をフルスイングしないので、フルスイングするようにレベルシフト回路３０を遅延素子２０の出力４２に接続している。
【００１１】
次に、遅延素子２０の動作を説明する。例えば、遅延素子２０が遅延素子の入力４１にＬレベルの信号を受け、遅延素子の出力４２からＨレベルの信号を出力している場合を考える。遅延素子２０の出力電位がＨレベルであるので、ＶＤＤ側定電流源２１の出力電位と遅延素子２０の出力電位とに電位差がないため、ＶＤＤ側出力電流源２１には電流が流れない。また、インバータ回路２３によって電流パスが切断されているため、ＧＮＤ側定電流源２２には電流が流れない。
【００１２】
逆に、遅延素子２０が遅延素子の入力４１にＨレベルの信号を受け、遅延素子の出力４２からＬレベルの信号を出力している場合を考える。遅延素子２０の出力電位がＬレベルであるので、ＧＮＤ側定電流源２２の出力電位と遅延素子２０の出力電位とに電位差がないため、ＧＮＤ側定電流源２２には電流が流れない。また、インバータ回路２３によって電流パスが切断されているため、ＶＤＤ側定電流源２２の電流には電流が流れない。
【００１３】
【発明が解決しようとする課題】
上記の通り、従来の遅延素子２０において、ＶＤＤ側定電流源２１、ＧＮＤ側定電流源２２に定電流が流れるのは遅延素子２０の信号のレベルが変化する僅かな間だけである。遅延素子２０の遅延時間は、ＶＤＤ側定電流源２１またはＧＮＤ側定電流源２２の定電流値と、ＶＤＤ側定電流源出力ノード４３およびＧＮＤ側定電流源出力ノード４４の電位で決まるインバータ回路２３の信号振幅と、インバータ回路２３の入力容量や寄生容量とで決まる。ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２に定電流が流れていないとき、ＶＤＤ側定電流源出力ノード４３およびＧＮＤ側定電流源出力ノード４４の電位は、電源電圧（ＶＤＤ）または接地電圧（ＧＮＤ）となる。そのため、遅延素子２０の遅延時間は、入力端子ＶＩＮが同じ電位を受けていても、電源電圧の変動によってその遅延時間が変化する。その結果、ＶＣＯ回路の発振周波数が電源電圧ＶＤＤの影響を受ける。
【００１４】
そこで、本発明の目的は、電源電圧の変動の影響を受けにくい遅延素子回路、ＶＣＯ回路を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を達成するために、第１に、請求項１の発明は、ほぼ一定の電流を流すための電位を与える第１のバイアス信号を入力とする第１の電流制御素子と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号を入力とする第２の電流制御素子と、前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものである。
【００１６】
請求項１の発明によると、第１の電流制御素子と第２の電流制御素子とにほぼ一定の電流が流れる。そのため、電源電圧の変動の影響を受けにくい遅延素子回路を提供できる。
【００１７】
また、請求項２の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタであるものとする。
【００１８】
また、請求項３の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタであるものとする。
【００１９】
また、請求項４の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、入力された信号に応じて、その抵抗値を変化させるものであるものとする。
【００２０】
請求項４の発明によると、本遅延素子回路を用いた電圧制御発振回路や電圧制御遅延線回路において高いゲインを保持することができる。
【００２１】
また、請求項５の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものであるものとする。
【００２２】
請求項５の発明によると、本遅延素子回路を用いた電圧制御発振回路や電圧制御遅延線回路において後段に備えるレベルシフト回路の回路規模を削減できる。
【００２３】
上記課題を解決するために、第２に、請求項６の発明は、バイアス電位生成回路と、前段の出力が次段の入力となるようにループ状に接続された奇数個の遅延素子回路とを備え、前記バイアス電位生成回路は、入力される制御電圧に応じて、ほぼ一定の電流を流すための電位を与える第１のバイアス信号と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号とを生成するものであり、前記遅延素子回路は、各々、前記第１のバイアス信号を入力とする第１の電流制御素子と、前記第２のバイアス信号を入力とする第２の電流制御素子と、前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものであるものである。
【００２４】
請求項６の発明によると、電源電圧の変動の影響を受けにくい遅延素子回路を備えたため、発振周波数が電源電圧の変動の影響を受けにくい電圧制御発振回路を提供できる。
【００２５】
また、請求項７の発明は、請求項６に記載の電圧制御発振回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタであるものとする。
【００２６】
また、請求項８の発明は、請求項６に記載の電圧制御発振回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタであるものとする。
【００２７】
また、請求項９の発明は、請求項６に記載の電圧制御発振回路において、前記制御電圧に応じた信号を出力するバイアス電位変更回路をさらに備え、前記遅延素子回路における前記抵抗性を有する素子は、前記バイアス電位生成回路から出力される信号に応じて、その抵抗値を変化させるものであるものとする。
【００２８】
請求項９の発明によると、高いゲインを保持することができる。
【００２９】
また、請求項１０の発明は、請求項６に記載の電圧制御発振回路において、前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものであるものとする。
【００３０】
請求項１０の発明によると、後段に備えるレベルシフト回路の回路規模を削減できる。
【００３１】
上記課題を解決するために、第３に、請求項１１の発明は、バイアス電位生成回路と、前段の出力が次段の入力となるように接続された複数個の遅延素子回路とを備え、前記バイアス電位生成回路は、入力される制御電圧に応じて、ほぼ一定の電流を流すための電位を与える第１のバイアス信号と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号とを生成するものであり、前記遅延素子回路は、各々、前記第１のバイアス信号を入力とする第１の電流制御素子と、前記第２のバイアス信号を入力とする第２の電流制御素子と、前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものである。
【００３２】
請求項１１の発明によると、電源電圧の変動の影響を受けにくい遅延素子回路を備えたため、遅延時間が電源電圧の変動の影響を受けにくい電圧制御遅延線回路を提供できる。
【００３３】
また、請求項１２の発明は、請求項１０に記載の電圧制御遅延線回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタであるものとする。
【００３４】
また、請求項１３の発明は、請求項１０に記載の電圧制御遅延線回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタであるものとする。
【００３５】
また、請求項１４の発明は、請求項１０に記載の電圧制御遅延線回路において、前記制御電圧に応じた信号を出力するバイアス電位変更回路をさらに備え、前記遅延素子回路における前記抵抗性を有する素子は、前記バイアス電位生成回路から出力される信号に応じて、その抵抗値を変化させるものであるものとする。
【００３６】
請求項１４の発明によると、高いゲインを保持することができる。
【００３７】
また、請求項１５の発明は、請求項１０に記載の電圧制御遅延線回路において、前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものであるものとする。
【００３８】
請求項１５の発明によると、後段に備えるレベルシフト回路の回路規模を削減できる。
【００３９】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。なお、以下で参照する図面相互間において同一または相当する部分については、同一の符号を用い、その詳細な説明は繰り返さない。
【００４０】
図１は本発明の一実施形態におけるＶＣＯ回路を説明するための構成例を示す図である。
【００４１】
図１において、ＶＩＮは入力端子、ＦＯは出力端子、１０はバイアス電位生成回路、１１は電源電圧ＶＤＤ側の定電流源バイアス（第１のバイアス信号に対応する）、１２は接地電圧ＧＮＤ側の定電流源バイアス（第２のバイアス信号に対応する）、２０Ａは遅延素子（遅延素子回路に対応する）、２１は電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ、２２は接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ、２３はインバータ回路、２４は抵抗素子、３０はレベルシフト回路である。
【００４２】
また、図２は上記図１に示した遅延素子２０Ａにおけるインバータ回路２３を具体的に示した図である。図２において、４１は遅延素子の入力、４２は遅延素子の出力、４３はＶＤＤ側定電流源出力ノード、４４はＧＮＤ側定電流源出力ノードである。
【００４３】
バイアス電位生成回路１０は、ｎチャネルＭＯＳトランジスタ１０ａおよび１０ｂと、ｐチャネルＭＯＳトランジスタ１０ｃおよび１０ｄとを有している。ｎチャネルＭＯＳトランジスタ１０ａはゲートに入力端子ＶＩＮからの制御電圧を受ける。その制御電圧に応じて、ｐチャネルＭＯＳトランジスタ１０ｃは電源電圧ＶＤＤ側の定電流源バイアス１１を生成し、ｎチャネルＭＯＳトランジスタ１０ｂは接地電圧ＧＮＤ側の定電流源バイアス１２を生成する。なお、図示の通り、ｎチャネルＭＯＳトランジスタ１０ａとｎチャネルＭＯＳトランジスタ１０ｂとはカレントミラー回路を構成し、ｐチャネルＭＯＳトランジスタ１０ｃとｐチャネルＭＯＳトランジスタ１０ｄとはカレントミラー回路を構成するように接続されている。
【００４４】
遅延素子２０Ａは、電源電圧ＶＤＤ側の定電流源バイアス１１を受けるｐチャネルＭＯＳトランジスタ２１（第１の電流制御素子に対応する）と、接地電圧ＧＮＤ側の定電流源バイアス１２を受けるｎチャネルＭＯＳトランジスタ２２（第２の電流制御素子に対応する）と、インバータ回路２３と、抵抗素子２４とを有している。また、遅延素子２０Ａは奇数個あり、図示の通り、前段の出力が後段の入力となるようにリング状に接続されている。また、抵抗素子２４は、ｐチャネルＭＯＳトランジスタ２１とインバータ回路２３とが相互に接続されたノード（相互接続ノード）と、ｎチャネルＭＯＳトランジスタ２２とインバータ回路２３とが相互に接続されたノード（相互接続ノード）とに接続されている。また、ｐチャネルＭＯＳトランジスタ２１はバイアス電位生成回路１０のｐチャネルＭＯＳトランジスタ１０ｃとカレントミラー回路を構成し、ｎチャネルＭＯＳトランジスタ２２はバイアス電位生成回路１０のｎチャネルＭＯＳトランジスタ１０ｂとカレントミラー回路を構成するように接続されている。
【００４５】
以下、図１に示すＶＣＯ回路の動作について、上記図９で説明した従来のＶＣＯ回路の動作と相違する点を中心に説明する。
【００４６】
遅延素子２０Ａが遅延素子の入力４１にＬレベルの信号を受け、遅延素子の出力４２からＨレベルの信号を出力するときを考える。このとき、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１は、遅延素子２０Ａの出力電位がＨレベルになるまで遅延素子２０Ａの出力に定電流を流し、遅延素子２０Ａの出力電位がＨレベルになると抵抗素子２４に電流を流す。また、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２の電流は、インバータ回路２３によって遅延素子２０Ａの出力とは切断されているが、抵抗素子２４とは接続されているため、電流が流れ込んで定電流源として動作する。
【００４７】
一方、遅延素子２０Ａの入力がＨレベルの信号を受け、Ｌレベルの信号を出力するときを考える。このとき、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２は、遅延素子２０Ａの出力電位がＬレベルになるまで遅延素子２０Ａの出力から定電流を引き込み、遅延素子２０Ａの出力電位がＬレベルになると抵抗素子２４から定電流を引き込む。また、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２２の電流は、インバータ回路２３によって遅延素子２０Ａの出力とは切断されているが、抵抗素子２４とは接続されているため、定電流が流れるので、定電流源として動作する。
【００４８】
なお、過度状態を考えると、出力がＨレベルからＬレベルに変化しているとき、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１は定電流源として動作していないが、その時間は僅かである。
【００４９】
このように、ｐチャネルＭＯＳトランジスタ２１から抵抗素子２４を介してｎチャネルＭＯＳトランジスタ２２へという電流パスができ、ｐチャネルＭＯＳトランジスタ２１、ｎチャネルＭＯＳトランジスタ２２ともに定電流源として動作する。このとき、インバータ回路２３と電源、インバータ回路２３とグラウンドのインピーダンスは大きいので、遅延素子２０は、電源電圧、接地電圧の揺れの影響を受けにくくなる。その結果、ＶＣＯ回路の発振周波数は電源電圧の変動の影響を受けにくくなる。
【００５０】
以下に、本発明の本実施形態の変形例について説明する。
【００５１】
＜変形例１＞
図３は本実施形態の１つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００５２】
図３に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりにｎチャネルＭＯＳトランジスタ２５を使用している点で、図１に示したＶＣＯ回路と相違する。その他は図１と同様である。なお、ｎチャネルＭＯＳトランジスタ２５は、そのゲートとドレインが接続されている。
【００５３】
これにより、図３に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能であり、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２ともに定電流源として動作するため、遅延素子２０Ｂは、電源電圧、接地電圧の揺れの影響を受けにくい。その結果、ＶＣＯ回路の発振周波数は電源電圧の変動の影響を受けにくい。
【００５４】
なお、ｎチャネルＭＯＳトランジスタ２５のゲート電位はドレイン電位と同一とし、さらに、Ｗ／Ｌ比を十分に小さくする必要がある。
【００５５】
＜変形例２＞
図４は本実施形態の２つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００５６】
図４に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりにｐチャネルＭＯＳトランジスタ２６を使用している点で、図１に示したＶＣＯ回路と相違する。その他は図１と同様である。なお、ｐチャネルＭＯＳトランジスタ２６は、そのゲートとドレインが接続されている。
【００５７】
これにより、図４に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能であり、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２ともに定電流源として動作するため、遅延素子２０Ｃは、電源電圧、接地電圧の揺れの影響を受けにくい。その結果、ＶＣＯ回路の発振周波数は電源電圧の変動の影響を受けない。
【００５８】
なお、ｐチャネルＭＯＳトランジスタ２６のゲート電位はドレイン電位と同一とし、さらに、Ｗ／Ｌ比を十分に小さくする必要がある。
【００５９】
＜変形例３＞
図５は本実施形態の３つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００６０】
図５に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりにＭＯＳトランジスタ２７を備えており、さらにバイアス電位変更回路５０を新たに備えている点で図１に示したＶＣＯ回路と相違し、その他は図１と同様である。
【００６１】
なお、ＭＯＳトランジスタ２７は、Ｗ／Ｌ比を十分に小さくする必要があり、そのゲート電位はバイアス電位変更回路５０の出力端子に接続されている。
【００６２】
これにより、図５に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能である。
【００６３】
遅延素子２０Ｄの遅延時間は、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１または接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２に流れる定電流値と、電源電圧ＶＤＤ側定電流源出力ノード４３および接地電圧ＧＮＤ側定電流源出力ノード４４の電位で決まるインバータ回路２３の信号振幅と、インバータ回路２３の入力容量や寄生容量とによって決まる。ＶＣＯ回路の発振周波数は遅延素子２０Ｄの遅延時間により決まる。
【００６４】
図１で説明したＶＣＯ回路は、入力端子ＶＩＮの電位が上がり、ｐチャネルＭＯＳトランジスタ２１またはｎチャネルＭＯＳトランジスタ２２に流れる定電流値が大きくなると、抵抗素子２４に流れる電流も増加する。このため、電源電圧ＶＤＤ側定電流源出力ノード４３と接地電圧ＧＮＤ側定電流源出力ノード４４の電位差が大きくなるので、インバータ回路２３の信号振幅が大きくなる。したがって、入力端子ＶＩＮの電位を上げてもＶＣＯ回路の発振周波数が高くならない。この場合、意図的にＶＣＯ回路のゲインを小さく抑えたい場合には都合が良いが、通常の場合では都合が悪い。そのため、入力端子ＶＩＮの電位に応じて抵抗値を可変にできるように、以下で述べるバイアス電位変更回路５０を設けている。
【００６５】
バイアス電位変更回路５０は、入力端子ＶＩＮの電位が低いときはＭＯＳトランジスタ２７のソース・ドレイン抵抗値が比較的大きくなるように、また入力端子ＶＩＮの電位が高くなるとＭＯＳトランジスタ２７のソース・ドレイン抵抗値が小さくなるようにバイアス電位を生成する。
【００６６】
これにより、入力端子ＶＩＮの電位が高くなり、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１および接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２の定電流値が大きくなっても、電源電圧ＶＤＤ側定電流源出力ノード４３と接地電圧ＧＮＤ側定電流源出力ノード４４との電位差が大きくなることをなくし、ＶＣＯ回路のゲインを高く保つことができる。
【００６７】
＜変形例４＞
図６は本実施形態の４つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００６８】
図６に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりに抵抗素子２８を備えており、さらにバイアス電位生成回路５１を新たに備えている点で図１に示したＶＣＯ回路と相違し、その他は図１と同様である。
【００６９】
図７は、抵抗素子２８を具体的に示した図である。
【００７０】
図７に示すように、抵抗素子２８は、第１の抵抗素子２８ａ（第１の抵抗（Ｒ１）に対応する）と第２の抵抗素子２８ｂ（第２の抵抗（Ｒ２）に対応する）とを有してなる。そして、図７において、２８１は第１の抵抗素子２８ａの第１の端子、２８２は第２の抵抗素子２８ｂの第２の端子、２８３は第１の抵抗素子２８ａと第２の抵抗素子２８ｂとの相互接続点に接続されたの第３の端子である。また、第１の端子２８１は電源電圧ＶＤＤ側定電流源出力ノード４３に、第２の端子２８２は接地電圧ＧＮＤ側定電流源出力ノード４４に、第３の端子２８３はバイアス電位生成回路５１に接続されている。
【００７１】
これにより、図６に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能である。
【００７２】
図１に示したＶＣＯ回路の場合、インバータ回路２３の信号振幅は、ＶＤＤ側定電流源出力ノード４３の電位とＧＮＤ側定電流源出力ノード４４との電位の間の振幅になるが、その電位は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間のどの電位に存在するか明確にならない。そのため、後段のレベルシフト回路３０が複雑な回路構成となってしまう。
【００７３】
図６に示したＶＣＯ回路では、抵抗素子２８の第３の端子２８３はバイアス生成回路５１に接続されており、バイアス電位生成回路５１から所定の電位を入力する。そのため、第１の端子２８１、第２の端子２８２の電位は流れる電流量によって固定される。すなわち、電源電圧ＶＤＤ側定電流源出力ノード４３の電位は、（バイアス電位＋電源電圧ＶＤＤ側定電流源電流値×Ｒ１）となり、また接地電圧ＧＮＤ側定電流源出力ノード４４の電位は、（バイアス電位−接地電圧ＧＮＤ側定電流源電流値×Ｒ２）となり、インバータ回路２３の信号レベルが固定される。
【００７４】
このように、電源電圧ＶＤＤ側定電流源出力ノード４３と接地電圧ＧＮＤ側定電流源出力ノード４４の電位がバイアス電位を中心に確定するため、後段に設けたレベルシフト回路３０は簡易な構成で足りるので、回路規模を削減することができる。
【００７５】
＜ＶＣＤＬへの適用例＞
以上のように、本実施形態では、ＶＣＯ回路を用いて述べたが、図７に示すように、遅延素子２０Ｆとして上記した遅延素子２０Ａ〜２０Ｅを、遅延調整などに使用される電圧制御遅延線回路（ＶＣＤＬ回路）にも同様に適用可能であり、上記と同様の効果が得られる。
【００７６】
【発明の効果】
上記のように、本発明によると、電源電圧の変動の影響を受けにくい遅延素子回路を提供できる。また、電源電圧の変動の影響を受けにくい遅延素子をＶＣＯ回路やＶＣＤＬ回路に適用することにより、発振周波数や遅延時間が電源電圧の影響を受けにくい。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＶＣＯ回路を説明するための図である。
【図２】一実施形態の遅延素子の具体的な構成例を示す図である。
【図３】一実施形態の１つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図４】一実施形態の２つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図５】一実施形態の３つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図６】一実施形態の４つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図７】４つ目の変形例の抵抗性を有する素子の具体的な構成例を示す図である。
【図８】ＶＣＤＬ回路への適用例を示す図である。
【図９】従来のＶＣＯ回路を説明するための図である。
【図１０】従来の遅延素子の具体的な構成例を示す図である。
【符号の説明】
ＶＩＮ 入力端子
ＦＯ 出力端子
ＤＩＮ データ入力端子
ＤＯ 出力端子
１０ バイアス電位生成回路
１１ 電源電圧ＶＤＤ側定電流源バイアス（第１のバイアス信号）
１２ 接地電圧ＧＮＤ側定電流源バイアス（第２のバイアス信号）
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ 遅延素子（遅延素子回路）
２１ ｐチャネルＭＯＳトランジスタ（第１の電流制御素子）
２２ ｎチャネルＭＯＳトランジスタ（第２の電流制御素子）
２３ インバータ回路
２４ 抵抗素子（抵抗性を有する素子）
２５ ｎチャネルＭＯＳトランジスタ
２６ ｐチャネルＭＯＳトランジスタ
２７ ＭＯＳトランジスタ
２８ 抵抗素子
２８ａ 第１の抵抗素子（第１の抵抗）
２８ｂ 第２の抵抗素子（第２の抵抗）
３０ レベルシフト回路
４３ 電源電圧ＶＤＤ側定電流源出力ノード
４４ 接地電圧ＧＮＤ側定電流源出力ノード
５０ バイアス電位変更回路
５１ バイアス電位生成回路
【発明の属する技術分野】
本発明は、半導体集積回路における電圧制御発振回路、特に、電圧制御発振回路に用いる遅延素子回路に関するものである。
【０００２】
【従来の技術】
一般的な電圧制御発振回路（以下、「ＶＣＯ回路」という）は、入力電圧に応じてバイアス電位を生成するバイアス電位生成回路、およびバイアス電位に応じて遅延時間が変化する遅延素子により構成される。また、遅延素子は定電流源回路とインバータ回路とからなる。
【０００３】
以下に、従来のＶＣＯ回路について図面を参照しながら説明する。
【０００４】
図９は従来のＶＣＯ回路を説明するための図である。
【０００５】
図９において、ＶＩＮは入力端子、ＦＯは出力端子、１０はバイアス電位生成回路、１１はＶＤＤ側定電流源バイアス、１２はＧＮＤ側定電流源バイアス、２０は遅延素子、２１はＶＤＤ側定電流源、２２はＧＮＤ側定電流源、２３はインバータ回路、３０はレベルシフト回路である。
【０００６】
また、図１０は上記図９に示した遅延素子２０におけるインバータ回路２３を具体的に示した図である。図１０において、４１は遅延素子の入力、４２は遅延素子の出力、４３はＶＤＤ側定電流源出力ノード、４４はＧＮＤ側定電流源出力ノードである。
【０００７】
バイアス電位生成回路１０は、入力端子ＶＩＮに入力される電位に応じて、ＶＤＤ側定電流源２１、ＧＮＤ側定電流源２２に一定の電流を流すためのバイアス電位を生成する。入力端子ＶＩＮの電位が低いときは、ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流値は小さく、入力端子ＶＩＮの電位が高いときは、ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流値は大きくなる。
【０００８】
ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流が小さいときは、インバータ回路２３の信号伝達速度が遅くなるので、遅延素子２０の遅延時間は長い。そのため、ＶＣＯ回路が発振するクロック周波数は低い。
【０００９】
ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２を流れる電流が大きくなるにつれて、インバータ回路２３の信号伝達速度が速くなるので、遅延素子２０の遅延時間は短くなる。そのため、ＶＣＯ回路が発振するクロック周波数は高くなっていく。
【００１０】
また、遅延素子２０の発振振幅は電源電圧（ＶＤＤ）−接地電圧（ＧＮＤ）間をフルスイングしないので、フルスイングするようにレベルシフト回路３０を遅延素子２０の出力４２に接続している。
【００１１】
次に、遅延素子２０の動作を説明する。例えば、遅延素子２０が遅延素子の入力４１にＬレベルの信号を受け、遅延素子の出力４２からＨレベルの信号を出力している場合を考える。遅延素子２０の出力電位がＨレベルであるので、ＶＤＤ側定電流源２１の出力電位と遅延素子２０の出力電位とに電位差がないため、ＶＤＤ側出力電流源２１には電流が流れない。また、インバータ回路２３によって電流パスが切断されているため、ＧＮＤ側定電流源２２には電流が流れない。
【００１２】
逆に、遅延素子２０が遅延素子の入力４１にＨレベルの信号を受け、遅延素子の出力４２からＬレベルの信号を出力している場合を考える。遅延素子２０の出力電位がＬレベルであるので、ＧＮＤ側定電流源２２の出力電位と遅延素子２０の出力電位とに電位差がないため、ＧＮＤ側定電流源２２には電流が流れない。また、インバータ回路２３によって電流パスが切断されているため、ＶＤＤ側定電流源２２の電流には電流が流れない。
【００１３】
【発明が解決しようとする課題】
上記の通り、従来の遅延素子２０において、ＶＤＤ側定電流源２１、ＧＮＤ側定電流源２２に定電流が流れるのは遅延素子２０の信号のレベルが変化する僅かな間だけである。遅延素子２０の遅延時間は、ＶＤＤ側定電流源２１またはＧＮＤ側定電流源２２の定電流値と、ＶＤＤ側定電流源出力ノード４３およびＧＮＤ側定電流源出力ノード４４の電位で決まるインバータ回路２３の信号振幅と、インバータ回路２３の入力容量や寄生容量とで決まる。ＶＤＤ側定電流源２１およびＧＮＤ側定電流源２２に定電流が流れていないとき、ＶＤＤ側定電流源出力ノード４３およびＧＮＤ側定電流源出力ノード４４の電位は、電源電圧（ＶＤＤ）または接地電圧（ＧＮＤ）となる。そのため、遅延素子２０の遅延時間は、入力端子ＶＩＮが同じ電位を受けていても、電源電圧の変動によってその遅延時間が変化する。その結果、ＶＣＯ回路の発振周波数が電源電圧ＶＤＤの影響を受ける。
【００１４】
そこで、本発明の目的は、電源電圧の変動の影響を受けにくい遅延素子回路、ＶＣＯ回路を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を達成するために、第１に、請求項１の発明は、ほぼ一定の電流を流すための電位を与える第１のバイアス信号を入力とする第１の電流制御素子と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号を入力とする第２の電流制御素子と、前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものである。
【００１６】
請求項１の発明によると、第１の電流制御素子と第２の電流制御素子とにほぼ一定の電流が流れる。そのため、電源電圧の変動の影響を受けにくい遅延素子回路を提供できる。
【００１７】
また、請求項２の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタであるものとする。
【００１８】
また、請求項３の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタであるものとする。
【００１９】
また、請求項４の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、入力された信号に応じて、その抵抗値を変化させるものであるものとする。
【００２０】
請求項４の発明によると、本遅延素子回路を用いた電圧制御発振回路や電圧制御遅延線回路において高いゲインを保持することができる。
【００２１】
また、請求項５の発明は、請求項１に記載の遅延素子回路において、前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものであるものとする。
【００２２】
請求項５の発明によると、本遅延素子回路を用いた電圧制御発振回路や電圧制御遅延線回路において後段に備えるレベルシフト回路の回路規模を削減できる。
【００２３】
上記課題を解決するために、第２に、請求項６の発明は、バイアス電位生成回路と、前段の出力が次段の入力となるようにループ状に接続された奇数個の遅延素子回路とを備え、前記バイアス電位生成回路は、入力される制御電圧に応じて、ほぼ一定の電流を流すための電位を与える第１のバイアス信号と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号とを生成するものであり、前記遅延素子回路は、各々、前記第１のバイアス信号を入力とする第１の電流制御素子と、前記第２のバイアス信号を入力とする第２の電流制御素子と、前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものであるものである。
【００２４】
請求項６の発明によると、電源電圧の変動の影響を受けにくい遅延素子回路を備えたため、発振周波数が電源電圧の変動の影響を受けにくい電圧制御発振回路を提供できる。
【００２５】
また、請求項７の発明は、請求項６に記載の電圧制御発振回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタであるものとする。
【００２６】
また、請求項８の発明は、請求項６に記載の電圧制御発振回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタであるものとする。
【００２７】
また、請求項９の発明は、請求項６に記載の電圧制御発振回路において、前記制御電圧に応じた信号を出力するバイアス電位変更回路をさらに備え、前記遅延素子回路における前記抵抗性を有する素子は、前記バイアス電位生成回路から出力される信号に応じて、その抵抗値を変化させるものであるものとする。
【００２８】
請求項９の発明によると、高いゲインを保持することができる。
【００２９】
また、請求項１０の発明は、請求項６に記載の電圧制御発振回路において、前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものであるものとする。
【００３０】
請求項１０の発明によると、後段に備えるレベルシフト回路の回路規模を削減できる。
【００３１】
上記課題を解決するために、第３に、請求項１１の発明は、バイアス電位生成回路と、前段の出力が次段の入力となるように接続された複数個の遅延素子回路とを備え、前記バイアス電位生成回路は、入力される制御電圧に応じて、ほぼ一定の電流を流すための電位を与える第１のバイアス信号と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号とを生成するものであり、前記遅延素子回路は、各々、前記第１のバイアス信号を入力とする第１の電流制御素子と、前記第２のバイアス信号を入力とする第２の電流制御素子と、前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものである。
【００３２】
請求項１１の発明によると、電源電圧の変動の影響を受けにくい遅延素子回路を備えたため、遅延時間が電源電圧の変動の影響を受けにくい電圧制御遅延線回路を提供できる。
【００３３】
また、請求項１２の発明は、請求項１０に記載の電圧制御遅延線回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタであるものとする。
【００３４】
また、請求項１３の発明は、請求項１０に記載の電圧制御遅延線回路において、前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタであるものとする。
【００３５】
また、請求項１４の発明は、請求項１０に記載の電圧制御遅延線回路において、前記制御電圧に応じた信号を出力するバイアス電位変更回路をさらに備え、前記遅延素子回路における前記抵抗性を有する素子は、前記バイアス電位生成回路から出力される信号に応じて、その抵抗値を変化させるものであるものとする。
【００３６】
請求項１４の発明によると、高いゲインを保持することができる。
【００３７】
また、請求項１５の発明は、請求項１０に記載の電圧制御遅延線回路において、前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものであるものとする。
【００３８】
請求項１５の発明によると、後段に備えるレベルシフト回路の回路規模を削減できる。
【００３９】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。なお、以下で参照する図面相互間において同一または相当する部分については、同一の符号を用い、その詳細な説明は繰り返さない。
【００４０】
図１は本発明の一実施形態におけるＶＣＯ回路を説明するための構成例を示す図である。
【００４１】
図１において、ＶＩＮは入力端子、ＦＯは出力端子、１０はバイアス電位生成回路、１１は電源電圧ＶＤＤ側の定電流源バイアス（第１のバイアス信号に対応する）、１２は接地電圧ＧＮＤ側の定電流源バイアス（第２のバイアス信号に対応する）、２０Ａは遅延素子（遅延素子回路に対応する）、２１は電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ、２２は接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ、２３はインバータ回路、２４は抵抗素子、３０はレベルシフト回路である。
【００４２】
また、図２は上記図１に示した遅延素子２０Ａにおけるインバータ回路２３を具体的に示した図である。図２において、４１は遅延素子の入力、４２は遅延素子の出力、４３はＶＤＤ側定電流源出力ノード、４４はＧＮＤ側定電流源出力ノードである。
【００４３】
バイアス電位生成回路１０は、ｎチャネルＭＯＳトランジスタ１０ａおよび１０ｂと、ｐチャネルＭＯＳトランジスタ１０ｃおよび１０ｄとを有している。ｎチャネルＭＯＳトランジスタ１０ａはゲートに入力端子ＶＩＮからの制御電圧を受ける。その制御電圧に応じて、ｐチャネルＭＯＳトランジスタ１０ｃは電源電圧ＶＤＤ側の定電流源バイアス１１を生成し、ｎチャネルＭＯＳトランジスタ１０ｂは接地電圧ＧＮＤ側の定電流源バイアス１２を生成する。なお、図示の通り、ｎチャネルＭＯＳトランジスタ１０ａとｎチャネルＭＯＳトランジスタ１０ｂとはカレントミラー回路を構成し、ｐチャネルＭＯＳトランジスタ１０ｃとｐチャネルＭＯＳトランジスタ１０ｄとはカレントミラー回路を構成するように接続されている。
【００４４】
遅延素子２０Ａは、電源電圧ＶＤＤ側の定電流源バイアス１１を受けるｐチャネルＭＯＳトランジスタ２１（第１の電流制御素子に対応する）と、接地電圧ＧＮＤ側の定電流源バイアス１２を受けるｎチャネルＭＯＳトランジスタ２２（第２の電流制御素子に対応する）と、インバータ回路２３と、抵抗素子２４とを有している。また、遅延素子２０Ａは奇数個あり、図示の通り、前段の出力が後段の入力となるようにリング状に接続されている。また、抵抗素子２４は、ｐチャネルＭＯＳトランジスタ２１とインバータ回路２３とが相互に接続されたノード（相互接続ノード）と、ｎチャネルＭＯＳトランジスタ２２とインバータ回路２３とが相互に接続されたノード（相互接続ノード）とに接続されている。また、ｐチャネルＭＯＳトランジスタ２１はバイアス電位生成回路１０のｐチャネルＭＯＳトランジスタ１０ｃとカレントミラー回路を構成し、ｎチャネルＭＯＳトランジスタ２２はバイアス電位生成回路１０のｎチャネルＭＯＳトランジスタ１０ｂとカレントミラー回路を構成するように接続されている。
【００４５】
以下、図１に示すＶＣＯ回路の動作について、上記図９で説明した従来のＶＣＯ回路の動作と相違する点を中心に説明する。
【００４６】
遅延素子２０Ａが遅延素子の入力４１にＬレベルの信号を受け、遅延素子の出力４２からＨレベルの信号を出力するときを考える。このとき、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１は、遅延素子２０Ａの出力電位がＨレベルになるまで遅延素子２０Ａの出力に定電流を流し、遅延素子２０Ａの出力電位がＨレベルになると抵抗素子２４に電流を流す。また、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２の電流は、インバータ回路２３によって遅延素子２０Ａの出力とは切断されているが、抵抗素子２４とは接続されているため、電流が流れ込んで定電流源として動作する。
【００４７】
一方、遅延素子２０Ａの入力がＨレベルの信号を受け、Ｌレベルの信号を出力するときを考える。このとき、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２は、遅延素子２０Ａの出力電位がＬレベルになるまで遅延素子２０Ａの出力から定電流を引き込み、遅延素子２０Ａの出力電位がＬレベルになると抵抗素子２４から定電流を引き込む。また、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２２の電流は、インバータ回路２３によって遅延素子２０Ａの出力とは切断されているが、抵抗素子２４とは接続されているため、定電流が流れるので、定電流源として動作する。
【００４８】
なお、過度状態を考えると、出力がＨレベルからＬレベルに変化しているとき、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１は定電流源として動作していないが、その時間は僅かである。
【００４９】
このように、ｐチャネルＭＯＳトランジスタ２１から抵抗素子２４を介してｎチャネルＭＯＳトランジスタ２２へという電流パスができ、ｐチャネルＭＯＳトランジスタ２１、ｎチャネルＭＯＳトランジスタ２２ともに定電流源として動作する。このとき、インバータ回路２３と電源、インバータ回路２３とグラウンドのインピーダンスは大きいので、遅延素子２０は、電源電圧、接地電圧の揺れの影響を受けにくくなる。その結果、ＶＣＯ回路の発振周波数は電源電圧の変動の影響を受けにくくなる。
【００５０】
以下に、本発明の本実施形態の変形例について説明する。
【００５１】
＜変形例１＞
図３は本実施形態の１つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００５２】
図３に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりにｎチャネルＭＯＳトランジスタ２５を使用している点で、図１に示したＶＣＯ回路と相違する。その他は図１と同様である。なお、ｎチャネルＭＯＳトランジスタ２５は、そのゲートとドレインが接続されている。
【００５３】
これにより、図３に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能であり、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２ともに定電流源として動作するため、遅延素子２０Ｂは、電源電圧、接地電圧の揺れの影響を受けにくい。その結果、ＶＣＯ回路の発振周波数は電源電圧の変動の影響を受けにくい。
【００５４】
なお、ｎチャネルＭＯＳトランジスタ２５のゲート電位はドレイン電位と同一とし、さらに、Ｗ／Ｌ比を十分に小さくする必要がある。
【００５５】
＜変形例２＞
図４は本実施形態の２つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００５６】
図４に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりにｐチャネルＭＯＳトランジスタ２６を使用している点で、図１に示したＶＣＯ回路と相違する。その他は図１と同様である。なお、ｐチャネルＭＯＳトランジスタ２６は、そのゲートとドレインが接続されている。
【００５７】
これにより、図４に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能であり、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１、接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２ともに定電流源として動作するため、遅延素子２０Ｃは、電源電圧、接地電圧の揺れの影響を受けにくい。その結果、ＶＣＯ回路の発振周波数は電源電圧の変動の影響を受けない。
【００５８】
なお、ｐチャネルＭＯＳトランジスタ２６のゲート電位はドレイン電位と同一とし、さらに、Ｗ／Ｌ比を十分に小さくする必要がある。
【００５９】
＜変形例３＞
図５は本実施形態の３つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００６０】
図５に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりにＭＯＳトランジスタ２７を備えており、さらにバイアス電位変更回路５０を新たに備えている点で図１に示したＶＣＯ回路と相違し、その他は図１と同様である。
【００６１】
なお、ＭＯＳトランジスタ２７は、Ｗ／Ｌ比を十分に小さくする必要があり、そのゲート電位はバイアス電位変更回路５０の出力端子に接続されている。
【００６２】
これにより、図５に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能である。
【００６３】
遅延素子２０Ｄの遅延時間は、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１または接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２に流れる定電流値と、電源電圧ＶＤＤ側定電流源出力ノード４３および接地電圧ＧＮＤ側定電流源出力ノード４４の電位で決まるインバータ回路２３の信号振幅と、インバータ回路２３の入力容量や寄生容量とによって決まる。ＶＣＯ回路の発振周波数は遅延素子２０Ｄの遅延時間により決まる。
【００６４】
図１で説明したＶＣＯ回路は、入力端子ＶＩＮの電位が上がり、ｐチャネルＭＯＳトランジスタ２１またはｎチャネルＭＯＳトランジスタ２２に流れる定電流値が大きくなると、抵抗素子２４に流れる電流も増加する。このため、電源電圧ＶＤＤ側定電流源出力ノード４３と接地電圧ＧＮＤ側定電流源出力ノード４４の電位差が大きくなるので、インバータ回路２３の信号振幅が大きくなる。したがって、入力端子ＶＩＮの電位を上げてもＶＣＯ回路の発振周波数が高くならない。この場合、意図的にＶＣＯ回路のゲインを小さく抑えたい場合には都合が良いが、通常の場合では都合が悪い。そのため、入力端子ＶＩＮの電位に応じて抵抗値を可変にできるように、以下で述べるバイアス電位変更回路５０を設けている。
【００６５】
バイアス電位変更回路５０は、入力端子ＶＩＮの電位が低いときはＭＯＳトランジスタ２７のソース・ドレイン抵抗値が比較的大きくなるように、また入力端子ＶＩＮの電位が高くなるとＭＯＳトランジスタ２７のソース・ドレイン抵抗値が小さくなるようにバイアス電位を生成する。
【００６６】
これにより、入力端子ＶＩＮの電位が高くなり、電源電圧ＶＤＤ側の定電流源としてのｐチャネルＭＯＳトランジスタ２１および接地電圧ＧＮＤ側の定電流源としてのｎチャネルＭＯＳトランジスタ２２の定電流値が大きくなっても、電源電圧ＶＤＤ側定電流源出力ノード４３と接地電圧ＧＮＤ側定電流源出力ノード４４との電位差が大きくなることをなくし、ＶＣＯ回路のゲインを高く保つことができる。
【００６７】
＜変形例４＞
図６は本実施形態の４つ目の変形例におけるＶＣＯ回路を説明するための図である。
【００６８】
図６に示すＶＣＯ回路は、図１に示した抵抗素子２４の代わりに抵抗素子２８を備えており、さらにバイアス電位生成回路５１を新たに備えている点で図１に示したＶＣＯ回路と相違し、その他は図１と同様である。
【００６９】
図７は、抵抗素子２８を具体的に示した図である。
【００７０】
図７に示すように、抵抗素子２８は、第１の抵抗素子２８ａ（第１の抵抗（Ｒ１）に対応する）と第２の抵抗素子２８ｂ（第２の抵抗（Ｒ２）に対応する）とを有してなる。そして、図７において、２８１は第１の抵抗素子２８ａの第１の端子、２８２は第２の抵抗素子２８ｂの第２の端子、２８３は第１の抵抗素子２８ａと第２の抵抗素子２８ｂとの相互接続点に接続されたの第３の端子である。また、第１の端子２８１は電源電圧ＶＤＤ側定電流源出力ノード４３に、第２の端子２８２は接地電圧ＧＮＤ側定電流源出力ノード４４に、第３の端子２８３はバイアス電位生成回路５１に接続されている。
【００７１】
これにより、図６に示すＶＣＯ回路は、上記図１で説明したＶＣＯ回路の動作と同様の動作を行うことが可能である。
【００７２】
図１に示したＶＣＯ回路の場合、インバータ回路２３の信号振幅は、ＶＤＤ側定電流源出力ノード４３の電位とＧＮＤ側定電流源出力ノード４４との電位の間の振幅になるが、その電位は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間のどの電位に存在するか明確にならない。そのため、後段のレベルシフト回路３０が複雑な回路構成となってしまう。
【００７３】
図６に示したＶＣＯ回路では、抵抗素子２８の第３の端子２８３はバイアス生成回路５１に接続されており、バイアス電位生成回路５１から所定の電位を入力する。そのため、第１の端子２８１、第２の端子２８２の電位は流れる電流量によって固定される。すなわち、電源電圧ＶＤＤ側定電流源出力ノード４３の電位は、（バイアス電位＋電源電圧ＶＤＤ側定電流源電流値×Ｒ１）となり、また接地電圧ＧＮＤ側定電流源出力ノード４４の電位は、（バイアス電位−接地電圧ＧＮＤ側定電流源電流値×Ｒ２）となり、インバータ回路２３の信号レベルが固定される。
【００７４】
このように、電源電圧ＶＤＤ側定電流源出力ノード４３と接地電圧ＧＮＤ側定電流源出力ノード４４の電位がバイアス電位を中心に確定するため、後段に設けたレベルシフト回路３０は簡易な構成で足りるので、回路規模を削減することができる。
【００７５】
＜ＶＣＤＬへの適用例＞
以上のように、本実施形態では、ＶＣＯ回路を用いて述べたが、図７に示すように、遅延素子２０Ｆとして上記した遅延素子２０Ａ〜２０Ｅを、遅延調整などに使用される電圧制御遅延線回路（ＶＣＤＬ回路）にも同様に適用可能であり、上記と同様の効果が得られる。
【００７６】
【発明の効果】
上記のように、本発明によると、電源電圧の変動の影響を受けにくい遅延素子回路を提供できる。また、電源電圧の変動の影響を受けにくい遅延素子をＶＣＯ回路やＶＣＤＬ回路に適用することにより、発振周波数や遅延時間が電源電圧の影響を受けにくい。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＶＣＯ回路を説明するための図である。
【図２】一実施形態の遅延素子の具体的な構成例を示す図である。
【図３】一実施形態の１つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図４】一実施形態の２つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図５】一実施形態の３つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図６】一実施形態の４つ目の変形例におけるＶＣＯ回路を説明するための図である。
【図７】４つ目の変形例の抵抗性を有する素子の具体的な構成例を示す図である。
【図８】ＶＣＤＬ回路への適用例を示す図である。
【図９】従来のＶＣＯ回路を説明するための図である。
【図１０】従来の遅延素子の具体的な構成例を示す図である。
【符号の説明】
ＶＩＮ 入力端子
ＦＯ 出力端子
ＤＩＮ データ入力端子
ＤＯ 出力端子
１０ バイアス電位生成回路
１１ 電源電圧ＶＤＤ側定電流源バイアス（第１のバイアス信号）
１２ 接地電圧ＧＮＤ側定電流源バイアス（第２のバイアス信号）
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ 遅延素子（遅延素子回路）
２１ ｐチャネルＭＯＳトランジスタ（第１の電流制御素子）
２２ ｎチャネルＭＯＳトランジスタ（第２の電流制御素子）
２３ インバータ回路
２４ 抵抗素子（抵抗性を有する素子）
２５ ｎチャネルＭＯＳトランジスタ
２６ ｐチャネルＭＯＳトランジスタ
２７ ＭＯＳトランジスタ
２８ 抵抗素子
２８ａ 第１の抵抗素子（第１の抵抗）
２８ｂ 第２の抵抗素子（第２の抵抗）
３０ レベルシフト回路
４３ 電源電圧ＶＤＤ側定電流源出力ノード
４４ 接地電圧ＧＮＤ側定電流源出力ノード
５０ バイアス電位変更回路
５１ バイアス電位生成回路
Claims (15)
- ほぼ一定の電流を流すための電位を与える第１のバイアス信号を入力とする第１の電流制御素子と、
ほぼ一定の電流を流すための電位を与える第２のバイアス信号を入力とする第２の電流制御素子と、
前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、
前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなる
ことを特徴とする遅延素子回路。 - 請求項１に記載の遅延素子回路において、
前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタである
ことを特徴とする遅延素子回路。 - 請求項１に記載の遅延素子回路において、
前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタである
ことを特徴とする遅延素子回路。 - 請求項１に記載の遅延素子回路において、
前記抵抗性を有する素子は、入力された信号に応じて、その抵抗値を変化させるものである
ことを特徴とする遅延素子回路。 - 請求項１に記載の遅延素子回路において、
前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、
前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、
前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものである
ことを特徴とする遅延素子回路。 - バイアス電位生成回路と、
前段の出力が次段の入力となるようにループ状に接続された奇数個の遅延素子回路とを備え、
前記バイアス電位生成回路は、
入力される制御電圧に応じて、ほぼ一定の電流を流すための電位を与える第１のバイアス信号と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号とを生成するものであり、
前記遅延素子回路は、各々、
前記第１のバイアス信号を入力とする第１の電流制御素子と、
前記第２のバイアス信号を入力とする第２の電流制御素子と、
前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、
前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものである
ことを特徴とする電圧制御発振回路。 - 請求項６に記載の電圧制御発振回路において、
前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタである
ことを特徴とする電圧制御発振回路。 - 請求項６に記載の電圧制御発振回路において、
前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタである
ことを特徴とする電圧制御発振回路。 - 請求項６に記載の電圧制御発振回路において、
前記制御電圧に応じた信号を出力するバイアス電位変更回路をさらに備え、
前記遅延素子回路における前記抵抗性を有する素子は、前記バイアス電位生成回路から出力される信号に応じて、その抵抗値を変化させるものである
ことを特徴とする電圧制御発振回路。 - 請求項６に記載の電圧制御発振回路において、
前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、
前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、
前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものである
ことを特徴とする電圧制御発振回路。 - バイアス電位生成回路と、
前段の出力が次段の入力となるように接続された複数個の遅延素子回路とを備え、
前記バイアス電位生成回路は、
入力される制御電圧に応じて、ほぼ一定の電流を流すための電位を与える第１のバイアス信号と、ほぼ一定の電流を流すための電位を与える第２のバイアス信号とを生成するものであり、
前記遅延素子回路は、各々、
前記第１のバイアス信号を入力とする第１の電流制御素子と、
前記第２のバイアス信号を入力とする第２の電流制御素子と、
前記第１の電流制御素子を介して電源に接続され、前記第２の電流制御素子を介して接地されており、入力信号のレベルを反転して出力するインバータ回路と、
前記第１の電流制御素子と前記インバータ回路との相互接続ノードと、前記第２の電流制御素子と前記インバータ回路との相互接続ノードとに接続された抵抗性を有する素子とを含んでなるものである
ことを特徴とする電圧制御遅延線回路。 - 請求項１０に記載の電圧制御遅延線回路において、
前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｎチャネルＭＯＳトランジスタである
ことを特徴とする電圧制御遅延線回路。 - 請求項１０に記載の電圧制御遅延線回路において、
前記遅延素子回路における前記抵抗性を有する素子は、ゲートとドレインとが接続されたｐチャネルＭＯＳトランジスタである
ことを特徴とする電圧制御遅延線回路。 - 請求項１０に記載の電圧制御遅延線回路において、
前記制御電圧に応じた信号を出力するバイアス電位変更回路をさらに備え、
前記遅延素子回路における前記抵抗性を有する素子は、前記バイアス電位生成回路から出力される信号に応じて、その抵抗値を変化させるものである
ことを特徴とする電圧制御遅延線回路。 - 請求項１０に記載の電圧制御遅延線回路において、
前記抵抗性を有する素子は、直列に接続された第１の抵抗と第２の抵抗とを含んでなるものであり、
前記第１の抵抗は前記第１の電流制御素子と接続され、前記第２の抵抗は前記第２の電流制御素子と接続されており、
前記第１の抵抗と前記第２の抵抗との相互接続ノードには、ほぼ一定の電位が入力されるものである
ことを特徴とする電圧制御遅延線回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002245256A JP2004088319A (ja) | 2002-08-26 | 2002-08-26 | 遅延素子回路、電圧制御発振回路、および電圧制御遅延線回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002245256A JP2004088319A (ja) | 2002-08-26 | 2002-08-26 | 遅延素子回路、電圧制御発振回路、および電圧制御遅延線回路 |
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|---|---|
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|---|---|---|---|
| JP2002245256A Pending JP2004088319A (ja) | 2002-08-26 | 2002-08-26 | 遅延素子回路、電圧制御発振回路、および電圧制御遅延線回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684067B1 (ko) | 2004-08-13 | 2007-02-16 | 삼성전자주식회사 | 주파수 범위 제한기능 및 온도보상 효과를 갖는 전압제어발진기 |
| JP2016032297A (ja) * | 2014-07-25 | 2016-03-07 | 株式会社半導体エネルギー研究所 | 発振回路、および、それを有する半導体装置 |
-
2002
- 2002-08-26 JP JP2002245256A patent/JP2004088319A/ja active Pending
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| JP2016032297A (ja) * | 2014-07-25 | 2016-03-07 | 株式会社半導体エネルギー研究所 | 発振回路、および、それを有する半導体装置 |
| KR20170035946A (ko) * | 2014-07-25 | 2017-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발진 회로 및 그것을 포함하는 반도체 장치 |
| JP2020054013A (ja) * | 2014-07-25 | 2020-04-02 | 株式会社半導体エネルギー研究所 | 発振回路 |
| KR102352633B1 (ko) | 2014-07-25 | 2022-01-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발진 회로 및 그것을 포함하는 반도체 장치 |
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