JP2020054013A - 発振回路 - Google Patents

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Abstract

【課題】発振回路の制御性を向上する。【解決手段】発振回路は奇数段のインバータを有する。インバータの高電源電位が入力される電源ノードには回路が電気的に接続されている。回路は第１トランジスタ、第２トランジスタおよび容量素子を有する。第１トランジスタはチャネルが酸化物半導体を有する。第１トランジスタおよび容量素子を有する保持回路は、外部から入力されるアナログ電位を保持する機能を有する。保持回路で保持されている電位が第２トランジスタのゲートに入力される。第２トランジスタを介してインバータに電源電位が供給されるため、第２トランジスタのゲートの電位によって、インバータの遅延時間を制御できる。【選択図】図２

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本
発明の一形態は、例えば、発振回路、信号生成回路、処理装置等の半導体装置、そのため
の駆動方法、およびそのための作製方法等に関する。
本発明の一形態は上記の技術分野に限定されない。本発明の一形態の技術分野は、物、方
法、または、製造方法に関する。または、本発明の一形態は、プロセス、マシン、マニュ
ファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一形
態のより具体的な技術分野として、半導体装置、発振回路、信号生成回路、処理装置、記
憶装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置
、それらの駆動方法、または、それらの製造方法等を例示することができる。
電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏ
ｒ）は、発振回路の１つであり、電圧により、出力信号の発振周波数を制御することがで
きる機能を有する。例えば、リングオシレータ型のＶＣＯが知られている（例えば、特許
文献１）。ＶＣＯは、例えば、位相同期回路（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）に用いられている（例えば、非特許文献１）。
特開平６−３１０９９４号公報
Ｘ．Ｇａｏ，ｅｔ ａｌ．，"Ｊｉｔｔｅｒ Ａｎａｌｙｓｉｓ ａｎｄ ａ Ｂｅｎｃｈｍａｒｋｉｎｇ Ｆｉｇｕｒｅ−ｏｆ−Ｍｅｒｉｔ ｆｏｒ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐｓ"，ＩＥＥＥ Ｔｒａｎｓ． Ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−ＩＩ，ｖｏｌ．５６，ｎｏ．２，ｐｐ．１１７−１２１，Ｆｅｂ．２００９
本発明の一形態は、新規な半導体装置、または新規な半導体装置の動作方法を提供するこ
とを課題の一つとする。または、本発明の一形態は、制御性の良い半導体装置およびその
動作方法を、または、起動が速い半導体装置およびその動作方法を、またはプログラミン
グ可能な半導体装置およびその動作方法を提供することを課題の一つとする。
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態はこれら
の課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項
などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課
題となり得る。
本発明の一形態は、第１段乃至第ｎ段（ｎは奇数）の第１回路と、第２回路とを有し、第
１回路は、第１入力ノード、第１出力ノード、インバータ、および第３回路を有し、第ｉ
段（ｉは１以上（ｎ−１）以下の整数）の第１回路の第１出力ノードは、次段の第１回路
の第１入力ノードと電気的に接続され、第ｎ段の第１回路の出力ノードは第１段の第１回
路の入力ノードと電気的に接続され、インバータの入力ノードは第１入力ノードと電気的
に接続され、インバータの出力ノードは第１出力ノードと電気的に接続され、インバータ
は第１電源ノードおよび第２電源ノードを有し、第３回路は第２入力ノード、第２出力ノ
ード、第３ノード、第１トランジスタ、第２トランジスタ、および第１容量素子を有し、
第２出力ノードは第１電源ノードと電気的に接続され、第２入力ノードに第１電位が入力
され、第１トランジスタの第１端子は第２入力ノードと電気的に接続され、第１トランジ
スタの第２端子は第３ノードと電気的に接続され、第１トランジスタのチャネルは酸化物
半導体を有し、第１容量素子は第３ノードの電位を保持する機能を有し、第２トランジス
タのゲートは第３ノードと電気的に接続され、第２トランジスタの第１端子に第２電位が
入力され、第２トランジスタの第２端子は第２出力ノードと電気的に接続され、第２回路
は第ｎ段の第１回路の第１出力ノードの出力信号の振幅を変化する機能を有する発振回路
である。
上記の形態において、第２電源ノードに入力される電源電位が第１電源ノードに入力され
る電位よりも低い場合、第２トランジスタはｎ型トランジスタであることが好ましい。あ
るいは、第２電源ノードに入力される電源電位を第１電源ノードに入力される電位よりも
高くし、第２トランジスタをｐ型トランジスタとすることが好ましい。
上記の形態において、第１段乃至第ｎ段の第１回路に、それぞれ、第１スイッチを設け、
第１スイッチにより、インバータの出力ノードと第１出力ノートとの間の導通状態を制御
してもよい。
上記の形態において、第１段乃至第ｎ段の第１回路に、それぞれ、第２スイッチを設け、
第２スイッチにより、第１電源ノードと第２出力ノードとの間の導通状態を制御してもよ
い。
上記の形態において、第１段乃至第ｎ段の前記第１回路の第１トランジスタのゲートに、
互いに異なる信号を入力することができる。
本明細書等において、”第１”、”第２”、”第３”という序数詞は構成要素の混同を避
けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定す
るものでもない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースま
たはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えら
れる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎ型ト
ランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端
子がドレインと呼ばれる。逆に、ｐ型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、ゲート
以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出
力端子の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆
動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソ
ースとドレインが入れ替わる場合がある。したがって、本発明の一態様において、トラン
ジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではな
い。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電体、不純物領域
等と言い換えることが可能である。また、端子等をノードと言い換えることが可能である
。
例えば、本明細書等において、ＸとＹとが接続されていると明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係に、例えば図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
ここで、Ｘ、Ｙは、対象物（例えば、装置、回路、素子、配線、電極、端子、ノード、膜
、層、領域など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されている場
合を挙げることができる。なお、スイッチは、オンオフが制御される機能を有している。
つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、
電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す
経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている
場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ（ＮＯＴ）回路、ＮＡＮＤ回路、ＮＯＲ回路
など）、信号変換回路（デジタル−アナログ変換回路、アナログ−デジタル変換回路、ガ
ンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号
の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回
路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソース
フォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、Ｘと
Ｙとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別
の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能
的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含む
ものとする。
ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気
的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別
の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（
つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本
明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記
載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様
な内容が、本明細書等に開示されているものとする。
例えば、トランジスタの第１端子が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続さ
れ、トランジスタの第２端子が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されて
いる場合や、トランジスタの第１端子が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一
部がＸと直接的に接続され、トランジスタの第２端子が、Ｚ２の一部と直接的に接続され
、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが
出来る。
例えば、「ＸとＹとトランジスタの第１端子と第２端子とは、互いに電気的に接続されて
おり、Ｘ、トランジスタの第１端子、トランジスタの第２端子、Ｙの順序で電気的に接続
されている。」と表現することができる。または、「トランジスタの第１端子は、Ｘと電
気的に接続され、トランジスタの第２端子はＹと電気的に接続され、Ｘ、トランジスタの
第１端子、トランジスタの第２端子、Ｙは、この順序で電気的に接続されている」と表現
することができる。または、「Ｘは、トランジスタの第１端子と第２端子とを介して、Ｙ
と電気的に接続され、Ｘ、トランジスタの第１端子、トランジスタの第２端子、Ｙは、こ
の接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を
用いて、回路構成における接続の順序について規定することにより、トランジスタの第１
端子と、第２端子とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタの第１端子は、少なくとも第１の
接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有
しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタの第１端子と
トランジスタの第２端子との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路
であり、トランジスタの第２端子は、少なくとも第３の接続経路を介して、Ｙと電気的に
接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続
経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタ
の第１端子は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続さ
れ、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、ト
ランジスタを介した接続経路を有し、トランジスタの第２端子は、少なくとも第３の接続
経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２
の接続経路を有していない。」と表現することができる。または、「トランジスタの第１
端子は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタの第１端子からトランジスタの第２端子への電気的パスであり、トランジス
タの第２端子は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接
続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的
パスは、トランジスタの第２端子からトランジスタの第１端子への電気的パスである。」
と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続
経路について規定することにより、トランジスタの第１端子と、第２端子とを、区別して
、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、ノード、
導電膜、層など）であるとする。
また、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線及び電極両方
の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、
このような一の導電膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含め
る。
本明細書等において、能動素子（例えば、トランジスタ、ダイオードなど）、受動素子（
例えば、容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特
定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つま
り、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特
定されている態様が、本明細書等に記載されている場合、接続先が特定されていない発明
の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端
子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定す
る必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容
量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定するこ
とによって、発明の一態様を構成することが可能な場合がある。
本明細書等において、ある回路について、少なくとも接続先を特定すれば、当業者であれ
ば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機
能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機
能が特定できれば、発明の態様が明確であると言える。そして、機能が特定された発明の
一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって
、ある回路について、機能を特定しなくても接続先を特定すれば、発明の一態様が開示さ
れているものであり、発明の一態様を構成することが可能である。または、ある回路につ
いて、接続先を特定しなくても、機能を特定することで、発明の一態様が開示されている
ものであり、発明の一態様を構成することが可能である。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
本発明の一形態は、新規な半導体装置を、または新規な半導体装置の動作方法を提供する
ことを可能にする。または、本発明の一形態は、制御性の良い半導体装置およびその動作
方法を、または、起動が速い半導体装置およびその動作方法を、またはプログラミング可
能な半導体装置およびその動作方法を提供することを可能にする。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、
必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上
記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ず
と明らかになるものである。
回路の構成例を示すブロック図。 回路の構成例を示す回路図。 回路の構成例を示すブロック図。 Ａ、Ｂ：回路の動作例を示すタイミングチャート。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 Ａ：回路の構成例を示すブロック図。Ｂ：同回路図。 Ａ：回路の構成例を示すブロック図。Ｂ：同回路図。 回路の動作例を示すタイミングチャート。 回路の構成例を示す回路図。 回路の構成例を示すブロック図。 回路の構成例を示す回路図。 回路の動作例を示すタイミングチャート。 回路の構成例を示す回路図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 回路の動作例を示すタイミングチャート。 回路の動作例を示すタイミングチャート。 Ａ−Ｃ：回路の構成例を示す回路図。 ＰＬＬの構成例を示すブロック図。 ＰＬＬの構成例を示すブロック図。 ＰＬＬの構成例を示すブロック図。 ＰＬＬの動作例を示すタイミングチャート。 ＰＬＬの動作例を示すタイミングチャート。 プロセッシングユニット（無線ＩＣ）の構成例を示すブロック図。 Ａ−Ｆ：ＲＦＩＤタグの使用例を示す図。 プロセッシングユニット（ＰＬＤ）の構成例を示す模式図。 プロセッシングユニット（ＭＣＵ）の構成例を示すブロック図。 表示装置の一例を示す分解斜視図。 Ａ：撮像装置の構成例を示すブロック図。Ｂ：駆動回路の構成例を示すブロック図。 電子機器の構成例を示す図。 レベルシフト回路の構成例を示す回路図。 レベルシフト回路の構成例を示す回路図。 レベルシフト回路の構成例を示す回路図。 レベルシフト回路の構成例を示す回路図。 Ａ、Ｂ：レベルシフト回路の構成例を示すブロック図。 レベルシフト回路の構成例を示す回路図。 レベルシフト回路の構成例を示す回路図。 レベルシフト回路の構成例を示す回路図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図４１Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 Ａ、Ｂ：半導体装置の構成例を示す断面図。 シミュレーションで計算した、リング発振回路の保持電位に対する発振周波数の変化を示す図。
以下に、本発明の実施の形態および実施例を説明する。ただし、本発明の一形態は、以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるもので
はない。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは
同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略す
る場合がある。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには
、符号に”＿１”、”＿２”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して
記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＬＷを個々に区別する
場合、メモリセルアレイのアドレス番号（行番）を利用して、２行目の配線ＷＬＷを配線
ＷＬＷ［２］と記載する場合がある。
本明細書において、例えば、高電源電位ＶＤＤを電位ＶＤＤあるいはＶＤＤ等と、省略し
て記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子
、電極、配線等）についても同様である。
以下に、本発明の実施の形態および実施例を示す。実施の形態および実施例を適宜組み合
わせることが可能である。また、１つの実施の形態や実施例の中に複数の構成例が示され
る場合は、互いの構成例を適宜組み合わせることが可能である。
（実施の形態１）
半導体装置の一例として、発振回路について説明する。発振回路は、電流または電圧が変
化する交流信号を生成する機能を有する装置である。
＜＜発振回路の構成例１＞＞
図１は、発振回路の構成の一例を示すブロック図である。図１に示す回路１０１は、ｎ＋
１個の回路３０（ｎは奇数）、回路８０、バッファ回路８１、および回路９０を有する。
ｎ＋１個の回路３０および回路９０は、それぞれ、配線ＷＤおよび配線ＷＬと電気的に接
続されている。配線ＷＤには電位Ｖｃｎｆが入力され、配線ＷＬには信号ｓｌｃｔが入力
される。電位Ｖｃｎｆはアナログ電位であり、回路１０１の出力信号ＳＶＣＯの発振周波
数ｆＶＣＯを変化させることができる機能を有する。
ＶＤＤは回路３０の高電源電位であり、ＧＮＤは回路３０の低電源電位である。なお、一
般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによっ
て大きさが決定される。したがって、「接地」「グラウンド」「ＧＮＤ」はＶＤＤよりも
低い電位であり、例えば、接地電位や０Ｖとすればよいが、必ずしも、電位が０ボルトで
あるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「
ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地
」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位
と負の電位が規定されることとなる。回路１０１は、ＶＤＤを供給する電源線、およびＧ
ＮＤを供給する電源線に電気的に接続されている。
回路３０の出力端子は次段の回路３０の入力端子に接続されている。第ｎ段の回路３０の
出力端子は、第１段の回路３０の入力端子、および第ｎ＋１段の回路の入力端子と電気的
に接続されている。回路３０は回路４１を有する。回路４１は、回路３０の入力端子から
の入力信号を回路３０の出力端子に伝達する機能、および、入力信号の電位レベルを反転
することができる機能を有する。回路４１の信号伝達経路には、インバータ（ＮＯＴゲー
ト回路）が設けられている。
以下では、第１段の回路３０を回路３０［１］と表す場合があり、他の段の回路３０、お
よび他の構成要素についても同様に表す。
回路１１は、リング状に電気的に接続されているｎ個の回路３０を有し、リング発振回路
として動作することが可能である。ノードＮＤ１１は回路１１の出力ノードである。
回路８０は、入力端子Ａの入力信号の電位レベルを変換できる機能を有する。回路８０は
、例えば、レベルシフト回路とすることができる。端子／Ａには、端子Ａの入力信号とは
電位レベルが反転している信号が入力される。回路１０１では、回路８０は、端子Ａ、端
子／Ａの入力信号のそれぞれの振幅を大きくするレベルシフト動作が可能とされる。また
、図１の例では、回路８０の出力端子からは、入力端子Ａの入力信号をレベルシフトして
得られた信号を出力している。回路３０［ｎ＋１］は、信号ｒｏ１１の反転信号ｒｏｂ１
１を生成するために設けられている。
回路９０は、回路８０の電源電位を生成することができる機能を有する。
バッファ回路８１は、回路８０の出力電流を増幅することができる機能を有する。バッフ
ァ回路８１は適宜設ければよい。
［回路３０］
図２は、回路３０の構成の一例を示す回路図である。回路３０は回路４１および回路４２
を有する。
回路４１はインバータＩＮＶ１を有する。ここでは、ＩＮＶ１はトランジスタＭｐ１およ
びトランジスタＭｎ１でなるＣＭＯＳ型インバータとしている。ＩＮＶ１は、ｎ型トラン
ジスタのみ、またはｐ型トランジスタのみで構成することもできる。トランジスタＭｎ１
のソースは低電源電位が供給されるノードとして機能することができ、ここでは、ＧＮＤ
が供給される電源線と電気的に接続されている。トランジスタＭｐ１のソースは高電源電
位が供給されるノードとして機能することができ、回路４２のノードＮＤ１と電気的に接
続されている。ＩＮＶ１の出力ノードは次段の回路３０のＩＮＶ１の入力ノードと電気的
に接続されている。
回路４２は、ＩＮＶ１の高電源電位を制御することができる機能を有する。回路４２は、
トランジスタＭＷ１、トランジスタＭＡ１および容量素子ＣＳ１を有する。トランジスタ
ＭＡ１のドレインにはＶＤＤが入力される。トランジスタＭＡ１のドレインはトランジス
タＭｐ１のソースと電気的に接続されている。トランジスタＭＡ１のソースをノードＮＤ
１と呼ぶ。ノードＮＤ１は回路４２の出力ノードとして機能することができる。ノードＮ
Ｄ１の電位Ｖｎｄ１が、高電源電位としてＩＮＶ１に供給される。トランジスタＭＡ１の
ゲートはノードＦＮ１と電気的に接続されている。ノードＦＮ１の電位Ｖｆｎ１によって
、トランジスタＭＡ１のゲート電圧を変化させることができるので、電位Ｖｆｎ１によっ
て、電位Ｖｎｄ１を変化させることが可能である。以下に説明するように、電位Ｖｃｎｆ
によって、回路４２の出力電位Ｖｎｄ１を変化させることが可能である。
回路４２において、トランジスタＭＷ１、容量素子ＣＳ１およびノードＦＮ１を有する回
路ブロックは、電位Ｖｃｎｆに対応するアナログ電位を保持することができる機能を有す
る。ノードＦＮ１は、アナログ電位を保持することができるデータ保持部である。容量素
子ＣＳ１はノードＦＮ１の電位Ｖｆｎ１を保持する保持容量として機能することができる
。トランジスタＭＷ１は、書き込みトランジスタとして機能することができる。トランジ
スタＭＷ１のゲートは配線ＷＬと電気的に接続されており、その導通状態は信号ｓｌｃｔ
により制御される。
トランジスタＭＷ１が導通状態となると、電位Ｖｃｎｆに対応する電位がノードＦＮ１に
書き込まれる。つまり、電位Ｖｆｎ１もアナログ電位である。トランジスタＭＷ１が非導
通状態となると、ノードＦＮ１が電気的に浮遊状態となって、回路４２は電位Ｖｆｎ１の
保持状態となる。電位Ｖｆｎ１の変動を抑えるには、トランジスタＭＷ１はオフ電流が極
めて低いことが好ましい。別言すると、トランジスタＭＷ１はオフ抵抗が高いことが好ま
しい。
オフ電流が極めて低いとは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプ
ト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格
化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好まし
く、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
このようにトランジスタのオフ電流を極めて小さくするには、チャネルをバンドギャップ
が広い半導体、例えばバンドギャップが３．０ｅＶ以上の半導体で形成すればよい。この
ような半導体としては、金属酸化物を含む酸化物半導体が挙げられる。チャネルが酸化物
半導体を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）は、熱励起
によるリーク電流が小さく、またオフ電流が極めて小さい。
ＯＳトランジスタの酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくと
も一方を含むものが好ましい。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ
−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物が代表的である。電子供与体（ドナー）と
なる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体
をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは
、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半
導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトランジスタのオフ電
流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。酸化物半導体、お
よびＯＳトランジスタについては、実施の形態４でより詳細に説明する。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導
通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断
りがない場合、ｎ型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔ
ｈよりも低い状態、ｐ型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧
Ｖｔｈよりも高い状態をいう。例えば、ｎ型のトランジスタのオフ電流とは、ゲートとソ
ースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも低いときのドレイン電流をいう場合がある
。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ
電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在す
ることをいう場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、
所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られる
Ｖｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、閾値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流
が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａで
あり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー
０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎ型トランジスタを想定
する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇ
ｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該
トランジスタのオフ電流は１×１０−１９Ａ以下である、という場合がある。当該トラン
ジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トラン
ジスタのオフ電流は１×１０−２２Ａ以下である、という場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの
電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表
す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、
Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラン
ジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当
該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トラン
ジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一
の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを
指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１
Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または
２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体
装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等
において使用されるＶｄｓにおけるオフ電流を表す場合がある。トランジスタのオフ電流
がＩ以下であるとは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５
Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖにおける、あるいは、当該トラン
ジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓにおける、または、当該トラ
ンジスタが含まれる半導体装置等において使用されるＶｄｓにおけるトランジスタのオフ
電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流をいう場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
トランジスタＭＡ１の閾値電圧をＶｔｈＡ１と記す。トランジスタＭＡ１のドレインにＶ
ＤＤが入力され、トランジスタＭＡ１のソースが出力ノードＮＤ１である。よって、トラ
ンジスタＭＡ１は、出力電位Ｖｎｄ１（ソース電位）が入力電位（Ｖｆｎ１）に追従する
ソースフォロワ動作が可能である。ＶＤＤ＞（Ｖｆｎ１−ＶｔｈＡ１）であれば、電位Ｖ
ｎｄ１の最大値は（Ｖｆｎ１−ＶｔｈＡ１）となる。つまり、電位Ｖｃｎｆによって、回
路４２の出力電位Ｖｎｄ１は制御することができる。よって、ノードＮＤ１の電位Ｖｎｄ
１によって、ＩＮＶ１の遅延時間を制御することが可能である。また、電位Ｖｎｄ１によ
って、ＩＮＶ１の出力信号の振幅が変動する。Ｖｎｄ１が高くなるほど、ＩＮＶ１の遅延
時間は短くなるので、回路１１の出力信号ｒｏ１１の発振周波数ｆＶＣＯが高くなり、そ
の振幅は大きくなる。Ｖｎｄ１は配線ＷＤに入力する電位Ｖｃｎｆによって制御される。
したがって、電位Ｖｃｎｆによって、回路１１の出力信号ｒｏ１１の遅延時間および振幅
を変化させることができる。
ＩＮＶ１の入力端子の電位がＧＮＤの場合は、トランジスタＭｐ１が導通状態となり、ノ
ードＮＤ１の電位Ｖｎｄ１は降下する。ノードＦＮ１とノードＮＤ１とがトランジスタＭ
Ａ１のゲート容量によって容量結合しているため、Ｖｎｄ１が下がるとＶｆｎ１も低下す
る。Ｖｎｄ１の低下によるＶｆｎ１の変動を抑えるために、容量素子ＣＳ１はトランジス
タＭＡ１のゲート容量と比較して大きいことが望ましい。なお、Ｖｎｄ１が低下すると、
トランジスタＭＡ１のゲートとソース間の電位が大きくなるため、トランジスタＭＡ１が
オン状態になるので、ＶＤＤによってノードＮＤ１が直ちに充電され、Ｖｎｄ１が上昇す
る。
以上述べたように、Ｖｆｎ１の変化に対応して、回路１１の出力信号ｒｏ１１の発振周波
数ｆＶＣＯを変化させることが可能であるが、出力信号ｒｏ１１の振幅も変化してしまう
。そこで、Ｖｆｎ１によらず信号ＳＶＣＯの振幅を一定にするため、回路１０１の出力段
に回路８０を設けることは有効である。
回路９０は、回路３０［ｎ］のノードＮＤ１の電位Ｖｎｄ１と同じ大きさの電位を回路８
０に供給するために設けられている。回路９０は、トランジスタＭＷ９、トランジスタＭ
Ａ９、容量素子ＣＳ９、およびノードＦＮ９を有する。回路９０の構成および動作は回路
４２と同様なため、回路４２の説明を援用する。
また、回路８０の回路構成によって、回路９０を設けなくてもよい場合がある。そのよう
な発振回路の構成例を図３に示す。図３に示す回路１００は、回路１０１の変形例であり
、回路８０および回路９０の代わりに回路８５が設けられている。回路８５も回路８０と
同様の機能を有する。回路８５は、端子Ａ、端子／Ａの入力信号の振幅を大きくするレベ
ルシフト動作が可能である。図３の例では、回路８５の出力端子からは、入力端子Ａの入
力信号をレベルシフトして得られた信号を出力している。回路８５は、回路３０［ｎ］の
ノードＮＤ１の電位と同じ電位を供給しなくとも、レベルシフト動作が可能な回路である
。回路８０、および回路８５の構成例は実施の形態３で説明する。
＜＜発振回路の動作例１＞＞
図１に示す回路１０１の動作例を説明する。図４は回路１０１の動作例を表すタイミング
チャートである。図４Ａ、図４Ｂは、それぞれ、配線ＷＤの電位ＶｃｎｆがＶａ、Ｖｂで
ある例を示す。ＶＤＤ＞Ｖａ＞Ｖｂ＞ＧＮＤである。
（Ｖｃｎｆ＝Ｖａの場合）
図４Ａに示すように、ＶｃｎｆがＧＮＤである期間は、信号ＳＶＣＯは発振していない。
信号ＳＶＣＯを発振させるため、配線ＷＤにＶａの供給を開始する。配線ＷＤがＶａであ
る期間に配線ＷＬにＶＤＤを供給する。全ての回路３０において、トランジスタＭＷ１が
導通状態になり、ノードＦＮ１にアナログ電位Ｖａが書き込まれ、ノードＮＤ１の電位Ｖ
ｎｄ１は（Ｖａ−ＶｔｈＡ１）となる。配線ＷＬの電位を一定期間ＶＤＤにした後、ＧＮ
Ｄにする。全ての回路３０は、トランジスタＭＷ１が非導通状態となることで、アナログ
電位Ｖａの保持状態となる。
ノードＦＮ１の電位がＶａとなることで、回路１０１は、発振周波数がｆａの信号ＳＶＣ
Ｏの出力を開始する。ノードＮＤ１の電位が（Ｖａ−ＶｔｈＡ１）であるので、回路１１
の出力信号ｒｏ１１の振幅は（Ｖａ−ＶｔｈＡ１−ＧＮＤ）となる。回路８０は、信号ｒ
ｏ１１の高レベル電位をＶＤＤに変換するレベルシフト動作を行う。回路１０１は、信号
ｒｏ１１と同じ周波数ｆａで発振し、振幅が（ＶＤＤ−ＧＮＤ）の信号ＳＶＣＯを出力す
る。
（Ｖｃｎｆ＝Ｖｂの場合）
図４Ｂに示すように、回路１０１の動作は図４Ａと同様である。ＶｃｎｆがＶｂであるた
め、ノードＮＤ１の電位はＶｂ−ＶｔｈＡ１となる。信号ｒｏ１１はｆａよりも低い周波
数ｆｂで発振する。回路１０１は、周波数ｆｂで発振し、振幅が（ＶＤＤ−ＧＮＤ）の信
号ＳＶＣＯを出力する。
図４に示すように、回路１０１は、電位Ｖｃｎｆにより、信号ＳＶＣＯの発振周波数ｆＶ
ＣＯを制御することが可能であり、かつ電位Ｖｃｎｆの影響を受けず、信号ＳＶＣＯの振
幅を一定にすることができる。つまり、回路１０１は、安定した振幅で、かつ所望する周
波数で発振することが可能である。
回路４２は、インバータＩＮＶ１に供給する高電源電位を設定するためのアナログデータ
を記憶することができる機能を有する。別言すると、回路４２は、ＩＮＶ１の遅延時間を
設定するアナログデータを記憶することができる機能を有している。回路４２に格納され
るアナログデータとは、具体的には、配線ＷＤから入力されるアナログ電位Ｖｃｎｆであ
る。トランジスタＭＷ１をオフ電流が小さいトランジスタとすることで、回路４２は、ノ
ードＦＮ１の電位Ｖｆｎ１を長期間保持することが可能になる。また、回路４２で、アナ
ログ電位Ｖｃｎｆに対応する電位Ｖｆｎ１を保持させることは、回路１０１の発振周波数
ＳＶＣＯを設定することであり、回路１０１のチューニング動作である。したがって、回
路４２は、Ｖｆｎ１の大きさ（アナログ値）を格納する不揮発性メモリとして機能させる
ことで、回路１０１を起動するごとに、アナログ電位Ｖｃｎｆの書き込み動作を行う必要
がなく、直ちに設定した周波数で発振させることが可能である。
例えば、回路１０１が組み込まれているＰＬＬの場合、所望の周波数でＰＬＬが発振する
ように、回路１０１をチューニングした後は、回路１０１以外の周辺回路の電源をオフに
しても、回路１０１は設定した周波数の信号を出力することが可能である。また、ＰＬＬ
全体の電源を遮断し、再起動させた場合、回路１０１のチューニングを行わなくても、Ｐ
ＬＬは、電源遮断前と同様な周波数で発振する信号を瞬時に出力することが可能である。
このように、回路１０１を用いることで、高速再起動が可能なＰＬＬを提供することがで
きる。
＜＜発振回路の構成例２、３＞＞
図５および図６は、回路１０１の変形例を示す。
図１の回路１０１では、回路３０［ｎ＋１］の出力信号が回路８０の入力端子／Ａに入力
される。これに対して、図５に示す回路１０２には、回路３０［ｎ＋１］を設けていない
。回路１０２では、回路３０［ｎ−１］の出力信号が回路８０の入力端子／Ａに入力され
る。
回路３０［ｎ−１］の出力信号は、回路３０［ｎ］および回路８０を駆動する。回路３０
［ｎ］の出力信号は、回路３０［１］および回路８０を駆動する。回路３０［ｎ−１］の
出力ノード、および回路３０［ｎ］の出力ノードにかかる負荷を等しくすることができる
。回路８０の端子Ａの入力信号と端子／Ａの入力信号との間の遅延が殆ど生じないため、
回路８０の性能を低下させない。これは、図６に示す回路１０３も回路１０２と同様であ
る。
図６に示す回路１０３では、回路１１の出力経路に、第（ｎ＋１）ａ段の回路３０、およ
び第（ｎ＋２）ａ段の回路３０が追加されている。これにより、回路３０［ｎ＋１］の出
力ノード、および回路３０［ｎ＋２］ａの出力ノードにかかる負荷を等しくすることがで
きるので、回路８０の端子Ａの入力信号と端子／Ａに入力される信号との間の遅延を殆ど
生じさせないようにすることが可能になる。
回路８０は、回路１１で発振された信号ｒｏ１１のレベルシフト動作が可能であればよい
。回路８０の入力端子Ａには、例えば、回路１１（回路３０［ｎ］）の出力信号、もしく
は、回路１１の出力信号をｋ段（ｋは、１又は２）の回路３０で遅延した信号を入力する
ことができる。入力端子／Ａには入力端子Ａの入力信号の反転信号が入力されるように、
いずれかの回路３０の出力端子を入力端子／Ａと電気的に接続すればよい。
＜＜発振回路の構成例４＞＞
図７に、回路３０（図２）の変形例を示す。
図７Ａに示す回路３１には、回路４１に変えて回路４３が設けられている。回路４３は、
ＩＮＶ１の出力端子にスイッチＳＷ１が接続されている。スイッチＳＷ１は、ＩＮＶ１の
出力端子と回路４３の出力端子との間の導通状態を制御することができる機能を有する。
信号ｓｅはスイッチＳＷ１の動作を制御する信号である。
図７Ｂは、回路４３の具体的な回路構成の一例を示す。図７Ｂは、スイッチＳＷ１をトラ
ンジスタＭｎ２で構成した例を示す。トランジスタＭｎ２のゲートに信号ｓｅが入力され
る。トランジスタＭｎ２に換えて、ｐ型トランジスタでスイッチＳＷ１を構成することも
できる。
（動作例）
図９は回路３１が適用された回路１０１の動作例を示す。
図９も、図４Ａと同様に、電位ＶｃｎｆをＶａとする例を示している。回路３１にアナロ
グ電位を書きこむ動作の期間は信号ｓｅを低レベルにする。これにより、ノードＮＤ１１
は発振しない。信号ｓｅを高レベルにすることで、回路１１がリング発振回路として機能
し、発振を開始する。回路１０１の出力ＯＵＴからは発振周波数ｆａ、振幅（ＶＤＤ−Ｇ
ＮＤ）の信号ＳＶＣＯが出力される。つまり、回路３１が適用された回路１０１は、信号
ｓｅにより発振の開始を制御することができる。回路３１が適用された回路１００、１０
２、１０３も同様に動作させることができる。
＜＜発振回路の構成例５＞＞
図８は、回路３０（図２）の変形例である。
図８Ａに示す回路３２には、回路４２に代えて回路４４が設けられている。回路４４は、
回路４２にスイッチＳＷ２を追加したものである。スイッチＳＷ２は、ノードＮＤ１とＩ
ＮＶ１の高電源電位の入力ノードとの導通状態を制御することができる機能を有する。信
号ｓｅはスイッチＳＷ２の動作を制御するための信号である。
図８Ｂに回路３２の具体的な回路構成の一例を示す。図８Ｂには、スイッチＳＷ２をトラ
ンジスタＭＳ１で構成した例を示す。トランジスタＭＳ１に代えて、ｐ型トランジスタで
スイッチＳＷ２を構成することもできる。図８Ｂに示す回路４４は、３トランジスタ型ゲ
インセルと同様な回路構成を有している。これに対して、回路３０および回路３１に用い
られている回路４２は、２トランジスタ型ゲインセルと同様な回路構成を有している。
＜動作例＞
図９のタイミングチャートに従って、回路３２が適用された回路１０１も動作することが
できる。回路３２が適用された回路１００、１０２、１０３も同様に動作させることがで
きる。つまり、回路３２が適用された回路１００−１０３は、各回路３２のＶｆｎ１の値
にかかわらず、信号ｓｅによって、発振動作を停止することが可能である。
＜回路９０の他の構成例＞
構成例４、５のように回路３１または回路３２を有する発振回路において、回路９０の代
わりに図１０に示す回路９２を設けてもよい。回路９２は、回路９０にトランジスタＭＳ
９を追加した回路である。トランジスタＭＳ９は、ノードＮＤ９と回路８０の入力ノード
との間の導通状態を制御することができる機能を有する。トランジスタＭＳ９のゲートに
は信号ｓｅが入力される。発振回路が、信号ｓｅによって発振動作を停止しているときは
、回路９２から回路８０への電位の供給を停止することができる。
＜＜発振回路の構成例６＞＞
図１１は回路１０１（図１）の変形例を示す。回路１０１では、全ての回路３０に共通の
信号ｓｌｃｔが入力されているため、Ｖｃｎｆの書き込み動作のタイミングが、全ての回
路３０で同じになる。これに対して、図１１に示す回路１１１では、回路１１に含まれる
ｎ個の回路３０に互いに異なる信号ｓｌｃｔを入力することが可能である。回路１１１に
は、第１−第ｎ段の回路３０に対応して、ｎ本の配線ＷＬが設けられている。第ｎ＋１段
の回路３０および回路９０は、配線ＷＬ［ｎ］と電気的に接続されている。
（回路７０）
ｎ本の配線ＷＬは回路７０と電気的に接続されている。回路７０は、ｎ個の信号ｓｌｃｔ
を生成することができる機能を有する。回路７０は、例えば、信号ｓｌｃｔ［１］−ｓｌ
ｃｔ［ｎ］の何れか一つを高レベルとし、他の信号は低レベルの信号とすることができる
機能を有する。このような信号ｓｌｃｔ［１］−ｓｌｃｔ［ｎ］を回路１１１に供給する
ことで、回路１１において、ｎ個の回路３０の何れか１つが電位Ｖｃｎｆの書き込み状態
となり、他は電位Ｖｆｎ１の保持状態とすることができる。
回路７０は、例えば、Ｊビットのデジタル信号ｄｗ［Ｊ−１：０］をデコードするデコー
ド回路とすることができる。Ｊは２以上の整数であり、かつｎ＜２ｊである。図１２に、
回路７０に適用可能な信号生成回路の構成の一例を示す。図１２は、ｎ＝７、Ｊ＝３であ
る場合の回路７０の構成例である。図１２に示す回路７０は、３つのインバータおよび８
つの論理積回路（ＡＮＤゲート回路）を有する。回路７０には３ビットのデジタル信号ｄ
ｗ［２：０］が入力される。回路７０は、信号ｄｗ［２：０］をデコードして、８個の信
号ｓｌｃｔ［１］−ｓｌｃｔ［８］を生成する。信号ｓｌｃｔ［１］−ｓｌｃｔ［７］は
、配線ＷＬ［１］−ＷＬ［７］に出力される。信号ｓｌｃｔ［８］は使用されない信号で
ある。
＜動作例＞
図１２に示す回路７０が適用された回路１１１の動作の一例を説明する。図１３は、ｎ＝
７、Ｊ＝３の場合の回路１１１の動作例を示すタイミングチャートである。
図１３に示す波形の最大電位はＶＤＤであり、最小電位はＧＮＤである。ここでは、回路
１１の全てのノードＦＮ１の電位Ｖｆｎ１がＶａであるときｆＶＣＯはｆａであり、電位
Ｖｆｎ１がＶｂであるときｆＶＣＯはｆｂであるとする。ＶＤＤ＞Ｖａ＞Ｖｂ＞ＧＮＤで
あり、ｆａ＞ｆｂである。また、図１３は、周波数ｆｃで回路１１１を発振させるため、
チューニング動作により、回路３０［１］−３０［４］のそれぞれのノードＦＮ１でアナ
ログ電位Ｖａを書き込み、回路３０［５］−３０［７］のそれぞれのノードＦＮ１にアナ
ログ電位Ｖｂを書きこむ例を示している。ｆａ＞ｆｃ＞ｆｂである。
図１３に示すように、配線ＷＤにアナログ電位Ｖａを供給している期間に、配線ＷＬ［１
］、配線ＷＬ［２］、配線ＷＬ［３］および配線ＷＬ［４］を順次高レベルにする。時刻
Ｔ１で、トランジスタＭＷ１［１］が導通状態になる。ＶａがノードＦＮ１［１］に書き
込まれ、ノードＮＤ１［１］の電位は（Ｖａ−ＶｔｈＡ１）となる。同様に、時刻Ｔ２、
時刻Ｔ３、時刻Ｔ４で、それぞれ、ノードＦＮ１［２］、ノードＦＮ１［３］、およびノ
ードＦＮ１［４］にアナログ電位Ｖａが書き込まれる。ノードＮＤ１［２］−ＮＤ１［４
］の電位も、それぞれ、（Ｖａ−ＶｔｈＡ１）となる。
配線ＷＤにアナログ電位Ｖｂを供給している期間に、配線ＷＬ［５］、配線ＷＬ［６］、
および配線ＷＬ［７］を順次高レベルにする。時刻Ｔ５にて、信号ｄｗ［０］、信号ｄｗ
［１］、ｄｗ［２］の電位レベルが変化する。しかる後、配線ＷＤにアナログ電位Ｖｂを
供給する。ノードＦＮ１［５］にＶｂが書きまれ、ノードＮＤ１［５］の電位は（Ｖｂ−
ＶｔｈＡ１）となる。同様に、時刻Ｔ６、時刻Ｔ７にそれぞれ、ノードＦＮ１［６］、ノ
ードＦＮ１［７］にＶｂが書きこまれる。また時刻Ｔ７に、ノードＦＮ１［８］およびノ
ードＦＮ９にＶｂが書き込まれる。ノードＮＤ１［６］−ＮＤ１［８］の電位も、それぞ
れ、（Ｖｂ−ＶｔｈＡ１）となる。
時刻Ｔ８以降は、ノードＦＮ１［１］−ＦＮ１［８］およびノードＦＮ９が電気的に浮遊
状態となり、全ての回路３０、および回路９０へのアナログ電位の書き込みが完了する。
時刻Ｔ８で、回路１１１は発振周波数ｆｃで発振を開始する。回路３０［７］のノードＮ
Ｄ１の電位が（Ｖｂ−ＶｔｈＡ１）であるため、信号ｒｏ１１の振幅は（Ｖｂ−ＶｔｈＡ
１−ＧＮＤ）となる。信号ｒｏ１１は、回路８０により昇圧され、振幅（ＶＤＤ−ＧＮＤ
）、発振周波数がｆｃの信号ＳＶＣＯが回路１１１から出力される。
図１１の例では、回路１１において、ｎ段の回路３０のノードＦＮ１の電位を個別に設定
できるので、回路１１１の発振周波数ｆＶＣＯを細かく設定することが可能であり、回路
１１１は、回路１０１よりも制御性が高い。
回路１１１において、回路３０の代わりに、回路３１（図７）を設ける場合は、全ての回
路３１へのアナログ電位の書き込みが完了するまでは、信号ｓｅによりトランジスタＭｎ
２を非導通状態にし、書き込みが完了した後、信号ｓｅによりトランジスタＭｎ２を導通
状態にすればよい。例えば、図１３の動作例では、時刻Ｔ８よりも後で、信号ｓｅにより
トランジスタＭｎ２を導通状態にすることで、回路１１１から振幅（ＶＤＤ−ＧＮＤ）、
発振周波数がｆｃの信号ＳＶＣＯを出力させればよい。回路３０の代わりに回路３２（図
８）を設ける場合も同様である。
なお、図１１では、回路１１１は回路７０を含まない構成例を示しているが、信号ｓｌｃ
ｔを生成することができる回路が組み込まれた発振回路も本構成例の範疇である。
なお、図１３は、回路７０が配線ＷＬの数よりも多い信号ｓｌｃｔを生成することが可能
な場合の動作例であるが、回路７０で生成される信号ｓｌｃｔの数は、配線ＷＤの数より
も少なくてもよい。つまり、ｎ＞２Ｊとすることができる。例えば、Ｊ＝３、ｎ＝１１の
場合、信号ｓｌｃｔ［１］を配線ＷＬ［１］−ＷＬ［３］に入力し、信号ｓｌｃｔ［２］
を配線ＷＬ［４］、ＷＬ［５］に入力し、信号ｓｌｃｔ［３］―ｓｌｃｔ［８］を、それ
ぞれ、配線ＷＬ［６］−ＷＬ［１１］に入力する。このような場合でも、回路１０１より
も発振周波数ｆＶＣＯを細かく調節することができる。
また、図１１の例では、回路１１に含まれる回路３０と同じ数の配線ＷＬを設けたが、本
構成例はこれに限定されない。配線ＷＬの数は２よりも大きくかつｎ未満とすることがで
きる。例えば、ｎ＝１１とし、配線ＷＬの数を４とする場合、回路３０［１］−３０［３
］を配線ＷＬ［１］と、回路３０［３］−３０［６］を配線ＷＬ［２］と、回路３０［７
］を配線ＷＬ［３］と、回路３０［８］を配線ＷＬ［４］と、それぞれ、電気的に接続す
ることができる。
（回路７１）
図１４に示す回路７１は、回路７０の変形例である。回路７１も回路７０と同様に８個の
信号ｓｌｃｔを生成することが可能である。回路７１は、３つのインバータ、８個の３入
力ＮＡＮＤゲート回路、８個の２入力ＮＡＮＤゲート回路を有する。
回路７１には、３ビットのデジタル信号ｄｗ［２：０］および信号ｄｗａｌｌが入力され
る。回路７１は信号ｄｗ［２：０］をデコードして、信号ｓｌｃｔ［１］−ｓｌｃｔ［８
］の何れか１つを高レベルにすることができる機能を有する。信号ｄｗａｌｌは、信号ｄ
ｗ［２：０］にかかわらず、信号ｓｌｃｔ［１］−ｓｌｃｔ［８］の電位レベルを高レベ
ルにすることができる機能を有する。具体的には、信号ｄｗａｌｌが低レベルのときは、
信号ｄｗ［２：０］にかかわらず、信号ｓｌｃｔ［１］−ｓｌｃｔ［８］が高レベルにな
る。信号ｄｗａｌｌが高レベルのときは、信号ｄｗ［２：０］に従い、信号ｓｌｃｔ［１
］−ｓｌｃｔ［８］の何れか１つが高レベルになり、他が低レベルにする。回路７１を用
いることで、回路１１１の全ての回路３０に同じタイミングで電位Ｖｃｎｆの書き込み動
作が可能になる。
＜＜発振回路の構成例７＞＞
図１５に、発振回路の構成の一例を示す。図１５に示す回路１１２は、構成例５に示した
回路３２（図８）が適用された発振回路の変形例である。回路１１２は、ｎ＋１段の回路
２０、回路２１、回路８０、およびバッファ回路８１を有する。ｎ＋１段の回路２０およ
び回路２１は、それぞれ、配線ＷＤ、ｍ本の配線ＷＬ、およびｍ本の配線ＣＴＬと電気的
に接続されている（ｍは２以上の整数）。回路２０、回路２１は、それぞれ、回路３２、
回路９０に対応する回路である。図１６に回路２０の構成の一例を示し、図１７に回路２
１の構成の一例を示す。
＜回路２０＞
回路２０は、回路４１およびｍ個の回路４４を有する。回路４１はインバータＩＮＶ１を
有する。第１乃至第ｎ段の回路２０は、それぞれ、出力ノードが次段の回路２０の入力ノ
ードと電気的に接続されている。第ｎ段の回路２０の出力ノードＮＤ１２は第１段の回路
２０の入力ノードと電気的に接続されている。回路１２は、第１乃至第ｎ段の回路２０を
有する。つまり、回路１２はｎ段のインバータＩＮＶ１を有しており、回路１１（図１）
と同様に、リング発振回路として機能することができる。
回路２０に複数の回路４４を設けることで、回路２０は、インバータＩＮＶ１に供給する
高電源電位を設定するための複数の設定データを保持することが可能である。設定データ
は、配線ＷＤから入力されるアナログ電位Ｖｃｎｆである。各回路２０において、複数の
設定データの何れか１つが選択されることで、ＩＮＶ１に供給する高電源電位を変化させ
ることができ、よって、ＩＮＶ１の遅延時間を変化させることができる。回路１１２の出
力信号ＳＶＣＯの発振周波数ｆＶＣＯを制御することができる。そのため、回路１１２は
、マルチコンテキスト方式のプログラミング可能な発振回路と呼ぶことができる。
ｍ個の回路４４に対応して、ｍ本の配線ＷＬ、ｍ本の配線ＣＴＬが設けられている。図１
６に示すように、回路４４［ｈ］（ｈは０以上ｍ−１以下の整数）において、トランジス
タＭＷ１のゲートは配線ＷＬ［ｈ］と電気的に接続され、トランジスタＭＳ１のゲートは
配線ＣＴＬ［ｈ］と電気的に接続されている。ｍ個の回路４４のトランジスタＭＷ１のド
レインは、配線ＷＤと電気的に接続されている。回路２０において、ｍ個のトランジスタ
ＭＳ１の何れか１つを導通状態にすることで、該当する回路４４のノードＮＤ１の電位Ｖ
ｎｄ１をノードＮＶ１に供給することができる。ノードＮＶ１は、ＩＮＶ１の高電源電位
の入力ノードである。
＜回路２１＞
回路２１は、ｍ個の回路９２を有する。回路９０と同様に、回路２１は、回路８０に供給
する電源電位を生成する機能を有する。回路２１は回路８０の回路構成に応じて設ければ
よい。回路２１は回路２０から回路４１を省いた回路構成を有する。
図１７に示す回路９２［ｈ］において、トランジスタＭＷ９のゲートは配線ＷＬ［ｈ］と
電気的に接続され、トランジスタＭＳ９のゲートは配線ＣＴＬ［ｈ］と電気的に接続され
ている。ｍ個の回路９２のトランジスタＭＷ９のドレインは、配線ＷＤと電気的に接続さ
れている。ｍ個の回路９２の何れか１つのトランジスタＭＳ９をオン状態にすることで、
該当する回路９２のノードＮＤ９の電位をノードＮＶ２に供給することができる。ノード
ＮＶ２は回路８０の高電源電位の入力ノードである。
＜動作例＞
回路１１２は、マルチコンテキスト方式のプログラム可能な発振回路と呼ぶことができる
。設定データのセットはコンテキストと呼ばれる。配線ＣＴＬ［０］−ＣＴＬ［ｍ−１］
の入力信号は、コンテキストを選択することができる信号として機能することができる。
配線ＣＴＬ［０］−ＣＴＬ［ｍ−１］の入力信号によって、コンテキストを瞬時に切り替
えることが可能である。
回路１１２は、ｍ個の設定データのセットを格納することが可能である。よって、回路１
１２は、ｍ個の設定データのセットを格納した後は、発振動作中でもコンテキストの切り
替え動作を行うことで、発振周波数ｆＶＣＯを変化させることが可能である。以下、図１
８を参照して、回路１１２の動作の一例を説明する。図１８、図１９は、コンテキスト数
が２（ｍ＝２）の場合の回路１１２のタイミングチャートである。図１８は設定データの
書き込み動作、所謂、コンフィギュレーション動作の一例を示す。図１９は図１８に続く
タイミングチャートであり、発振動作の一例を示す。
図４と同様に、ＶＤＤ＞Ｖａ＞Ｖｂである。またトランジスタＭＡ１、トランジスタＭＡ
９の閾値電圧をそれぞれＶｔｈＡ１、ＶｔｈＡ９で記す。図１８、図１９の波形の最大電
位はＶＤＤであり、最小電位はＧＮＤである。
（コンフィギュレーション動作）
コンフィギュレーション動作では、コンテキスト［ｈ］に対応する配線ＷＬ［ｈ］のみを
高レベルにして、他の配線ＷＬを低レベルにすることで、コンテキスト［ｈ］に対応する
回路４４［ｈ］、回路９２［ｈ］に、配線ＷＤのアナログ電位が書き込まれる。コンフィ
ギュレーション動作では、全ての配線ＣＴＬの電位は低レベルが維持される。回路２０に
おいて、回路４４と回路４１との間は非導通状態であり、かつ回路２１と回路８０との間
も非導通状態であるため、ノードＮＶ１およびノードＮＶ２の電位は低レベルである。
まず、コンテキスト［０］の設定データを書きこむ。配線ＷＤにアナログ電位Ｖａを供給
する。配線ＷＬ［０］を高レベルにすることで、第１−第ｎ＋１段の回路２０の回路４４
［０］にＶａが書き込まれる。各回路４４［０］のノードＦＮ１［０］の電位はＶａに上
昇する。配線ＷＬ［０］を低レベルにすることで、各回路４４［０］のトランジスタＭＷ
１は非導通状態となり、コンテキスト［０］の書き込みが終了する。各回路４４［０］に
おいて、ノードＦＮ１［０］の電位はＶａとなり、ノードＮＤ１［０］の電位は（Ｖａ−
ＶｔｈＡ１）となる。また、回路２１おいて、回路９２［０］のノードＦＮ９［０］の電
位は（Ｖａ−ＶｔｈＡ９）となる。
次に、コンテキスト［１］の設定データの書き込みを行う。配線ＷＤにアナログ電位Ｖｂ
を供給する。配線ＷＬ［１］を高レベルとすることで、第１−第ｎ＋１段の回路２０の回
路４４［１］にＶｂが書き込まれる。配線ＷＬ［１］を低レベルとすることで、設定デー
タの書き込みが終了する。各回路４４［１］において、ノードＦＮ１［１］の電位はＶｂ
となり、ノードＮＤ１［１］の電位は（Ｖｂ−ＶｔｈＡ１）となる。また、回路２１おい
て、回路９２［１］のノードＦＮ９［１］の電位は（Ｖｂ−ＶｔｈＡ９）となる。
ここでは、コンテキスト［０］、コンテキスト［１］の設定データにより、回路１２の発
振周波数がｆａ、ｆｂに設定されることとする。
（発振動作）
回路１１２を発振させる場合は、選択するコンテキスト［ｈ］に対応する配線ＣＴＬ［ｈ
］のみを高レベルにして、他の配線ＣＴＬを低レベルにする。第１−第ｎ＋１段の回路２
０において、回路４４［ｈ］のノードＦＮ１［ｈ］とＩＮＶ１のノードＮＶ１とが導通状
態となる。各回路２０のＩＮＶ１の遅延時間は、コンテキスト［ｈ］の設定データに基づ
く長さとなり、回路１２は、設定された周波数で発振することが可能となる。また、回路
２１では、ノードＦＮ９［ｈ］が回路８０のノードＮＶ２と導通される。
図１９の例では、まず、配線ＣＴＬ［０］が選択される。配線ＣＴＬ［０］の電位を高レ
ベルとする。各回路２０のノードＮＶ１は、ノードＮＤ１［０］の電位（Ｖａ−ＶｔｈＡ
１）と同程度となるため、回路１２の出力ノードＮＤ１２からは、発振周波数ｆａ、振幅
（Ｖａ−ＶｔｈＡ１−ＧＮＤ）の信号ｒｏ１２が出力される。信号ｒｏ１２は回路８０で
増幅される。回路１１２の出力端子からは、発振周波数ｆａ、振幅（ＶＤＤ−ＧＮＤ）の
信号ＳＶＣＯが出力される。
配線ＣＴＬ［０］を低レベルにすると、各回路２１のＩＮＶ１への電源電位の供給が遮断
されるため、回路１１２は発振しなくなる。
コンテキスト［１］を選択するため配線ＣＴＬ［１］を高レベルにする。各回路２０のノ
ードＮＶ１の電位はノードＮＤ１［１］の電位（Ｖｂ−ＶｔｈＡ１）と同程度となるため
、回路１２の出力ノードＮＤ１２からは、発振周波数ｆｂ、振幅（Ｖｂ−ＶｔｈＡ１−Ｇ
ＮＤ）の信号ｒｏ１２が出力される。信号ｒｏ１２は回路８０で増幅される。回路１１２
からは、発振周波数ｆｂ、振幅（ＶＤＤ−ＧＮＤ）の信号ＳＶＣＯが出力される。
また、或るコンテキスト番号に対応する配線ＣＴＬのみ高レベルにして発振動作を行いな
がら、他のコンテキスト番号の設定データの書き換えを行うことも可能である。
以上述べたように、回路１１２は、コンテキストを切り替えることで、発振動作中でも、
発振周波数を高速に変更することが可能である。またトランジスタＭＷ１のオフ電流を極
めて小さくすることで、回路４４は、電源遮断後も設定データを長期間保持する性能を有
することができる。よって、回路１１２を再起動するたびに、コンフィギュレーション動
作を行う必要がないので、再起動後に直ちに所望の周波数で回路１１２を発振させること
が可能である。
＜＜発振回路の構成例８＞＞
図２０は、回路３０−３２の変形例を示す。
回路３０（図２）、回路３１（図７）、および回路３２（図８）は、リング発振回路の基
本回路である。回路３０−３２は、ノードＦＮ１で保持している電位によって、ＩＮＶ１
に供給する高電源電位を制御することができる機能を有している。高電源電位を変えるこ
とで、ＩＮＶ１の遅延時間が変化するが、低電源電位を変えることでもＩＮＶ１の遅延時
間を変えることができる。図２０に示す回路３５−３７は、ノードＦＮ１で保持している
電位によって、ＩＮＶ１の低電源電位を変化することができる機能を有する。
図２０Ａに示す回路３５は、回路３０の変形例である。回路３５は、回路４１および回路
４５を有する。回路４５の出力ノードＮＤ１は、ＩＮＶ１の低電源電位の入力ノードに電
気的に接続されている。回路４５は、回路４２（図２）と同様の構成を有しており、ここ
では、ｎ型のトランジスタＭＡ１の代わりに、ｐ型のトランジスタＭＢ１が設けられてい
る。なお、トランジスタＭＢ１をｎ型のトランジスタとすることもできる。回路４５の動
作は回路４２と同様なため、回路４２の説明を援用する。
図２０Ｂに示す回路３６は、回路３１の変形例であり、回路４２の代わりに回路４５が設
けられている。また、図２０Ｃに示す回路３７は回路３２の変形例であり、回路４２の代
わりに回路４６が設けられている。
回路３５−３７は、回路１００（図３）に適用することができる。回路３５−３７でリン
グ発振回路を構成する場合は、図３のように、回路９０を必要としない回路８５で、リン
グ発振回路の出力信号を昇圧することが好ましい。
＜＜発振回路の構成例９＞＞
リング発振回路の基本回路を、インバータの高電源電位および低電源電位の両方を制御で
きる回路構成とすることもできる。
例えば、回路３０（図２）に回路３５（図２０Ａ）を追加した基本回路でリング発振回路
を構成することができる。この場合、回路３５のノードＮＤ１はＩＮＶ１の低電源電位の
入力ノードと電気的に接続すればよい。また、これと同様に、回路３１（図７）に回路３
５を追加した基本回路でリング発振回路を構成することができる。
例えば、回路３２（図８）のＩＮＶ１の低電源電位の入力ノードに回路３７（図２０Ｃ）
が電気的に接続されている基本回路でリング発振器を構成することもできる。
（実施の形態２）
＜＜ＰＬＬの構成例＞＞
以下に、ＰＬＬ（位相同期回路）について説明する。上述した発振回路は、ＰＬＬの電圧
制御発振回路に適用することが可能である。図２１−図２３にＰＬＬの構成例を示す。
＜構成例１＞
図２１に示すＰＬＬ２００は、ループフィルタ２１０、位相比較器２１１、電圧制御発振
回路（ＶＣＯ）２１４、及び分周器２１５を有する。ＰＬＬ２００は発振周波数ｆＯＵＴ
の信号ＳＯＵＴを出力する機能を有する。信号ＳＯＵＴは、クロック信号として他の回路
に入力される。
位相比較器２１１は、２つの入力信号の位相差を検出し、検出結果を電圧信号ｃｍｐとし
て出力する機能を有する。図２１の例では、位相比較器２１１は周波数ｆＩＮの信号と周
波数ｆＯＵＴ／Ｎの信号との位相差を電圧信号ｃｍｐとして出力する機能を有する。分周
器２１５は入力される交流信号の周波数を１／Ｎ倍にした信号を生成する機能を有する。
図２１の例では、分周器２１５は周波数ｆＯＵＴ／Ｎの信号を出力する。
ループフィルタ２１０は、信号Ｓｃｎｆを生成する機能を有する。また、ループフィルタ
２１０は、位相比較器２１１の出力信号に含まれる高周波成分を取り除く機能を有する。
ループフィルタ２１０としては、ローパスフィルタがある。ＶＣＯ２１４は、信号Ｓｃｎ
ｆの電圧値に応じた発振周波数ｆＯＵＴの信号ＳＯＵＴを出力する機能を有する。図２１
の例では、ＶＣＯ２１４には、回路１００−１０３等の発振回路を適用することができる
。
＜構成例２＞
図２２に示すＰＬＬ２０１は、位相比較器２１１、制御回路２１２、デジタルーアナログ
変換器（ＤＡＣ）２１３、ＶＣＯ２１４、および分周器２１５を有する。
図２２の例では、ＶＣＯ２１４には、回路１００−１０３等の発振回路を適用することが
できる。ＤＡＣ２１３は、アナログ電位信号Ｓｃｎｆを生成する機能を有する。ＤＡＣ２
１３は、制御回路２１２から入力されるＫビットのデジタル信号Ｄ［Ｋ−１：０］を信号
Ｓｃｎｆに変換する機能を有する。Ｋは２以上の整数である。信号Ｓｃｎｆは、ＶＣＯ２
１４の配線ＷＤに入力される。位相比較器２１１の出力信号ｃｍｐに基づき、信号Ｄ［Ｋ
−１：０］および信号ｓｌｃｔを生成することができる。
＜構成例３＞
図２３に示すＰＬＬ２０２は、ＰＬＬ２０１の変形例であり、信号生成回路２１６が追加
されている。
ＰＬＬ２０２において、ＶＣＯ２１４には、回路１１１（図１１）を適用することが可能
である。つまり、複数の配線ＷＬを有する発振回路をＶＣＯ２１４に適用することができ
る。ＶＣＯ２１４のリング発振器を構成する基本回路に、回路３１（図７）、または回路
３２（図８）が適用されている場合、制御回路２１２で信号ｓｅを生成すればよい。また
、ＶＣＯ２１４に、回路１１２（図１５）を適用することが可能である。この場合、例え
ば、制御回路２１２からコンテキスト選択信号をＶＣＯ２１４に出力すればよい。
信号生成回路２１６には、回路７０、７１を適用することができる。信号生成回路２１６
が回路７０である場合、制御回路２１２は信号ｄｗ［Ｊ−１：０］を出力する。信号生成
回路２１６が回路７１である場合、制御回路２１２は、信号ｄｗ［Ｊ−１：０］、および
信号ｄｗａｌｌを信号生成回路２１６に出力する。信号生成回路２１６を、制御回路２１
２に組み込んでもよい。また、制御回路２１２と信号生成回路２１６とを含む機能回路を
制御回路とみなすこともできる。
＜＜ＰＬＬの動作例＞＞
以下、ＰＬＬ２０２の動作例を説明する。図２４、図２５は、ＰＬＬ２０２のタイミング
チャートの一例を示しており、発振周波数ｆＯＵＴをｆｔに設定するための動作例を示す
。ここでは、ＰＬＬ２０２において、信号生成回路２１６に回路７１が適用され、ＶＣＯ
２１４に回路１１１が適用され、かつｎ＝７、Ｋ＝３、Ｊ＝３とする。また、データ値が
”１００”以上”１０１”以下の信号Ｄ［２：０］に対応するアナログ電位が、回路３０
［１］−３０［７］に書き込まれることで、ＶＣＯ２１４は周波数ｆｔで発振することと
する。図２４、図２５に示す波形の最大電圧はＶＤＤであり、最小電圧はＧＮＤである。
なお、ノードＦＮ１［８］の電位は、ノードＦＮ１［７］と同様になるため、図２４、図
２５では省略されている。
＜動作例１＞
図２４を参照して、ＰＬＬ２０２の動作例を説明する。
時刻Ｔ０以前は、ＶＣＯ２１４は発振していない。ノードＦＮ１［１］−ＦＮ１［７］の
電位はＧＮＤであり、信号ｄｗａｌｌが高レベルであるため、信号ｓｌｃｔ［１］−ｓｌ
ｃｔ［７］が低レベルである。制御回路１２１からはデータ値”０００”の信号Ｄ［２：
０］がＤＡＣ２１３に出力され、ＤＡＣ２１３は、アナログ電位Ｖ０を出力している。
時刻Ｔ１で、信号ｄｗａｌｌを低レベルにすることで、信号生成回路２１６は高レベルの
信号ｓｌｃｔ［１］−ｓｌｃｔ［７］を出力し、ＶＣＯ２１４の回路３０［１］−３０［
８］に電位Ｖ０が書き込まれる。ＶＣＯ２１４は周波数ｆ０で発振する。位相比較器２１
１は、周波数ｆＩＮの信号と、周波数ｆ０／Ｎの信号の位相差を検出し、検出結果に基づ
く信号ｃｍｐを出力する。
制御回路２１２は、信号ｃｍｐの電圧値から、ｆ０がｆｔと同じであるか否かを判定し、
信号Ｄ［２：０］のデジタル値を決定する。ｆ０＜ｆｔであるので、ＶＣＯ２１４の発振
周波数を高くするため、時刻Ｔ２で、制御回路２１２はデータ値”００１”の信号Ｄ［２
：０］をＤＡＣ２１３に出力する。ＤＡＣ２１３は、アナログ電位Ｖ１を出力する。ＶＣ
Ｏ２１４のノードＦＮ１［１］−ＦＮ１［７］にＶ１が書き込まれ、ＶＣＯ２１４は発振
周波数ｆ１で発振する。位相比較器２１１は、周波数ｆＩＮの信号と、周波数ｆ１／Ｎの
信号の位相差を検出し、検出結果を示す信号ｃｍｐを生成し、制御回路２１２に出力する
。
図２４の例では、制御回路２１２は、信号ｃｍｐに基づき信号Ｄ［２：０］のデータ値を
決定しており、発振周波数ｆＯＵＴがｆｔよりも低いと判定すると、信号Ｄ［２：０］の
データ値を”１”増加し、ｆＯＵＴがｆｔよりも高いと判定すると、信号Ｄ［２：０］の
データ値を”１”減少する制御を行う。
よって、時刻Ｔ２では、制御回路２１２は、データ値”０１０”の信号Ｄ［２：０］を出
力する。ＤＡＣ２１３からは電位Ｖ２が出力され、ノードＦＮ１［１］−ＦＮ１［７］の
電位は電位Ｖ２に上昇する。ＶＣＯは周波数ｆ２で発振する。ｆ２＜ｆｔであるため、時
刻Ｔ３に、制御回路２１２はデータ値”０１１”の信号Ｄ［２：０］を出力し、ＤＡＣ２
１３は電位Ｖ３を出力する。ノードＦＮ１［１］−ＦＮ１［７］の電位がＶ３に上昇する
ため、ＶＣＯ２１４は周波数ｆ３で発振する。ｆ３＜ｆｔであるため、時刻Ｔ４に、制御
回路２１２はデータ値”１００”の信号Ｄ［２：０］を出力し、ＤＡＣ２１３は電位Ｖ４
を出力する。ノードＦＮ１［１］−ＦＮ１［７］の電位がＶ４に上昇し、ＶＣＯ２１４は
周波数ｆ４で発振する。
ｆ４＜ｆｔであるので、時刻Ｔ５に、制御回路２１２は、データ値”１０１”の信号Ｄ［
２：０］を出力する。ＤＡＣ２１３は電位Ｖ５を出力し、ノードＦＮ１［１］−ＦＮ１［
７］の電位がＶ５に上昇し、ＶＣＯ２１４は周波数ｆ５で発振する。制御回路２１２は、
信号ｃｍｐによりｆ５はｆｔよりも高いと判定する。
ＶＣＯ２１４をｆｔで発振させるためには、ノードＦＮ１［１］−ＦＮ１［７］の電位を
Ｖ４よりも大きくかつＶ５よりも小さい電位とすればよい。図２３の回路構成では、この
ような大きさの電位はＤＡＣ２１３で生成されない。よって、ＶＣＯ２１４をｆｔで発振
させるため、制御回路２１２はノードＦＮ１［１］−ＦＮ１［７］の電位を個別に制御す
る。
制御回路２１２は、信号ｃｍｐにより、周波数ｆ５が目標値ｆｔを超えていると判定する
と、まず、ｄｗａｌｌを高レベルにする。信号生成回路２１６からは低レベルの信号ｓｌ
ｃｔ［１］−ｓｌｃｔ［７］が出力されるため、ノードＦＮ１［１］―ＦＮ１［８］が電
気的に浮遊状態となる。時刻Ｔ６以降に、ＰＬＬ２０２では、発振周波数ｆＯＵＴの微調
整が行われる。
時刻Ｔ６で、制御回路２１２は、”１００”のＤ［２：０］を出力し、かつ”１１１”の
ｄｗ［２：０］を出力する。ＤＡＣ２１３はＶ４を出力する。信号生成回路２１６は、配
線ＷＬ［１］に高レベルの信号ｓｌｃｔを出力し、配線ＷＬ［２］―ＷＬ［７］にそれぞ
れ低レベルの信号ｓｌｃｔ［２］−ｓｌｃｔ［７］を出力する。ＶＣＯ２１４では、ノー
ドＦＮ１［１］の電位がＶ４に降下するため、ｆＯＵＴがｆ５からｆ６に低下する。
つまり、図２４の例では、ＶＣＯ２１４の７段の回路３０に対して、１段ずつ、ノードＦ
Ｎ１の電位をＶ５からＶ４に書き換えることで、発振周波数ｆＯＵＴの微調整を行ってい
る。
制御回路２１２は、信号ｃｍｐによってｆ６＞ｆｔであると判定すると、時刻Ｔ７で、制
御回路２１２は、回路３０［２］のノードＦＮ１［２］に電位Ｖ４を書きこむための制御
信号を出力する。ノードＦＮ１［２］の電位がＶ４に低下すると、ｆＯＵＴはｆ７に低下
する。制御回路２１２は、信号ｃｍｐによって、ｆ７＞ｆｔであると判定すると、時刻Ｔ
８でノードＦＮ１［３］に電位Ｖ４を書きこむための制御信号を出力する。ノードＦＮ１
［３］の電位がＶ４に低下すると、ｆＯＵＴはｆ８に低下する。
ＶＣＯ２１４は周波数ｆ８で発振する。制御回路２１２は、信号ｃｍｐに基づいてｆ８は
ｆｔと等しいと判定すると、時刻Ｔ８で、チューニング動作を停止する制御を行う。具体
的には、”０００”のＤ［２：０］、高レベルのｄｗａｌｌ、および”０００”のｄｗ［
２：０］を出力する。時刻Ｔ８で、ノードＦＮ１［１］−ＦＮ１［８］は電気的に浮状態
になる。
＜動作例２＞
図２５を参照して、ＰＬＬ２０２の動作例を説明する。図２５は、所謂バイナリサーチに
よって、ＶＣＯ２１４の発振周波数をチューニングする例を示す。
時刻Ｔ０にて、制御回路２１２は、”１００”のＤ［２：０］を出力する。”１００”は
”０００”と”１１１”の中間値である。信号ｄｗａｌｌが低レベルとなると、ＶＣＯ２
１４のノードＦＮ１［１］−ＦＮ１［８］に電位Ｖ４が書き込まれるため、ＶＣＯ２１４
は周波数ｆ４で発振する。
制御回路２１２は、信号ｃｍｐによってｆ４がｆｔよりも小さいと判定すると、Ｓｃｎｆ
の電位を上昇させるため、制御回路２１２は、”１１０”のＤ［２：０］を出力する。”
１１０”は”１００”と”１１１”の中間値である。ＤＡＣ２１３からは電位Ｖ６が出力
され、ノードＦＮ１［１］−ＦＮ１［８］にＶ６が書き込まれる。ｆＯＵＴはｆ１０とな
る。
制御回路２１２は、信号ｃｍｐによってｆ１０がｆｔよりも大きいと判定すると、Ｓｃｎ
ｆの電位を低下させるため、制御回路２１２は”１０１”のＤ［２：０］を出力する。”
１０１”は”１００”と”１１０”の中間値である。ＤＡＣ２１３からは電位Ｖ５が出力
され、ノードＦＮ１［１］−ＦＮ１［８］にＶ５が書き込まれ、ｆＯＵＴはｆ５となる。
制御回路２１２は、信号ｃｍｐにより、周波数ｆ５が目標値ｆｔを超えていると判定する
と、発振周波数を微調整するための制御を行う。この制御動作は、図２４と同様であり、
ＶＣＯ２１４の７段の回路３０に対して、１段ずつ、ノードＦＮ１の電位をＶ５からＶ４
に書き換える。
時刻Ｔ３で、ノードＦＮ１［１］の電位がＶ５からＶ４に低下し、ｆＯＵＴはｆ６となる
。時刻Ｔ４で、ノードＦＮ１［２］の電位がＶ５からＶ４に低下し、ｆＯＵＴはｆ７とな
る。時刻Ｔ５で、ノードＦＮ１［３］の電位がＶ５からＶ４に低下し、ｆＯＵＴはｆ８と
なる。制御回路２１２は、信号ｃｍｐによって、ｆ８がｆｔと同じであると判定すると、
時刻Ｔ６で、ノードＦＮ１［１］−ＦＮ１［８］を電気的に浮遊状態にして、チューニン
グ動作を終了する。
以上述べたように、図２５の例では、バイナリサーチでｆＯＵＴを検出しているので、図
２４の例よりもｆＯＵＴのチューニングを高速に行うことが可能である。
図２４、図２５のタイミングチャートに従って、ＰＬＬ２０１もＰＬＬ２０２と同様に動
作することが可能である。
また、ＰＬＬ２０１、２０２では、周波数ｆｔで発振するようにチューニングした後は、
ＶＣＯ２１４以外の回路の電源を遮断しても、ＶＣＯ２１４は周波数ｆｔで発振すること
が可能である。また、ＰＬＬ２０１、２０２全体の電源を遮断し、再起動させた場合、再
度チューニングを行わなくても、ＰＬＬ２０１、２０２は、再起動後直ちに周波数ｆｔで
発振することが可能である。このように、回路１０１を用いることで、消費電力が削減可
能で、かつ高速再起動が可能なＰＬＬを提供することができる。
ＰＬＬは、例えば、クロック信号を生成する回路として様々な半導体装置に組み込むこと
ができる。以下では、そのような半導体装置のいくつかの例を示す。
＜＜プロセッシングユニット＞＞
ＰＬＬは、例えば、プロセッシングユニットに組み込まれ、クロック生成回路として機能
させることができる。プロセッシングユニットとして、例えば、ＣＰＵ（中央演算装置）
、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、カ
スタムＬＳＩなどがある。また、無線でデータを送受信することが可能な無線ＩＣがある
。
＜無線ＩＣ＞
無線ＩＣにＰＬＬを組み込むことで、例えば、搬送波もしくは復調信号に同期したクロッ
ク信号を生成することができる。図２６は無線ＩＣの一例を示す。無線ＩＣは、無線チッ
プ、ＲＦＩＣ、ＲＦチップなどと呼ばれる場合がある。
図２６に示す無線ＩＣ１０００は、整流回路１００１、電源回路１００２、復調回路１０
０３、変調回路１００４、ＰＬＬ１００５、論理回路１００６、記憶装置１００７、およ
びＲＯＭ（読み取り専用メモリ）１００８を有する。これらの回路は、必要に応じて、適
宜、取捨することができる。無線ＩＣ１０００は、アンテナ１０１０と電気的に接続され
ている。ＰＬＬ１００５に本実施の形態に係るＰＬＬを適用することができる。また、Ｐ
ＬＬ１００５の代わりに、実施の形態１に係るリング発振回路を備えた発振回路を適用す
ることも可能である。
本実施の形態に示す無線ＩＣ１０００の種類には特段の制約はない。図２６の例では無線
ＩＣ１０００は、パッシブ型であるが、もちろん、無線ＩＣ１０００は、電池を内蔵した
アクティブ型でもよい。また、使用する周波数帯域によって、無線ＩＣ１０００の通信方
式や、アンテナ１０１０の構造等を決定すればよい。
アンテナ１０１０は、通信器１０１２に接続されたアンテナ１０１１との間で無線信号１
０１３の送受信を行うためのものである。アンテナ１０１０は通信帯域に応じた性能を有
する。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電
磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方
式などがある。
整流回路１００１は、アンテナ１０１０で無線信号を受信することにより生成される入力
交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流さ
れた信号を平滑化することで入力電位を生成するための回路である。整流回路１００１の
入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信
号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入
力しないように制御するための回路である。
電源回路１００２は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。電源回路１００２は、内部にリセット信号生成回路を有していてもよい。リ
セット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１００６の
リセット信号を生成するための回路である。
復調回路１００３は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。変調回路１００４は、アンテナ１０１０から出力するデータに応
じて変調を行うための回路である。ＰＬＬ１００５は、復調信号に同期したクロック信号
を生成するための回路である。
論理回路１００６は復調信号を解読し、解読結果に基づき処理を行うことができる機能を
有する。論理回路１００６は、例えば、コード認識及び判定回路、符号化回路１００９等
を有する。コード認識及び判定回路は、クロック信号に基づき、復調信号のコードを解析
し、対応するデータ情報を得る。論理回路１００６は、解析された情報に応じて、記憶装
置１００７とデータのやりとりと行う。記憶装置１００７から出力されたデータは、符号
化回路において符号化される。符号化された信号は、変調回路１００４に出力される。
記憶装置１００７は、入力されたデータを保持する回路であり、ロウデコーダ、カラムデ
コーダ、記憶領域などを有する。また、ＲＯＭ１００８は、固有番号（ＩＤ）などを格納
するための回路であり論理回路１００６の処理に応じて、ＲＯＭ１００８はデータを出力
する。
＜無線ＩＣの使用例＞
無線ＩＣは、物品を識別するためのＲＦタグに用いることができる。例えば、紙幣、硬貨
、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２７Ａ）、包装用容器
類（包装紙やボトル等、図２７Ｃ）、記録媒体（ＤＶＤ、ブルーレイディスク、ＣＤ、Ｕ
ＳＢメモリ、ＳＤカード等、図２７Ｂ）、乗り物類（自転車、ベビーカー、車椅子等、図
２７Ｄ））、身の回り品（鞄、眼鏡等、図２７Ｅ）、食品類、植物類、動物類、人体、衣
類、生活用品類、薬品や薬剤を含む医療品、または電子機器（例えば、液晶表示装置、Ｅ
Ｌ表示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取
り付けるタグ（図２７Ｅ、図２７Ｆ）等は、ＲＦタグ１０２０を取り付けて使用すること
ができる。
また、無線ＩＣにセンサユニットを組み込むことで、無線により様々な情報を取得するこ
とが可能となる。たとえば、無線ＩＣに、温度センサ回路や湿度センサ回路を搭載するこ
とで、例えば、文化財の温湿度管理などに利用することができる。
＜ＰＬＤ＞
図２８はプログラマブルロジックデバイス（ＰＬＤ）の一例を示す。図２８では、ＰＬＤ
１０５０は、入出力（Ｉ／Ｏ）エレメント１０５１、ランダムアクセスメモリ（ＲＡＭ）
１０５２、乗算器１０５３、ＰＬＬ１０５４、およびプログラマブルロジックエレメント
（ＰＬＥ）１０５５を有する。Ｉ／Ｏエレメント１０５１は、プログラマブルロジックデ
バイス１０５０の外部回路からの信号の入力、および外部回路への信号の出力を制御する
インターフェイスの機能を有する。ＰＬＬ１０５４は、クロック信号を生成する機能を有
する。ＲＡＭ１０５２は、論理演算に用いられるデータを格納する機能を有する。乗算器
１０５３は、乗算専用の論理回路に相当する。プログラマブルロジックデバイス１０５０
に乗算を行う機能が含まれていれば、乗算器１０５３は必ずしも設ける必要はない。
＜ＭＣＵ＞
図２９はマイクロコントローラユニット（ＭＣＵ）１０７０の一例を示す。ＭＣＵ１０７
０はＣＰＵコア１０７１、電源管理装置（ＰＭＵ）１０７２、パワーゲート１０７３、タ
イマー１０７４、ＰＬＬ１０７５、アナログーデジタル変換器（ＡＤＣ）１０８１、ウオ
ッチドッグタイマー１０８２、ＲＯＭ１０８３、不揮発性記憶装置（Ｎｏｎ−Ｖｏｌａｔ
ｉｌｅ Ｍｅｍｏｒｙ、ＮＶＭともいう）１０８４、電源回路１０８５、インターフェイ
ス（ＩＦ）エレメント１０８６等を有する。
ＰＬＬ１０７５は、クロック信号を生成し、ＣＰＵコア１０７１、タイマー１０７４等の
内部回路に出力する。ＣＰＵコア１０７１、タイマー１０７４は、クロック信号を用いて
処理を行うことができる機能を有する。ＰＭＵ１０７２はパワーゲート１０７３を制御し
、ＭＣＵ１０７０の内部回路への電源電位ＶＤＤの供給を制御する。パワーゲート１０７
３を介さずに、タイマー１０７４およびＰＬＬ１０７５へのＶＤＤの供給が可能となって
いる。ＰＭＵ１０７２はパワーゲート１０７３を制御して、動作させる必要がない内部回
路への電源供給を遮断する。
図２９は、ＭＣＵ１０７０は無線通信が可能な無線モジュール１０８０を制御する例を示
している。ＡＤＣ１０８１には、センサユニット等の半導体装置が接続されている。ＭＣ
Ｕ１０７０は、ＡＤＣ１０８１に入力される信号を処理して、処理結果を無線モジュール
１０８０によって、他の無線モジュールに送信するための制御を行うことができる。ある
いは、ＭＣＵ１０７０は、無線モジュール１０８０の受信信号を処理して、処理結果を無
線モジュール１０８０によって他の無線モジュールに送信するための制御を行うことがで
きる。
ＰＭＵ１０７２によってパワーゲート１０７３がオンになる。それによってＣＰＵコア１
０７１、ウオッチドッグタイマー１０８２、ＲＯＭ１０８３、電源回路１０８５、インタ
ーフェイス（ＩＦ）エレメント１０８６が稼働する。ＣＰＵコア１０７１で演算処理され
たデータはＩＦエレメント１０８６から無線モジュール１０８０に出力される。無線モジ
ュール１０８０は無線送信を行う。無線モジュール１０８０の出力信号は、ＩＦエレメン
ト１０８６を介してＡＤＣ１０８１に入力される。ＡＤＣ１０８１は入力信号をデジタル
信号に変換して、ＣＰＵコア１０７１に出力する。ＣＰＵコア１０７１は、入力信号を演
算処理する。演算処理された信号は、ＩＦエレメント１０８６を介して無線モジュール１
０８０に出力される。無線モジュール１０８０は無線送信を行う。送信終了後、ＰＭＵ１
０７２はパワーゲート１０７３をオフし、ＣＰＵコア１０７１等への電源供給を停止する
。電源供給の停止後、ＰＭＵ１０７２はタイマー１０７４を制御し、時間計測を開始させ
る。ＰＭＵ１０７２は、タイマー１０７４の計測時間が設定値に達すると、再びパワーゲ
ート１０７３をオンにして、ＣＰＵコア１０７１等へ電源の供給を再開する。
＜＜表示装置＞＞
ＰＬＬは、表示装置の駆動回路にクロック信号を供給するために組み込まれる。図３０に
表示装置の一例を示す。図３０は表示装置の分解斜視図である。
図３０に示す表示装置１４００は、上部カバー１４２１と下部カバー１４２２との間に、
ＦＰＣ１４２３に接続されたタッチパネルユニット１４２４、ＦＰＣ１４２５に接続され
た表示パネル１４１０、バックライトユニット１４２６、フレーム１４２８、プリント基
板１４２９、バッテリー１４３０を有する。なお、バックライトユニット１４２６、バッ
テリー１４３０、タッチパネルユニット１４２４などは、設けられてない場合もある。例
えば、表示装置１４００が反射型の液晶表示装置やエレクトロルミネセンス（ＥＬ）表示
装置の場合は、バックライトユニット１４２６は必要のない部品である。また、表示装置
１４００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
上部カバー１４２１及び下部カバー１４２２は、タッチパネルユニット１４２４及び表示
パネル１４１０のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネルユニット１４２４は、抵抗膜方式または静電容量方式のタッチパネルを表示
パネル１４１０に重畳して用いることができる。また、表示パネル１４１０の対向基板（
封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示
パネル１４１０の各画素内に光センサを設け、光学式のタッチパネルとすることも可能で
ある。または、表示パネル１４１０の各画素内にタッチセンサ用電極を設け、静電容量方
式のタッチパネルとすることも可能である。
バックライトユニット１４２６は、光源１４２７を有する。光源１４２７をバックライト
ユニット１４２６の端部に設け、光拡散板を用いる構成としてもよい。
フレーム１４２８は、表示パネル１４１０の保護機能の他、プリント基板１４２９の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム１４２８は、放熱板としての機能を有していてもよい。
プリント基板１４２９は、電源回路、ビデオ信号及びクロック信号を出力するための信号
処理回路を有する。信号処理回路にＰＬＬが組み込まれる。ＰＬＬで生成されるクロック
信号は、表示パネル１４１０の駆動回路、およびタッチパネルユニットの駆動回路に供給
される。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別
途設けたバッテリー１４３０による電源であってもよい。バッテリー１４３０は、商用電
源を用いる場合には、省略可能である。
＜＜撮像装置＞＞
撮像装置にＰＬＬを組み込むことができる。ＰＬＬは画素部を駆動する駆動回路にクロッ
ク信号を供給する。
図３１Ａに示す撮像装置１５００は、画素部１５１０と、駆動回路１５２１、駆動回路１
５２２、駆動回路１５２３、及び駆動回路１５２４を有する。
画素部１５１０は、ｐ行ｑ列（ｐ及びｑは２以上の自然数）のマトリクス状に配置された
複数の画素１５１１（撮像素子）を有する。駆動回路１５２１−１５２４は、画素１５１
１と電気的に接続し、画素部１５１０を駆動するための信号を供給する機能を有する。画
素１５１１は、光電変換素子、および画素回路を有する。画素回路は、光電変換素子の受
光量に応じたアナログ信号を生成する機能を有する。
また、例えば、駆動回路１５２２または駆動回路１５２３は、信号を読み出す画素１５１
１を選択する選択信号を生成して出力する機能を有する。なお、駆動回路１５２２または
駆動回路１５２３を、行選択回路、又は垂直駆動回路と呼ぶ場合がある。駆動回路１５２
１−１５２４のうち、少なくとも１つを省略してもよい。例えば、駆動回路１５２１また
は駆動回路１５２４の一方の機能を、駆動回路１５２１または駆動回路１５２４の他方に
付加して、駆動回路１５２１または駆動回路１５２４の一方を省略してもよい。また、例
えば、駆動回路１５２２または駆動回路１５２３の一方の機能を、駆動回路１５２２また
は駆動回路１５２３の他方に付加して、駆動回路１５２２または駆動回路１５２３の一方
を省略してもよい。また、例えば、駆動回路１５２１−１５２４のいずれか１つに、他の
回路の機能を付加して、駆動回路１５２１−１５２４のいずれか１つ以外を省略してもよ
い。
例えば、駆動回路１５２１または駆動回路１５２４は、画素１５１１から出力されたアナ
ログ信号を処理する機能を有する。例えば、図３１Ｂに駆動回路１５２１の構成例を示す
。図３１Ｂ示す駆動回路１５２１は、信号処理回路１５３１、列駆動回路１５３２、およ
び出力回路１５３３などを有する。
信号処理回路１５３１は、列ごとに設けられた回路１５３４を有する。回路１５３４は、
ノイズの除去、アナログーデジタル変換などの信号処理を行う機能を有することができる
。図３１Ｂに示す回路１５３４は、アナログーデジタル変換の機能を有する。信号処理回
路１５３１は列並列型（カラム型）アナログ−デジタル変換装置として機能することがで
きる。
回路１５３４は、コンパレータ１５４１とカウンタ回路１５４２を有する。コンパレータ
１５４１は、列ごとに設けられた配線１５４０から入力されるアナログ信号と、配線１５
３７から入力される参照用電位信号（例えば、ランプ波信号）の電位を比較する機能を有
する。配線１５３８には、ＰＬＬからクロック信号が入力される。カウンタ回路１５４２
は、クロック信号を用いて、コンパレータ１５４１での比較動作により第１の値が出力さ
れている期間を計測し、計測結果をＮビットデジタル値として保持する機能を有する。
列駆動回路１５３２は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路１５３２
は、信号を読み出す列を選択する選択信号を生成する。列駆動回路１５３２は、シフトレ
ジスタなどで構成することができる。列駆動回路１５３２により列が順次選択され、選択
された列の回路１５３４から出力された信号が、配線１５３９を介して出力回路１５３３
に入力される。配線１５３９は水平転送線として機能することができる。
出力回路１５３３に入力された信号は、出力回路１５３３で処理されて、撮像装置１５０
０の外部に出力される。出力回路１５３３は、例えばバッファ回路で構成することができ
る。また、出力回路１５３３は、撮像装置１５００の外部に信号を出力するタイミングを
制御できる機能を有していてもよい。
＜＜電子機器＞＞
上述した各種のプロセッシングユニットや、表示装置等の半導体装置は、様々な電子機器
に組み込むことができる。例えば、図２６に示す無線チップを組み込むことで、電子機器
に無線通信機能を持たせることができる。例えば、図３０に示す表示装置を組み込むこと
で、電子機器に情報の表示機能を持たせることができる。例えば、図３１に示す撮像素子
を組み込むことで、電子機器に撮像機能を持たせることができる。
電子機器としては、例えば、デジタル信号処理、ソフトウェア無線、アビオニクス（通信
機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、Ａ
ＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティク
ス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等
、幅広い分野の電子機器を挙げることができる。このような電子機器としては、表示機器
、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ
、ブルーレイディスク等の記録媒体を再生し、その画像を表示しうるディスプレイを有す
る装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯デー
タ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブ
ル型表示装置または端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッ
ド型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デ
ジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、
現金自動預け入れ払い機（ＡＴＭ）、自動販売機、健康関連機器（例えば、血圧計、血糖
値測定器、活動量計、歩数計、体重計等）等がある。電子機器のいくつかの例を図３２に
示す。
図３２Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロホン９０５、スピーカー９０６、および操作キー９０７等を有する。
表示部９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス９０８
等により操作可能となっている。
図３２Ｂに示す情報端末９１０は、筐体９１１に、表示部９１２、マイク９１７、スピー
カー部９１４、カメラ９１３、外部接続部９１６、および操作用のボタン９１５等を有す
る。表示部９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備
える。情報端末９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、
タブレット型ＰＣ、電子書籍端末等として用いることができる。
図３２Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、
およびポインティングデバイス９２４等を有する。
図３２Ｄに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キ
ー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ
９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そ
して、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐
体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体
９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更
や、画像の表示／非表示の切り換えを行うことができる。
図３２Ｅにバングル型の情報端末の一例を示す。情報端末９５０は、筐体９５１、および
表示部９５２等を有する。表示部９５２は、曲面を有する筐体９５１に支持されている。
表示部９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブル
かつ軽く、利便性の優れた情報端末９５０を提供することができる。
図３２Ｆに腕時計型の情報端末の一例を示す。情報端末９６０は、筐体９６１、表示部９
６２、バンド９６３、バックル９６４、操作ボタン９６５、および入出力端子９６６等を
有する。情報端末９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、イン
ターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することがで
きる。
表示部９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる
。また、表示部９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで
操作することができる。例えば、表示部９６２に表示されたアイコン９６７に触れること
で、アプリケーションを起動することができる。操作ボタン９６５は、時刻設定のほか、
電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電
力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末９
６０に組み込まれたオペレーティングシステムにより、操作ボタン９６５の機能を設定す
ることもできる。
また、情報端末９６０は、通信規格に準拠する近距離無線通信を実行することが可能であ
る。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通
話することもできる。また、情報端末９６０は入出力端子９６６を備え、他の情報端末と
コネクターを介して直接データのやりとりを行うことができる。また入出力端子９６６を
介して充電を行うこともできる。なお、充電動作は入出力端子９６６を介さずに無線給電
により行ってもよい。
図３２Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫９７０は
、筐体９７１、冷蔵室用扉９７２、および冷凍室用扉９７３等を有する。
図３２Ｈに自動車の構成の一例を示す。自動車９８０は、車体９８１、車輪９８２、ダッ
シュボード９８３、およびライト９８４等を有する。
（実施の形態３）
本実施の形態では、レベルシフト回路について説明する。本実施の形態のレベルシフト回
路は、例えば、実施の形態１で示した発振回路の回路８０または回路８５に適用すること
ができる。なお、実施の形態１の発振回路に適用することが可能なレベルシフト回路は、
本実施の形態の回路構成に限定されるものではない。
＜＜レベルシフト回路の構成例１＞＞
図３３に示すレベルシフト回路３０１は、回路８０（図１等参照）に適用することが可能
である。
レベルシフト回路３０１において、ノードＨＮ１、ノードＨＮ２およびノードＬＮ１は、
電源電位の入力ノードである。ノードＨＮ１、およびノードＨＮ２は高電源電位用の入力
ノードであり、ノードＨＮ１にはＶＤＤが入力され、ノードＨＮ２にはＶＤＤ＿Ｌが入力
される。ＶＤＤ＿ＬはＶＤＤよりも低い。ノードＡ、およびノード／Ａは信号入力ノード
であり、ノード／ＡにはノードＡに入力される信号と電位レベルが反転した信号が入力さ
れる。ノードＢ、ノード／Ｂは信号出力ノードである。ノードＢからはノードＡの入力信
号をレベルシフトした信号が出力され、ノード／Ｂからはノード／Ａの入力信号をレベル
シフトした信号が出力される。
レベルシフト回路３０１を回路１０１（図１）に適用する場合、ノードＨＮ２は回路９０
のノードＮＤ９と電気的に接続される。ノードＡは、回路１１のノードＮＤ１１と電気的
に接続され、ノード／Ａは回路３０［ｎ＋１］に電気的に接続され、ノードＢがバッファ
回路８１の入力ノードと電気的に接続される。
トランジスタＱｎ１１−Ｑｎ１４は、オフ電流が極めて小さいことが好ましい。例えば、
トランジスタＱｎ１１−Ｑｎ１４はＯＳトランジスタにすればよい。他のトランジスタ（
Ｑｎ１−Ｑｎ４、Ｑｐ１−Ｑｐ４）は特段の制約はない、例えば、シリコンでチャネルが
形成されているトランジスタ（Ｓｉトランジスタ）とすることができる。
ダイオード接続のトランジスタＱｐ３は、トランジスタＱｐ１を介したＶＤＤの電位供給
を制限し、トランジスタＱｐ２のゲートの電位を完全にＶＤＤに上昇させないことでトラ
ンジスタＱｎ３を介したノード／ＢへのＧＮＤの供給を容易にする機能を有する。ダイオ
ード接続のＱｐ４の機能も同様であり、トランジスタＱｎ４を介したノードＢへのＧＮＤ
の供給を容易にする機能を有する。
トランジスタＱｎ１はトランジスタＱｎ１３よりも早く非導通状態になることで貫通電流
の発生を抑制する機能を有し、トランジスタＱｎ２はトランジスタＱｎ１４よりも早く非
導通状態になることで貫通電流の発生を抑制する機能を有する。
Ｑｎ１１はノードＡが高レベルのときに、ノードＳＮ１の電位が容量結合によってＶＤＤ
＿Ｌよりも高い電位に上昇した場合、非導通状態となるため、ノードＳＮ１をＶＤＤ＿Ｌ
よりも高い電位に維持する機能を有する。Ｑｎ１２も同様に機能するため、ノードＳＮ２
をＶＤＤ＿Ｌよりも高い電位に維持する機能を有する。
トランジスタＱｎ１３、トランジスタＱｎ１４が非導通状態となることで、ノードＳＮ１
、ノードＳＮ２は電気的に浮遊状態となる。トランジスタＱｎ１３、トランジスタＱｎ１
４にオフ電流の極めて小さなトランジスタを用いることで、ノードＳＮ１、ノードＳＮ２
の電位の変動を抑えることができる。
容量素子ＣＳ１によって、ノードＳＮ１とノードＢとが容量結合しているので、ノードＢ
の電位によりノードＳＮ１の電位を上昇させることができる。つまり、容量素子ＣＳ１を
設けることで、トランジスタＱｎ１３のオン電流を大きくすることができる。なお、ノー
ドＳＮ１の寄生容量によって、ノードＳＮ１の昇圧を行うことで、トランジスタＱｎ１３
に必要なオン電流を流すことができる場合は、容量素子ＣＳ１を設けなくてもよい。容量
素子ＣＳ２も容量素子ＣＳ１と同様に機能し、ノードＳＮ２を昇圧する機能を有する。
レベルシフト回路３０１において、信号の出力ノードと低電位の入力ノードとの間に、ｎ
型ＳｉトランジスタとＯＳトランジスタとを直列接続し、ＯＳトランジスタのゲートの電
位を容量結合によって入力信号の高レベルの電位よりも高い電位に上昇させることで、Ｏ
Ｓトランジスタのオン電流を増加させることができるため、レベルシフト動作を高速で行
うことができる。
＜変形例１＞
図３４に示すレベルシフト回路３０２はレベルシフト回路３０１の変形例である。図３４
に示すように、トランジスタＱｎ５―Ｑｎ８が設けられ、トランジスタＱｐ３、Ｑｐ４、
Ｑｎ３、Ｑｎ４が設けられてない。
トランジスタＱｐ１のゲートにトランジスタＱｎ６を介してＧＮＤが供給され、トランジ
スタＱｐ２のゲートにトランジスタＱｎ５を介してＧＮＤが供給されることで、レベルシ
フト回路３０２のレベルシフト動作を高速にすることができる。
トランジスタＱｎ７およびトランジスタＱｎ８は可変抵抗として機能することができる。
ノードＢとノード／Ｂとの間の電位差によって、トランジスタＱｎ５およびトランジスタ
Ｑｎ６のオン抵抗が変動する。
＜変形例２＞
図３５に示すレベルシフト回路３０３はレベルシフト回路３０２の変形例である。トラン
ジスタＱｎ７およびトランジスタＱｎ８の代わりに、抵抗素子Ｒｎ７および抵抗素子Ｒｎ
８が設けられている。
＜変形例３＞
図３６に示すレベルシフト回路３０４はレベルシフト回路３０１の変形例である。レベル
シフト回路３０４は、レベルシフト回路３０１にトランジスタＱｎ５―Ｑｎ８を追加した
ものである。
＜＜レベルシフト回路の構成例２＞＞
図３７Ａにレベルシフト回路の一例を示す。図３７に示すレベルシフト回路３０５は、回
路１００の回路８５に適用することが可能である（図３参照）。
図３７Ａはレベルシフト回路３０５のブロック図を示す。レベルシフト回路３０５は増幅
回路ユニット３２１、ラッチ回路３２２、電流制御回路３２３を有する。ここで、増幅回
路ユニット３２１、ラッチ回路３２２、電流制御回路３２３の高電源電位はいずれもＶＤ
Ｄ２であり、増幅回路ユニット３２１、ラッチ回路３２２の低電源電位はＧＮＤ２であり
、電流制御回路３２３の低電源電位はＧＮＤ１である。なお、ＶＤＤ２はＶＤＤよりも高
い電位であり、ＧＮＤ２＜ＧＮＤ１＜ＶＤＤ＜ＶＤＤ２の関係がある。
図３８は、レベルシフト回路３０５の回路構成の一例を示す。例えば、ＧＮＤ２＝−０．
５Ｖ、ＧＮＤ１＝０Ｖ、ＶＤＤ＝＋０．２Ｖ、ＶＤＤ２＝＋２．５Ｖとすれば、ノードＡ
（およびノード／Ａ）の入力信号の振幅０．２Ｖであれば、振幅が３Ｖの信号をノードＢ
（およびノード／Ｂ）から出力することが可能である。
ノードＹ（あるいはノードＺ）の電位はノードＡの電位に対応するものであるが、増幅回
路ユニット３２１等を経て出力されるので、ノードＹの電位は、ノードＡの電位の変動に
対して一定の期間（以下、このような期間を遷移期間という）を経た後で変動する。
例えば、ノードＡの電位がＶＤＤからＧＮＤ１に変化するときを考える。このとき、ノー
ドＹの電位はＶＤＤ２からＧＮＤ２へ変化する。ノード／Ａの電位はＧＮＤ１からＶＤＤ
に変化するが、上記の遷移期間のため、ノード／Ａの電位がＶＤＤとなったにも関わらず
、ノードＹの電位がＶＤＤ２のまま（あるいは、ＶＤＤ２に近い電位のまま）である期間
が生じる。すなわち、トランジスタ３５１、トランジスタ３５２が同時にオンとなる期間
があり、その結果、ノードＸの電位が低下する。
また、ノードＡの電位がＧＮＤ１からＶＤＤに変化するときを考える。このとき、ノード
Ｚの電位はＶＤＤ２からＧＮＤ２へ変化する。ノードＡの電位はＧＮＤ１からＶＤＤにな
るが、上記の遷移期間のため、ノードＡがＶＤＤとなったにも関わらず、ノードＺの電位
がＶＤＤ２のまま（あるいは、ＶＤＤ２に近い電位のまま）である期間が生じる。すなわ
ち、トランジスタ３５３、トランジスタ３５４が同時にオンとなる期間があり、その結果
、ノードＸの電位が低下する。
遷移期間の後、保持期間となる。トランジスタ３５５は、遷移期間においてノードＸの電
位が低下した後に、保持期間においてノードＸの電位を再び上昇させる機能を有する。
このように、ノードＸの電位はノードＡの電位が変動するとき（変動してから一定の期間
）のみ低下し、しばらくして上昇し、元に戻る。トランジスタ３４５はノードＸの電位が
低下したときのみオンとなるので、増幅回路ユニット３２１は、トランジスタ３４５がオ
ンの期間だけ稼動し、その他の期間では稼動しないため、消費電流を抑制できる。
ノードＡ（およびノード／Ａ）の電位の変化に対して、ノードＹおよびノードＺの電位が
どのように変化するかは、ラッチ回路３２２の２つのインバータ３３１、３３２と、増幅
回路ユニット３２１の増幅段のトランジスタ３４６−３４９の駆動能力の違いで決まる。
すなわち、増幅回路ユニット３２１のトランジスタ３４６−３４９の駆動能力が、インバ
ータ３３１、３３２のトランジスタの駆動能力よりも大きい場合、端子Ｙおよび端子Ｚの
電位は、ノードＡおよびノード／Ａに対応したものとできる。一方、トランジスタ３４６
−３４９の駆動能力が、インバータ３３１、３３２のトランジスタの駆動能力よりも小さ
い場合、端子Ｙおよび端子Ｚの電位は、ノードＡおよびノード／Ａに対応したものとする
ことができないことがある。そのため、設計上、インバータ３３１、３３２のトランジス
タのチャネル幅をトランジスタ３４６−３４９よりも小さくして、駆動能力を減少させる
とよい。
なお、ラッチ回路３２２において、インバータ３３３、３３４のトランジスタのチャネル
幅をインバータ３３３、３３４のトランジスタよりも大きくすることで駆動能力を上昇さ
せてもよい。
＜変形例＞
図３７Ｂにレベルシフト回路３０５の変形例を示す。図３７Ｂに示すレベルシフト回路３
０６は、回路１００の回路８５に適用することが可能である（図３参照）。レベルシフト
回路３０６を用いる場合、リング発振回路の基本回路は、図２０に示す回路３５−３７で
構成することが可能になる。
レベルシフト回路３０６は増幅回路ユニット３７１、ラッチ回路３７２、電流制御回路３
７３を有する。増幅回路ユニット３７１、ラッチ回路３７２、電流制御回路３７３の高電
位はいずれもＶＤＤであり、低電位はＧＮＤ２である。また、増幅回路ユニット３７１、
電流制御回路３７３に入力される信号の振幅は、ＶＤＤ−ＧＮＤ１以下である。なお、Ｇ
ＮＤ２＜ＧＮＤ１＜ＶＤＤの関係がある。また、ＧＮＤ２とＧＮＤ１の差は、用いるトラ
ンジスタの閾値より大きくてもよい。また、例えば、ＶＤＤ−ＧＮＤ１＜ＧＮＤ１−ＧＮ
Ｄ２でもよい。
図３９に、レベルシフト回路３０６の回路構成の一例を示す。図３９に示すように、増幅
回路ユニット３７１、電流制御回路３７３は、それぞれ、増幅回路ユニット３２１、電流
制御回路３２３のトランジスタの導電型を入れ替えた回路に相当する。ラッチ回路３７２
はラッチ回路３２２と同様の回路構成を有する。そのため、レベルシフト回路３０６の構
成等についは、レベルシフト回路３０５の説明を援用する。
＜＜レベルシフト回路の構成例３＞＞
図４０にレベルシフト回路の一例を示す。図４０に示すレベルシフト回路３０７は、回路
８５（図３）に適用することが可能である。
（実施の形態４）
本実施の形態では、酸化物半導体、およびＯＳトランジスタ等について説明する。
＜＜ＯＳトランジスタ構成例１＞＞
図４１にＯＳトランジスタの構成の一例を示す。図４１ＡはＯＳトランジスタの構成の一
例を示す上面図である。図４１Ｂは、ｙ１−ｙ２線断面図であり、図４１Ｃはｘ１−ｘ２
線断面図であり、図４１Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向
をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって
、図４１Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図４１Ｃ
および図４１Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお
、デバイス構造を明確にするため、図４１Ａでは、一部の構成要素が省略されている。
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成され
ている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、
絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯ
Ｓトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶
縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導
電層５４１、および導電層５４２を有する。ここでは、ＯＳ層５２１、ＯＳ層５２２およ
びＯＳ層５２３をまとめてＯＳ層５２０と呼称する。
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極と
して機能する。導電層５３１はバックゲート電極として機能する。導電層５３１に、一定
の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異
なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ
、ソース電極またはドレイン電極として機能する。
図４１Ｂ、Ｃ示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３
の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層５
３１は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４２は、Ｏ
Ｓ層５２１およびＯＳ層５２３とでなる積層上に設けられており、それぞれ、積層上面、
および積層のチャネル長方向の側面と接している。また図４１の例では、導電層５４１、
５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２、および
導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ層５２２
の上面と接している。
ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャ
ネル幅方向を取り囲むように、導電層５３０が形成されている（図４１Ｃ参照）。このた
め、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加
される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極
層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって
、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５
２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジス
タ５０１は良好なオン電流特性を有することができる。
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるト
ランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”
構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎ
ｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状
態でのドレイン電流（オン電流）を高くすることができる。
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に
対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層
５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優
れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ
値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従っ
て、微細化に適した構造である。
図４１に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構
造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを
微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎ
ｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、また
はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一
つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち
、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本
明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大
値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
以下、ＯＳトランジスタ５０１の構成要素について説明する。
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１
、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２
はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１
２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜
であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、表面温度が１００℃以上７
００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０
×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成され
た基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい
。
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの
絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書にお
いて、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸
素よりも窒素の含有量が多い材料である。
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、
アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）等
の金属、もしくはこれら金属を含む合金、またはこれらを主成分とする化合物で形成する
ことが好ましい。
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積
層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜
を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ
合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、
酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため
好ましい。
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。な
お、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物と
して含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができ
る。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的
には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化ハフニウムを用いることで酸化シリコンを用いた場合よりも絶縁層を厚くできる
ので、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さ
いトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、
非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電
流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いること
が好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本
発明の一態様は、これらに限定されない。
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２は導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ
合金膜は、電気抵抗が低く、且つ、酸化物半導体膜と接して設けることで、酸化物半導体
膜との界面に酸化マンガンを形成することができ、酸化マンガンの存在によりＣｕの拡散
を防ぐことができる。よって、Ｃｕ−Ｍｎ合金膜を導電層５４１、導電層５４２に用いる
ことが好ましい。また、上述する導電層５３１（図４２Ｃ）も、導電層５３０と同様に作
製することができる。
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２
０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐ
ことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該
窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化
アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブ
ロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果
を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸
化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０
を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸
素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化
アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５
は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができ
る。
＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚ
ｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、またはＮ
ｄ等）がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であり、典型的に
は、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例
えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、
ＯＳ層５２１−５２３は、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５
２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ層、Ｚｎ−Ｍｇ酸化物等で形成するこ
とができる。また、ＯＳ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。
また、ＯＳ層５２１、ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
ＯＳ層５２２は、インジウムを含む酸化物半導体に限定されない。ＯＳ層５２２は、例え
ば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化
物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わな
い。
ＯＳ層５２２は、例えば、エネルギーギャップが大きい酸化物で形成するとよい。ＯＳ層
５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２
．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
ＯＳ層５２２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。酸化物半導体はＺｎ
を含むと結晶化しやすくなる場合があるため、ＯＳ層５２２はＺｎを含むことが好ましい
。
ＯＳ層５２２とＯＳ層５２１の界面に界面準位が形成されると、界面近傍の領域にもチャ
ネル領域が形成されるために、ＯＳトランジスタ５０１の閾値電圧が変動してしまう。そ
のため、ＯＳ層５２１は、ＯＳ層５２２を構成する金属元素の少なくとも１つをその構成
要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３の界面には、界面
準位が形成されにくくなり、ＯＳトランジスタ５０１の閾値電圧等の電気的特性のばらつ
きを、低減することができる。
ＯＳ層５２３は、ＯＳ層５２２を構成する金属元素を少なくとも１つをその構成要素に含
むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３との界面では、界面散乱が
起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１
の電界効果移動度を高くすることができる。
ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３は、少なくともインジウムを含むと好ま
しい。なお、ＯＳ層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａ
ｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍ
ｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉ
ｃ％より高いとする。また、ＯＳ層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭ
の和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く
、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、
Ｍが６６ａｔｏｍｉｃ％未満とする。また、ＯＳ層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき
、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍ
ｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉ
ｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、ＯＳ層５２３は、ＯＳ層５２１
と同種の酸化物を用いても構わない。ただし、ＯＳ層５２１または／およびＯＳ層５２３
がインジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１または／および
ＯＳ層５２３が酸化ガリウムとすることができる。
ＯＳ層５２１−５２３のうち、ＯＳ層５２２が最もキャリア移動度が高いことが好ましい
。これにより、絶縁層５１１から離間しているＯＳ層５２２にチャネルを形成することが
できる。
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎを含む酸化物は、Ｉｎの含有率を高めることでキ
ャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道
がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くの
ｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸
化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多
い酸化物を用いることで、キャリア移動度を高めることができる。
酸化物半導体膜をスパッタリング法で成膜する際には、被成膜面である基板表面の加熱、
または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる
場合がある。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いる場合、酸化亜鉛は、
酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースとＩｎ−Ｇａ−Ｚ
ｎ酸化物膜との組成のずれが生じやすい。具体的には、成膜されるＩｎ−Ｇａ−Ｚｎ酸化
物膜は、Ｚｎの含有量がソースよりも少なくなる。したがって、あらかじめ組成の変化を
考慮したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度
以外にも圧力や成膜に用いるガスなどの影響でも変化する。
ＯＳ層５２２がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−
Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、
１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝
４：２：４．１のターゲットを用いて成膜された半導体膜に含まれる金属元素の原子数比
は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
ＯＳ層５２１及びＯＳ層５２３がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の
場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉ
ｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。
＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層
５２０の機能およびその効果について、図４７Ｂに示すエネルギーバンド構造図を用いて
説明する。図４７Ａは、ＯＳトランジスタ５０１のチャネル領域を拡大した図であり、図
４１Ｂの部分拡大図である。図４７Ｂに、図４７Ａで点線ｚ１−ｚ２で示した部位（ＯＳ
トランジスタ５０１のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳト
ランジスタ５０１を例に説明するが、ＯＳトランジスタ５０２−５０６でも同様である。
図４７Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞ
れ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯
下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
ＯＳ層５２２は、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の大きい酸化物層で
ある。例えば、ＯＳ層５２２として、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力
の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに
好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は
、真空準位と伝導帯下端のエネルギーとの差である。
ＯＳトランジスタ５０１のゲート（導電層５３０）に電圧を印加すると、ＯＳ層５２１、
ＯＳ層５２２、ＯＳ層５２３のうち、電子親和力が大きいＯＳ層５２２にチャネルが形成
される。
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。その
ため、ＯＳ層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［
Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好まし
くは９０％以上とする。
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、ＯＳ層５２１とＯＳ層５２２との間にはＯＳ層５２１とＯＳ層５２２の混合領域が
存在する場合がある。また、ＯＳ層５２３とＯＳ層５２２との間にはＯＳ層５２３とＯＳ
層５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、
ＯＳ層５２１−５２３の積層体（ＯＳ層５２０）は、それぞれの界面近傍においてエネル
ギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このようなエネルギーバンド構造を有するＯＳ層５２０において、電子はＯＳ層５２２を
主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面に、また
は、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、これらの界面準位
により、ＯＳ層５２０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジ
スタ５０１のオン電流を高くすることができる。
また、図４７Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面近傍、およびＯＳ層５
２３と絶縁層５１３の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅ
ｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、
ＯＳ層５２２とトラップ準位Ｅｔ５０２とを遠ざけることができる。ＯＳトランジスタ５
０１は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、Ｏ
Ｓ層５２２の下面がＯＳ層５２１と接して形成されている（図４１Ｃ参照）。このように
、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、トラップ準位Ｅ
ｔ５０２の影響をさらに低減することができる。
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、Ｏ
Ｓ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ
準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジス
タの閾値電圧はプラス方向にシフトしてしまう。従って、Ｅｃ５２１、およびＥｃ５２３
と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ
以上とすると、ＯＳトランジスタ５０１の閾値電圧の変動が低減され、ＯＳトランジスタ
５０１の電気特性を良好なものとすることができるため、好ましい。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定
される。電子の移動は、例えば、チャネル領域の物理的な凹凸が大きい場合にも阻害され
る。または、チャネル領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、ＯＳ層５２２の上面ま
たは下面（被形成面、ここではＯＳ層５２１）の、１μｍ×１μｍの範囲における二乗平
均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは
０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とす
ればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ
未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０
．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖと
もいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より
好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・
ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて
測定することができる。
例えば、ＯＳ層５２２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに
水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水
素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トラ
ンジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよ
りも酸素が入る方が安定する。したがって、ＯＳ層５２２中の酸素欠損を低減することで
、トランジスタのオン電流を高くすることができる場合がある。例えば、ＯＳ層５２２の
ある深さにおいて、または、ＯＳ層５２２のある領域において、二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定
される水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
ＯＳ層５２２の酸素欠損を低減するために、例えば、絶縁膜５１２に含まれる過剰酸素を
、ＯＳ層５２１を介してＯＳ層５２２まで移動させる方法などがある。この場合、ＯＳ層
５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好まし
い。
ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造を有する場合、ＯＳ層５２２の全体に
チャネルが形成される。したがって、ＯＳ層５２２が厚いほどチャネル領域は大きくなる
。即ち、ＯＳ層５２２が厚いほど、トランジスタのオン電流を高くすることができる。例
えば２０ｎｍ以上、または４０ｎｍ以上、または６０ｎｍ以上、または１００ｎｍ以上の
厚さの領域を有するＯＳ層５２２とすればよい。ただし、半導体装置の生産性が低下する
場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましく
は１５０ｎｍ以下の厚さの領域を有するＯＳ層５２２とすればよい。
また、トランジスタのオン電流を高くするためには、ＯＳ層５２３の厚さは小さいほど好
ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の
領域を有するＯＳ層５２３とすればよい。一方、ＯＳ層５２３は、ＯＳ層５２２へ、隣接
する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロッ
クする機能を有する。そのため、ＯＳ層５２３は、ある程度の厚さを有することが好まし
い。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚
さの領域を有するＯＳ層５２３とすればよい。また、ＯＳ層５２３は、絶縁膜５１２など
から放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好
ましい。
また、信頼性を高くするためには、ＯＳ層５２１は厚く、ＯＳ層５２３は薄いことが好ま
しい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上
、より好ましくは６０ｎｍ以上の厚さの領域を有するＯＳ層５２１とすればよい。ＯＳ層
５２１を厚くすることで、隣接する絶縁体とＯＳ層５２１との界面からチャネルの形成さ
れるＯＳ層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下す
る場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好まし
くは８０ｎｍ以下の厚さの領域を有するＯＳ層５２１とすればよい。
酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸
化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすること
が有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１
７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好
ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面に
おいて不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば
、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコ
ン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃
度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域にお
いて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある
深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
図４１は、ＯＳ層５２０が３層構造の例であるが、これに限定されない。例えば、ＯＳ層
５２０をＯＳ層５２１またはＯＳ層５２３のない２層構造とすることができる。または、
ＯＳ層５２１の上もしくは下、またはＯＳ層５２３上もしくは下に、ＯＳ層５２１、ＯＳ
層５２２およびＯＳ層５２３として例示した酸化物半導体層のいずれか一を有する４層構
造とすることもできる。または、ＯＳ層５２０の任意の層の間、ＯＳ層５２０の上、ＯＳ
層５２０の下のいずれか二箇所以上に、ＯＳ層５２１―５２３として例示した酸化物半導
体層を一または複数を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
＜＜ＯＳトランジスタの構成例２＞＞
図４２に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図４
２ＡはＯＳトランジスタ５０２の上面図である。図４２Ｂはｙ１−ｙ２線断面図であり、
図４２Ｃは、ｘ１−ｘ２線断面図であり、図４２Ｄはｘ３−ｘ４線断面図である。なお、
デバイス構造を明確にするため、図４２Ａでは一部の構成要素が省略されている。
図４２に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａ
ｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５４１および導電層５４２の形
状、および絶縁層５１１上に導電層５３１が設けられていることが、ＯＳトランジスタ５
０１と異なる。
ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５
２２との積層を形成するために使用されるハードマスクから作製されている。そのため、
導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接する領
域を有していない（図４２Ｄ）。
例えば、次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製す
ることができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸
化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハ
ードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチング
して、ＯＳ層５２１とＯＳ層５２２の積層を形成する。次に、ハードマスクをエッチング
して、導電層５４１および導電層５４２を形成する。
導電層５３１は、ＯＳトランジスタ５０２のバックゲート電極として機能させることがで
きる。図４１に示すＯＳトランジスタ５０１や後述するＯＳトランジスタ５０３−５０６
（図４３−図４６）にも、導電層５３１を設けることができる。
導電層５３０（ゲート電極）には信号ｓａが、導電層５３１（バックゲート電極）には固
定電位Ｖｂが与えられてもよい。また、導電層５３０には信号ｓａが、導電層５３１には
信号ｓｂが与えられてもよい。また、導電層５３０には固定電位Ｖａが、導電層５３１に
は固定電位Ｖｂが与えられてもよい。
信号ｓａは、例えば、導通状態または非導通状態を制御するための信号である。信号ｓａ
は、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号
であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすること
ができる。信号ｓａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、ＯＳトランジスタ５０２の導電層５３０（ゲート電極）に対応
する閾値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または
電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を設け
る必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であっ
てもよい。固定電位Ｖｂを低くすることで、閾値電圧ＶｔｈＡを高くできる場合がある。
その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、ＯＳトラ
ンジスタ５０２を有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖ
ｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、閾値電圧Ｖｔｈ
Ａを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのド
レイン電流を向上させ、ＯＳトランジスタ５０２を有する回路の動作速度を向上できる場
合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
信号ｓｂは、例えば、導通状態または非導通状態を制御するための信号である。信号ｓｂ
は、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号
であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすること
ができる。信号ｓｂは、アナログ信号であってもよい。
信号ｓａと信号ｓｂが共にデジタル信号である場合、信号ｓｂは、信号ｓａと同じデジタ
ル値を持つ信号であってもよい。この場合、ＯＳトランジスタ５０２のオン電流を向上し
、ＯＳトランジスタ５０２を有する回路の動作速度を向上できる場合がある。このとき、
信号ｓａにおける電位Ｖ１及び電位Ｖ２は、信号ｓｂにおける電位Ｖ３及び電位Ｖ４と、
異なっていても良い。例えば、信号ｓｂが入力されるバックゲート電極に対応するゲート
絶縁層（絶縁層５１２）が、信号ｓａが入力されるゲートに対応するゲート絶縁層（絶縁
層５１３）よりも厚い場合、信号ｓｂの電位振幅（Ｖ３−Ｖ４）を、信号ｓａの電位振幅
（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、ＯＳトランジスタ５０２の導通
状態または非導通状態に対して、信号ｓａが与える影響と、信号ｓｂが与える影響と、を
同程度とすることができる場合がある。
信号ｓａと信号ｓｂが共にデジタル信号である場合、信号ｓｂは、信号ｓａと異なるデジ
タル値を持つ信号であってもよい。この場合、ＯＳトランジスタ５０２の制御を信号ｓａ
と信号ｓｂによって別々に行うことができ、より高い機能を実現できる場合がある。例え
ば、ＯＳトランジスタ５０２がｎチャネル型である場合、信号ｓａが電位Ｖ１であり、か
つ、信号ｓｂが電位Ｖ３である場合のみ導通状態となる場合や、信号ｓａが電位Ｖ２であ
り、かつ、信号ｓｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトラン
ジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号ｓｂは
、閾値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号ｓｂは、ＯＳト
ランジスタ５０２を有する回路が動作している期間と、当該回路が動作していない期間と
で電位が異なる信号であっても良い。信号ｓｂは、回路の動作モードに合わせて電位が異
なる信号であってもよい。この場合、信号ｓｂは信号ｓａほど頻繁には電位が切り替わら
ない場合がある。
信号ｓａと信号ｓｂが共にアナログ信号である場合、信号ｓｂは、信号ｓａと同じ電位の
アナログ信号、信号ｓａの電位を定数倍したアナログ信号、または、信号ｓａの電位を定
数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、ＯＳトランジス
タ５０２のオン電流を増加し、ＯＳトランジスタ５０２を有する回路の動作速度を向上で
きる場合がある。信号ｓｂは、信号ｓａと異なるアナログ信号であってもよい。この場合
、ＯＳトランジスタ５０２の制御を信号ｓａと信号ｓｂによって別々に行うことができ、
より高い機能を実現できる場合がある。
信号ｓａがデジタル信号、信号ｓｂがアナログ信号であってもよい。信号ｓａがアナログ
信号、信号ｓｂがデジタル信号であってもよい。
ＯＳトランジスタ５０２の両方のゲートに固定電位を与える場合、ＯＳトランジスタ５０
２を、抵抗素子と同等の素子として機能させることができる場合がある。例えば、ＯＳト
ランジスタ５０２がｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（
低く）することで、ＯＳトランジスタ５０２の実効抵抗を低く（高く）することができる
場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲー
トしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得
られる場合がある。
＜＜ＯＳトランジスタの構成例３、４＞＞
図４３に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図４
４に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、Ｏ
Ｓ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３および
絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
＜＜ＯＳトランジスタの構成例５、６＞＞
図４５に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図４
６に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層５４
１との間に層５５１を有し、ＯＳ層５２３と導電層５４２との間に層５５２を有する。
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化
物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層
で、または、導電層５４１、５４２よりも抵抗が高い導電層で、形成することができる。
例えば、層５５１、層５５２は、インジウム、スズおよび酸素を含む層、インジウムおよ
び亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む
層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素
を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ
素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層
は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を含んでも
構わない。
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、
５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過
させない性質を有しても構わない。このような性質を有することで、迷光によるトランジ
スタの電気特性の変動を抑制できる場合がある。
また、層５５１、５５２は、ＯＳ層５２３との間にショットキー障壁を形成しない層を用
いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上さ
せることができる。
層５５１、５５２は、導電層５４１および導電層５４２よりも高抵抗の層とすることが好
ましい。また、層５５１および層５５２は、トランジスタのチャネル抵抗よりも低抵抗で
あることが好ましい。例えば、層５５１および層５５２の抵抗率を、０．１Ωｃｍ以上１
００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下
とすればよい。層５５１および層５５２の抵抗率を上述の範囲とすることにより、チャネ
ルとドレインとの境界部における電界集中を緩和することができる。これにより、トラン
ジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因
したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジス
タにおいても飽和特性を良好にすることができる。なお、動作中にソースとドレインとが
入れ替わらない回路構成であれば、層５５１または層５５２のいずれか一方のみ（例えば
、ドレイン側）を設けるほうが好ましい場合がある。
＜＜酸化物半導体膜＞＞
以下に、酸化物半導体膜について説明する。なお、本明細書において、結晶が三方晶また
は菱面体晶である場合、六方晶系として表す。また、本明細書において、「平行」とは、
二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、
−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以
上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８
０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５
°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下
の角度で配置されている状態をいう。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体
、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体とし
ては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体
などがある。
＜ＣＡＡＣ−ＯＳ膜＞
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
＜微結晶酸化物半導体膜＞
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像
を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−
Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉ
ｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重
なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面
間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求め
られている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．
２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎ
Ｏ４の結晶のａ−ｂ面に対応する。
酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の
組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸
化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋ
ｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度
に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未
満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜す
ること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合
で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸
化物半導体膜に相当する膜密度を算出することができる。例えば、所望の組成の単結晶酸
化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜の組み合わせる割合を考慮
して加重平均を算出することで、得ることができる。ただし、膜密度は、可能な限り少な
い種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層であってもよい。
＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、
プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成するこ
と可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌ
ａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧
下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応さ
せて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる
ことができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また
、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学
式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガ
リウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、
ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる
。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成
し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、こ
れらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎ
ＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成して
もよい。なお、Ｏ３ガスに換えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガ
スを用いることも可能であるが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉ
ｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（Ｃ
Ｈ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）
２ガスを用いてもよい。
（実施の形態５）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べた
ように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能であ
る。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層すること
で、半導体装置を小型化することが可能である。図４８を参照して、このような積層構造
を有する半導体装置の構成例について説明する。
半導体装置の一例として、図１に示す回路１０１のデバイス構造について説明する。図４
８Ａには、回路１０１の回路３０を代表的に示している。図４８Ａは、トランジスタＭＷ
１、トランジスタＭＡ１および容量素子ＣＢ１の断面構造を示しており、左側にはトラン
ジスタＭＷ１、ＭＡ２のチャネル長方向の断面構造を示し、右側には、トランジスタＭＷ
１、ＭＡ１のチャネル幅方向の断面図を示す。なお、図４８Ａは、回路１０１を特定の切
断線で切った断面図ではなく、回路１０１の積層構造を説明するための図である。
半導体基板２２０１には、バルク型、またはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）型の半導体基板等を用いることができる。半導体基板２２０１を構成する半導
体の結晶構造は単結晶または多結晶が好ましい。半導体基板２２０１の半導体材料として
は、シリコン、炭化シリコン、シリコンゲルマニウムなどが挙げられる。半導体基板を用
いて形成されたトランジスタは、高速動作が容易である。なお、半導体基板２２０１にｐ
型の単結晶シリコン基板を用いた場合、半導体基板２２０１の一部にｎ型を付与する不純
物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトラン
ジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、
砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ
）等を用いることができる。
ここでは、トランジスタＭＡ１はプレーナ型の電界効果トランジスタとしている。絶縁層
２２０４は素子分離領域として機能する。トランジスタＭＡ１のデバイス構造は図４８Ａ
の例に限定されるものではない。例えば、半導体基板の凸部を利用して作製される３Ｄト
ランジスタ（フィン型、トライゲート型など）とすることが可能である。
トランジスタＭＡ１上に、トランジスタＭＷ１および容量素子ＣＳ１が積層されている。
トランジスタＭＷ１は、酸化物半導体層にチャネルが形成されるＯＳトランジスタである
。トランジスタＭＷ１は、実施の形態４で例示したＯＳトランジスタを適用することで、
優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。
図４８Ａの例では、トランジスタＭＷ１にバックゲート電極を設けているが、設けなくて
もよい。トランジスタＭＷ１および容量素子ＣＳ１は、それぞれ、プラグ２２０３、およ
び配線２２０２によって、トランジスタＭＡ１のゲート電極と、電気的に接続されている
。
図４８Ａには、容量素子ＣＳ１の電極と、トランジスタＭＷ１の電極とが一体的であり、
トランジスタＭＷ１を覆う絶縁層が容量素子ＣＳ１の誘電体としても用いられている例を
示している。例えば、図４８Ｂに示すように、容量素子ＣＳ１をトランジスタＭＷ１上に
積層することもできる。図４８Ｂに示す容量素子ＣＳ１は、プラグ２２０３により、トラ
ンジスタＭＷ１およびトランジスタＭＡ１と電気的に接続されている。
トランジスタＭＡ１とトランジスタＭＷ１の間に絶縁層２２０７が設けられている。絶縁
層２２０７により、下層に水素を閉じ込めることでトランジスタＭＡ１の信頼性が向上す
ることに加え、下層から上層に水素が拡散することが抑制されることでトランジスタＭＷ
１の信頼性も同時に向上させることができる。絶縁層２２０７としては、例えば酸化アル
ミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム
、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジル
コニア（ＹＳＺ）等を用いることができる。
トランジスタＭＷ１を覆うように、絶縁層２２０８が設けられている。絶縁層２２０８と
しては、絶縁層２２０７と同様の材料を用いることができ、特に酸化アルミニウム層を適
用することが好ましい。酸化アルミニウム層は、水素、水分などの不純物および酸素の双
方に対して膜を透過させない遮断（ブロッキング）効果が高い。絶縁層２２０８に酸化ア
ルミニウム層を用いることで、トランジスタＭＷ１が有する酸化物半導体層からの酸素の
脱離を防止するとともに、酸化物半導体層への水および水素の混入を防止することができ
る。
配線２２０２およびプラグ２２０３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（
Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タン
タル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ
）、コバルト（Ｃｏ）等の金属、もしくはこれら金属を含む合金、またはこれら金属を含
む金属化合物で形成することができる。特に、耐熱性と導電性を両立するタングステンや
モリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低
抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を
含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能
を持つので好ましい。配線２２０２およびプラグ２２０３は、単層でも積層でもよい。
なお、図４８において、符号及びハッチングパターンが与えられていない領域は絶縁体で
構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニ
ウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化
ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む
絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、
アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いるこ
ともできる。
シミュレーションにより、リング発振回路の動作を検証した。検証したリング発振回路は
、７段の回路３０（図２）でなる。計算にはＳＰＩＣＥを用いた。図４９は、回路３０の
ノードＦＮ１の電位Ｖｆｎ１に対するリング発振回路の発振周波数ｆｒｏの変化を示す。
ＶＤＤは３．０Ｖであり、ＧＮＤは０Ｖである。図４９には、トランジスタＭＡ１がｎ型
トランジスタである場合と、ｐ型トランジスタである場合の結果を示す。
図４９に示すように、電位Ｖｆｎ１によって発振周波数ｆｒｏが変化する。図４９は、実
施の形態１に係る発振回路は、ノードＦＮ１に保持させるアナログ電位によって発振周波
数を線形的に変化させる性能を有することを示している。つまり、実施の形態１により、
制御性に優れた発振回路を提供することが可能であることを示している。
また、図４９は、トランジスタＭＡ１がｎ型であるほうがｐ型である場合よりも、発振周
波数ｆｒｏの制御性が優れていることを示している。ｎ型である場合、１．２Ｖ≧Ｖｆｎ
１≧３．０Ｖの範囲において、ｆｒｏが線形に変化している。よって、回路３０−３２の
ように、インバータの高電源電位によって、その遅延時間を制御する場合、トランジスタ
ＭＡ１はｎ型とすることが好ましい。また、回路３５−３７（図２０）のように、インバ
ータの低電源電位によって、その遅延時間を制御する場合は、トランジスタＭＡ１はｐ型
であるほうが、リング発振回路の制御性が優れる。
シミュレーションによって、制御性に優れ、かつ発振周波数を記憶することが可能なリン
グ発振回路を提供することができることが示された。
ＣＢ１：容量素子、ＣＳ１１：容量素子、ＣＳ２：容量素子、ＣＳ９：容量素子、ＦＤ９
：ノード、ＦＮ１：ノード、ＦＮ９：ノード、ＨＮ１：ノード、ＨＮ２：ノード、ＩＮＶ
１１：インバータ、ＬＮ１：ノード、ＭＡ１：トランジスタ、ＭＡ９：トランジスタ、Ｍ
Ｂ１：トランジスタ、Ｍｎ１：トランジスタ、Ｍｎ２：トランジスタ、Ｍｐ１：トランジ
スタ、ＭＳ１：トランジスタ、ＭＳ９：トランジスタ、ＭＷ１：トランジスタ、ＭＷ９：
トランジスタ、ＮＤ１：ノード、ＮＤ１：出力ノード、ＮＤ９：ノード、ＮＤ１１：ノー
ド、ＮＤ１２：出力ノード、ＮＶ１：ノード、ＮＶ２：ノード、Ｑｎ１：トランジスタ、
Ｑｎ２：トランジスタ、Ｑｎ３：トランジスタ、Ｑｎ４：トランジスタ、Ｑｎ５：トラン
ジスタ、Ｑｎ６：トランジスタ、Ｑｎ７：トランジスタ、Ｑｎ８：トランジスタ、Ｑｎ１
１：トランジスタ、Ｑｎ１２：トランジスタ、Ｑｎ１３：トランジスタ、Ｑｎ１４：トラ
ンジスタ、Ｑｐ１：トランジスタ、Ｑｐ２：トランジスタ、Ｑｐ３：トランジスタ、Ｒｎ
７：抵抗素子、Ｒｎ８：抵抗素子、ＳＮ１：ノード、ＳＮ２：ノード、ＳＷ１：スイッチ
、ＳＷ２：スイッチ、
１１：回路、１２：回路、２０：回路、２１：回路、３０：回路、３１：回路、３２：回
路、３５：回路、３６：回路、３７：回路、４１：回路、４２：回路、４３：回路、４４
：回路、４５：回路、４６：回路、７０：回路、７１：回路、８０：回路、８１：バッフ
ァ回路、８５：回路、９０：回路、９２：回路、１００：回路、１０１：回路、１０２：
回路、１０３：回路、１１１：回路、１１２：回路、１２１：制御回路、
２００：位相同期回路（ＰＬＬ）、２０１：ＰＬＬ、２０２：ＰＬＬ、２１０：ループフ
ィルタ、２１１：位相比較器、２１２：制御回路、２１３：デジタル−アナログ変換器（
ＤＡＣ）、２１４：電圧制御発振器（ＶＣＯ）、２１５：分周器、２１６：信号生成回路
、
３０１：レベルシフト回路、３０２：レベルシフト回路、３０３：レベルシフト回路、３
０４：レベルシフト回路、３０５：レベルシフト回路、３０６：レベルシフト回路、３０
７：レベルシフト回路、３２１：増幅回路ユニット、３２２：ラッチ回路、３２３：電流
制御回路、３３１：インバータ、３３２：インバータ、３３３：インバータ、３３４：イ
ンバータ、３４５：トランジスタ、３４６：トランジスタ、３４７：トランジスタ、３４
８：トランジスタ、３４９：トランジスタ、３５１：トランジスタ、３５２：トランジス
タ、３５３：トランジスタ、３５４：トランジスタ、３５５：トランジスタ、３７１：増
幅回路ユニット、３７２：ラッチ回路、３７３：電流制御回路、
５０１：ＯＳ（酸化物半導体）トランジスタ、５０２：ＯＳトランジスタ、５０３：ＯＳ
トランジスタ、５０４：ＯＳトランジスタ、５０５：ＯＳトランジスタ、５０６：ＯＳト
ランジスタ、５１０：基板、５１１：絶縁層、５１２：絶縁層、５１２：絶縁膜、５１３
：絶縁層、５１４：絶縁層、５１５：絶縁層、５２０：ＯＳ層、５２１：ＯＳ層、５２２
：ＯＳ層、５２３：ＯＳ層、５３０：導電層、５３１：導電層、５４１：導電層、５４２
：導電層、５５１：層、５５２：層、
９００：携帯型ゲーム機、９０１：筐体、９０２：筐体、９０３：表示部、９０４：表示
部、９０５：マイクロホン、９０６：スピーカー、９０７：操作キー、９０８：スタイラ
ス、９１０：情報端末、９１１：筐体、９１２：表示部、９１３：カメラ、９１４：スピ
ーカー部、９１５：ボタン、９１６：外部接続部、９１７：マイク、９２０：ノート型Ｐ
Ｃ、９２１：筐体、９２２：表示部、９２３：キーボード、９２４：ポインティングデバ
イス、９４０：ビデオカメラ、９４１：筐体、９４２：筐体、９４３：表示部、９４４：
操作キー、９４５：レンズ、９４６：接続部、９５０：情報端末、９５１：筐体、９５２
：表示部、９６０：情報端末、９６１：筐体、９６２：表示部、９６３：バンド、９６４
：バックル、９６５：操作ボタン、９６６：入出力端子、９６７：アイコン、９７０：電
気冷凍冷蔵庫、９７１：筐体、９７２：冷蔵室用扉、９７３：冷凍室用扉、９８０：自動
車、９８１：車体、９８２：車輪、９８３：ダッシュボード、９８４：ライト、
１０００：無線ＩＣ、１００１：整流回路、１００２：電源回路、１００３：復調回路、
１００４：変調回路、１００５：ＰＬＬ、１００６：論理回路、１００７：記憶装置、１
００８：読み取り専用メモリ（ＲＯＭ）、１００９：符号化回路、１０１０：アンテナ、
１０１１：アンテナ、１０１２：通信器、１０１３：無線信号、１０２０：ＲＦタグ、１
０５０：プログラマブルロジックデバイス（ＰＬＤ）、１０５１：入出力（Ｉ／Ｏ）エレ
メント、１０５２：ランダムアクセスメモリ（ＲＡＭ）、１０５３：乗算器、１０５４：
ＰＬＬ、１０７０：マイクロコントローラユニット（ＭＣＵ）、１０７１：ＣＰＵコア、
１０７２：電源管理装置（ＰＭＵ）、１０７３：パワーゲート、１０７４：タイマー、１
０７５：ＰＬＬ、１０８０：無線モジュール、１０８１：アナログーデジタル変換器（Ａ
ＤＣ）、１０８２：ウオッチドッグタイマー、１０８３：ＲＯＭ、１０８５：電源回路、
１０８６：インターフェイス（ＩＦ）エレメント、１４００：表示装置、１４１０：表示
パネル、１４２１：上部カバー、１４２２：下部カバー、１４２３：ＦＰＣ、１４２４：
タッチパネルユニット、１４２５：ＦＰＣ、１４２６：バックライトユニット、１４２７
：光源、１４２８：フレーム、１４２９：プリント基板、１４３０：バッテリー、１５０
０：撮像装置、１５１０：画素部、１５１１：画素、１５２１：駆動回路、１５２２：駆
動回路、１５２３：駆動回路、１５２４：駆動回路、１５３１：信号処理回路、１５３２
：列駆動回路、１５３３：出力回路、１５３４：回路、１５３７：配線、１５３８：配線
、１５３９：配線、１５４０：配線、１５４１：コンパレータ、１５４２：カウンタ回路
、
２２０１：半導体基板、２２０２：配線、２２０３：プラグ、２２０４：絶縁層、２２０
７：絶縁層、２２０８：絶縁層

Claims (1)

  1. 第１段乃至第ｎ段（ｎは奇数）の第１の回路と、
    第２の回路と、を有し、
    前記第１の回路は、第１の入力ノード、第１の出力ノード、インバータ、および第３の回路を有し、
    第ｉ段（ｉは１以上（ｎ−１）以下の整数）の前記第１の回路の前記第１の出力ノードは、次段の前記第１の回路の前記第１の入力ノードと電気的に接続され、
    前記第ｎ段の前記第１の回路の前記第１の出力ノードは前記第１段の前記第１の回路の前記第１の入力ノードと電気的に接続され、
    前記インバータの入力ノードは前記第１の入力ノードと電気的に接続され、
    前記インバータの出力ノードは前記第１の出力ノードと電気的に接続され、
    前記インバータは第１の電源ノードおよび第２の電源ノードを有し、
    前記第３の回路は第２の入力ノード、第２の出力ノード、第３のノード、第１のトランジスタ、第２のトランジスタ、および第１の容量素子を有し、
    前記第２の出力ノードは、前記第１の電源ノードと電気的に接続され、
    前記第２の入力ノードにアナログの第１の電位が入力され、
    前記第１のトランジスタの第１の端子は、前記第２の入力ノードと電気的に接続され、
    前記第１のトランジスタの第２の端子は、前記第３のノードと電気的に接続され、
    前記第１のトランジスタのチャネルは、酸化物半導体を有し、
    前記第１の容量素子は前記第３のノードの電位を保持する機能を有し、
    前記第２のトランジスタのゲートは、前記第３のノードと電気的に接続され、
    前記第２のトランジスタの第１の端子に第２の電位が入力され、
    前記第２のトランジスタの第２の端子は、前記第２の出力ノードと電気的に接続され、
    前記第２の回路は、前記第ｎ段の前記第１の回路の前記第１の出力ノードの出力信号の振幅を変化する機能を有する発信回路であって、
    全ての前記第３の回路において、前記第１のトランジスタを介して前記第１の電位が前記第２のトランジスタのゲートに入力された後、前記第１のトランジスタが非導通状態になることで前記第２のトランジスタのゲートの電位が保持される発振回路。
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