TWI668956B - 振盪電路以及包括該振盪電路的半導體裝置 - Google Patents

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Abstract

本發明的一個實施方式的目的之一是提高振盪電路的控制性。該振盪電路包括奇數級反相器。被輸入高電源電位的反相器的電源節點與電路電連接。該電路包括第一電晶體、第二電晶體及電容元件。第一電晶體的通道包含氧化物半導體。包括第一電晶體及電容元件的保持電路具有保持從外部輸入的類比電位的功能。保持在保持電路中的電位被輸入到第二電晶體的閘極。由於將電源電位經由第二電晶體供應到反相器，因此可以利用第二電晶體的閘極的電位控制反相器的延遲時間。

Description

振盪電路以及包括該振盪電路的半導體裝置
在本說明書、圖式以及申請專利範圍(以下，稱為本說明書等)中公開的本發明的一個實施方式例如係關於一種振盪電路、信號產生電路、處理裝置等半導體裝置、其驅動方法以及其製造方法等。
本發明的一個實施方式不侷限於上述技術領域。本發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。作為本發明的一個實施方式的更具體的技術領域的例子可以舉出半導體裝置、振盪電路、信號產生電路、處理裝置、記憶體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、輸入裝置、攝像裝置、其驅動方法或者其製造方法等。
電壓控制振盪器(VCO：Voltage Controlled Oscillator)為振盪電路之一，能夠利用電壓控制輸出信號的振盪頻率。例如，已知環形振盪器型VCO(例如，專利文獻1)。VCO例如用於鎖相環路(PLL：Phase Locked Loop)(例如，非專利文獻1)。
[專利文獻1]日本專利申請公開平第6-310994號公報
[非專利文獻1]X.Gao,et al., “Jitter Analysis and a Benchmarking Figure-of-Merit for Phase-Locked Loops”, IEEE Trans. On Circuits and Systems-II,vol.56,no.2,pp.117-121,Feb.2009
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。另外，本發明的一個實施方式的目的之一是提供一種控制性良好的半導體裝置及其工作方法、啟動速度快的半導體裝置及其工作方法、或者可程式半導體裝置及其工作方法。
多個目的的記載不妨礙彼此的目的的存在。本發明的一個實施方式並不一定必須實現所有上述目的。可從說明書、圖式、申請專利範圍等的記載自然得知上述以外的目的，且這些目的也可成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種振盪電路，該振盪電路包括：第一級至第n級(n為奇數)第一電路；以及第二電路，其中，第一電路包括第一輸入節點、第一輸出節點、反相器以及第三電路，第i級(i為1以上且(n-1)以下的整數)第一電路的第一輸出節點與下一級第一電路的第一輸入節點電連接，第n級第一電路的輸出節點與第一級第一電路的輸入節點電連接，反相器的輸入節點與第一輸入節點電連接，反相器的輸出節點與第一輸出節點電連接，反相器包括第一電源節點及第二電源節點，第三電路包括第二輸入節點、第二輸出節點、第三節點、第一電晶體、第二電晶體以及第一電容元件，第二輸出節點與第一電源節點電連接，第一電位被輸入到第二輸入節點，第一電晶體的第一端子與第二輸入節點電連接，第一電晶體的第二端子與第三節點電連接，第一電晶體的通道包含氧化物半導體，第一電容元件具有保持第三節點的電位的功能，第二電晶體的閘極與第三節點電連接，第二電位被輸入到第二電晶體的第一端子，第二電晶體的第二端子與第二輸出節點電連接，並且，第二電路具有改變第n級第一電路的第一輸出節點的輸出信號的振幅的功能。
在上述實施方式中，當輸入到第二電源節點的電源電位低於輸入到第一電源節點的電位時，第二電晶體較佳為n通道電晶體。或者，較佳為使 輸入到第二電源節點的電源電位高於輸入到第一電源節點的電位，並作為第二電晶體使用p通道電晶體。
在上述實施方式中，也可以在第一級至第n級第一電路的每一個中設置第一開關，並且利用第一開關控制反相器的輸出節點與第一輸出節點之間的導通狀態。
在上述實施方式中，也可以在第一級至第n級第一電路的每一個中設置第二開關，並且利用第二開關控制第一電源節點與第二輸出節點之間的導通狀態。
在上述實施方式中，也可以將互不相同的信號輸入第一級至第n級第一電路的第一電晶體的閘極。
在本說明書等中，有時為了避免構成要素的混淆而附上“第一”、“第二”、“第三”等序數詞，在此情況下，該序數詞不是為了在數目方面上或者在順序方面上進行限定而附上的。
在本說明書等中，半導體裝置是指利用半導體特性的裝置並是指包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，積體電路、具備積體電路的晶片是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
電晶體包括閘極、源極以及汲極這三個端子。閘極是用作控制電晶體的導通狀態的控制端子的端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。一般而言，在n通道電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另一方面，在p通道電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，有時將閘極以外的兩個端子稱為第一端子和第二端子。
在本說明書中，為了容易理解電路結構或其工作，有時將電晶體的兩個輸入輸出端子的一個限定為源極並將另一個限定為汲極而進行說明。當然，有時根據驅動方法而會使施加到電晶體的三個端子的電位的大小關係發生變化，由此源極和汲極調換。因此，在本發明的一個實施方式中，電晶體的源極和汲極的區別不侷限於本說明書和圖式中的記載。
可以根據電路結構或裝置結構等將節點稱為端子、佈線、電極、導電體或雜質區等。也可以將端子等稱為節點。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，如下情況也包括在本說明書等的公開範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。
這裡，X和Y為物件(例如，裝置、電路、元件、佈線、電極、端子、節點、膜、層、區域等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接有能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況；以及X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)而連接的情況。
作為X與Y電連接的情況的一個例子，例如可以舉出在X與Y之間連接有一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器(NOT)電路、NAND電路、NOR電路等)、信號轉換電路(數位/類比轉換電路、類比/數位轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
當明確地記載為“X與Y電連接”時，如下情況也包括在本說明書等中的公開範圍內：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，在本說明書中，明確記載為“電連接”與只簡單地記載為“連接”相同。
例如，在電晶體的第一端子藉由Z1(或沒有藉由Z1)與X電連接，電晶體的第二端子藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的第一端子與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的第二端子與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表示為“X、Y、電晶體的第一端子、電晶體的第二端子互相電連接，X、電晶體的第一端子、電晶體的第二端子、Y依次電連接”。或者，可以表示為“電晶體的第一端子與X電連接，電晶體的第二端子與Y電連接，X、電晶體的第一端子、電晶體的第二端子、Y依次電連接”。或者，可以表示為“X藉由電晶體的第一端子及第二端子與Y電連接，X、電晶體的第一端子、電晶體的第二端子、Y依次設置為相互連接”。藉由使用與這些例子相同的表示方法規定電路結構中的連接順序，可以區別電 晶體的第一端子與第二端子而決定技術範圍。
另外，作為其他表示方法，例如可以表示為“電晶體的第一端子至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的第一端子與電晶體的第二端子之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的第二端子至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表示為“電晶體的第一端子至少在第一連接路徑上藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的第二端子至少在第三連接路徑上藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表示為“電晶體的第一端子至少在第一電路徑上藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的第一端子到電晶體的第二端子的電路徑，電晶體的第二端子至少在第三電路徑上藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的第二端子到電晶體的第一端子的電路徑”。藉由使用與這些例子同樣的表示方法規定電路結構中的連接路徑，可以區別電晶體的第一端子和第二端子而決定技術範圍。
注意，這種表示方法只是一個例子而已，不侷限於上述表示方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、節點、導電膜和層等)。
即使在電路圖上獨立的構成要素彼此電連接，也有時一個構成要素兼有多個構成要素的功能。例如，在佈線的一部分還被用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
在本說明書等中，即使未指定主動元件(例如，電晶體、二極體等)、被動元件(例如，電容元件、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個實施方式。即，可以說，即使未指定連接目標，發明的一個實施方式也是明確的。而且，當指定了連接目標的方式記載於本說明書等中時，有時可以判斷未指 定連接目標的發明的一個實施方式記載於本說明書等中。尤其是在端子的連接目標有可能是多個的情況下，該端子的連接目標不必限制在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接目標，能夠構成發明的一個實施方式。
在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以構成發明。或者，只要至少指定某一個電路的功能，所屬技術領域的普通技術人員就有時可以構成發明。即，可以說，只要可指定功能，發明的一個實施方式就是明確的。另外，有時可以判斷指定了功能的發明的一個實施方式記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。
在本說明書中，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”換稱為“導電膜”。此外，有時可以將“絕緣膜”換稱為“絕緣層”。
本發明的一個實施方式能夠實現一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。另外，本發明的一個實施方式能夠實現一種控制性良好的半導體裝置及其工作方法、啟動速度快的半導體裝置及其工作方法、或者可程式半導體裝置及其工作方法。
多個效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
CB1‧‧‧電容元件
CS11‧‧‧電容元件
CS2‧‧‧電容元件
CS9‧‧‧電容元件
FD9‧‧‧節點
FN1‧‧‧節點
FN9‧‧‧節點
HN1‧‧‧節點
HN2‧‧‧節點
INV11‧‧‧反相器
LN1‧‧‧節點
MA1‧‧‧電晶體
MA9‧‧‧電晶體
MB1‧‧‧電晶體
Mn1‧‧‧電晶體
Mn2‧‧‧電晶體
Mp1‧‧‧電晶體
MS1‧‧‧電晶體
MS9‧‧‧電晶體
MW1‧‧‧電晶體
MW9‧‧‧電晶體
ND1‧‧‧節點
ND1‧‧‧輸出節點
ND9‧‧‧節點
ND11‧‧‧節點
ND12‧‧‧輸出節點
NV1‧‧‧節點
NV2‧‧‧節點
Qn1‧‧‧電晶體
Qn2‧‧‧電晶體
Qn3‧‧‧電晶體
Qn4‧‧‧電晶體
Qn5‧‧‧電晶體
Qn6‧‧‧電晶體
Qn7‧‧‧電晶體
Qn8‧‧‧電晶體
Qn11‧‧‧電晶體
Qn12‧‧‧電晶體
Qn13‧‧‧電晶體
Qn14‧‧‧電晶體
Qp1‧‧‧電晶體
Qp2‧‧‧電晶體
Qp3‧‧‧電晶體
Rn7‧‧‧電阻元件
Rn8‧‧‧電阻元件
SN1‧‧‧節點
SN2‧‧‧節點
SW1‧‧‧開關
SW2‧‧‧開關
11‧‧‧電路
12‧‧‧電路
20‧‧‧電路
21‧‧‧電路
30‧‧‧電路
31‧‧‧電路
32‧‧‧電路
35‧‧‧電路
36‧‧‧電路
37‧‧‧電路
41‧‧‧電路
42‧‧‧電路
43‧‧‧電路
44‧‧‧電路
45‧‧‧電路
46‧‧‧電路
70‧‧‧電路
71‧‧‧電路
80‧‧‧電路
81‧‧‧緩衝電路
85‧‧‧電路
90‧‧‧電路
92‧‧‧電路
100‧‧‧電路
101‧‧‧電路
102‧‧‧電路
103‧‧‧電路
111‧‧‧電路
112‧‧‧電路
121‧‧‧控制電路
200‧‧‧鎖相環路(PLL)
201‧‧‧PLL
202‧‧‧PLL
210‧‧‧迴路濾波器
211‧‧‧相位比較器
212‧‧‧控制電路
213‧‧‧數位/類比轉換器(DAC)
214‧‧‧電壓控制振盪器(VCO)
215‧‧‧分頻器
216‧‧‧信號產生電路
301‧‧‧位準轉換電路
302‧‧‧位準轉換電路
303‧‧‧位準轉換電路
304‧‧‧位準轉換電路
305‧‧‧位準轉換電路
306‧‧‧位準轉換電路
307‧‧‧位準轉換電路
321‧‧‧放大電路單元
322‧‧‧閂鎖電路
323‧‧‧電流控制電路
331‧‧‧反相器
332‧‧‧反相器
333‧‧‧反相器
334‧‧‧反相器
345‧‧‧電晶體
346‧‧‧電晶體
347‧‧‧電晶體
348‧‧‧電晶體
349‧‧‧電晶體
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
354‧‧‧電晶體
355‧‧‧電晶體
371‧‧‧放大電路單元
372‧‧‧閂鎖電路
373‧‧‧電流控制電路
501‧‧‧OS(氧化物半導體)電晶體
502‧‧‧OS電晶體
503‧‧‧OS電晶體
504‧‧‧OS電晶體
505‧‧‧OS電晶體
506‧‧‧OS電晶體
510‧‧‧基板
511‧‧‧絕緣層
512‧‧‧絕緣層
512‧‧‧絕緣膜
513‧‧‧絕緣層
514‧‧‧絕緣層
515‧‧‧絕緣層
520‧‧‧OS層
521‧‧‧OS層
522‧‧‧OS層
523‧‧‧OS層
530‧‧‧導電層
531‧‧‧導電層
541‧‧‧導電層
542‧‧‧導電層
551‧‧‧層
552‧‧‧層
900‧‧‧可攜式遊戲機
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
910‧‧‧資訊終端
911‧‧‧外殼
912‧‧‧顯示部
913‧‧‧照相機
914‧‧‧揚聲器部
915‧‧‧按鈕
916‧‧‧外部連接部
917‧‧‧麥克風
920‧‧‧膝上型個人電腦
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
940‧‧‧視頻攝影機
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
950‧‧‧資訊終端
951‧‧‧外殼
952‧‧‧顯示部
960‧‧‧資訊終端
961‧‧‧外殼
962‧‧‧顯示部
963‧‧‧腕帶
964‧‧‧錶扣
965‧‧‧操作按鈕
966‧‧‧輸入輸出端子
967‧‧‧圖示
970‧‧‧電冷藏冷凍箱
971‧‧‧外殼
972‧‧‧冷藏室門
973‧‧‧冷凍室門
980‧‧‧汽車
981‧‧‧車體
982‧‧‧車輪
983‧‧‧儀表板
984‧‧‧燈
1000‧‧‧無線IC
1001‧‧‧整流電路
1002‧‧‧電源電路
1003‧‧‧解調變電路
1004‧‧‧調變電路
1005‧‧‧PLL
1006‧‧‧邏輯電路
1007‧‧‧記憶體裝置
1008‧‧‧唯讀記憶體(ROM)
1009‧‧‧編碼電路
1010‧‧‧天線
1011‧‧‧天線
1012‧‧‧通信器
1013‧‧‧無線信號
1020‧‧‧RF標籤
1050‧‧‧可程式邏輯裝置(PLD)
1051‧‧‧輸入輸出(I/O)元件
1052‧‧‧隨機存取記憶體(RAM)
1053‧‧‧乘法器
1054‧‧‧PLL
1070‧‧‧微控制單元(MCU)
1071‧‧‧CPU核心
1072‧‧‧電源管理單元(PMU)
1073‧‧‧電源閘
1074‧‧‧計時器
1075‧‧‧PLL
1080‧‧‧無線模組
1081‧‧‧類比/數位轉換器(ADC)
1082‧‧‧看門狗計時器
1083‧‧‧ROM
1085‧‧‧電源電路
1086‧‧‧介面(IF)元件
1400‧‧‧顯示裝置
1410‧‧‧顯示面板
1421‧‧‧上蓋
1422‧‧‧下蓋
1423‧‧‧FPC
1424‧‧‧觸控面板單元
1425‧‧‧FPC
1426‧‧‧背光單元
1427‧‧‧光源
1428‧‧‧框架
1429‧‧‧印刷電路板
1430‧‧‧電池
1500‧‧‧攝像裝置
1510‧‧‧像素部
1511‧‧‧像素
1521‧‧‧驅動電路
1522‧‧‧驅動電路
1523‧‧‧驅動電路
1524‧‧‧驅動電路
1531‧‧‧信號處理電路
1532‧‧‧列驅動電路
1533‧‧‧輸出電路
1534‧‧‧電路
1537‧‧‧佈線
1538‧‧‧佈線
1539‧‧‧佈線
1540‧‧‧佈線
1541‧‧‧比較器
1542‧‧‧計數電路
2201‧‧‧半導體基板
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣層
2207‧‧‧絕緣層
2208‧‧‧絕緣層
在圖式中： 圖1為示出電路的結構實例的方塊圖；圖2為示出電路的結構實例的電路圖；圖3為示出電路的結構實例的方塊圖；圖4A和圖4B為示出電路的工作實例的時序圖；圖5為示出電路的結構實例的方塊圖；圖6為示出電路的結構實例的方塊圖；圖7A為示出電路的結構實例的方塊圖，圖7B為電路圖；圖8A為示出電路的結構實例的方塊圖，圖8B為電路圖；圖9為示出電路的工作實例的時序圖；圖10為示出電路的結構實例的電路圖；圖11為示出電路的結構實例的方塊圖；圖12為示出電路的結構實例的電路圖；圖13為示出電路的工作實例的時序圖；圖14為示出電路的結構實例的電路圖；圖15為示出電路的結構實例的方塊圖；圖16為示出電路的結構實例的方塊圖；圖17為示出電路的結構實例的方塊圖；圖18示出電路的工作實例的時序圖；圖19示出電路的工作實例的時序圖；圖20A至圖20C為示出電路的結構實例的電路圖；圖21為示出PLL的結構實例的方塊圖；圖22為示出PLL的結構實例的方塊圖；圖23為示出PLL的結構實例的方塊圖；圖24為示出PLL的工作實例的時序圖；圖25為示出PLL的工作實例的時序圖；圖26為示出處理單元(無線IC)的結構實例的方塊圖；圖27A至圖27F為示出RFID標籤的使用實例的圖；圖28為示出處理單元(PLD)的結構實例的示意圖；圖29為示出處理單元(MCU)的結構實例的方塊圖；圖30為示出顯示裝置的一個例子的分解透視圖；圖31A為示出攝像裝置的結構實例的方塊圖，圖31B為示出驅動電路的結構實例的方塊圖；圖32A至圖32H為示出電子裝置的結構實例的圖； 圖33為示出位準轉換電路的結構實例的電路圖；圖34為示出位準轉換電路的結構實例的電路圖；圖35為示出位準轉換電路的結構實例的電路圖；圖36為示出位準轉換電路的結構實例的電路圖；圖37A和圖37B為示出位準轉換電路的結構實例的方塊圖；圖38為示出位準轉換電路的結構實例的電路圖；圖39為示出位準轉換電路的結構實例的電路圖；圖40為示出位準轉換電路的結構實例的電路圖；圖41A為示出OS電晶體的結構實例的俯視圖，圖41B為線y1-y2之間的剖面圖，圖41C為線x1-x2之間的剖面圖，圖41D為線x3-x4之間的剖面圖；圖42A為示出OS電晶體的結構實例的俯視圖，圖42B為線y1-y2之間的剖面圖，圖42C為線x1-x2之間的剖面圖，圖42D為線x3-x4之間的剖面圖；圖43A為示出OS電晶體的結構實例的俯視圖，圖43B為線y1-y2之間的剖面圖，圖43C為線x1-x2之間的剖面圖，圖43D為線x3-x4之間的剖面圖；圖44A為示出OS電晶體的結構實例的俯視圖，圖44B為線y1-y2之間的剖面圖，圖44C為線x1-x2之間的剖面圖，圖44D為線x3-x4之間的剖面圖；圖45A為示出OS電晶體的結構實例的俯視圖，圖45B為線y1-y2之間的剖面圖，圖45C為線x1-x2之間的剖面圖，圖45D為線x3-x4之間的剖面圖；圖46A為示出OS電晶體的結構實例的俯視圖，圖46B為線y1-y2之間的剖面圖，圖46C為線x1-x2之間的剖面圖，圖46D為線x3-x4之間的剖面圖；圖47A為圖41B的部分放大圖，圖47B為OS電晶體的能帶圖；圖48A和圖48B為示出半導體裝置的結構實例的剖面圖；圖49為示出藉由模擬計算的環形振盪電路的保持電位與振盪頻率的關係的圖。
本發明的選擇圖為圖2。
以下說明本發明的實施方式及實施例。但是，本發明的一個實施方式不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式及實施例所記載的內容中。
在圖式中，有時使用同一元件符號表示同一構成要素、具有相同功能的構成要素、由同一材料構成的構成要素或者同時形成的構成要素等，並且有時省略重複說明。
當使用同一符號表示多個構成要素時，尤其是當需要將它們區別開來時，有時對該符號附上“_1”、“_2”、“[n]”、“[m，n]”等用來區別的符號。例如，當將記憶單元陣列中的多個佈線WLW區別開來時，有時附上記憶單元陣列的位址號碼(行號碼)而將第二行的佈線WLW記為佈線WLW[2]。
在本說明書中，例如，有時將高電源電位VDD簡稱為電位VDD或VDD等。其它構成要素(例如，信號、電壓、電位、電路、元件、電極及佈線等)也是同樣的。
以下示出本發明的實施方式及實施例。實施方式及實施例可以適當地組合。另外，當在一個實施方式或實施例中示出多個結構實例時，可以適當地組合結構實例。
實施方式1
作為半導體裝置的一個例子，說明振盪電路。振盪電路為具有生成電流或者電壓發生變化的交流信號的功能的裝置。
〈〈振盪電路的結構實例1〉〉
圖1為示出振盪電路的結構的一個例子的方塊圖。圖1所示的電路101包括n+1個電路30(n為奇數)、電路80、緩衝電路81及電路90。n+1個 電路30及電路90都與佈線WD及佈線WL電連接。電位Vcnf被輸入到佈線WD，信號slct被輸入到佈線WL。電位Vcnf為類比電位，具有改變電路101的輸出信號SVCO的振盪頻率fVCO的功能。
VDD為電路30的高電源電位，GND為電路30的低電源電位。一般而言，電位(電壓)是相對的，電位(電壓)的值由與參考電位之差決定。因此，“接地”、“GND”為低於VDD的電位，例如為接地電位或0V等即可，但是不一定是0V。例如，有時以電路中最低的電位為基準定義“接地”或”GND”。或者，有時以電路中的中間電位為基準定義“接地”或“GND”。此時，以該電位為基準定義正電位和負電位。電路101與供應VDD的電源線及供應GND的電源線電連接。
電路30的輸出端子與下一級電路30的輸入端子連接。第n級電路30的輸出端子與第一級電路30的輸入端子及第n+1級電路的輸入端子電連接。電路30包括電路41。電路41具有將來自電路30的輸入端子的輸入信號傳輸至電路30的輸出端子的功能以及將輸入信號的電位位準反轉的功能。電路41的信號傳輸路徑設置有反相器(NOT閘極電路)。
下面，有時將第一級電路30記為電路30[1]，這在其他級的電路30及其他的構成要素中也是同樣的。
電路11包括以環狀電連接的n個電路30，能夠被用作環形振盪電路。節點ND11為電路11的輸出節點。
電路80具有將輸入端子A的輸入信號的電位位準轉換的功能。電路80例如可以為位準轉換電路。端子A的輸入信號的反轉信號被輸入到端子/A。在電路101中，電路80能夠進行放大端子A及端子/A的輸入信號的振幅的位準轉換工作。在圖1的例子中，從電路80的輸出端子輸出將輸入端子A的輸入信號的位準轉換而得到的信號。電路30[n+1]是為了生成信號ro11的反轉信號rob11而設置的。
電路90具有生成電路80的電源電位的功能。
緩衝電路81具有放大電路80的輸出電流的功能。將緩衝電路81適當地設置即可。
[電路30]
圖2為示出電路30的結構的一個例子的電路圖。電路30包括電路41及電路42。
電路41包括反相器INV1。在此，INV1為由電晶體Mp1及電晶體Mn1構成的CMOS反相器。INV1也可以僅由n通道電晶體或p通道電晶體構成。可以將電晶體Mn1的源極用作被供應低電源電位的節點，在此，與被供應GND的電源線電連接。可以將電晶體Mp1的源極用作被供應高電源電位的節點，在此，與電路42的節點ND1電連接。INV1的輸出節點與下一級電路30的INV1的輸入節點電連接。
電路42具有控制INV1的高電源電位的功能。電路42包括電晶體MW1、電晶體MA1及電容元件CS1。VDD被輸入到電晶體MA1的汲極。電晶體MA1的汲極與電晶體Mp1的源極電連接。將電晶體MA1的源極稱為節點ND1。節點ND1可以被用作電路42的輸出節點。節點ND1的電位Vnd1作為高電源電位被供應到INV1。電晶體MA1的閘極與節點FN1電連接。藉由利用節點FN1的電位Vfn1，可以改變電晶體MA1的閘極電壓，因此，可以利用電位Vfn1改變電位Vnd1。如在下面所說明，可以利用電位Vcnf改變電路42的輸出電位Vnd1。
在電路42中，包括電晶體MW1、電容元件CS1及節點FN1的電路區塊具有保持對應於電位Vcnf的類比電位的功能。節點FN1為能夠保持類比電位的資料保持部。電容元件CS1能夠被用作保持節點FN1的電位Vfn1的儲存電容器。電晶體MW1能夠被用作寫入電晶體。電晶體MW1的閘極與佈線WL電連接，其導通狀態由信號slct控制。
當電晶體MW1成為導通狀態時，與電位Vcnf對應的電位寫入節點FN1。換言之，電位Vfn1也是類比電位。當電晶體MW1成為非導通狀態時，節點FN1處於電浮動狀態，電路42就處於保持電位Vfn1的狀態。為了抑制電位Vfn1的變動，較佳為使用關態電流(off-state current)極小的電晶體 MW1。也就是說，電晶體MW1的關態電阻(off-state resistance)較佳為高。
關態電流極小是指每通道寬度1μm的關態電流為100zA(z：介，10-21)以下。由於關態電流越小越好，所以該標準化關態電流較佳為10zA/μm以下或1zA/μm以下，更佳為10yA/μm(y：攸，10-24)以下。
為了使電晶體的關態電流極小，使用能帶間隙較寬的半導體，例如能帶間隙為3.0eV以上的半導體形成通道即可。作為這種半導體，可以舉出包含金屬氧化物的氧化物半導體。通道包含氧化物半導體的電晶體(以下，有時稱為OS電晶體)的熱激發所引起的洩漏電流較小，並且關態電流極小。
OS電晶體的氧化物半導體較佳為包含銦(In)和鋅(Zn)中的至少一個。作為構成OS電晶體的氧化物半導體，典型例子為In-Ga-Zn氧化物、In-Sn-Zn氧化物。藉由減少用作電子予體(施體)的水分或氫等雜質且減少氧缺損，能夠使氧化物半導體成為i型(本質半導體)或無限趨近於i型。在此，將上述氧化物半導體稱為高純度的氧化物半導體。藉由使用高純度的氧化物半導體形成通道，能夠將以電晶體的通道寬度標準化的OS電晶體的關態電流降低至幾yA/μm以上且幾zA/μm以下左右。關於氧化物半導體及OS電晶體，將在實施方式4中詳細地說明。
在本說明書中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs低於臨界電壓Vth的狀態，在p通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs高於臨界電壓Vth的狀態。例如，n通道電晶體的關態電流有時是指閘極與源極間的電壓Vgs低於臨界電壓Vth時的汲極電流。
電晶體的關態電流有時取決於Vgs。因此，“電晶體的關態電流為I以下”有時指存在使電晶體的關態電流成為I以下的Vgs的值。電晶體的關態電流有時是指預定的Vgs中的關閉狀態、預定的範圍內的Vgs中的關閉狀態或能夠獲得充分被降低的關態電流的Vgs中的關閉狀態等時的關態電流。
作為一個例子，設想一種n通道電晶體，該n通道電晶體的臨界電壓 Vth為0.5V，Vgs為0.5V時的汲極電流為1×10-9A，Vgs為0.1V時的汲極電流為1×10-13A，Vgs為-0.5V時的汲極電流為1×10-19A，Vgs為-0.8V時的汲極電流為1×10-22A。在Vgs為-0.5V時或在Vgs為-0.5V至-0.8V的範圍內，該電晶體的汲極電流為1×10-19A以下，所以有時稱該電晶體的關態電流為1×10-19A以下。由於存在使該電晶體的汲極電流成為1×10-22A以下的Vgs，因此有時稱該電晶體的關態電流為1×10-22A以下。
在本說明書中，有時以每通道寬度W的電流值表示具有通道寬度W的電晶體的關態電流。另外，有時以每預定的通道寬度(例如1μm)的電流值表示具有通道寬度W的電晶體的關態電流。在為後者時，關態電流的單位有時以電流/長度(例如，A/μm)表示。
電晶體的關態電流有時取決於溫度。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示室溫、60℃、85℃、95℃或125℃下的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的溫度或者包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下的關態電流。“電晶體的關態電流為I以下”是指：在室溫、60℃、85℃、95℃、125℃、保證包括該電晶體的半導體裝置等的可靠性的溫度或者包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下，存在使電晶體的關態電流成為I以下的Vgs的值。
電晶體的關態電流有時取決於汲極與源極間的電壓Vds。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示Vds為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds，或者，有時表示包括該電晶體的半導體裝置等所使用的Vds下的關態電流。“電晶體的關態電流為I以下”是指：在Vds為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V時、或在保證包括該電晶體的半導體裝置等的可靠性的Vds或包括該電晶體的半導體裝置等所使用的Vds下，存在使電晶體的關態電流成為I以下的Vgs的值。
在上述關態電流的說明中，可以將汲極換稱為源極。也就是說，關態電流有時指電晶體處於關閉狀態時的流過源極的電流。
在本說明書中，有時將關態電流記作洩漏電流。
在本說明書中，關態電流例如有時指當電晶體處於關閉狀態時流在源極與汲極間的電流。
將電晶體MA1的臨界電壓記為VthA1。VDD被輸入到電晶體MA1的汲極，電晶體MA1的源極為輸出節點ND1。因此，電晶體MA1能夠進行使輸出電位Vnd1(源極電位)根據輸入電位(Vfn1)而變化的源極隨耦器工作。如果VDD>(Vfn1-VthA1)，電位Vnd1的最大值則為(Vfn1-VthA1)。換而言之，可以利用電位Vcnf控制電路42的輸出電位Vnd1。因此，可以利用節點ND1的電位Vnd1控制INV1的延遲時間。另外，電位Vnd1改變INV1的輸出信號的振幅。Vnd1越高，INV1的延遲時間越短，因此電路11的輸出信號ro11的振盪頻率fVCO變高，而其振幅增大。Vnd1由輸入到佈線WD的電位Vcnf控制。因此，可以利用電位Vcnf改變電路11的輸出信號ro11的延遲時間及振幅。
在INV1的輸入端子的電位為GND時，電晶體Mp1處於導通狀態，而節點ND1的電位Vnd1降低。由於節點FN1與節點ND1藉由電晶體MA1的閘極容量形成電容耦合，因此在Vnd1降低時Vfn1也降低。為了抑制Vnd1的降低所引起的Vfn1的變動，較佳為使電容元件CS1的容量比電晶體MA1的閘極容量大。另外，在Vnd1降低時，電晶體MA1的閘極與源極之間的電位增高，因此電晶體MA1成為導通狀態，於是立即由VDD對節點ND1進行充電而使Vnd1上升。
如上所述，可以根據Vfn1的變化改變電路11的輸出信號ro11的振盪頻率fVCO，但是輸出信號ro11的振幅也同時變化。因此，為了以不受Vfn1的影響的方式固定信號SVCO的振幅，在電路101的輸出級設置電路80是有效的。
電路90將與電路30[n]的節點ND1的電位Vnd1相同的電位供應到電路80。電路90包括電晶體MW9、電晶體MA9、電容元件CS9及節點FN9。電路90的結構及工作與電路42相同，因此援用電路42的說明。
根據電路80的電路結構，有時不需要設置電路90。圖3示出此時的振盪電路的結構實例。圖3所示的電路100為電路101的變形例子，設置電路85代替電路80及電路90。電路85與電路80具有同樣的功能。電路85能夠進行放大端子A及端子/A的輸入信號的振幅的位準轉換工作。在圖3的例子中，從電路85的輸出端子輸出將輸入端子A的輸入信號的位準轉換而得到的信號。電路85即使不被供應與電路30[n]的節點ND1的電位相同的電位也能夠進行位準轉換工作。電路80及電路85的結構實例將在實施方式3中進行說明。
〈〈振盪電路的工作實例1〉〉
對圖1所示的電路101的工作實例進行說明。圖4A和圖4B為示出電路101的工作實例的時序圖。圖4A和圖4B分別示出佈線WD的電位Vcnf為Va和Vb的例子。其中，VDD>Va>Vb>GND。
(Vcnf=Va的情況)
如圖4A所示，在Vcnf為GND期間，信號SVCO不振盪。為了使信號SVCO振盪，開始向佈線WD供應Va。在佈線WD的電位為Va期間向佈線WL供應VDD。在所有的電路30中，電晶體MW1處於導通狀態，類比電位Va寫入節點FN1，節點ND1的電位Vnd1成為(Va-VthA1)。在指定的期間將佈線WL的電位設定為VDD，然後將其設定為GND。在所有的電路30中，電晶體MW1處於非導通狀態而保持類比電位Va。
由於節點FN1的電位成為Va，因此電路101開始輸出振盪頻率fa的信號SVCO。由於節點ND1的電位為(Va-VthA1)，因此電路11的輸出信號ro11的振幅為(Va-VthA1-GND)。電路80進行將信號ro11的高位準電位轉換為VDD的位準轉換工作。電路101輸出其振盪頻率與信號ro11的振盪頻率fa相同且振幅為(VDD-GND)的信號SVCO。
(Vcnf=Vb的情況)
如圖4B所示，電路101的工作與圖4A相同。因為Vcnf為Vb，所以節點ND1的電位為Vb-VthA1。信號ro11以比fa低的頻率fb振盪。電路101輸出振盪頻率為fb且振幅為(VDD-GND)的信號SVCO。
如圖4A和圖4B所示，電路101可以利用電位Vcnf控制信號SVCO的振盪頻率fVCO，並且以不受電位Vcnf的影響的方式固定信號SVCO的振幅。換而言之，電路101能夠以穩定的振幅且所希望的頻率振盪。
電路42具有儲存用來設定供應到反相器INV1的高電源電位的類比資料的功能。換而言之，電路42具有儲存用來設定INV1的延遲時間的類比資料的功能。明確而言，儲存於電路42中的類比資料是從佈線WD輸入的類比電位Vcnf。藉由作為電晶體MW1使用關態電流小的電晶體，電路42可以長期間地保持節點FN1的電位Vfn1。在電路42中，對應於類比電位Vcnf的電位Vfn1的保持相當於電路101的振盪頻率SVCO的設定，這是電路101的調諧工作。因此，藉由將電路42用作儲存Vfn1的值(類比值)的非揮發性記憶體，不需要每次在使電路101啟動時將類比電位Vcnf寫入，因此能夠立即以指定的頻率使電路101振盪。
例如，在安裝有電路101的PLL的情況下，對電路101進行調諧以使PLL以所希望的頻率振盪之後，即使停止向電路101之外的週邊電路供電，電路101也可以輸出指定頻率的信號。另外，當停止向PLL整體供電，然後重新啟動時，即使不進行電路101的調諧，PLL也能夠立即輸出其振盪頻率與停止供電之前相同的信號。如此，藉由使用電路101，可以提供一種能夠高速重新啟動的PLL。
〈〈振盪電路的結構實例2、3〉〉
圖5及圖6示出電路101的變形例子。
在圖1的電路101中，電路30[n+1]的輸出信號被輸入到電路80的輸入端子/A。相對於此，圖5所示的電路102沒有設置電路30[n+1]。在電路102中，電路30[n-1]的輸出信號被輸入到電路80的輸入端子/A。
利用電路30[n-1]的輸出信號驅動電路30[n]及電路80。利用電路30[n]的輸出信號驅動電路30[1]及電路80。可以使施加到電路30[n-1]的輸出節點的負載與施加到電路30[n]的輸出節點的負載相同。由於電路80的端子A的輸入信號與端子/A的輸入信號之間幾乎不發生延遲，因此電路80的性能 不降低。在這一點上，圖6所示的電路103也與電路102相同。
在圖6所示的電路103中，在電路11的輸出路徑上追加第(n+1)a級電路30及第(n+2)a級電路30。由此，可以使施加到電路30[n+1]的輸出節點的負載與施加到電路30[n+2]a的輸出節點的負載相同，因此，可以使電路80的端子A的輸入信號與輸入到端子/A的信號之間幾乎不發生延遲。
只要電路80可以進行在電路11中振盪的信號ro11的位準轉換工作即可。例如，可以將電路11(電路30[n])的輸出信號或者利用第k級電路30(k為1或2)使電路11的輸出信號延遲的信號輸入到電路80的輸入端子A。為了將輸入端子A的輸入信號的反轉信號輸入輸入端子/A，將任一個電路30的輸出端子電連接到輸入端子/A即可。
〈〈振盪電路的結構實例4〉〉
圖7A和圖7B示出電路30(圖2)的變形例子。
圖7A所示的電路31設置有電路43以代替電路41。在電路43中，INV1的輸出端子與開關SW1連接。開關SW1具有控制INV1的輸出端子與電路43的輸出端子之間的導通狀態的功能。信號se為控制開關SW1的工作的信號。
圖7B示出電路43的具體電路結構的一個例子。圖7B示出作為開關SW1使用電晶體Mn2的例子。信號se被輸入到電晶體Mn2的閘極。作為開關SW1也可以使用p通道電晶體以代替電晶體Mn2。
(工作實例)
圖9示出應用電路31的電路101的工作實例。
圖9也與圖4A同樣地示出電位Vcnf為Va時的例子。在將類比電位寫入電路31期間，將信號se設定為低位準。由此，不使節點ND11振盪。當將信號se設定為高位準，電路11起到環形振盪電路的作用，開始振盪。從電路101的輸出OUT輸出振盪頻率為fa且振幅為(VDD-GND)的信號SVCO。換而言之，在應用電路31的電路101中，可以根據信號se控制振盪的開始。 應用電路31的電路100至103也可以同樣地工作。
〈〈振盪電路的結構實例5〉〉
圖8A和圖8B示出電路30(圖2)的變形例子。
圖8A所示的電路32設置有電路44以代替電路42。電路44具有在電路42中追加開關SW2的結構。開關SW2具有控制節點ND1與INV1的高電源電位的輸入節點之間的導通狀態的功能。信號se為用來控制開關SW2的工作的信號。
圖8B示出電路32的具體電路結構的一個例子。圖8B示出作為開關SW2使用電晶體MS1的例子。作為開關SW2也可以使用p通道電晶體以代替電晶體MS1。圖8B所示的電路44具有與3電晶體型增益單元同樣的電路結構。而用於電路30及電路31的電路42具有與2電晶體型增益單元同樣的電路結構。
〈工作實例〉
應用電路32的電路101也可以按圖9的時序圖進行工作。應用電路32的電路100至103也可以同樣地工作。換而言之，應用電路32的電路100至103可以與各電路32的Vfn1的值無關地根據信號se停止振盪工作。
〈電路90的其他的結構實例〉
也可以在結構實例4、5所示的具有電路31或電路32的振盪電路中設置圖10所示的電路92以代替電路90。電路92具有在電路90中追加電晶體MS9的結構。電晶體MS9具有控制節點ND9與電路80的輸入節點之間的導通狀態的功能。信號se被輸入到電晶體MS9的閘極。當根據信號se停止振盪電路的振盪工作時，可以停止從電路92對電路80的電位供應。
〈〈振盪電路的結構實例6〉〉
圖11示出電路101(圖1)的變形例子。在電路101中，將共同的信號slct輸入所有的電路30，因此在所有的電路30中Vcnf的寫入工作的時機相同。相對於此，在圖11所示的電路111中，能夠將彼此不同的信號slct輸入包括在電路11中的n個電路30。電路111設置有對應於第一級至第n級 電路30的n個佈線WL。第n+1級電路30及電路90與佈線WL[n]電連接。
(電路70)
n個佈線WL與電路70電連接。電路70具有生成n個信號slct的功能。電路70例如具有將信號slct[1]至slct[n]中的任一個設定為高位準且將其他的信號設定為低位準的功能。藉由將上述信號slct[1]至slct[n]供應到電路111，在電路11中，可以使n個電路30中的任一個處於寫入電位Vcnf的狀態且其他的電路30處於保持電位Vfn1的狀態。
電路70例如可以為對J位元數位信號dw[J-1：0]進行解碼的解碼電路。J為2以上的整數，並且，n<2j。圖12示出可用於電路70的信號產生電路的結構的一個例子。圖12示出n=7且J=3時的電路70的結構實例。圖12所示的電路70包括三個反相器及八個邏輯與電路(AND閘電路)。3位元的數位信號dw[2：0]被輸入到電路70。電路70對信號dw[2：0]進行解碼而生成八個信號slct[1]至slct[8]。信號slct[1]至slct[7]被輸出到佈線WL[1]至WL[7]。信號slct[8]是不使用的信號。
〈工作實例〉
對應用圖12所示的電路70的電路111的工作的一個例子進行說明。圖13為示出n=7且J=3時的電路111的工作實例的時序圖。
圖13所示的波形的最大電位為VDD，最小電位為GND。在此，在電路11的所有的節點FN1的電位Vfn1都是Va的情況下fVCO為fa，而在電位Vfn1為Vb的情況下fVCO為fb。注意，VDD>Va>Vb>GND，並且，fa>fb。圖13示出為了使電路111以頻率fc振盪，利用調諧工作將類比電位Va寫入電路30[1]至30[4]中的各節點FN1且將類比電位Vb寫入電路30[5]至30[7]的各節點FN1的例子。注意，fa>fc>fb。
如圖13所示，在向佈線WD供應類比電位Va期間，將佈線WL[1]、佈線WL[2]、佈線WL[3]及佈線WL[4]依次設定為高位準。在時刻T1，電晶體MW1[1]成為導通狀態。Va被寫入到節點FN1[1]，節點ND1[1]的電位成為(Va-VthA1)。同樣地，在時刻T2、時刻T3及時刻T4，分別對節點FN1[2]、節點FN1[3]及節點FN1[4]寫入類比電位Va。節點ND1[2]至ND1[4]的電位也 都成為(Va-VthA1)。
在向佈線WD供應類比電位Vb期間，將佈線WL[5]、佈線WL[6]及佈線WL[7]依次設定為高位準。在時刻T5，信號dw[0]、信號dw[1]及dw[2]的電位位準發生變化。然後，向佈線WD供應類比電位Vb。Vb被寫入節點FN1[5]，節點ND1[5]的電位成為(Vb-VthA1)。同樣地，在時刻T6和時刻T7，分別對節點FN1[6]和節點FN1[7]寫入Vb。在時刻T7，對節點FN1[8]及節點FN9寫入Vb。節點ND1[6]至ND1[8]的電位也都成為(Vb-VthA1)。
時刻T8之後，節點FN1[1]至FN1[8]及節點FN9處於電浮動狀態，對所有的電路30及電路90的類比電位的寫入完成。在時刻T8，電路111以振盪頻率fc開始振盪。電路30[7]的節點ND1的電位為(Vb-VthA1)，因此信號ro11的振幅為(Vb-VthA1-GND)。電路80對信號ro11進行升壓，振幅為(VDD-GND)且振盪頻率為fc的信號SVCO從電路111被輸出。
在圖11的例子中，可以分別設定電路11中的n級電路30的節點FN1的電位，因此可以精細地設定電路111的振盪頻率fVCO，由此電路111的控制性比電路101高。
當在電路111中設置電路31(圖7A和圖7B)代替電路30時，直到向所有的電路31的類比電位的寫入完成為止，由信號se使電晶體Mn2處於非導通狀態，在寫入完成之後，由信號se使電晶體Mn2處於導通狀態即可。例如，在圖13的工作實例中，藉由在時刻T8之後由信號se使電晶體Mn2處於導通狀態，來將振幅為(VDD-GND)且振盪頻率為fc的信號SVCO從電路111輸出即可。在設置電路32(圖8A和圖8B)代替電路30的情況下也是同樣的。
圖11示出電路111不包括電路70的結構實例，但是包括生成信號slct的電路的振盪電路也包括在本結構實例的範疇內。
注意，圖13示出電路70能夠生成比佈線WL的個數多的信號slct時的工作實例，但是電路70所生成的信號slct的個數也可以比佈線WD少。即，n也可以小於2J。例如，在J=3且n=11的情況下，將信號slct[1]輸入佈線 WL[1]至WL[3]，將信號slct[2]輸入佈線WL[4]及WL[5]，並將信號slct[3]至slct[8]分別輸入佈線WL[6]至WL[11]。在該情況下，也可以比電路101更精細地調節振盪頻率fVCO。
在圖11的例子中，設置與包含在電路11中的電路30相同個數的佈線WL，但是本結構實例不侷限於此。佈線WL的個數也可以大於2且小於n。例如，在n=11且佈線WL的個數為4的情況下，也可以將電路30[1]至30[3]電連接到佈線WL[1]，將電路30[3]至30[6]電連接到佈線WL[2]，將電路30[7]電連接到佈線WL[3]，並將電路30[8]電連接到佈線WL[4]。
(電路71)
圖14所示的電路71為電路70的變形例子。電路71也與電路70同樣地能夠生成八個信號slct。電路71包括三個反相器、八個3輸入NAND閘電路以及八個2輸入NAND閘電路。
3位元的數位信號dw[2：0]及信號dwall被輸入到電路71。電路71具有對信號dw[2：0]進行解碼而將信號slct[1]至slct[8]中的任一個設定為高位準的功能。信號dwall具有與信號dw[2：0]的值無關地將信號slct[1]至slct[8]的電位位準設定為高位準的功能。明確而言，在信號dwall為低位準的情況下，與信號dw[2：0]的值無關地將信號slct[1]至slct[8]設定為高位準。而在信號dwall為高位準的情況下，根據信號dw[2：0]將信號slct[1]至slct[8]中的任一個設定為高位準，並將其他的信號設定為低位準。藉由使用電路71，可以以同一時機將電位Vcnf寫入電路111的所有的電路30。
〈〈振盪電路的結構實例7〉〉
圖15示出振盪電路的結構的一個例子。圖15所示的電路112為應用結構實例5的電路32(圖8A和圖8B)的振盪電路的變形例子。電路112包括n+1級電路20、電路21、電路80及緩衝電路81。n+1級電路20及電路21分別與佈線WD、m個佈線WL及m個佈線CTL電連接(m為2以上的整數)。電路20及電路21分別對應於電路32及電路90。圖16示出電路20的結構的一個例子，圖17示出電路21的結構的一個例子。
〈電路20〉
電路20包括電路41及m個電路44。電路41包括反相器INV1。第一級至第n級電路20的各輸出節點與下一級電路20的輸入節點電連接。第n級電路20的輸出節點ND12與第一級電路20的輸入節點電連接。電路12包括第一級至第n級電路20。換而言之，電路12包括n級反相器INV1，與電路11(圖1)同樣地能夠被用作環形振盪電路。
藉由在電路20中設置多個電路44，電路20可以保持用來設定供應到反相器INV1的高電源電位的多個組態資料(configuration data)。組態資料為從佈線WD輸入的類比電位Vcnf。在各電路20中，藉由選擇多個組態資料中的任一個，可以改變供應到INV1的高電源電位，由此可以改變INV1的延遲時間。可以控制電路112的輸出信號SVCO的振盪頻率fVCO。因此，可以說電路112是多上下文方式的可程式振盪電路。
設置有對應於m個電路44的m個佈線WL及m個佈線CTL。如圖16所示，在電路44[h](h為0以上且m-1以下的整數)中，電晶體MW1的閘極與佈線WL[h]電連接，電晶體MS1的閘極與佈線CTL[h]電連接。m個電路44的電晶體MW1的汲極與佈線WD電連接。在電路20中，藉由使m個電晶體MS1中的任一個處於導通狀態，可以將相應的電路44的節點ND1的電位Vnd1供應到節點NV1。節點NV1為INV1的高電源電位的輸入節點。
〈電路21〉
電路21包括m個電路92。與電路90同樣，電路21具有生成供應到電路80的電源電位的功能。電路21根據電路80的電路結構設置即可。電路21具有從電路20省略掉電路41的電路結構。
在圖17所示的電路92[h]中，電晶體MW9的閘極與佈線WL[h]電連接，電晶體MS9的閘極與佈線CTL[h]電連接。m個電路92的電晶體MW9的汲極與佈線WD電連接。藉由使m個電路92中的任一個的電晶體MS9處於導通狀態，可以將相應的電路92的節點ND9的電位供應到節點NV2。節點NV2為電路80的高電源電位的輸入節點。
〈工作實例〉
可以說電路112是多上下文方式的可程式振盪電路。將組態資料組稱 為上下文。佈線CTL[0]至CTL[m-1]的輸入信號被用作用來選擇上下文的信號。藉由利用佈線CTL[0]至CTL[m-1]的輸入信號，可以立即改變上下文。
電路112能夠儲存m個組態資料組。因此，電路112在儲存m個組態資料組之後，即使在振盪工作中，也可以藉由切換上下文來改變振盪頻率fVCO。下面，參照圖18對電路112的工作的一個例子進行說明。圖18及圖19示出上下文數為2(m=2)時的電路112的時序圖。圖18示出組態資料的寫入工作，即所謂的組態工作(configuration operation)的一個例子。圖19為圖18之後的時序圖，示出振盪工作的一個例子。
與圖4A和圖4B同樣，VDD>Va>Vb。將電晶體MA1和電晶體MA9的臨界電壓分別記為VthA1、VthA9。圖18和圖19的波形的最大電位為VDD，最小電位為GND。
(組態工作)
在組態工作中，僅將與上下文[h]對應的佈線WL[h]設定為高位準，並將其他的佈線WL設定為低位準，由此將佈線WD的類比電位寫入與上下文[h]對應的電路44[h]及電路92[h]。在組態工作中，所有的佈線CTL的電位保持低位準。在電路20中，電路44與電路41之間為非導通，電路21與電路80之間也為非導通，因此節點NV1及節點NV2的電位為低位準。
首先，寫入上下文[0]的組態資料。向佈線WD供應類比電位Va。藉由將佈線WL[0]設定為高位準，將Va寫入第一級至第n+1級電路20的電路44[0]。各電路44[0]的節點FN1[0]的電位提高到Va。當將佈線WL[0]設定為低位準時，各電路44[0]的電晶體MW1成為非導通狀態，上下文[0]的寫入就結束。在各電路44[0]中，節點FN1[0]的電位成為Va，節點ND1[0]的電位成為(Va-VthA1)。在電路21中，電路92[0]的節點FN9[0]的電位成為(Va-VthA9)。
接著，寫入上下文[1]的組態資料。向佈線WD供應類比電位Vb。藉由將佈線WL[1]設定為高位準，將Vb寫入第一級至第n+1級電路20的電路44[1]。當將佈線WL[1]設定為低位準時，組態資料的寫入結束。在各電路44[1]中，節點FN1[1]的電位成為Vb，節點ND1[1]的電位成為(Vb-VthA1)。 在電路21中，電路92[1]的節點FN9[1]的電位成為(Vb-VthA9)。
在此，利用上下文[0]及上下文[1]的組態資料將電路12的振盪頻率設定為fa及fb。
(振盪工作)
當使電路112振盪時，僅將對應於要選擇的上下文[h]的佈線CTL[h]設定為高位準，並將其他的佈線CTL設定為低位準。在第一級至第n+1級電路20中，電路44[h]的節點FN1[h]與INV1的節點NV1導通。各電路20的INV1的延遲時間根據上下文[h]的組態資料而決定，能夠使電路12以被設定的頻率振盪。在電路21中，節點FN9[h]與電路80的節點NV2導通。
在圖19的例子中，首先選擇佈線CTL[0]。將佈線CTL[0]的電位設定為高位準。各電路20的節點NV1的電位與節點ND1[0]的電位(Va-VthA1)成為大致相同，因此從電路12的輸出節點ND12輸出振盪頻率為fa且振幅為(Va-VthA1-GND)的信號ro12。由電路80放大信號ro12。從電路112的輸出端子輸出振盪頻率為fa且振幅為(VDD-GND)的信號SVCO。
當將佈線CTL[0]設定為低位準時，向各電路21的INV1的電源電位的供應停止，因此電路112不振盪。
為了選擇上下文[1]，將佈線CTL[1]設定為高位準。各電路20的節點NV1的電位與節點ND1[1]的電位(Vb-VthA1)成為大致相同，因此從電路12的輸出節點ND12輸出振盪頻率為fb且振幅為(Vb-VthA1-GND)的信號ro12。由電路80放大信號ro12。從電路112輸出振盪頻率為tb且振幅為(VDD-GND)的信號SVCO。
另外，也可以僅將對應於某一個上下文號碼的佈線CTL設定為高位準而進行振盪工作，同時對其他的上下文號碼的組態資料進行改寫。
如上所述，在電路112中，即使在振盪工作中也可以藉由改變上下文來高速改變振盪頻率。當電晶體MW1的關態電流極小時，電路44在停止供電之後也能夠長期間地保持組態資料。因此，不需要每次在使電路112 重新開機時進行組態工作，因此能夠在重新啟動之後立即以所希望的頻率使電路112振盪。
〈〈振盪電路的結構實例8〉〉
圖20A至圖20C為電路30至32的變形例子。
電路30(圖2)、電路31(圖7A和圖7B)及電路32(圖8A和圖8B)為環形振盪電路的基本電路。電路30至32具有利用保持在節點FN1中的電位控制供應到INV1的高電源電位的功能。藉由改變高電源電位可以改變INV1的延遲時間，也可以藉由改變低電源電位改變INV1的延遲時間。圖20A至圖20C所示的電路35至37具有利用保持在節點FN1中的電位改變INV1的低電源電位的功能。
圖20A所示的電路35為電路30的變形例子。電路35包括電路41及電路45。電路45的輸出節點ND1與INV1的低電源電位的輸入節點電連接。電路45具有與電路42(圖2)同樣的結構，在此，設置有p通道電晶體MB1代替n通道電晶體MA1。注意，電晶體MB1也可以為n通道電晶體。電路45的工作與電路42同樣，因此援用電路42的說明。
圖20B所示的電路36為電路31的變形例子，設置有電路45代替電路42。圖20C所示的電路37為電路32的變形例子，設置有電路46代替電路42。
電路35至37可以被用於電路100(圖3)。在由電路35至37構成環形振盪電路的情況下，較佳為利用如圖3所示的不需要電路90的電路85對環形振盪電路的輸出信號進行升壓。
〈〈振盪電路的結構實例9〉〉
也可以使環形振盪電路的基本電路具有能夠控制反相器的高電源電位及低電源電位的兩者的電路結構。
例如，也可以由在電路30(圖2)中追加電路35(圖20A)的基本電路構成環形振盪電路。此時，電路35的節點ND1與INV1的低電源電位的 輸入節點電連接即可。同樣地，也可以由在電路31(圖7A和圖7B)中追加電路35的基本電路構成環形振盪電路。
例如，也可以由將電路37(圖20C)電連接到電路32(圖8A和圖8B)的INV1的低電源電位的輸入節點的基本電路構成環形振盪器。
實施方式2
〈〈PLL的結構實例〉〉
下面，對PLL(鎖相環路)進行說明。上述振盪電路能夠應用於PLL的電壓控制振盪電路。圖21至圖23示出PLL的結構實例。
〈結構實例1〉
圖21所示的PLL200包括迴路濾波器210、相位比較器211、電壓控制振盪電路(VCO)214及分頻器215。PLL200具有輸出振盪頻率fOUT的信號SOUT的功能。信號SOUT作為時脈信號被輸入到其他的電路。
相位比較器211具有檢測兩個輸入信號的相位差並將檢測結果作為電壓信號cmp輸出的功能。在圖21的例子中，相位比較器211具有將頻率fIN的信號與頻率fOUT/N的信號的相位差作為電壓信號cmp輸出的功能。分頻器215具有將被輸入的交流信號的頻率轉換為1/N倍的功能。在圖21的例子中，分頻器215輸出頻率fOUT/N的信號。
迴路濾波器210具有生成信號Scnf的功能。迴路濾波器210還具有去除相位比較器211的輸出信號所包含的高頻成分的功能。作為迴路濾波器210，可以舉出低通濾波器。VCO214具有根據信號Scnf的電壓值輸出振盪頻率fOUT的信號SOUT的功能。在圖21的例子中，作為VCO214可以使用電路100至103等振盪電路。
〈結構實例2〉
圖22所示的PLL201包括相位比較器211、控制電路212、數位/類比轉換器(DAC)213、VCO214及分頻器215。
在圖22的例子中，作為VCO214可以使用電路100至103等的振盪電路。DAC213具有生成類比電位信號Scnf的功能。DAC213具有將從控制電路212輸入的K位元的數位信號D[K-1：0]轉換為信號Scnf的功能。K為2以上的整數。信號Scnf被輸入到VCO214的佈線WD。控制電路212可以根據相位比較器211的輸出信號cmp生成信號D[K-1：0]及信號slct。
〈結構實例3〉
圖23所示的PLL202為PLL201的變形例子，具有在PLL201中追加信號產生電路216的結構。
在PLL202中，可以作為VCO214使用電路111(圖11)。換而言之，可以將具有多個佈線WL的振盪電路用於VCO214。當將電路31(圖7A和圖7B)或者電路32(圖8A和圖8B)用於構成VCO214的環形振盪器的基本電路時，由控制電路212生成信號se即可。另外，作為VCO214也可以使用電路112(圖15)。此時，例如，從控制電路212將上下文選擇信號輸出到VCO214即可。
作為信號產生電路216，可以使用電路70、71。在信號產生電路216為電路70的情況下，控制電路212輸出信號dw[J-1：0]。而在信號產生電路216為電路71的情況下，控制電路212將信號dw[J-1：0]及信號dwall輸出到信號產生電路216。也可以將信號產生電路216安裝在控制電路212中。另外，也可以將包括控制電路212及信號產生電路216的功能電路視為控制電路。
〈〈PLL的工作實例〉〉
下面，對PLL202的工作實例進行說明。圖24和圖25示出PLL202的時序圖的一個例子，示出將振盪頻率fOUT設定為ft時的工作實例。在此，在PLL202中，作為信號產生電路216使用電路71，作為VCO214使用電路111，並且n=7，K=3，J=3。在對應於資料值“100”以上且“101”以下的信號D[2：0]的類比電位被寫入到電路30[1]至30[7]時，VCO214以頻率ft振盪。圖24和圖25所示的波形的最大電壓為VDD，最小電壓為GND。注意，節點FN1[8]的電位與節點FN1[7]同樣，因此在圖24和圖25中未圖示。
〈工作實例1〉
參照圖24對PLL202的工作實例進行說明。
在時刻T0之前，VCO214不振盪。節點FN[1]至FN[7]的電位為GND，且信號dwall為高位準，因此信號slct[1]至slct[7]為低位準。資料值“000”的信號D[2：0]從控制電路121輸出到DAC213，DAC213輸出類比電位V0。
在時刻T1，將信號dwall設定為低位準，因此信號產生電路216輸出高位準的信號slct[1]至slct[7]，電位V0被寫入到VCO214的電路30[1]-[8]。VCO214以頻率f0振盪。相位比較器211檢測頻率fIN的信號與頻率f0/N的信號的相位差而輸出基於檢測結果的信號cmp。
控制電路212根據信號cmp的電壓值判斷f0是否與ft相同而決定信號D[2：0]的數字值。由於f0<ft，因此，為了提高VCO214的振盪頻率，在時刻T2，控制電路212將資料值“001”的信號D[2：0]輸出到DAC213。DAC213輸出類比電位V1。V1被寫入到VCO214的節點FN1[1]至FN1[7]，VCO214以振盪頻率f1振盪。相位比較器211檢測頻率fIN的信號與頻率f1/N的信號的相位差，生成表示檢測結果的信號cmp並輸出到控制電路212。
在圖24的例子中，控制電路212根據信號cmp而決定信號D[2：0]的資料值，在判斷振盪頻率fOUT低於ft時使信號D[2：0]的資料值增加“1”，而在判斷fOUT高於ft時使信號D[2：0]的資料值減少“1”。
因此，在時刻T2，控制電路212輸出資料值“010”的信號D[2：0]。DAC213輸出電位V2，節點FN1[1]至FN1[7]的電位上升至電位V2。VCO以頻率f2振盪。由於f2<ft，因此在時刻T3，控制電路212輸出資料值“011”的信號D[2：0]，DAC213輸出電位V3。由於節點FN1[1]至FN1[7]的電位上升至V3，因此VCO214以頻率f3振盪。由於f3<ft，因此在時刻T4控制電路212輸出資料值“100”的信號D[2：0]，DAC213輸出電位V4。節點FN1[1]至FN1[7]的電位上升至V4，VCO214以頻率f4振盪。
由於f4<ft，因此在時刻T5，控制電路212輸出資料值“101”的信號D[2：0]。DAC213輸出電位V5，節點FN1[1]至FN1[7]的電位上升至V5， VCO214以頻率f5振盪。控制電路212根據信號cmp判斷f5比ft高。
為了使VCO214以頻率ft振盪，將節點FN1[1]至FN1[7]的電位設定為大於V4且小於V5的電位即可。在圖23的電路結構中，DAC213不生成具有上述值的電位。因此，為了使VCO214以頻率ft振盪，控制電路212分別控制節點FN1[1]至FN1[7]的電位。
控制電路212在根據信號cmp判斷頻率f5超過目標值ft的情況下，首先將dwall設定為高位準。從信號產生電路216輸出低位準的信號slct[1]至slct[7]，因此節點FN1[1]至FN1[8]成為電浮動狀態。在時刻T6之後，在PLL202中，對振盪頻率fOUT進行微小調整。
在時刻T6，控制電路212輸出資料值“100”的信號D[2：0]，且輸出資料值“111”的信號dw[2：0]。DAC213輸出V4。信號產生電路216向佈線WL[1]輸出高位準的信號slct，向佈線WL[2]至WL[7]分別輸出低位準的信號slct[2]至slct[7]。在VCO214中，由於節點FN1[1]的電位降低至V4，因此fOUT從f5降低至f6。
換而言之，在圖24的例子中，在VCO214的7級電路30中按級將節點FN1的電位從V5改寫為V4，由此對振盪頻率fOUT進行微小調整。
控制電路212在根據信號cmp判斷f6>ft的情況下，在時刻T7，輸出用來向電路30[2]的節點FN1[2]寫入電位V4的控制信號。在節點FN1[2]的電位降低至V4時，fOUT降低至f7。控制電路212在根據信號cmp判斷f7>ft的情況下，在時刻T8，輸出向節點FN1[3]寫入電位V4的控制信號。在節點FN1[3]的電位降低至V4時，fOUT降低至f8。
VCO214以頻率f8振盪。控制電路212在根據信號cmp判斷f8等於ft的情況下，在時刻T8，停止調諧工作。明確而言，輸出資料值“000”的信號D[2：0]、高位準的dwall及資料值“000”的信號dw[2：0]。在時刻T8，節點FN1[1]至FN1[8]處於電浮動狀態。
〈工作實例2〉
參照圖25對PLL202的工作實例進行說明。圖25示出利用所謂的二分法檢索調諧VCO214的振盪頻率的例子。
在時刻T0，控制電路212輸出資料值“100”的信號D[2：0]。“100”為“000”與“111”的中間值。當信號dwall成為低位準時，電位V4被寫入到VCO214的節點FN1[1]至FN1[8]，因此VCO214以頻率f4振盪。
控制電路212在根據信號cmp判斷f4小於ft的情況下，為了提升Scnf的電位，輸出資料值“110”的信號D[2：0]。“110”為“100”與“111”的中間值。從DAC213輸出電位V6，V6被寫入到節點FN1[1]至FN1[8]。fOUT成為f10。
控制電路212在根據信號cmp判斷f10大於ft的情況下，為了降低Scnf的電位，輸出資料值“101”的信號D[2：0]。“101”為“100”與“110”的中間值。從DAC213輸出電位V5，V5被寫入到節點FN1[1]至FN1[8]，fOUT成為f5。控制電路212在根據信號cmp判斷頻率f5超過目標值ft的情況下，進行用來對振盪頻率進行微小調整的控制。該控制工作與圖24同樣，就是說，在VCO214的7級電路30中按級將節點FN1的電位從V5改寫為V4。
在時刻T3，節點FN1[1]的電位從V5降低至V4，fOUT成為f6。在時刻T4，節點FN1[2]的電位從V5降低至V4，fOUT成為f7。在時刻T5，節點FN1[3]的電位從V5降低至V4，fOUT成為f8。控制電路212在根據信號cmp判斷f8等於ft的情況下，在時刻T6，使節點FN1[1]至FN1[8]處於電浮動狀態而結束調諧工作。
如上所述，在圖25的例子中，利用二分法檢索檢測fOUT，因此，與圖24的例子相比，能夠更高速地調諧fOUT。
與PLL202同樣，PLL201也能夠按圖24和圖25的時序圖工作。
在PLL201、202中，在進行調諧以使PLL201、202以頻率ft振盪之後，即使停止向VCO214以外的電路供電，也能夠使VCO214以頻率ft振盪。另外，在停止向PLL201、202整體供電之後重新啟動時，能夠立即使PLL201、 202以頻率ft振盪，而無需重新調諧。如此，藉由使用電路101，可以提供能降低功耗且能高速重新啟動的PLL。
PLL例如能夠作為生成時脈信號的電路組裝在各種半導體裝置。下面，示出這種半導體裝置的例子。
〈〈處理單元〉〉
PLL例如能夠組裝在處理單元中而起到時脈生成電路的作用。作為處理單元，例如可以舉出CPU(中央處理器)、GPU(Graphics Processing Unit：圖形處理器)、PLD(Programmable Logic Device：可程式邏輯裝置)、DSP(Digital Signal Processor：數位信號處理器)、MCU(Micro Controller Unit：微控制單元)、定製LSI以及能夠以無線發送/接收資料的無線IC等。
〈無線IC〉
藉由將PLL組裝在無線IC，例如可以生成與載波或解調信號同步的時脈信號。圖26示出無線IC的一個例子。無線IC有時被稱為無線晶片、RFIC、RF晶片等。
圖26所示的無線IC1000包括整流電路1001、電源電路1002、解調變電路1003、調變電路1004、PLL1005、邏輯電路1006、記憶體裝置1007、及ROM(唯讀記憶體)1008。這些電路根據需要適當地設置即可。無線IC1000與天線1010電連接。可以將本實施方式的PLL應用於PLL1005。也可以使用實施方式1所示的具備環形振盪電路的振盪電路代替PLL1005。
對本實施方式所示的無線IC1000的種類沒有特別的限制。圖26示出被動型無線IC1000的例子，但是也可以使用內置有電池的主動型無線IC1000。另外，根據所使用的頻帶決定無線IC1000的通信方式及天線1010的結構等即可。
天線1010與連接於通信器1012的天線1011之間進行無線信號1013的發送/接收。天線1010具有對應於頻帶的性能。注意，資料傳輸方法有將一對線圈設置成彼此相對並且藉由互感相互通信的電磁耦合方法、使用感應場進行通信的電磁感應方法、以及使用電波進行通信的電波方法等。
整流電路1001對藉由由天線1010接收無線信號生成的輸入交流信號進行整流，例如進行半波兩倍壓整流，並由後級的電容元件使進行了整流的信號平滑化，從而生成輸入電位。整流電路1001的輸入一側或輸出一側也可以設置限制器電路。限制器電路在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使某個程度以上的電力輸入到後級的電路中。
電源電路1002從輸入電位生成穩定的電源電壓而供應到各電路。電源電路1002也可以在其內部包括重設信號產生電路。重設信號產生電路利用穩定的電源電壓的上升生成邏輯電路1006的重設信號。
解調變電路1003藉由包封檢測使輸入交流信號解調並生成解調信號。調變電路1004根據從天線1010輸出的資料進行調變。PLL1005生成與解調信號同步的時脈信號。
邏輯電路1006具有對解調信號進行解碼，並根據解碼結果進行處理的功能。邏輯電路1006例如包括碼識別及判定電路、編碼電路1009等。碼識別及判定電路根據時脈信號對解調信號的碼進行分析而獲得對應的資料。邏輯電路1006根據分析的資料與記憶體裝置1007進行資料的交換。從記憶體裝置1007輸出的資料在編碼電路中被編碼。被編碼的信號輸出到調變電路1004。
記憶體裝置1007保持被輸入的資料，並包括行解碼器、列解碼器、儲存區域等。此外，ROM1008儲存固有號碼(ID)等，且根據邏輯電路1006的處理輸出資料。
〈無線IC的使用實例〉
無線IC可以用於用來識別物品的RF標籤。例如，可以將RF標籤1020設置在物品諸如鈔票、硬幣、有價證券類、無記名債券類、證書類(駕駛執照、居民卡等，參照圖27A)、包裝用容器類(包裝紙、瓶子等，參照圖27C)、儲存介質(DVD、藍光光碟、CD、USB記憶體、SD卡等，參照圖27B)、車輛類(自行車、嬰兒車、電動輪椅等，參照圖27D)、個人物品(包、眼鏡等，參照圖27E)、食物類、植物類、動物類、人體、衣服、生活用品 類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、智慧手機、行動電話、鐘錶、手錶)等，或者可以設置在各種物品的標籤(參照圖27E和圖27F)等。
另外，藉由將感測器單元組裝在無線IC中，能夠利用無線獲得各種各樣的資料。例如，藉由將溫度感測器電路或濕度感測器電路組裝在無線IC中，例如可以用於文化財產的溫濕度管理等。
〈PLD〉
圖28示出可程式邏輯裝置(PLD)的一個例子。在圖28中，PLD1050包括輸入輸出(I/O)元件1051、隨機存取記憶體(RAM)1052、乘法器1053、PLL1054及可程式邏輯元件(PLE)1055。I/O元件1051具有控制從可程式邏輯裝置1050的外部電路的信號輸入及向外部電路的信號輸出的介面的功能。PLL1054具有生成時脈信號的功能。RAM1052具有儲存用於邏輯運算的資料的功能。乘法器1053相當於乘法專用的邏輯電路。如果可程式邏輯裝置1050具有進行乘法的功能，就不一定必須要設置乘法器1053。
〈MCU〉
圖29示出微控制單元(MCU)1070的一個例子。MCU1070包括CPU核心1071、電源管理單元(PMU)1072、電源閘1073、計時器1074、PLL1075、類比/數位轉換器(ADC)1081、看門狗計時器1082、ROM1083、非揮發性記憶體裝置(也稱為Non-Volatile Memory(NVM))1084、電源電路1085以及介面(IF)元件1086等。
PLL1075生成時脈信號並輸出至CPU核心1071和計時器1074等的內部電路。CPU核心1071及計時器1074具有使用時脈信號進行處理的功能。PMU1072控制電源閘1073而控制向MCU1070的內部電路的電源電位VDD的供應。能夠以不經由電源閘1073的方式向計時器1074及PLL1075供應VDD。PMU1072控制電源閘1073以停止向不需要工作的內部電路供電。
圖29示出由MCU1070控制能夠進行無線通訊的無線模組1080的例子。ADC1081與感測器單元等半導體裝置連接。MCU1070對輸入到ADC1081的信號進行處理，並且利用無線模組1080將處理結果發送至其他的無線模 組。或者，MCU1070可以對無線模組1080所接收的信號進行處理，利用無線模組1080將處理結果發送至其他的無線模組。
利用PMU1072使電源閘1073處於導通狀態。由此使CPU核心1071、看門狗計時器1082、ROM1083、電源電路1085及介面(IF)元件1086工作。在CPU核心1071中進行運算處理的資料經由IF元件1086輸出到無線模組1080。無線模組1080進行無線傳送。無線模組1080的輸出信號經由IF元件1086輸出到ADC1081。ADC1081將輸入信號轉換為數位信號並輸出到CPU核心1071。CPU核心1071對輸入信號進行運算處理。經過運算處理的信號經由IF元件1086輸出到無線模組1080。無線模組1080進行無線傳送。在傳送結束之後，PMU1072使電源閘1073處於關閉狀態而停止向CPU核心1071等供電。在停止供電之後，PMU1072控制計時器1074以使其開始測定時間。PMU1072在計時器1074所測定的時間達到指定值時再次使電源閘1073處於導通狀態而開始向CPU核心1071等供電。
〈〈顯示裝置〉〉
安裝PLL是為了向顯示裝置的驅動電路供應時脈信號。圖30示出顯示裝置的一個例子。圖30是顯示裝置的分解透視圖。
圖30所示的顯示裝置1400在上蓋1421與下蓋1422之間包括與FPC1423連接的觸控面板單元1424、與FPC1425連接的顯示面板1410、背光單元1426、框架1428、印刷電路板1429及電池1430。注意，有時沒有設置背光單元1426、電池1430、觸控面板單元1424等。例如，在顯示裝置1400為反射型液晶顯示裝置或電致發光(EL)顯示裝置的情況下，不需要設置背光單元1426。另外，顯示裝置1400也可以設置有偏光板、相位差板、稜鏡片等構件。
上蓋1421及下蓋1422的形狀或尺寸可以根據觸控面板單元1424及顯示面板1410的尺寸適當地改變。
觸控面板單元1424可以是電阻膜式觸控面板或電容式觸控面板，並且能夠以與顯示面板1410重疊的方式形成。此外，也可以使顯示面板1410的相對基板(密封基板)具有觸控面板功能。另外，也可以在顯示面板1410 的各像素內設置光感測器，以製成光學觸控面板。或者，也可以在顯示面板1410的各像素內設置觸控感測器用電極而將其用作電容式觸控面板。
背光單元1426包括光源1427。也可以在背光單元1426的端部設置光源1427，並使用光擴散板。
框架1428除了具有保護顯示面板1410的功能以外還具有遮斷因印刷電路板1429的工作而產生的電磁波的電磁屏蔽的功能。此外，框架1428也可以具有散熱板的功能。
印刷電路板1429包括電源電路以及用來輸出視訊信號及時脈信號的信號處理電路。將PLL組裝在信號處理電路中。在PLL中生成的時脈信號供應到顯示面板1410的驅動電路及觸控面板單元的驅動電路。作為對電源電路供應電力的電源，既可以使用外部的商業電源，又可以使用另行設置的電池1430的電源。當使用商用電源時，可以省略電池1430。
〈〈攝像裝置〉〉
可以將PLL組裝在攝像裝置中。PLL向用來驅動像素部的驅動電路供應時脈信號。
圖31A所示的攝像裝置1500包括像素部1510、驅動電路1521、驅動電路1522、驅動電路1523及驅動電路1524。
像素部1510包括配置成p行q列(p及q為2以上的自然數)的矩陣狀的多個像素1511(攝像元件)。驅動電路1521至1524與像素1511電連接，並具有生成用來驅動像素部1510的信號的功能。像素1511包括光電轉換元件及像素電路。像素電路具有生成對應於光電轉換元件的受光量的類比信號的功能。
例如，驅動電路1522或者驅動電路1523具有生成並輸出用來選擇讀出信號的像素1511的選擇信號的功能。注意，有時將驅動電路1522或者驅動電路1523稱為行選擇電路或者垂直驅動電路。也可以不設置驅動電路1521至1524中的一個以上。例如，可以對驅動電路1521和驅動電路1524中的 一個附加另一個的功能而省略該驅動電路。另外，例如，可以對驅動電路1522和驅動電路1523中的一個附加另一個的功能而省略該驅動電路。另外，例如，可以對驅動電路1521至1524中的一個附加其他的驅動電路的功能而省略該驅動電路。
例如，驅動電路1521或者驅動電路1524具有對從像素1511輸出的類比信號進行處理的功能。例如，圖31B示出驅動電路1521的結構實例。圖31B所示的驅動電路1521包括信號處理電路1531、列驅動電路1532及輸出電路1533等。
信號處理電路1531包括設置在每個列中的電路1534。電路1534可以具有進行去除雜訊、類比/數位轉換等的信號處理的功能。圖31B所示的電路1534具有類比/數位轉換的功能。信號處理電路1531可以被用作列並列(列型)類比/數位轉換裝置。
電路1534包括比較器1541及計數電路1542。比較器1541具有對從配置在每個列中的佈線1540輸入的類比信號的電位與從佈線1537輸入的參考電位信號(例如，斜坡信號)的電位進行比較的功能。來自PLL的時脈信號被輸入到佈線1538。計數電路1542具有利用時脈信號測定藉由比較器1541的比較工作輸出第一值的期間並將測定結果作為N位元數位值保持的功能。
列驅動電路1532也被稱為列選擇電路或水平驅動電路等。列驅動電路1532生成用來選擇讀出信號的列的選擇信號。列驅動電路1532可以由移位暫存器等構成。使用列驅動電路1532依次選擇列，從所選擇的列的電路1534輸出的信號經由佈線1539被輸入到輸出電路1533。佈線1539可以被用作水平傳輸線。
輸入到輸出電路1533的信號在輸出電路1533中經過處理之後輸出到攝像裝置1500的外部。輸出電路1533例如可以由緩衝電路構成。輸出電路1533還可以具有控制向攝像裝置1500的外部輸出信號的時機的功能。
〈〈電子裝置〉〉
可以將上述各種處理單元或顯示裝置等半導體裝置組裝在各種電子裝置中。例如，藉由安裝圖26所示的無線晶片，可以使電子裝置具有無線通訊功能。例如，藉由安裝圖30所示的顯示裝置，可以使電子裝置具有資料顯示功能。例如，藉由安裝圖31A和圖31B所示的攝像元件，可以使電子裝置具有攝像功能。
作為電子裝置例如可以舉出數位信號處理、軟體無線電系統(software-defined radio systems)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等各種領域的電子裝置。作為這種電子裝置，可以舉出顯示裝置、個人電腦(PC)或具備儲存介質的影像再現裝置(典型的是，能夠再現DVD或藍光光碟等儲存介質並具有可以顯示該影像的顯示器的裝置)。另外，可以舉出行動電話、包括可攜式的遊戲機、可攜式資訊終端、電子書閱讀器終端、拍攝裝置(視頻攝影機、數位相機等)、可穿戴顯示裝置或端子(頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及健身相關設備(例如，血壓計、血糖儀、活動量計、計步器、體重計)等。圖32A至圖32F示出電子裝置的例子。
圖32A所示的可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906以及操作鍵907等。顯示部903設置有作為輸入裝置的觸控面板，能夠利用觸控筆908等進行操作。
圖32B所示的資訊終端910在外殼911中包括顯示部912、麥克風917、揚聲器部914、照相機913、外部連接部916以及操作按鈕915等。顯示部912設置有使用撓性基板的顯示面板及觸控面板。資訊終端910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。
圖32C所示的膝上型個人電腦920包括外殼921、顯示部922、鍵盤923 及指向裝置924等。
圖32D所示的視頻攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。而且，外殼941和外殼942由連接部946連接，由連接部946可以改變外殼941和外殼942之間的角度。可以根據外殼942與外殼941所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示。
圖32E示出手鐲型資訊終端的一個例子。資訊終端950包括外殼951及顯示部952等。顯示部952由具有曲面的外殼951支撐。因為顯示部952具備使用撓性基板的顯示面板，所以可以提供一種具有撓性、輕量且方便性良好的資訊終端950。
圖32F示出手錶型資訊終端的一個例子。資訊終端960包括外殼961、顯示部962、腕帶963、錶扣964、操作按鈕965、輸入輸出端子966等。資訊終端960可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。
顯示部962的顯示面彎曲，能夠沿著彎曲的顯示面進行顯示。另外，顯示部962具備觸控感測器，可以用手指或觸控筆等觸摸畫面來進行操作。例如，藉由觸摸顯示於顯示部962的圖示967，可以啟動應用程式。操作按鈕965除了時刻設定之外，還可以具有電源開關、無線通訊的開關、靜音模式的設置及取消、省電模式的設置及取消等各種功能。例如，藉由利用組裝在資訊終端960中的作業系統，也可以設定操作按鈕965的功能。
另外，資訊終端960可以執行依據通信標準的近距離無線通訊。例如，藉由與可無線通訊的耳麥互相通信，可以進行免提通話。另外，資訊終端960具備輸入輸出端子966，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由輸入輸出端子966進行充電。另外，充電動作也可以利用無線供電進行，而不藉由輸入輸出端子966進行。
圖32G示出家庭用電器產品的一個例子的電冷藏冷凍箱。電冷藏冷凍 箱970包括外殼971、冷藏室門972及冷凍室門973等。
圖32H示出汽車的結構的一個例子。汽車980包括車體981、車輪982、儀表板983及燈984等。
實施方式3
在本實施方式中，對位準轉換電路進行說明。本實施方式的位準轉換電路例如可以用於實施方式1所示的振盪電路的電路80或者電路85。注意，可用於實施方式1的振盪電路的位準轉換電路的電路結構不侷限於本實施方式的電路結構。
〈〈位準轉換電路的結構實例1〉〉
圖33所示的位準轉換電路301可用於電路80(參照圖1等)。
在位準轉換電路301中，節點HN1、節點HN2及節點LN1為電源電位的輸入節點。節點HN1及節點HN2為高電源電位的輸入節點，VDD被輸入到節點HN1，VDD_L被輸入到節點HN2。VDD_L低於VDD。節點A及節點/A為信號輸入節點，將輸入到節點A的信號的反轉信號輸入節點/A。節點B及節點/B為信號輸出節點。從節點B輸出將節點A的輸入信號的位準轉換而得的信號，從節點/B輸出將節點/A的輸入信號的位準轉換而得的信號。
當將位準轉換電路301用於電路101(圖1)時，節點HN2與電路90的節點ND9電連接。節點A與電路11的節點ND11電連接，節點/A與電路30[n+1]電連接，節點B與緩衝電路81的輸入節點電連接。
電晶體Qn11至Qn14的關態電流較佳為極小。例如，電晶體Qn11至Qn14使用OS電晶體即可。對其他的電晶體(Qn1至Qn4、Qp1至Qp4)沒有特別的限制，例如，可以使用其通道由矽形成的電晶體(Si電晶體)。
二極體連接的電晶體Qp3限制經由電晶體Qp1的VDD的電位供應，藉由防止電晶體Qp2的閘極的電位完全上升至VDD，使經由電晶體Qn3對節 點/B供應GND變得容易。二極體連接的Qp4也具有與電晶體Qp3同樣的功能，使經由電晶體Qn4對節點B供應GND變得容易。
電晶體Qn1藉由比電晶體Qn13更先處於非導通狀態而抑制貫通電流的發生，電晶體Qn2藉由比電晶體Qn14更先處於非導通狀態而抑制貫通電流的發生。
在節點A為高位準時，在節點SN1的電位由於電容耦合超過VDD_L的情況下，Qn11處於非導通狀態，因此Qn11具有使節點SN1保持高於VDD_L的電位的功能。Qn12也具有同樣的功能，即，使節點SN2保持高於VDD_L的電位的功能。
當電晶體Qn13及電晶體Qn14處於非導通狀態時，節點SN1及節點SN2處於電浮動狀態。藉由作為電晶體Qn13及電晶體Qn14使用關態電流極小的電晶體，可以抑制節點SN1及節點SN2的電位變動。
節點SN1與節點B由於電容元件CS1形成電容耦合，因此可以利用節點B的電位提升節點SN1的電位。換而言之，藉由設置電容元件CS1，可以增加電晶體Qn13的通態電流。注意，當利用節點SN1的寄生電容對節點SN1進行升壓而使所需要的通態電流流過電晶體Qn13時，可以不設置電容元件CS1。電容元件CS2也具有與電容元件CS1同樣的功能，即對節點SN2進行升壓的功能。
在位準轉換電路301中，在信號的輸出節點與低電位的輸入節點之間串聯連接n通道Si電晶體和OS電晶體，並利用電容耦合將OS電晶體的閘極的電位提升至比輸入信號的高位準電位高的值，可以提高OS電晶體的通態電流，因此可以高速進行位準轉換工作。
〈變形例子1〉
圖34所示的位準轉換電路302為位準轉換電路301的變形例子。如圖34所示，設置有電晶體Qn5至Qn8，而沒有設置電晶體Qp3、Qp4、Qn3及Qn4。
藉由對電晶體Qp1的閘極經由電晶體Qn6供應GND，且對電晶體Qp2的閘極經由電晶體Qn5供應GND，位準轉換電路302可以高速進行位準轉換工作。
電晶體Qn7及電晶體Qn8可以被用作可變電阻器。節點B與節點/B之間的電位差改變電晶體Qn5及電晶體Qn6的通態電阻(on-state resistance)。
〈變形例子2〉
圖35所示的位準轉換電路303為位準轉換電路302的變形例子。設置有電阻元件Rn7及電阻元件Rn8代替電晶體Qn7及電晶體Qn8。
〈變形例子3〉
圖36所示的位準轉換電路304為位準轉換電路301的變形例子。位準轉換電路304具有在位準轉換電路301中追加電晶體Qn5至Qn8的結構。
〈〈位準轉換電路的結構實例2〉〉
圖37A示出位準轉換電路的一個例子。圖37A和圖37B所示的位準轉換電路305可以用於電路100的電路85(參照圖3)。
圖37A為位準轉換電路305的方塊圖。位準轉換電路305包括放大電路單元321、閂鎖電路322及電流控制電路323。在此，放大電路單元321、閂鎖電路322、電流控制電路323的高電源電位都是VDD2，放大電路單元321及閂鎖電路322的低電源電位為GND2，電流控制電路323的低電源電位為GND1。注意，VDD2高於VDD，且GND2〈GND1〈VDD〈VDD2。
圖38示出位準轉換電路305的電路結構的一個例子。例如，在GND2=-0.5V，GND1=0V，VDD=+0.2V，VDD2=+2.5V的情況下，如果節點A(及節點/A)的輸入信號的振幅為0.2V，則可以從節點B(及節點/B)輸出振幅為3V的信號。
雖然節點Y(或者節點Z)的電位對應於節點A的電位，但是其經由放大電路單元321等被輸出，因此節點Y的電位在節點A的電位變動後經過指定的期間(以下，將該期間稱為過渡期間)之後變動。
例如，對節點A的電位從VDD變為GND1的情況進行考察。此時，節點Y的電位從VDD2變為GND2。另外，節點/A的電位從GND1變為VDD，但是因為存在上述過渡期間，所以產生雖然節點/A的電位變為VDD但節點Y的電位仍保持VDD2(或近於VDD2的電位)的期間。就是說，有電晶體351和電晶體352同時成為導通狀態的期間，其結果，節點X的電位下降。
另外，對節點A的電位從GND1變為VDD的情況進行考察。此時，節點Z的電位從VDD2變為GND2。節點A的電位從GND1變為VDD，但是因為存在上述過渡期間，所以產生雖然節點A的電位變為VDD但是節點Z的電位仍保持VDD2(或近於VDD2的電位)的期間。就是說，有電晶體353和電晶體354同時成為導通狀態的期間，其結果，節點X的電位下降。
在過渡期間之後，成為保持期間。電晶體355具有使在過渡期間中下降的節點X的電位在保持期間中再次上升的功能。
如此，節點X的電位只在節點A的電位變動時(開始變動之後的一定期間)下降，在一段時間之後上升至原來的電位。電晶體345只在節點X的電位降低時成為導通狀態，因此放大電路單元321只在電晶體345處於導通狀態期間工作，而在其他期間不工作，因此可以降低消耗電流。
節點Y及節點Z的電位相對於節點A(及節點/A)的電位變化的變化取決於閂鎖電路322的兩個反相器331、332與放大電路單元321的放大級的電晶體346至349的驅動能力之差。
換而言之，當放大電路單元321的電晶體346至349的驅動能力大於反相器331、332的電晶體的驅動能力時，端子Y及端子Z的電位可以對應於節點A及節點/A的電位。而當電晶體346至349的驅動能力小於反相器331、332的電晶體的驅動能力時，端子Y及端子Z的電位有時不能對應於節點A及節點/A的電位。因此，藉由使反相器331、332的電晶體的通道寬度小於電晶體346至349，來減少驅動能力即可。
注意，在閂鎖電路322中，也可以藉由使反相器333、334的電晶體的 通道寬度大於反相器333、334的電晶體來提高驅動能力。
〈變形例子〉
圖37B示出位準轉換電路305的變形例子。圖37B所示的位準轉換電路306可以用於電路100的電路85(參照圖3)。當使用位準轉換電路306時，環形振盪電路的基本電路可以由圖20A至圖20C所示的電路35至37構成。
位準轉換電路306包括放大電路單元371、閂鎖電路372及電流控制電路373。放大電路單元371、閂鎖電路372及電流控制電路373的高電位都是VDD，低電位為GND2。輸入到放大電路單元371及電流控制電路373的信號的振幅為VDD-GND1以下。注意，GND2<GND1<VDD。GND2與GND1之差可以大於所使用的電晶體的臨界電壓。例如，也可以是VDD-GND1<GND1-GND2。
圖39示出位準轉換電路306的電路結構的一個例子。如圖39所示，放大電路單元371及電流控制電路373分別相當於將放大電路單元321及電流控制電路323的電晶體的導電型調換的電路。閂鎖電路372與閂鎖電路322具有同樣的電路結構。因此，關於位準轉換電路306的結構等，援用位準轉換電路305的說明。
〈〈位準轉換電路的結構實例3〉〉
圖40示出位準轉換電路的一個例子。圖40所示的位準轉換電路307可以用於電路85(圖3)。
實施方式4
在本實施方式中，對氧化物半導體及OS電晶體等進行說明。
〈〈OS電晶體結構實例1〉〉
圖41A至圖41D示出OS電晶體的結構的一個例子。圖41A是示出OS電晶體的結構的一個例子的俯視圖。圖41B為y1-y2之間的剖面圖，圖41C為x1-x2之間的剖面圖，圖41D為x3-x4之間的剖面圖。在此，有時將y1-y2 線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。也就是說，圖41B示出OS電晶體的通道長度方向上的剖面結構，圖41C及圖41D示出OS電晶體的通道寬度方向上的剖面結構。注意，為了明確地示出裝置結構，在圖41A中省略部分構成要素。
OS電晶體501形成在絕緣表面上。在此，OS電晶體501形成在絕緣層511上。絕緣層511形成在基板510表面。OS電晶體501被絕緣層514及絕緣層515覆蓋。注意，也可以將絕緣層514及515視為OS電晶體501的構成要素。OS電晶體501包括絕緣層512、絕緣層513、氧化物半導體(OS)層521至523、導電層530、導電層541及導電層542。在此，將OS層521、OS層522及OS層523總稱為OS層520。
絕緣層513具有被用作閘極絕緣層的區域。導電層530被用作閘極電極。導電層531被用作背閘極。也可以對導電層531供應恆定電位、與導電層530相同的電位或信號、或者與導電層530不同的電位或信號。導電層541及導電層542被用作源極電極或者汲極電極。
如圖41B和圖41C所示，OS層520包括依次層疊OS層521、OS層522和OS層523的部分。絕緣層513覆蓋該疊層部。導電層531隔著絕緣層513與該疊層部重疊。導電層541及導電層542設置在由OS層521及OS層523構成的疊層上，並都與該疊層的頂面及通道長度方向上的側面接觸。在圖41A至圖41D的例子中，導電層541及542還與絕緣層512接觸。OS層523以覆蓋OS層521、522及導電層541、542的方式形成。OS層523的底面與OS層522的頂面接觸。
在OS層520中，以隔著絕緣層513在通道寬度方向上圍繞OS層521至523的疊層部的方式形成有導電層530(參照圖41C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部。在OS電晶體501中，閘極電場是指由施加到導電層531(閘極電極層)的電壓所形成的電場。藉由利用閘極電場，可以電圍繞OS層521至523的整個疊層部，因此有時通道形成在OS層522整體(塊內)。因此，OS電晶體501能夠具有良好的通態電流(on-state current)特性。
在本說明書中，將這種能夠由閘極電場電圍繞半導體的電晶體結構稱為“surrounded channel(s-channel)”結構。OS電晶體501具有s-channel結構。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加導通狀態下的汲極電流(通態電流)。
藉由使OS電晶體501具有s-channel結構，容易由施加到OS層522的側面的閘極電場控制通道形成區。在導電層530延伸到OS層522的下方而面對OS層521的側面的結構中，控制性進一步得到提高，所以是較佳的。其結果，可以減少OS電晶體501的次臨界擺幅值(S值)，由此可以抑制短通道效應。因此，該結構適用於微型化。
如圖41A至圖41D所示的OS電晶體501那樣，藉由採用立體的裝置結構的OS電晶體，可以使通道長度低於100nm。藉由進行OS電晶體的微型化，可以減少電路面積。OS電晶體的通道長度較佳為低於65nm，更佳為30nm以下或者20nm以下。
將被用作電晶體的閘極的導電體稱為閘極電極，將被用作電晶體的源極的導電體稱為源極電極，將被用作電晶體的汲極的導電體稱為汲極電極，將被用作電晶體的源極的區域稱為源極區，將被用作電晶體的汲極的區域稱為汲極區。在本說明書中，有時將閘極電極稱為閘極，將汲極電極或者汲極區稱為汲極，將源極電極或者源極區稱為源極。
例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限 於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時實效通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際形成通道時獲得的實效通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要假定預先知道半導體的形狀。因此，當不清楚半導體的形狀時，難以正確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極重疊的區域中的源極與汲極相對的部分的長度，即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由取得剖面TEM影像等並對其進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。
下面，對OS電晶體501的構成要素進行說明。
〈基板〉
基板510不侷限於簡單的支撐材料，也可以是形成有電晶體等其他裝 置的基板。此時，OS電晶體501的導電層530、導電層541和導電層542中的任一個也可以與上述其它裝置電連接。
〈基底絕緣膜〉
絕緣層511具有防止雜質從基板510擴散的功能。絕緣層512較佳為具有對OS層520供應氧的功能。因此，絕緣層512較佳為包含氧，更佳為包含比化學計量比多的氧。例如，絕緣層512為在利用熱脫附譜分析法(TDS：Thermal Desorption Spectrometry)時表面溫度為100℃以上且700℃以下或100℃以上且500℃以下的範圍中的氧分子的釋放量為1.0×1018[分子/cm3]以上的膜。當基板510是形成有其他裝置的基板時，較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等對絕緣層511進行平坦化處理，以使其表面平坦。
絕緣層511、512可以使用氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭、氮化矽、氮氧化矽、氮氧化鋁等絕緣材料或者它們的混合材料形成。注意，在本說明書中，氧氮化物是指氧含量大於氮含量的材料，氮氧化物是指氮含量大於氧含量的材料。
〈閘極電極〉
導電層530較佳為使用銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、銥(Ir)、鍶(Sr)、鉑(Pt)等金屬、包含上述金屬的合金或者以它們為主要成分的化合物形成。
導電層530可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構、Cu-Mn合金膜的單層結構、在Cu-Mn合金膜上層疊Cu膜的兩層結構、依次層疊Cu-Mn合金膜、Cu膜和Cu-Mn合金膜的三層結構等。尤其是Cu-Mn合金膜具有較低的電阻，且在與包含氧的絕緣膜的介面形成氧化錳以防止Cu的擴散，所以是較佳的。
導電層530也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。也可以採用上述透光導電材料與上述金屬元素的疊層結構。
〈閘極絕緣層〉
絕緣層513使用具有單層結構或者疊層結構的絕緣膜形成。絕緣層513可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。絕緣層513也可以是上述材料的疊層。另外，絕緣層513也可以包含鑭(La)、氮、鋯(Zr)等作為雜質。絕緣層511也可以與絕緣層513同樣地形成。絕緣層513例如包含氧、氮、矽、鉿等。明確而言，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，藉由使用氧化鋁，與使用氧化矽的情況相比，可以使絕緣層的厚度厚，因此可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，具有晶體結構的氧化鉿的相對介電常數比具有非晶結構的氧化鉿高。因此，為了形成關態電流小的電晶體，較佳為使用具有晶體結構的氧化鉿。作為晶體結構的例子，可以舉出單斜晶結構或立方體晶結構等。注意，本發明的一個實施方式不侷限於此。
〈源極電極、汲極電極、背閘極〉
導電層541及導電層542也可以與導電層530同樣地形成。Cu-Mn合金膜具有較低的電阻，藉由以與氧化物半導體膜接觸的方式設置Cu-Mn合金膜，可以在與氧化物半導體膜的介面形成氧化錳以防止Cu的擴散。因此，較佳為將Cu-Mn合金膜用於導電層541及導電層542。上述導電層531(圖42C)也可以與導電層530同樣地形成。
〈保護絕緣膜〉
絕緣層514較佳為具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層514，能夠防止氧從OS層520擴散到外部並能夠抑 制氫、水等從外部侵入OS層520中。作為絕緣層514，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高，因此氧化鋁膜適用於絕緣層514。因此，在電晶體的製程中及製造電晶體之後，將氧化鋁膜適合用作具有如下效果的保護膜：防止導致電晶體的電特性變動的氫、水分等雜質向OS層520混入；防止OS層520的主要成分的氧從氧化物半導體釋放出；防止氧的從絕緣層512的不必要的釋放。也可以將包含於氧化鋁膜中的氧擴散到氧化物半導體中。
〈層間絕緣膜〉
在絕緣層514上較佳為形成有絕緣層515。絕緣層515可以使用單層結構或者疊層結構的絕緣膜形成。作為該絕緣膜可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。
〈氧化物半導體層〉
OS層521至523的半導體材料的典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Ga、Y、Sn、Zr、La、Ce或Nd等)。元素M例如是與氧的鍵能高的元素，典型地，元素M是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。OS層521至523不侷限於包含銦的氧化物層。OS層521至523例如也可以使用Zn-Sn氧化物層、Ga-Sn層、Zn-Mg氧化物等形成。OS層522較佳為使用In-M-Zn氧化物形成。OS層521、OS層523都可以使用Ga氧化物形成。
OS層522不侷限於包含銦的氧化物半導體。OS層522例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦但包含鋅、鎵或錫的氧化物半導體等。
OS層522例如可以使用能隙大的氧化物形成。OS層522的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
OS層522例如較佳為後述的CAAC-OS膜。氧化物半導體在包含Zn時有時容易晶化，因此OS層522較佳為包含Zn。
當在OS層522與OS層521的介面形成介面能階時，在介面附近的區域也形成通道區域，因此OS電晶體501的臨界電壓發生變動。因此，OS層521較佳為包含構成OS層522的金屬元素中的至少一個作為構成要素。由此，在OS層522與OS層523的介面不容易形成介面能階，可以降低OS電晶體501的臨界電壓等電特性的偏差。
OS層523較佳為包含構成OS層522的金屬元素中的至少一個作為構成要素。由此，在OS層522與OS層523的介面不容易發生介面散射，不容易阻礙載子的遷移，因此可以提高OS電晶體501的場效移動率。
OS層521、OS層522及OS層523較佳為至少包含銦。另外，在OS層521是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。此外，在OS層522是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%，M低於75atomic%，更佳的是：In高於34atomic%，M低於66atomic%。此外，在OS層523是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，OS層523也可以使用與OS層521相同種類的氧化物。注意，OS層521和/或OS層523有時也可以不包含銦。例如，OS層521和/或OS層523也可以使用氧化鎵膜形成。
較佳的是，在OS層521至523中，OS層522具有最高的載子移動率。由此，可以在遠離絕緣層511的OS層522中形成通道。
例如，In-M-Zn氧化物等包含In的氧化物可以藉由提高In的含量來提 高載子移動率。在In-M-Zn氧化物中，主要是重金屬的s軌域有助於載子傳導，藉由增加銦含量來增加s軌域的重疊，由此銦含量多的氧化物的移動率比銦含量少的氧化物高。因此，藉由將銦含量高的氧化物用於氧化物半導體膜，可以提高載子移動率。
當利用濺射法形成氧化物半導體膜時，由於受到作為形成氧化物半導體膜的面的基板表面的加熱或空間加熱等的影響，因此有時用作源的靶材等的組成與膜的組成不同。例如，當使用In-Ga-Zn氧化物靶材時，由於氧化鋅與氧化銦或氧化鎵等相比容易昇華，所以容易產生源與In-Ga-Zn氧化物膜的組成的差異。明確而言，所形成的In-Ga-Zn氧化物膜的Zn含量小於源。因此，較佳為預先對組成的變化加以考慮而選擇源。此外，源與膜的組成的差異除了溫度以外也受壓力或用於成膜的氣體等的影響。
當OS層522為利用濺射法形成的In-M-Zn氧化物時，用來形成In-M-Zn氧化物的靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、3：1：2或者4：2：4.1。例如，使用In：M：Zn=4：2：4.1的靶材形成的半導體膜所包含的金屬元素的原子個數比大致為In：M：Zn=4：2：3。
當OS層521及OS層523為利用濺射法形成的In-M-Zn氧化物時，用來形成In-M-Zn氧化物的靶材的金屬元素的原子個數比為In：M：Zn=1：3：2或者1：3：4。
〈能帶結構〉
接著，參照圖47B所示的能帶圖對由OS層521、OS層522及OS層523的疊層構成的OS層520的功能及效果進行說明。圖47A為OS電晶體501的通道區域的放大圖，為圖41B的部分放大圖。圖47B示出圖47A中的虛線z1-z2之間的部分(OS電晶體501的通道形成區)的能帶結構。以下，以OS電晶體501為例子進行說明，但是同樣適用於OS電晶體502至506。
在圖47B中，Ec512、Ec521、Ec522、Ec523、Ec513分別示出絕緣層512、OS層521、OS層522、OS層523、絕緣層513的導帶底的能量。
這裡，真空能階與導帶底之間的能量差(也稱為電子親和力)是真空 能階與價帶頂之間的能量差(也稱為游離電位)減去能隙而得到的值。另外，可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測量能隙。此外，真空能階與價帶頂之間的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)來測量。
因為絕緣層512和絕緣層513是絕緣體，所以Ec512及Ec513比Ec521、Ec522及Ec523更接近於真空能階(電子親和力小)。
OS層522是其電子親和力比OS層521及OS層523大的氧化物層。例如，作為OS層522使用電子親和力比OS層521及OS層523大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階和導帶底之間的能量差。
當對OS電晶體501的閘極(導電層530)施加電壓時，通道形成在OS層521、OS層522和OS層523中的電子親和力最大的OS層522中。
銦鎵氧化物具有較小的電子親和力及較高的氧阻擋性。因此，OS層523較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
另外，Ec521比Ec522更接近於真空能階。明確而言，Ec521較佳為比Ec522更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec523比Ec522更接近於真空能階。明確而言，Ec523較佳為比Ec522更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
有時在OS層521與OS層522之間會存在OS層521與OS層522的混合區域。另外，有時在OS層523與OS層522之間會存在OS層523與OS層522的混合區域。混合區域的介面態密度較低，因此在OS層521至523 的疊層體(OS層520)的能帶結構中，各介面附近的能量連續地變化(也稱為連續接合)。
在具有上述能帶結構的OS層520中，電子主要在OS層522中遷移。因此，即使在OS層521與絕緣層512的介面或者OS層523與絕緣層513的介面存在能階，這些介面能階也不容易阻礙OS層520中的電子遷移，因此可以增加OS電晶體501的通態電流。
此外，如圖47B所示，雖然在OS層521與絕緣層512的介面附近以及OS層523與絕緣層513的介面附近有可能形成起因於雜質或缺陷的陷阱能階Et502，但是由於OS層521及OS層523的存在，可以使OS層522遠離陷阱能階Et502。在OS電晶體501中，在通道寬度方向上OS層522的頂面及側面接觸於OS層523，OS層522的底面接觸於OS層521(參照圖41C)。如此，藉由採用由OS層521和OS層523覆蓋OS層522的結構，可以進一步減少陷阱能階Et502的影響。
注意，當Ec521或Ec523與Ec522的能量差小時，有時OS層522的電子越過該能量差達到陷阱能階。在電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，導致電晶體的臨界電壓漂移到正方向。因此，藉由將Ec521與Ec522的能量差以及Ec523與Ec522的能量差都設定為0.1eV以上，較佳為0.15eV以上，OS電晶體501的臨界電壓的變動得到抑制，從而可以使OS電晶體501的電特性良好，所以是較佳的。
越減少妨礙電子遷移的因素，越能夠增加電晶體的通態電流。例如，在沒有妨礙電子遷移的因素的情況下，推測電子高效率地遷移。例如，在通道區域中的物理性凹凸較大的情況下也會發生電子遷移的妨礙。或者，例如，在通道區域中的缺陷態密度高的情況下也會發生電子遷移的妨礙。
為了增加OS電晶體501的通態電流，例如，OS層522的頂面或底面(被形成面，在此為OS層521)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一 步較佳為低於0.4nm，即可。1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
例如，在OS層522具有氧缺陷(也記為“VO”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“VOH”。由於VOH使電子散射，所以會成為減少電晶體的通態電流的原因。另外，氧缺陷位點會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低OS層522中的氧缺陷，有時能夠增加電晶體的通態電流。例如，在OS層522的某個深度或者OS層522的某個區域中，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測定的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
為了減少OS層522的氧缺陷，例如採用將包含於絕緣膜512中的過剩氧經過OS層521移動到OS層522的方法等。此時，OS層521較佳為具有氧透過性的層(使氧經過或透過的層)。
當OS電晶體501具有s-channel結構時，在OS層522整體中形成通道。因此，OS層522的厚度越大，通道區域越大。即，OS層522越厚，越能夠增加電晶體的通態電流。例如，OS層522的厚度為20nm以上、40nm以上、60nm以上或者100nm以上即可。注意，半導體裝置的生產率有時會下降，因此，例如，OS層522具有厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。
此外，為了增加電晶體的通態電流，較佳為OS層523的厚度越小越好。例如，OS層523具有厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，OS層523具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入OS層522中的功能。因此，OS層523較佳為具有一定程度的厚度。例如，OS層523具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣膜512等釋放的氧向外擴散，OS層523較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳為使OS層521厚並使OS層523薄。例如，OS層521具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將OS層521形成為厚，可以拉開從相鄰的絕緣體和OS層521的介面到形成有通道的OS層522的距離。注意，因為半導體裝置的生產率可能會下降，所以OS層521具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
為了對其通道形成在氧化物半導體中的OS電晶體賦予穩定的電特性，藉由降低氧化物半導體中的雜質濃度，來使氧化物半導體成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
此外，對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低OS層521、OS層522及OS層523中或各介面的雜質濃度。
為了使氧化物半導體成為本質或實質上本質，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的藉由SIMS分析測定出的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。此外，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。此外，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
此外，當氧化物半導體包含結晶時，如果以高濃度包含矽或碳，氧化物半導體的結晶性則有可能降低。為了防止氧化物半導體的結晶性的降低，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中包含矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於 1×1018atoms/cm3的部分即可。此外，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中包含碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分即可。
此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1V、5V或10V左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
圖41A至圖41D示出OS層520為三層結構的例子，但是不侷限於此。例如，OS層520也可以為沒有OS層521或者OS層523的兩層結構。或者，也可以採用在OS層521之上或之下或者在OS層523之上或之下設置作為OS層521、OS層522及OS層523而示出的氧化物半導體層中的任一個的四層結構。或者，在OS層520的任意的層之間、OS層520之上和OS層520之下中的任兩個以上的位置設置一個或多個作為OS層521至523而示出的氧化物半導體層的n層結構(n為5以上的整數)。
〈〈OS電晶體的結構實例2〉〉
圖42A至圖42D所示的OS電晶體502為OS電晶體501的變形例子。圖42A是OS電晶體502的俯視圖。圖42B為y1-y2之間的剖面圖，圖42C為x1-x2之間的剖面圖，圖42D為x3-x4之間的剖面圖。注意，為了明確地示出裝置結構，在圖42A中省略部分構成要素。
圖42A至圖42D所示的OS電晶體502也與OS電晶體501同樣地具有s-channel結構。OS電晶體502與OS電晶體501的不同點為導電層541及導電層542的形狀及絕緣層511上設置有導電層531。
OS電晶體502的導電層541及導電層542由用來形成OS層521及OS層522的疊層的硬遮罩形成。因此，導電層541及導電層542不包括與OS層521及OS層522的側面接觸的區域(圖42D)。
例如，藉由如下製程可以形成OS層521、522、導電層541、542。形成構成OS層521、522的兩層氧化物半導體膜。在氧化物半導體膜上形成單 層或者疊層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成OS層521和OS層522的疊層。接著，藉由對硬遮罩進行蝕刻，來形成導電層541及導電層542。
導電層531可以被用作OS電晶體502的背閘極。也可以在圖41A至圖41D所示的OS電晶體501或後述的OS電晶體503至506(圖43A至圖46D)中設置導電層531。
可以對導電層530(閘極電極)供應信號sa且對導電層531(背閘極)供應固定電位Vb。另外，也可以對導電層530供應信號sa且對導電層531供應信號sb。此外，也可以對導電層530供應固定電位Va且對導電層531供應固定電位Vb。
信號sa例如為用來控制導通狀態/非導通狀態的信號。信號sa也可以為具有電位V1或者電位V2(V1>V2)的兩種電位的數位信號。例如，可以將電位V1設定為高電源電位且將電位V2設定為低電源電位。信號sa也可以為類比信號。
固定電位Vb例如為用來控制對應於OS電晶體502的導電層530(閘極電極)的臨界電壓VthA的電位。固定電位Vb可以為電位V1或者電位V2。此時，不需要設置用來生成固定電位Vb的電位發生電路，所以是較佳的。固定電位Vb也可以為與電位V1或者電位V2不同的電位。藉由降低固定電位Vb，有時可以提高臨界電壓VthA。其結果，有時可以降低閘極與源極之間的電壓Vgs為0V時的汲極電流，而可以降低包括OS電晶體502的電路的洩漏電流。例如，可以使固定電位Vb低於低電源電位。藉由提高固定電位Vb，有時可以降低臨界電壓VthA。其結果，有時可以提高閘極與源極之間的電壓Vgs為VDD時的汲極電流，而可以提高包括OS電晶體502的電路的工作速度。例如，可以使固定電位Vb高於低電源電位。
信號sb例如為用來控制導通狀態/非導通狀態的信號。信號sb也可以為具有電位V3或者電位V4(V3>V4)的兩種電位的數位信號。例如，可以將電位V3設定為高電源電位且將電位V4設定為低電源電位。信號sb也可以為類比信號。
在信號sa與信號sb都是數位信號的情況下，信號sb也可以為與信號sa具有相同數位值的信號。此時，有時可以增加OS電晶體502的通態電流，而可以提高包括OS電晶體502的電路的工作速度。此時，信號sa的電位V1及電位V2可以與信號sb的電位V3及電位V4不同。例如，當對應於被輸入信號sb的背閘極的閘極絕緣層(絕緣層512)的厚度大於對應於被輸入信號sa的閘極的閘極絕緣層(絕緣層513)時，可以使信號sb的電位振幅(V3-V4)大於信號sa的電位振幅(V1-V2)。由此，有時可以使信號sa及信號sb對OS電晶體502的導通狀態或非導通狀態造成的影響大致相同。
在信號sa與信號sb都是數位信號的情況下，信號sb也可以為與信號sa具有不同數位值的信號。此時，有時可以分別利用信號sa及信號sb控制OS電晶體502，而可以實現更高的功能。例如，當OS電晶體502為n通道電晶體時，在僅在信號sa為電位V1且信號sb為電位V3時該電晶體處於導通狀態的情況下或者在僅在信號sa為電位V2且信號sb為電位V4時該電晶體處於非導通狀態的情況下，有時可以由一個電晶體實現NAND電路或NOR電路等的功能。另外，信號sb也可以為用來控制臨界電壓VthA的信號。例如，信號sb也可以在包括OS電晶體502的電路工作期間與在該電路不工作期間具有不同電位。信號sb也可以根據電路的工作模式具有不同電位。此時，信號sb有可能沒有信號sa那麼頻繁地切換電位。
在信號sa與信號sb都是類比信號的情況下，信號sb也可以為與信號sa具有相同電位的類比信號、用常數乘以信號sa的電位而得的類比信號、或者將常數加到信號sa的電位或從信號sa的電位減去常數而得的類比信號等。此時，有時可以藉由增加OS電晶體502的通態電流，而提高包括OS電晶體502的電路的工作速度。信號sb也可以為與信號sa不同的類比信號。此時，有時可以分別利用信號sa及信號sb控制OS電晶體502，而可以實現更高的功能。
也可以使信號sa為數位信號且使信號sb為類比信號。也可以使信號sa為類比信號且使信號sb為數位信號。
當對OS電晶體502的兩個閘極供應固定電位時，有時可以將OS電晶 體502用作相當於電阻元件的元件。例如，當OS電晶體502為n通道電晶體時，藉由提高(降低)固定電位Va或固定電位Vb，有時可以降低(提高)OS電晶體502的實效電阻。藉由提高(降低)固定電位Va及固定電位Vb的兩者，有時可以獲得比只具有一個閘極的電晶體低(高)的實效電阻。
〈〈OS電晶體的結構實例3、4〉〉
圖43A至圖43D所示的OS電晶體503為OS電晶體501的變形例子，圖44A至圖44D所示的OS電晶體504為OS電晶體502的變形例子。在OS電晶體503及OS電晶體504中，以導電層530為遮罩對OS層523及絕緣層513進行蝕刻。因此，OS層523及絕緣層513的端部與導電層530的端部大致對齊。
〈〈OS電晶體的結構實例5、6〉〉
圖45A至圖45D所示的OS電晶體505為OS電晶體501的變形例子，圖46A至圖46D所示的OS電晶體506為OS電晶體502的變形例子。OS電晶體505及OS電晶體506都在OS層523與導電層541之間包括層551，在OS層523與導電層542之間包括層552。
層551、552例如可以使用透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體形成。層551、552可以使用n型氧化物半導體層形成，或者，可以使用其電阻比導電層541、542高的導電層形成。例如，層551、552可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。在上面列舉的這些層也可以包含氫、碳、氮、矽、鍺和氬中的一個或多個。
層551、552也可以具有使可見光線透過的性質。另外，層551、552也可以具有藉由反射或吸收可見光線、紫外線、紅外線或X射線而不使它們透過的性質。當具有這種性質時，有時可以抑制雜散光導致的電晶體的電特性變動。
作為層551、552，較佳為使用不在與OS層523之間形成肖特基障壁的 層。由此，可以提高OS電晶體505、506的導通特性。
作為層551、552，較佳為使用其電阻比導電層541及導電層542高的層。此外，層551、552的電阻較佳為比電晶體的通道電阻低。例如，將層551、552的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下即可。藉由將層551、552的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低電晶體的電特性變動。此外，也可以降低起因於從汲極產生的電場的穿通電流。因此，也可以在通道長度短的電晶體中實現良好的飽和特性。注意，在工作中在源極和汲極不調換的電路結構中，有時較佳為只配置層551和層552中的任一個(例如，位於汲極一側的層)。
〈〈氧化物半導體膜〉〉
下面，對氧化物半導體膜進行說明。在本說明書中，六方晶系包括三方晶系和菱方晶系。在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
氧化物半導體膜可以分為非單晶氧化物半導體膜和單晶氧化物半導體膜。或者，氧化物半導體例如可以分為結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體，可以舉出CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。作為結晶氧化物半導體，可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
〈CAAC-OS膜〉
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了形成有CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使 得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺損有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺損少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
〈微晶氧化物半導體膜〉
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同 的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
〈非晶氧化物半導體膜〉
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生的晶化。
此外，a-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從晶體結構分析求出其值，即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO4結晶的a-b面。
有時氧化物半導體膜的密度因結構而不同。例如，當已知某個氧化物半導體膜的組成時，藉由與具有相同組成的單晶氧化物半導體膜的密度進行比較，可以推測出該氧化物半導體膜的結構。例如，a-like OS膜的密度為單晶氧化物半導體膜的密度的78.6%以上且小於92.3%。例如，nc-OS膜的密度和CAAC-OS膜的密度為單晶氧化物半導體膜的密度的92.3%以上且小於100%。注意，形成其密度小於單晶氧化物半導體膜的密度的78%的氧化物半導體膜是很困難的。
使用具體例子對上述內容進行說明。例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，nc-OS膜的密度和CAAC-OS膜的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體膜。此時，藉由以任意比例組合組成不同的單晶氧化物半導體膜，可以算出相當於所希望的組成的單晶氧化物半導體膜的密度。例如，藉由考慮組成不同的單晶氧化物 半導體膜的組合比例算出加權平均，可以獲得所希望的組成的單晶氧化物半導體膜的密度。注意，較佳為儘可能以少的所組合的單晶氧化物半導體膜的種類來計算膜密度。
注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層。
〈〈成膜方法〉〉
作為構成半導體裝置的絕緣膜、導電膜及半導體膜等的成膜方法的典型例子，有濺射法、電漿CVD法。也可以使用其他方法，例如熱CVD法。作為熱CVD法，例如可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。在熱CVD法中，將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應而沉積在基板上。
另外，可以利用ALD法進行成膜，其中將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內，為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面以形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上以形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵及二甲基鋅。另外，三甲基銦的化學式為In(CH3)3。另外，三甲基鎵的化學式為Ga(CH3)3。另外，二甲基鋅的化學式為Zn(CH3)2。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)來代替三甲基鎵，使用二乙基鋅(化學式為Zn(C2H5)2)來代替二甲基鋅。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後使用WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的成膜裝置形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後使用Ga(CH3)3氣體和O3氣體形成GaO層，之後使用Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得來的H2O氣體來代替O3氣體，但較佳為使用不含有H的O3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。還可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
實施方式5
在本實施方式中，對半導體裝置的結構進行說明。如在實施方式1中所說明，可以由Si電晶體及OS電晶體構成半導體裝置。在這種結構實例中，藉由層疊Si電晶體與OS電晶體，可以使半導體裝置實現小型化。參照圖48A和圖48B對具有這種疊層結構的半導體裝置的結構實例進行說明。
作為半導體裝置的一個例子，對圖1所示的電路101的裝置結構進行說明。圖48A典型地示出電路101的電路30。圖48A示出電晶體MW1、電晶體MA1及電容元件CB1的剖面結構，左側示出電晶體MW1、MA2的通道長度方向上的剖面結構，右側示出電晶體MW1、MA1的通道寬度方向上的剖面圖。注意，圖48A不是沿著特定的線切斷電路101的剖面圖，而是用 來說明電路101的疊層結構的圖。
半導體基板2201可以使用塊型或者SOI(Silicon on Insulator：絕緣層上覆矽)型半導體基板等。構成半導體基板2201的半導體的晶體結構較佳為單晶或多晶。作為半導體基板2201的半導體材料，可以舉出矽、碳化矽、矽鍺等。使用半導體基板形成的電晶體容易進行高速工作。當作為基板2201使用p型單晶矽基板時，可以藉由對基板2201的一部分添加賦予n型導電型的雜質元素來形成n型井，來在形成有n型井的區域形成p通道電晶體。作為賦予n型導電型的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電型的雜質元素，可以使用硼(B)等。
在此，電晶體MA1為平面型場效應電晶體。絕緣層2204被用作元件分離區。電晶體MA1的裝置結構不侷限於圖48A所示的例子。例如，也可以採用利用半導體基板的凸部形成的3D電晶體(鰭型電晶體、三閘極型電晶體等)。
在電晶體MA1上層疊有電晶體MW1及電容元件CS1。電晶體MW1為其通道形成在氧化物半導體層中的OS電晶體。藉由作為電晶體MW1使用在實施方式4中示出的OS電晶體，可以實現具有良好的次臨界值特性的微型電晶體。雖然在圖48A的例子中在電晶體MW1中設置背閘極，但是也可以不設置背閘極。電晶體MW1及電容元件CS1都藉由插頭2203及佈線2202與電晶體MA1的閘極電極電連接。
在圖48A中，電容元件CS1的電極與電晶體MW1的電極由同一導電膜形成，並且，覆蓋電晶體MW1的絕緣層被用作電容元件CS1的電介質。例如，如圖48B所示，也可以將電容元件CS1層疊在電晶體MW1上。圖48B所示的電容元件CS1藉由插頭2203與電晶體MW1及電晶體MA1電連接。
在電晶體MA1與電晶體MW1之間設置有絕緣層2207。藉由利用絕緣層2207將氫封閉在下層，可以提高電晶體MA1的可靠性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體MW1的可靠性。絕緣層2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、 氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
以覆蓋電晶體MW1的方式設置有絕緣層2208。絕緣層2208可以使用與絕緣層2207相同的材料，特別較佳為使用氧化鋁層。氧化鋁層的不使氫、水分等雜質和氧透過膜的阻擋效果高。藉由作為絕緣層2208使用氧化鋁層，可以防止氧從電晶體MW1中的氧化物半導體層脫離，還可以防止水及氫混入氧化物半導體層。
佈線2202及插頭2203可以使用銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)等金屬、包含該上述金屬的合金、包含上述金屬的金屬化合物形成。尤其是，較佳為使用同時實現耐熱性和導電性的鎢或鉬等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料形成。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳以抑制Cu的擴散，所以是較佳的。佈線2202及插頭2203可以為單層或疊層。
注意，在圖48A和圖48B中，沒有附加符號及陰影圖案的區域表示由絕緣體構成的區域。在這些區域中，可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種以上的絕緣體。另外，在該區域中，也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。
實施例1
藉由模擬驗證環形振盪電路的工作。用於驗證的環形振盪電路由7級電路30(圖2)構成。使用SPICE進行計算。圖49示出電路30的節點FN1的電位Vfn1與環形振盪電路的振盪頻率fro的關係。VDD為3.0V，GND為0V。圖49示出電晶體MA1為n通道電晶體時的結果及電晶體MA1為p通道電晶體時的結果。
如圖49所示，振盪頻率fro根據電位Vfn1而變化。圖49示出實施方式1所示的振盪電路具有根據保持在節點FN1中的類比電位使振盪頻率線性 變化的性能。換而言之，根據實施方式1，能夠提供控制性良好的振盪電路。
另一方面，圖49示出電晶體MA1為n通道電晶體時的振盪頻率fro的控制性比電晶體MA1為p通道電晶體時好的情況。在電晶體MA1為n通道電晶體時，在1.2VVfn13.0V的範圍內，fro線性地變化。因此，當使用電路30至32利用反相器的高電源電位控制其延遲時間時，電晶體MA1較佳為n通道電晶體。另外，當如電路35至37(圖20A至圖20C)那樣，利用反相器的低電源電位控制其延遲時間時，電晶體MA1為p通道電晶體時的環形振盪電路的控制性好。
藉由模擬示出能夠提供控制性良好且能夠儲存振盪頻率的環形振盪電路。

Claims (10)

  1. 一種振盪電路，包括：第一級至第n級第一電路(n為奇數)；以及第二電路，其中，該第一級至第n級第一電路各包括第一輸入節點、第一輸出節點、反相器以及第三電路，第i級(i為1以上且(n-1)以下的整數)中的該第一電路的該第一輸出節點與下一級中的該第一電路的該第一輸入節點電連接，該第n級中的該第一電路的該輸出節點與該第一級中的該第一電路的該輸入節點電連接，該反相器的輸入節點與該第一輸入節點電連接，該反相器的輸出節點與該第一輸出節點電連接，該反相器包括第一電源節點及第二電源節點，該第三電路包括第二輸入節點、第二輸出節點、第三節點、第一電晶體、第二電晶體以及第一電容元件，該第二輸出節點與該第一電源節點電連接，第一電位被輸入到該第二輸入節點，該第一電晶體的第一端子與該第二輸入節點電連接，該第一電晶體的第二端子與該第三節點電連接，該第一電晶體在其通道中包含氧化物半導體，該第一電容元件具有保持該第三節點的電位的功能，該第二電晶體的閘極與該第三節點電連接，第二電位被輸入到該第二電晶體的第一端子，該第二電晶體的第二端子與該第二輸出節點電連接，並且，該第二電路具有改變該第n級中的該第一電路的該第一輸出節點的輸出信號的振幅的功能。
  2. 一種振盪電路，包括：第一級至第n級第一電路(n為奇數)；第二電路；以及與該第二電路的輸出電連接的緩衝電路，其中，該第一級至第n級第一電路各包括第一輸入節點、第一輸出節點、反相器以及第三電路，第i級(i為1以上且(n-1)以下的整數)中的該第一電路的該第一輸出節點與下一級中的該第一電路的該第一輸入節點電連接，該第n級中的該第一電路的該輸出節點與該第一級中的該第一電路的該輸入節點電連接，該反相器的輸入節點與該第一輸入節點電連接，該反相器的輸出節點與該第一輸出節點電連接，該反相器包括第一電源節點及第二電源節點，該第三電路包括第二輸入節點、第二輸出節點、第三節點、第一電晶體、第二電晶體以及第一電容元件，該第二輸出節點與該第一電源節點電連接，第一電位被輸入到該第二輸入節點，該第一電晶體的第一端子與該第二輸入節點電連接，該第一電晶體的第二端子與該第三節點電連接，該第一電晶體在其通道中包含氧化物半導體，該第一電容元件具有保持該第三節點的電位的功能，該第二電晶體的閘極與該第三節點電連接，第二電位被輸入到該第二電晶體的第一端子，該第二電晶體的第二端子與該第二輸出節點電連接，並且，該第二電路具有改變該第n級中的該第一電路的該第一輸出節點的輸出信號的振幅的功能。
  3. 根據申請專利範圍第1或2項之振盪電路，其中輸入到該第二電源節點的電源電位低於輸入到該第一電源節點的電位，並且該第二電晶體為n通道電晶體。
  4. 根據申請專利範圍第1或2項之振盪電路，其中輸入到該第二電源節點的電源電位高於輸入到該第一電源節點的電位，並且該第二電晶體為p通道電晶體。
  5. 根據申請專利範圍第1或2項之振盪電路，其中該第一級至第n級第一電路各包括第一開關，並且該第一開關具有控制該反相器的該輸出節點與該第一輸出節點之間的導通狀態的功能。
  6. 根據申請專利範圍第1或2項之振盪電路，其中該第一級至第n級第一電路各包括第二開關，並且該第二開關具有控制該第一電源節點與該第二輸出節點之間的導通狀態的功能。
  7. 根據申請專利範圍第1或2項之振盪電路，其中互不相同的信號被輸入到該第一級至第n級第一電路的該第一電晶體的閘極。
  8. 一種包括申請專利範圍第1或2項之振盪電路的鎖相環路。
  9. 一種半導體裝置，包括：第四電路；以及第五電路，其中，該第四電路具有生成時脈信號的功能，並包括申請專利範圍第1或2項之振盪電路，並且，該第五電路具有使用該時脈信號進行處理的功能。
  10. 一種電子裝置，包括：顯示裝置、觸控面板、麥克風、揚聲器、操作鍵和外殼中的至少一個以及申請專利範圍第9項之半導體裝置。
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