JP6083586B2 - リング発振器 - Google Patents
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そして、NAND回路1の他方の入力端子Bは発振制御入力端子6と接続され、他のNAND回路2〜5の入力端子Bは、それぞれ自分の入力端子Aに接続される。発振出力を取り出す出力端子8は、任意のNAND回路の出力端子Cに接続される。
NAND回路1の入力端子Bに0が入力されていると、他方の入力端子Aへの入力が1でも0でも、出力端子Cの値は1となる。その後に続く各NAND回路(インバータ)2〜5の出力は、各入力を反転した出力となるから、0,1,0,1と続き、最終の奇数段のNAND回路5の出力は1となる。NAND回路5の出力1はNAND回路1の入力端子Aに入力されるが、これが入力されてもNAND回路1の出力は1のままである。従って非発振時には、図中に記した値を保ったままの状態で安定している。
その0がNAND回路1の入力端子Aに入力されると、他方の入力端子Bの値は1のままであるから、出力は1と変る。従って、それ以後の各段の出力は各入力を反転した出力となり、0,1,0,1と続き、最終の奇数段の出力は1と変る。
1個のゲート回路において、入力された時から反転出力が出る時までの遅延時間は、そのゲート回路の伝播遅延時間と呼ばれる。その時間をtpdとすると、出力端子8からの発振出力が1→0あるいは0→1と反転するには、信号がゲート回路を次々と伝播してリングを1周して来る必要があるから、ゲート回路がn段(nは奇数)あれば、tpd×nの時間がかかる。これで半周期である。1周期Tはその2倍であるから、Tは次式で表される。
T=2×tpd×n
使用されているゲート回路は2入力NAND回路であり、全部で奇数個用いられている。各NAND回路の一方の入力端子Aは、前段のNAND回路の出力端子Cと接続するというようにして、全体としてリング状となるよう構成されている。
なお、発振出力を取り出す出力端子19は、任意のNAND回路の出力端子Cに接続される。
各ゲートにおける非発振時の動作および発振時の動作は、図6に記した例とほぼ同様であるので、その説明は省略する。
なお、リング発振器に関する特許文献としては、例えば次のようなものがある。
LSI等の半導体集積回路に組み込まれたリング発振器は、専用の電源スイッチを有しているわけではないので、発振させる必要がない時でも電源電圧が印加された状態にある。そのため、リング発振器中に使用されているトランジスタによっては、非発振時中も能動状態にするゲート電圧が印加され続け、時間の経過につれてトランジスタ特性が劣化し、発振周期が増大(言い換えれば発振周波数が次第に減少)してしまうという問題点があった。
発振周期が増大して来ると、リング発振器の周波数を計測に利用している場合、計測値が真の値から少しずれてしまうなどして、計測結果の信頼性が悪くなったりしていた。
発振周期を次第に増大させる原因となっているのは、ゲート回路を構成しているトランジスタの特性の劣化である。この劣化により前記した伝播遅延時間tpdが増加して来るので、結局、発振周期T(=2×tpd×n)が増加してしまう。
以下、それを詳しく説明する。
PBTIは、NMOSトランジスタのゲートに基板電圧より正の電圧(該トランジスタを能動状態にすべきゲート電圧)が印加されている時間が長く継続すると、NMOSトランジスタの閾値(の絶対値)が大きくなってしまう現象である。
これらNBTI,PBTI現象(閾値の絶対値の増加)は、ゲート酸化膜とシリコン基板との界面に、電荷が注入されることにより生じている。
(なお、NBTIやPBTIの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値(の絶対値)が増加するという現象を引き起こしていることに変わりはない。)
伝播遅延時間tpd=(tpLH +tpHL )÷2
特性劣化を考える場合、NMOSトランジスタには、配慮すべき現象としてPBTI劣化の他にHC現象(HCIと呼ばれる場合もある)による劣化がある。
HC現象は、ゲートに基板電圧より正の電圧(NMOSトランジスタを能動状態にすべきゲート電圧)が印加されてドレイン電流が流れているとき、Nチャネルのホットキャリア(電子)がゲート酸化膜に注入され、閾値(の絶対値)が増加する現象である。これも、NMOSトランジスタの立下り伝播遅延時間tpHL を増加させる原因となっている。
(なお、HCの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値(の絶対値)が増加するという現象を引き起こしていることに変わりはない。)
上記の説明でも述べたように、劣化はゲートにそのトランジスタを能動状態にすべき電圧が印加されている時に生ずる。従って、オフにすべき電圧をゲートに印加している限り劣化はしない。
発振は、所定のMOSトランジスタのオン,オフを反復させることにより行われる。従って、発振動作中に、それら所定のMOSトランジスタを交互に能動状態(オン)にするゲート電圧が印加されるのは、本来の目的のためであり、それによる劣化は止むを得ない。
図6のリング発振器ではゲート回路として2入力NAND回路を用いているので、その具体的回路によって説明する。
NAND回路1では、入力端子Aに1が入力され、入力端子Bに0が入力されているので、能動にすべきゲート電圧が印加されるMOSトランジスタはNA とPB である。従って、NA にはPBTI劣化,HC劣化を生じ、PB にはNBTI劣化が生ずる。
NAND回路2以降の段では、入力端子A,Bに1が入力されるNAND回路2等と、入力端子A,Bに0が入力されるNAND回路3等とが交互に連なる形となっている。入力端子A,Bに1が入力されるNAND回路2等で、能動にすべきゲート電圧が印加されるMOSトランジスタは、NA ,NB である。従って、これらにPBTI劣化,HC劣化が生ずる。入力端子A,Bに0が入力されるNAND回路3等で、能動にすべきゲート電圧が印加されるMOSトランジスタは、PA ,PB である。従って、これらにNBTI劣化が生ずる。
従って、PA ,PB ,NA ,NB すべてに非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路(NAND回路)の伝播遅延時間tpdを増大させ、全体ではそれがn段累積されてリング発振器の発振周期を増大させている。
NAND回路11では、入力端子Aに1が入力され、入力端子Bに0が入力されているので、能動にすべきゲート電圧が印加されるMOSトランジスタは、図8で言えばNA とPB であり、NA にはPBTI劣化,HC劣化が生じ、PB にはNBTI劣化が生ずる。
NAND回路12以降の段では、入力端子A,Bに1が入力されるNAND回路12等と、入力端子Aに0,Bに1が入力されるNAND回路13等とが交互に連なる形となっている。
これらPA ,NA は、上記したように非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路(NAND回路)の伝播遅延時間tpdを増大させ、全体ではそれがn段累積されてリング発振器の発振周期を増大させている。
本発明は、リング発振器において、非発振時において劣化するMOSトランジスタを少なくし、且つそれらのMOSトランジスタを、発振動作時にはオフする(すなわち発振に使用しない)ような構成にし、発振周期の増大を出来るだけ少なくしようとするものである。
また、異なった種類のゲート回路を組み合わせて構成することも出来る。例えば、1つのゲート回路として2入力のNAND回路を用い、他のゲート回路として2入力のExOR回路を用い、該ExOR回路にあっては第1の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第2の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
更に、入力端子が3以上あるゲート回路を用いて構成することも出来る。例えば、ゲート回路として4入力OR−NAND回路を用い、その2つの入力端子を一括して第2の入力端子とし、他の1つの入力端子を第1の入力端子とし、残る1つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続するというようにして構成することが出来る。
即ち、MOSトランジスタで構成され2以上の入力端子を有し非発振時に入力を反転した出力を出す反転ゲートとして機能する奇数個のゲート回路が、1つのゲート回路の出力端子と他の1つのゲート回路の第1の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の1つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、ゲート回路の1つに3入力ゲート回路を用い、発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第2の入力端子と接続し、発振開始信号を入力する発振開始信号端子を前記3入力ゲート回路の第3の入力端子に接続し、ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する2つのMOSトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにすることが出来る。
あるいは、1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては2入力ExOR回路を用い、該ExOR回路にあっては第1の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第2の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
あるいは、1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては4入力OR−NAND回路を用い、該4入力OR−NAND回路にあってはその2つの入力端子を一括して第2の入力端子とし、他の1つの入力端子を第1の入力端子とし、残る1つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている構成とすることも出来る。
また、リング発振器を構成するゲート回路の1つに3入力ゲート回路を用い、その第3の入力端子を発振開始信号を入力する端子とするよう構成し、その第2の入力端子に発振を指示する発振制御信号を入力した後に、該第3の入力端子に発振開始信号を入力するようにすれば、発振開始時の動作がより一層安定して行われるようになる。
(第1の実施形態)
図1は、本発明の第1の実施形態のリング発振器である。符号は図6のものに対応し、20は発振制御入力端子、21〜25はNAND回路、26,27は配線、28は出力端子である。
非発振時には、図中に記したように、発振制御入力端子20に論理値0が入力される。各入力端子Bに0が入力されるので、各NAND回路の出力の値は1となる。
発振時には、発振制御入力端子20に論理値1が入力され、その値に固定される。すると、各NAND回路の出力は1→0→1→…と交互に変化し、出力端子28からは発振出力が取り出される。
図1のリング発振器で発振出力を出すためにオン,オフを繰り返すMOSトランジスタは、入力端子Aからの入力がゲートに印加されるものであり、図8で言えばPA とNA である。もし非発振時にこれらPA ,NA に劣化が生じているならば、発振周期の増大をもたらす。
即ち、発振動作に関与しているPA ,NA のうち、非発振時に劣化が生じているものはNA であり(PBTI劣化,HC劣化)、PB には生じていない。従って、PB においてNBTI劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
図2(1)は、本発明の第2の実施形態のリング発振器であり、図2(2)はそれに使用するNOR回路である。図2において、30は発振制御入力端子、31〜35はNOR回路、36,37は配線、38は出力端子、D,Eは入力端子、Fは出力端子、PD ,PE はPMOSトランジスタ、ND ,NE はNMOSトランジスタである。
このリング発振器の接続構成は次の通りである。奇数個の2入力NOR回路の一方の入力端子Eは、全て発振制御入力端子30に接続し、他方の入力端子Dは前段の出力端子Fと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のNOR回路の出力端子Fに、発振出力を取り出す出力端子38が接続される。
発振時には、発振制御入力端子30に論理値0が入力され、その値に固定される。すると、各NOR回路の出力は0→1→0→…と交互に変化し、出力端子38からは発振出力が取り出される。
入力端子Eに1が入力される非発振時にオンするNE は、出力端子Fの出力を論理値0(アース)に引き下げるプルダウン機能を果しているトランジスタである。
そこで、非発振時におけるNOR回路の動作状況を点検してみるに、入力端子Eには1が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはNE である。一方、入力端子Dには0が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはPD である。つまり、非発振時に劣化が生じているのはNE とPD である。
発振動作に関与しているPD ,ND のうち、PD には劣化(NBTI劣化)が生じるものの、ND には生じていない。従って、ND においてPBTI劣化,HC劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
図3(1)は、本発明の第3の実施形態のリング発振器であり、図3(2)はそれに使用するExOR回路である。図3において、40は発振制御入力端子、41は2入力のNAND回路、42〜45は2入力のExOR回路、46,47は配線、48は出力端子、49はトランスファーゲート部、A,BはNAND回路の入力端子、CはNAND回路の出力端子、G,HはExOR回路の入力端子、KはExOR回路の出力端子、PH1,PH2,PG はPMOSトランジスタ、NG ,NH ,NX はNMOSトランジスタである。
なお、入力端子Gは、図3(2)にあるように、ExOR回路のトランスファーゲート部49を経て出力端子Kに接続されている方の入力端子であり、Hはそうでない方の入力端子である。
そして、NAND回路41,ExOR回路42〜45の内の任意の出力端子に、発振出力を取り出す出力端子48を接続する。
このように構成したリング発振器も、MOSトランジスタの劣化による発振周期の増大が抑制される。その理由を、ExOR回路として図3(2)の構成のものを用いた場合を例にとって説明する。なお、ExOR回路の図示のような接続構成は公知であるので、その説明は省略する。
一方、入力端子Hに論理値1が入力されると、PH1がオフ,NH がオンになり、NX のゲートはアースに接続されてオフになると共に、PH2のゲートに1が印加されオフになる。これによりトランスファーゲート部49はオフとなる。
(なお、NAND回路41は図6のNAND回路1と同様に接続されているので、発振時にオン,オフを繰り返すMOSトランジスタは、図8のPA ,NA である。それらのうち非発振時に劣化が生じるのは、図6のところで述べたように、入力端子Aから1が入力されているNA である。)
発振動作に関与しているPG ,NG のうち、NG には劣化(PBTI劣化,HC劣化)が生じるものの、PG には生じていない。従って、PG においてNBTI劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。(NAND回路41でも非発振時に劣化が生じているのは、N形のNA であり、P形のPA には生じていない。)
図4(1)は、本発明の第4の実施形態のリング発振器であり、図4(2)はそれに使用するExNOR回路である。図4において、50は発振制御入力端子、51は2入力のNOR回路、52〜55は2入力のExNOR回路、56,57は配線、58は出力端子、59はトランスファーゲート部、D,EはNOR回路の入力端子、FはNOR回路の出力端子、L,MはExNOR回路の入力端子、QはExNOR回路の出力端子、NL ,NM1,NM2はNMOSトランジスタ、PL ,PM ,PX はPMOSトランジスタである。
なお、入力端子Lは、図4(2)にあるように、ExNOR回路のトランスファーゲート部59を経て出力端子Qに接続されている方の入力端子であり、Mはそうでない方の入力端子である。
そして、前記NOR回路51,ExNOR回路52〜55の内の任意の出力端子に、発振出力を取り出す出力端子58を接続する。
このように構成したリング発振器も、MOSトランジスタの劣化による発振周期の増大が抑制される。その理由を、ExNOR回路として図4(2)の構成のものを用いた場合を例にとって説明する。なお、ExNOR回路の図示のような接続構成は公知であるので、その説明は省略する。
一方、入力端子Mに1が入力されると、PM がオフ,NM1がオンになり、PX のゲートはアースに接続されてオンになると共に、NM2のゲートに1が印加されNM2もオンになる。これによりトランスファーゲート部59はオンとなる。
(なお、NOR回路51は図2のNOR回路31と同様に接続されているので、発振時にオン,オフを繰り返すMOSトランジスタは、図2(2)のPD ,ND である(入力端子Dからゲート電圧が印加されるもの)。それらのうち非発振時に劣化が生じるのは、図2のところで述べたように、入力端子Dから0が入力されているPD である。)
一方、入力端子Lには0が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはPL である(PL オンにより出力端子Qの出力を論理値0に引き下げているから、PL はプルダウン機能を果しているトランジスタである。)。つまり、非発振時に劣化が生じているのはNM1,NM2とPL である。
発振動作に関与しているPL ,NL のうち、PL には劣化(NBTI劣化)が生じるものの、NL には生じていない。従って、NL においてPBTI劣化,HC劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。(NOR回路51でも非発振時に劣化が生じているのは、P形のPD であり、N形のND には生じていない。)
図5(1)は、本発明の第5の実施形態のリング発振器であり、図5(2)はそれに使用する4入力OR−NAND回路である。図5において、60は発振制御入力端子、61はインバータ、62〜64は4入力OR−NAND回路、65〜67は配線、68は出力端子、R,S,T,Uは4入力OR−NAND回路の入力端子、Vは4入力OR−NAND回路の出力端子、NR ,NS ,NT ,NU はNMOSトランジスタ、PR ,PS ,PT ,PU はPMOSトランジスタである。
そして、任意の4入力OR−NAND回路の出力端子Vに、発振出力を取り出す出力端子68を接続する。
このように構成したリング発振器も、MOSトランジスタの劣化による発振周期の増大が抑制される。その理由を、4入力OR−NAND回路として図5(2)の構成のものを用いた場合を例にとって説明する。なお、この4入力OR−NAND回路の図示のような接続構成は公知であるので、その説明は省略する。
そこで、非発振時における4入力OR−NAND回路の動作状況を点検してみるに、発振制御入力端子60に論理値0が入力されると、入力端子R,Sには0が入力され、PR ,PS はオン,NR ,NS はオフとなる。よって、出力端子Vは電源+VDDの方へつながれ、出力は1となる(PR ,PS は、プルアップ機能を果してトランジスタである。)。
入力端子Uには前段の出力端子Vの1が入力され、これがNU ,PU のゲートに印加される。このゲート入力はPU をオフにするが、NU に対しては能動状態とすべきゲート電圧として作用する。
発振動作に関与しているNU とPU のうち、NU には劣化(PBTI劣化,HC劣化)が生じるものの、PU にはNBTI劣化生じていない。従って、PU において劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
図9は、本発明の第6の実施形態のリング発振器である。符号は図1のものに対応し、Wは端子、70は3入力NAND回路、20Yは発振開始信号端子である。
この実施形態は、図1のリング発振器の変形例である。図1のリング発振器では、発振を開始するため発振制御入力端子20への入力を0→1に変化させたとき、全ゲート回路の一方の入力も0→1と変化し、全ゲート回路の出力は1→0に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
第3の入力端子Wは、新たに設けられた発振開始信号端子20Yと接続される。
第1段階…発振制御入力端子20に、発振信号を入力する。
第2段階…発振開始信号端子20Yに、発振開始信号を入力する。
図9中に記載されている論理値0,1は、非発振時の値である。発振制御入力端子20に入力されている信号は0、発振開始信号端子20Yに入力されている信号は0である。この時、3入力NAND回路70の3つの入力はA=1,W=0,B=0で出力C=1であり、他の2入力NAND回路の入力はA=1,B=0で出力C=1である。
発振開始の第1段階では、発振動作の初期値を設定する。この段階では、発振制御入力端子20に発振信号が入力される。図9の場合、発振信号は1であり、これが入力されると全てのゲート回路の入力端子Bに1が入力される。すると3入力NAND回路70の入力はA=1,W=0,B=1となるが、これではまだ出力Cは1に保たれたままである。NAND回路22はA=1,B=1となり、出力C=0に変る。このC=0が次のNAND回路23の入力端子Aに入力されるから、NAND回路23ではA=0,B=1となり、出力C=1のままである。
第1段階を行うことにより現出された状態は、各ゲート回路の出力が、1,0,1,0,…と交互の論理値を取るようにされたという状態である。これは、発振動作の初期状態の時の値である。リング発振器の各ゲート回路は、確実に反転作用を実行してくれることが期待されている回路であるから、交互に反転した出力を出している状態にいったんしてから発振開始が指令されれば、所期の反転を確実に行うことが出来、発振動作が不安定になることがない。
逆に言えば、このような状態を現出するために第1段階が行われるわけであるが、この第1段階の状態を安定的に保持するために、ゲート回路の1つに3入力NAND回路を採用している。
発振開始の第2段階では、発振開始信号端子20Yに発振開始信号が入力される。図9の場合、発振開始信号は1である。3入力NAND回路70の入力はA=1,W=1,B=1となり、出力Cは0に変る。この変化を受けてNAND回路22以降のNAND回路の出力は次々と反転し、3入力NAND回路70から数えて最終段のNAND回路25の出力は0となる。これが、3入力NAND回路70の入力端子Aに入力され、その出力Cは反転して1となる。以後も出力の反転の連鎖は続けられ、発振が行われることになる。出力の反転の連鎖は、発振制御入力端子20に非発振信号(発振停止信号)である0が入力されるまで継続する。
発振周期の増大が抑制される理由は、図1の場合とほぼ同じであるので、その説明は省略する。
図10は、本発明の第7の実施形態のリング発振器である。符号は図2のものに対応し、Xは端子、71は3入力NOR回路、30Yは発振開始信号端子である。図10中に記載されている論理値0,1は、非発振時の値である。
この実施形態は、図2のリング発振器の変形例である。図2のリング発振器では、発振を開始するため発振制御入力端子30への入力を1→0に変化させたとき、全ゲート回路の一方の入力も1→0と変化し、全ゲート回路の出力は0→1に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
図2のリング発振器では、リング状に接続されているゲート回路は全て2入力NOR回路であるが、図10の実施形態では、その内の1つを、3入力NOR回路71で置き換えたものとしている。3入力NOR回路71の入力端子D,X,Eのうち、入力端子D,Eは図2のリング発振器と同様に接続される。即ち、入力端子Dはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Eは発振制御入力端子30と接続される。第3の入力端子Xは、新たに設けられた発振開始信号端子30Yと接続される。
第2段階…発振開始信号端子30Yに、発振開始信号を入力する。
各段階での動作は、図2,図9の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図2の場合とほぼ同じであるので、その説明は省略する。
図11は、本発明の第8の実施形態のリング発振器である。符号は図3,図9のものに対応し、72は3入力NAND回路、40Yは発振開始信号端子である。図11中に記載されている論理値0,1は、非発振時の値である。
この実施形態は、図3のリング発振器の変形例である。図3のリング発振器では、発振を開始するため発振制御入力端子40への入力を0→1に変化させたとき、全ゲート回路の一方の入力も0→1と変化し、全ゲート回路の出力は1→0に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
図3のリング発振器の2入力NAND回路41を、3入力NAND回路72に置き換えたものである。3入力NAND回路72の入力端子A,W,Bのうち、入力端子A,Bは図3のリング発振器と同様に接続される。即ち、入力端子Aはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Bは発振制御入力端子40と接続される。第3の入力端子Wは、新たに設けられた発振開始信号端子40Yと接続される。
第2段階…発振開始信号端子40Yに、発振開始信号を入力する。
各段階での動作は、図3,図9の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図3の場合とほぼ同じであるので、その説明は省略する。
図12は、本発明の第9の実施形態のリング発振器である。符号は図4,図10のものに対応し、73は3入力NOR回路、50Yは発振開始信号端子である。図12中に記載されている論理値0,1は、非発振時の値である。
この実施形態は、図4のリング発振器の変形例である。図4のリング発振器では、発振を開始するため発振制御入力端子50への入力を1→0に変化させたとき、全ゲート回路の一方の入力も1→0と変化し、全ゲート回路の出力は0→1に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
図4のリング発振器の2入力NOR回路51を、3入力NOR回路73に置き換えたものである。3入力NOR回路73の入力端子D,X,Eのうち、入力端子D,Eは図4のリング発振器と同様に接続される。即ち、入力端子Dはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Eは発振制御入力端子50と接続される。第3の入力端子Xは、新たに設けられた発振開始信号端子50Yと接続される。
第2段階…発振開始信号端子50Yに、発振開始信号を入力する。
各段階での動作は、図4,図10の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図4の場合とほぼ同じであるので、その説明は省略する。
図13は、本発明の第10の実施形態のリング発振器である。符号は図5,図9のものに対応し、74は3入力NAND回路、60Yは発振開始信号端子である。図13中に記載されている論理値0,1は、非発振時の値である。
この実施形態は、図5のリング発振器の変形例である。図5のリング発振器では、発振を開始するため発振制御入力端子60への入力を0→1に変化させたとき、全ゲート回路の入力端子R,Sは0→1と変化し、入力端子Tは1→0と変化し、全ゲート回路の出力は1→0に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
図5のリング発振器の4入力OR−NAND回路62を廃し、その代わりに3入力NAND回路74を挿設したものである。3入力NAND回路74の入力端子A,W,Bのうち、入力端子Bは発振制御入力端子60と接続され、入力端子Aはリング状に接続されている前段のゲート回路の出力端子と接続される。そして、第3の入力端子Wは、新たに設けられた発振開始信号端子60Yと接続される。
第2段階…発振開始信号端子60Yに、発振開始信号を入力する。
各段階での動作は、図5,図9の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図5の場合とほぼ同じであるので、その説明は省略する。
従って、PBTI劣化,NBTI劣化,HC劣化等の各種のMOSトランジスタの劣化に対して耐性のあるリング発振器を、コスト安く、容易に実現することが可能となる。
例えば、図2のリング発振器は、回路構成を工夫することにより、発振周期に影響を及ぼすNMOSトランジスタに劣化が生じない(PMOSトランジスタにのみ劣化が生じる)ようにされたリング発振器であるが、これに使用するMOSトランジスタを、PMOSトランジスタの劣化が生じないLSI製造プロセスで作られたものを用いることとすれば、前記したリング発振器を実現することが出来る。即ち、次の通りである。
(1)NMOSトランジスタの劣化による影響…回路構成の工夫により防止
(2)PMOSトランジスタの劣化による影響…該劣化が生じないよう工夫されたLSI製造プロセスで作られたMOSトランジスタを使用することにより防止
Claims (6)
- MOSトランジスタで構成され2以上の入力端子を有し非発振時に2以上の入力の論理積若しくは論理和を否定した出力を出す反転ゲートとして機能する奇数個のゲート回路が、1つのゲート回路の出力端子と他の1つのゲート回路の第1の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の1つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、
ゲート回路の1つに3入力ゲート回路を用い、
発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第2の入力端子と接続し、
発振開始信号を入力する発振開始信号端子を前記3入力ゲート回路の第3の入力端子に接続し、
ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する2つのMOSトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、
発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにしたリング発振器。 - 1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては2入力NAND回路を用いて構成した請求項1記載のリング発振器。
- 1つの3入力ゲート回路としては3入力NOR回路を用い、それ以外のゲート回路としては2入力NOR回路を用いて構成した請求項1記載のリング発振器。
- 1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては2入力ExOR回路を用い、
該ExOR回路にあっては第1の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第2の入力端子としてはそうでない方の入力端子を選定して構成した請求項1記載のリング発振器。 - 1つの3入力ゲート回路としては3入力NOR回路を用い、それ以外のゲート回路としては2入力ExNOR回路を用い、
該ExNOR回路にあっては第1の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第2の入力端子としてはそうでない方の入力端子を選定して構成した請求項1記載のリング発振器。 - 1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては4入力OR−NAND回路を用い、
該4入力OR−NAND回路にあっては
その2つの入力端子を一括して第2の入力端子とし、
他の1つの入力端子を第1の入力端子とし、
残る1つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている請求項1記載のリング発振器。
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