JP5627691B2 - 準安定性強化格納回路のための装置および関連する方法 - Google Patents

Description

発明者：Ｂｒｕｃｅ Ｂ．ＰｅｄｅｒｓｅｎおよびＳｉｖａｒｍａｎ Ｃｈｏｋｋａｌｉｎｇａｍ
（技術分野）
開示される概念は、概して、格納回路に関し、より具体的には、準安定性強化（ｍｅｔａｓｔａｂｉｌｉｔｙ−ｈａｒｄｅｎｅｄ）格納回路のための装置および関連する方法に関する。

（背景）
マイクロエレクトロニクスにおける進歩は、集積回路（ＩＣ）のトランジスタ密度をますます増加させることを可能にした。進歩したＩＣは、何百万ものトランジスタを含み得る。相対的に多くのトランジスタは、回路設計者が相対的に多くの機能を統合することを可能にする。

非特許文献１は、低電圧同期化アプリケーションのためのラッチを記載している。

Ｊ．Ｚｈｏｕら、「Ａ Ｒｏｂｕｓｔ Ｓｙｎｃｈｒｏｎｉｚｅｒ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ Ａｎｎｕａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ （ＩＳＶＬＳＩ’０６）、ｐｐ．４４２−４４３、２００６年３月

チップの設計は、速度、電力散逸、および費用のような競合する要因または考慮を伴う。相補型金属酸化物半導体（ＣＭＯＳ）のような製造技術の進歩は、電力供給電圧、閾値電圧、およびカレントドライブ能力のようなさまざまなパラメータのスケーリングという結果になる。

（概要）
開示される概念は、概して、ラッチおよびフリップフロップのような格納回路に関する。より具体的には、準安定性強化格納回路のための装置および方法に関する。１つの例示的実施形態において、準安定性強化格納回路は、反転回路（または、代替的に、非反転回路）を含む。反転回路（または非反転回路）は、一対の物理入力に分割される論理入力を有している。

別の例示的実施形態において、準安定性強化格納回路は、反転回路（または、代替的に、非反転回路）を含む。反転回路（または非反転回路）は、一対の物理出力に分割される論理出力を有している。

さらに別の例示的実施形態において、集積回路（ＩＣ）は、論理入力および論理出力を有している回路を含む。論理出力は、高バイアス物理出力と低バイアス物理出力とに分割される。回路の遷移または準安定な状態中には、高バイアス物理出力の出力電圧は、低バイアス物理出力の出力電圧よりも高い。

さらに別の例示的実施形態において、電子回路における格納回路の準安定性強化方法は、反転回路（または、代替的に、非反転回路）の論理入力を分割することを含む。より具体的には、論理入力は、一対の物理入力に分割される。

添付の図面は、例示的実施形態のみを例示しており、そのため、その範囲を限定していると考えられるべきではない。本開示の利益を有する当業者は、開示される概念が他の等しく効果的な実施形態に資することを認識する。図面において、２つ以上の図面において用いられる同じ数字指定は、同一、類似、または同等の機能性、構成要素またはブロックを示す。
例えば、本発明は以下の項目を提供する。
（項目１）
第一の反転回路を含む準安定性強化格納回路であって、該第一の反転回路は、一対の物理入力に分割される論理入力を有している、準安定性強化格納回路。
（項目２）
上記準安定性強化格納回路は、ラッチを含む、項目１に記載の準安定性強化格納回路。（項目３）
上記第一の反転回路は、少なくとも一対の入力を有しているゲートを含む、項目１に記載の準安定性強化格納回路。
（項目４）
上記第一の反転回路は、インバーターを含む、項目１に記載の準安定性強化格納回路。（項目５）
上記第一の反転回路は、一対の物理出力に分割される論理出力をさらに含む、項目１に記載の準安定性強化格納回路。
（項目６）
上記準安定性強化格納回路は、ラッチを含む、項目２に記載の準安定性強化格納回路。（項目７）
上記第一の反転回路に結合されている第二の反転回路をさらに含み、該第二の反転回路は、一対の物理入力に分割される論理入力を有している、項目１に記載の準安定性強化格納回路。
（項目８）
上記第二の反転回路は、一対の物理出力に分割される論理出力をさらに含む、項目７に記載の準安定性強化格納回路。
（項目９）
上記第二の反転回路は、ラッチを含む、項目７に記載の準安定性強化格納回路。
（項目１０）
上記第一の反転回路に結合されている第二の反転回路をさらに含み、該第二の反転回路は、一対の物理出力に分割される論理出力を有している、項目１に記載の準安定性強化格納回路。
（項目１１）
上記第二の反転回路は、一対の物理入力に分割される論理入力をさらに含む、項目１０に記載の準安定性強化格納回路。
（項目１２）
上記第二の反転回路は、ラッチを含む、項目１０に記載の準安定性強化格納回路。
（項目１３）
第一の反転回路を含む準安定性強化格納回路であって、該第一の反転回路は、一対の物理出力に分割される論理出力を有している、準安定性強化格納回路。
（項目１４）
上記準安定性強化格納回路は、ラッチを含む、項目１３に記載の準安定性強化格納回路。
（項目１５）
上記第一の反転回路は、少なくとも一対の入力を有しているゲートを含む、項目１３に記載の準安定性強化格納回路。
（項目１６）
上記第一の反転回路は、インバーターを含む、項目１３に記載の準安定性強化格納回路。
（項目１７）
上記第一の格納回路は、一対の物理入力に分割される論理入力をさらに含む、項目１３に記載の準安定性強化格納回路。
（項目１８）
上記準安定性強化格納回路は、ラッチを含む、項目１７に記載の準安定性強化格納回路。
（項目１９）
上記第一の反転回路に結合されている第二の反転回路をさらに含み、該第二の反転回路は、一対の物理入力に分割される論理入力を有している、項目１３に記載の準安定性強化格納回路。
（項目２０）
上記第二の反転回路は、一対の物理出力に分割される論理出力をさらに含む、項目１９に記載の準安定性強化格納回路。
（項目２１）
上記第二の反転回路は、ラッチを含む、項目１９に記載の準安定性強化格納回路。
（項目２２）
上記第一の反転回路に結合されている第二の反転回路をさらに含み、該第二の反転回路は、一対の物理出力に分割される論理出力を有している、項目１３に記載の準安定性強化格納回路。
（項目２３）
上記第二の反転回路は、一対の物理入力に分割される論理入力をさらに含む、項目２２に記載の準安定性強化格納回路。
（項目２４）
上記第二の反転回路は、ラッチを含む、項目２２に記載の準安定性強化格納回路。
（項目２５）
電子回路における格納回路の準安定性強化方法であって、該方法は、該格納回路における第一の反転回路の論理入力を一対の物理入力に分割することを含む、方法。
（項目２６）
上記第一の反転回路の論理出力を一対の物理出力に分割することをさらに含む、項目２５に記載の方法。
（項目２７）
上記格納回路における第二の反転回路の論理入力を一対の物理入力に分割することをさらに含む、項目２５に記載の方法。
（項目２８）
上記第二の反転回路の論理出力を一対の物理出力に分割することをさらに含む、項目２７に記載の方法。
（項目２９）
上記格納回路は、ラッチを含む、項目２５に記載の方法。
（項目３０）
上記格納回路は、ラッチを含む、項目２７に記載の方法。
（項目３１）
上記格納回路は、フリップフロップを含む、項目２７に記載の方法。
（項目３２）
第一の論理入力および第一の論理出力を有している第一の回路を備えている集積回路（ＩＣ）であって、該第一の論理出力は、第一の高バイアス物理出力および第一の低バイアス物理出力に分割され、該第一の回路の準安定な状態中に、該第一の高バイアス物理出力の出力電圧は、該第一の低バイアス物理出力の出力電圧よりも高い、集積回路（ＩＣ）。（項目３３）
第二の論理入力および第二の論理出力を有している第二の集積回路をさらに含み、該第二の論理入力は、少なくとも１つのＮＭＯＳトランジスタに結合されている第一の高バイアス物理入力と、少なくとも１つのＰＭＯＳトランジスタに結合されている第一の低バイアス物理入力とに分割される、項目３２に記載の集積回路（ＩＣ）。
（項目３４）
上記第一および第二の回路は、準安定性強化格納回路を形成し、該第一の回路の第一の高バイアス出力は、該第二の回路の第一の高バイアス入力に結合されており、該第一の回路の第一の低バイアス出力は、該第二の回路の第一の低バイアス入力に結合されている、項目３３に記載の集積回路（ＩＣ）。
（項目３５）
上記第二の論理出力は、第二の高バイアス物理出力および第二の低バイアス物理出力に分割され、上記第二の回路の準安定な状態中に、該第二の高バイアス物理出力の出力電圧は、該第二の低バイアス物理出力の出力電圧よりも高い、項目３３に記載の集積回路（ＩＣ）。
（項目３６）
上記第一の回路の第一の高バイアス物理出力は、該第一の回路の第二の高バイアス物理入力に結合されており、該第一の回路の第一の低バイアス物理出力は、該第一の回路の第二の低バイアス物理入力に結合されている、項目３５に記載の集積回路（ＩＣ）。
（項目３７）
上記第二の回路の第一の高バイアス物理出力は、上記第一の回路の第二の高バイアス物理入力に結合されており、該第一の回路の第一の低バイアス物理出力は、該第一の回路の第二の低バイアス物理入力に結合されている、項目３６に記載の集積回路（ＩＣ）。
（項目３８）
上記第一の論理出力は、上記第一の論理入力の反転関数を含む、項目３２に記載の集積回路（ＩＣ）。
（項目３９）
上記第二の論理出力は、上記第二の論理入力の反転関数を含む、項目３３に記載の集積回路（ＩＣ）。

図１は、例示的実施形態に従う準安定性強化格納回路を例示する。 図２Ａは、従来のインバーターを描写する。 図２Ｂは、従来のインバーターのＣＭＯＳ実装を描写する。 図３は、例示的実施形態に従う分割された入力および／または出力を有しているインバーターを示す。 図４は、例示的実施形態に従う分割された入力および／または出力を有しているインバーターを示す。 図５は、例示的実施形態に従う分割された入力および／または出力を有しているインバーターを示す。 図６は、例示的実施形態に従う分割された入力および／または出力を有しているインバーターを示す。 図７Ａは、従来のＮＡＮＤゲートを例示する。 図７Ｂは、従来のＮＡＮＤゲートのＣＭＯＳ実装を例示する。 図８Ａは、例示的実施形態に従う分割された入力を有しているＮＡＮＤゲートを示す。 図８Ｂは、例示的実施形態に従う分割された入力を有しているＮＡＮＤゲートのＣＭＯＳ実装を示す。 図９Ａは、例示的実施形態に従う分割された入力および分割された出力を有しているＮＡＮＤゲートを例示する。 図９Ｂは、例示的実施形態に従う分割された入力と分割された出力とを有しているＮＡＮＤゲートのＣＭＯＳ実装を例示する。 図１０Ａは、従来のラッチを描写する。 図１０Ｂは、従来のラッチのＣＭＯＳ実装を描写する。 図１１Ａは、例示的実施形態に従うラッチを示す。 図１１Ｂは、例示的実施形態に従うラッチのＣＭＯＳ実装を示す。 図１２は、従来のフリップフロップを例示する。 図１３は、例示的実施形態に従うフリップフロップを描写する。 図１４は、別の例示的実施形態に従うフリップフロップを示す。 図１５は、例示的実施形態に従う図１４のフリップフロップの例示的ＣＭＯＳ実装を例示する。 図１６は、別の例示的実施形態に従うフリップフロップを描写する。

（詳細な説明）
開示される概念は、概して、ラッチおよびフリップフロップのような格納回路に関する。より具体的には、開示される概念は、例えば、ラッチおよびフリップフロップのような準安定性強化格納回路のための装置および方法を提供する。

例示的実施形態において、開示される格納回路は、概念的に、準安定性硬度を実現するために追加入力を有している回路および／または追加出力を有している回路を用いる。追加入力を有している回路は、反転回路を構成し得る。同様に、追加入力を有している回路は、反転回路（または素子またはセル）を構成し得る。

例示的実施形態において、準安定性強化格納回路は、カスケード結合された一対の反転回路を含む。反転回路のうちの１つは、追加出力を含む。反転回路のうちの別の反転回路は、追加出力を含む。第二の反転回路の（追加出力を含む）出力を第一の反転回路の（追加入力を含む）入力に結合することによって、準安定性強化格納回路を実装し得る。

格納回路内の回路の論理入力を一対の物理入力に分割することによって、追加入力が提供され得る。入力のうちの１つであるｎ型金属酸化物半導体（ＮＭＯＳ）入力は、主に回路内のＮＭＯＳトランジスタ（例えば、インバーターにおけるＮＭＯＳトランジスタ）をフィードする。他方の入力であるｐ型金属酸化物半導体（ＰＭＯＳ）入力は、主に回路内のＰＭＯＳトランジスタ（例えば、インバーターにおけるＰＭＯＳトランジスタ）をフィードする。

例えば、インバーターの入力、もしくはＡＮＤ、ＮＡＮＤまたはＮＯＲゲートの入力は２つの入力に分割され得る。同様に、例示として、インバーター、ＡＮＤゲート、ＮＡＮＤゲートまたはＮＯＲゲートの出力は２つの出力に分割され得る。

同様に、格納回路内の回路の論理出力を、一対の物理出力である（回路の他の出力に対して）低バイアス出力と（回路の他の出力に対して）高バイアス出力とに分割することによって、追加出力が提供され得る。一般的に、格納回路内の回路が準安定な状態にあるか、または準安定な状態に近い場合には、高バイアス出力の出力電圧は、低バイアス出力の出力電圧よりも高い。

図１は、例示的実施形態に従う準安定性強化格納回路１０を例示する。格納回路１０は、交差結合された反転回路１２および１４を含む。反転回路１２および１４は、ラッチを形成する。反転回路１２および１４を実装するのに適切な反転回路の例は、開示される概念の記載の利益を有する当業者が理解するように、インバーター、（少なくとも１つの入力に対する論理反転を提供する）ＮＡＮＤゲート、（少なくとも１つ入力に対する論理反転を提供する）ＮＯＲゲートなどを含む。

その実際の実装に関係なく、反転回路１２は、出力において、反転回路１２の入力に適用された信号の論理補数を生成する。同様に、反転回路１４は、出力において、反転回路１４の入力に適用された信号の論理補数を生成する。

反転回路１２および１４は、必要に応じて、開示される概念の記載の利益を有する当業者が理解するように、１つ以上の論理素子または回路を含み得ることに注意されたい。反転回路１２および／または反転回路１４は、単一のゲート（または論理素子または回路）を含み得る。１つの例として、反転回路１２および／または反転回路１４は、インバーターを含み得る。

反対に、いくつかの実施形態において、反転回路１２および／または反転回路１４は、単一のゲートを含むというよりも、むしろ複数のゲート（または論理素子または回路）を含み得る。例は、開示される概念の記載の利益を有する当業者が理解するように、インバーターに結合されているＡＮＤゲート、インバーターに結合されているＯＲゲートなどを含む。

反転回路１２は、１つ以上のＰＭＯＳトランジスタ１２Ａのセット、および１つ以上のＮＭＯＳトランジスタ１２Ｂのセットを含む。同様に、反転回路１４は、１つ以上のＰＭＯＳトランジスタ１４Ａのセット、および１つ以上のＮＭＯＳトランジスタ１４Ｂのセットを含む。

反転回路１２は追加入力を有している。より具体的には、反転回路１２は、論理入力Ａを物理入力Ａ１およびＡ２へ分割させる。反対に、反転回路１４は、追加出力を有している。したがって、反転回路１４は、論理出力Ｂを物理出力Ｂ１およびＢ２へ分割させる。

反転回路１４の分割された出力は、反転回路１２の分割された入力に結合する。そのため、反転回路１４の出力Ｂ１は、反転回路１２の入力Ａ１に結合する。同様に、反転回路１４の出力Ｂ２は、反転回路１２の入力Ｂ２に結合する。

必要に応じて、反転回路１２の出力が分割され得ることに注意されたい。さらに、必要応じて、反転回路１４の入力も分割され得る。したがって、必要に応じて、反転回路１２の分割された出力は、反転回路１４の分割された入力に結合され得る。

必要に応じて、２つ以上の追加入力（分割された入力）が反転回路１２および１４のうちの１つまたは両方に提供され得ることに注意されたい。さらに、必要に応じて、２つ以上の追加出力（分割された出力）が反転回路１２および１４のうちの１つまたは両方に提供され得る。

１つ以上の入力および／または１つ以上の出力を分割することによって、反転回路１２および／または反転回路１４のドライブ強度および利得が改善され得る。改善されたドライブ強度は、反転回路１２および／または反転回路１４の準安定性高度を改善するのを助ける。

より具体的には、追加入力が、その追加入力を（回路の他の入力に対して）低バイアス入力と（回路の他の入力に対して）高バイアス入力とに分割することによって、反転回路１２および／または反転回路１４に提供され得る。同じように、追加出力は、その追加出力を（回路の他の出力に対して）低バイアス出力と（回路の他の出力に対して）高バイアス出力とに分割することによって、反転回路１２および／または反転回路１４に提供され得る。反転回路（例えば、反転回路１２または反転回路１４）が準安定な状態にあるか、または準安定な状態に近い場合には、高バイアス出力の出力電圧は、低バイアス出力の出力電圧よりも高い。

高バイアス出力は、ＮＭＯＳトランジスタ１２Ｂおよび１４Ｂをそれぞれ駆動させる反転回路１２および／または反転回路１４の入力に結合する。低バイアス出力は、ＰＭＯＳトランジスタ１２Ａおよび１４Ａをそれぞれ駆動させる反転回路１２および／または反転回路１４の入力に結合する。この構成は、反転回路１２および１４を含むＮＭＯＳおよびＰＭＯＳトランジスタのゲート電圧を増加させる。

結果として、ＰＭＯＳおよびＮＭＯＳデバイスのドライブ強度および利得が増加し、したがって、格納回路１０の準安定性時間を減少させる。別の言い方をすれば、格納回路１０の準安定性硬度が改善する。

注意したように、さまざまな反転回路の１つ以上の入力および／または１つ以上の出力が分割され得る。１つ例は、インバーターを構成する。

図２Ａおよび図２Ｂは、それぞれ、従来のインバーター２０と、その相補型金属酸化物半導体（ＣＭＯＳ）実装を示す。図２Ａおよび図２Ｂにおけるインバーターの回路と動作との詳細は、当業者の知識内である。当業者が理解するように、インバーター２０は、単一の物理入力および単一の物理出力を含む。

開示される概念に従ういくつかの例示的実施形態において、準安定性強化格納回路を実装するために、インバーターの入力および／または出力が分割され得る。図３〜６は、例示的実施形態に従う例を提供する。

図３Ａは、分割された出力を有しているインバーター２２を示す。より具体的には、インバーター２２は、論理出力を「Ｏｕｔ−」（低バイアス）および「Ｏｕｔ＋」（高バイアス）とラベルが付された２つの物理出力に分割させる。

図３Ｂは、図３Ａにおいて示されたインバーターのＣＭＯＳ実装を示す。開示される概念の記載の利益を有する当業者が理解するように、インバーター２２はさまざまな方法によって実装され得、図３Ｂは、例示的実装を示しているに過ぎない。

インバーター２２の実装は、２つのインバーター２２Ａおよび２２Ｂを含むことに注意されたい。さらに、インバーター２２ＡにおけるＮＭＯＳトランジスタは、ＰＭＯＳトランジスタの２倍（または他の所望の倍数）のサイズを有しているが、インバーター２２ＢにおけるＰＭＯＳトランジスタは、ＮＭＯＳトランジスタの２倍（または他の所望の倍数）のサイズを有している。

物理インバーターのうちの１つ（例えば、インバーター２２Ｂ）は、高バイアス出力を駆動させ、第二の物理インバーター（例えば、インバーター２２Ａ）は、インバーター２２の低バイアス出力を駆動させる。上で注意したように、インバーター２２が準安定な状態にあるか、または準安定な状態に近い場合には、高バイアス出力の出力電圧は、低バイアス出力の出力電圧よりも高い。

別の言い方をすれば、高バイアス出力「Ｏｕｔ＋」をフィードする物理インバーター２２Ｂは、対応するＮＭＯＳデバイスの相対的に２倍の強度（２倍のカレントドライブ能力）を有しているＰＭＯＳデバイスを有している。同様に、低バイアス出力「Ｏｕｔ−」をフィードする物理インバーター２２Ａは、対応するＰＭＯＳデバイスの相対的に２倍の強度を有しているＮＭＯＳデバイスを有している。

２つの物理インバーター（つまり、インバーター２２Ａおよび２２Ｂ）は、第一の物理インバーターが第二の物理インバーターよりも高いスイッチング閾値を有するように実装される。２つの物理インバーターにおけるＰＭＯＳデバイスとＮＭＯＳデバイスとのドライブ強度を調節することによって、この目的は実現され得る。特に、第一の物理インバーターにおけるＰＭＯＳデバイス対ＮＭＯＳデバイスの相対的な強度が、第二の物理インバーターにおけるＰＭＯＳデバイス対ＮＭＯＳデバイスの相対的な強度よりも大きくなるように、インバーター２２は設計され得る。

開示される概念の記載の利益を有する当業者が理解するように、インバーター２２Ａとインバーター２２Ｂとのドライブ強度は、さまざまな方法によって調節され得る。例えば、トランジスタの閾値電圧を調節すること（例えば、ドーパント打込みレベルを変えること）、または他の標準的な製造技術（例えば、ゲート酸化物の厚さを変えること）によって、トランジスタの長さおよび／または幅が調節され得る。

図４Ａ〜４Ｂは、別の例示的実施形態に従う分割された出力を有しているインバーターを例示する。図４Ａは、分割された出力を有しているインバーター３０を示す。インバーター３０は、論理出力を「Ｏｕｔ−」（低バイアス）および「Ｏｕｔ＋」（高バイアス）とラベルが付された２つの物理出力に分割させる。

図４Ｂは、図４Ａにおいて示されたインバーターのＣＭＯＳ実装を示す。図４Ｂにおいて示された実装は、相対的に高いレベルのオンダイ処理変形例を有しているＣＭＯＳ処理に対して、個別のＮＭＯＳデバイスとＰＭＯＳデバイスとの相対的なドライブ強度を、信頼性を有して調節することができない場合があるという事実に対処する。図４Ｂにおいて示された構成を用いることによって、デバイスを相対的に高い精度で整合させる必要性を回避し得る。

開示される概念の記載の利益を有する当業者が理解するように、インバーター３０はさまざまな方法によって実装され得る。図４Ｂは、例示的実装を示しているに過ぎない。

図４Ｂの例示的実装は、２つのＰＭＯＳデバイスおよび２つのＮＭＯＳデバイスを含み、図に示されるように結合されている。インバーター３０が準安定なコンディションにある場合には、４つの全てのトランジスタがオンである。結果として、高バイアス出力の出力電圧は、低バイアス出力の電圧よりも高くなる。出力電圧の不整合は、インバーター３０が準安定なコンディションで消費する時間の量を減らすのを助ける。

図５Ａ〜５Ｂは、別の例示的実施形態に従う分割された出力を有しているインバーターを例示する。図５Ａは、分割された出力を有しているインバーター３４を示す。インバーター３４は、論理出力を「Ｏｕｔ−」（低バイアス）および「Ｏｕｔ＋」（高バイアス）とラベルが付された２つの物理出力に分割させる。

図５Ｂは、図５Ａにおいて示されたインバーターのＣＭＯＳ実装を示す。開示される概念の記載の利益を有する当業者が理解するように、インバーター３４はさまざまな方法によって実装され得、図５Ｂは、例示的実装を示しているに過ぎない。

インバーター３４の例示的実装（図５Ｂを参照されたい）は、抵抗器（または一般的には、抵抗回路または素子）３６を含む。抵抗器３６は、インバーター３４におけるＰＭＯＳデバイスのドレインとＮＭＯＳデバイスのドレインとに結合されている。高バイアス出力「Ｏｕｔ＋」は、ＰＭＯＳデバイスのドレインに結合されており、低バイアス出力「Ｏｕｔ−」は、ＮＭＯＳデバイスのドレインに結合されている。

インバーター３４が準安定なコンディションにある場合には、ＮＭＯＳデバイスとＰＭＯＳデバイスとの両方がオンであり、電流が抵抗器３６を通り流れる。抵抗器３６を通る電流の流れは、高バイアス出力の出力電圧を低バイアス出力の電圧よりも高くする。出力電圧の不整合は、インバーター３４が準安定なコンディションで消費する時間の量を減らすのを助ける。

開示される概念の記載の利益を有する当業者が理解するように、抵抗器３６は、必要に応じて、さまざまな方法によって実装され得る。例えば、抵抗器３６は、抵抗器、１つ以上のダイオード、自身のゲートを回路接地（ＧＮＤ）に結んだ第二のＰＭＯＳデバイス、または自身のゲートを供給電圧（Ｖ_ＤＤ）に結んだＮＭＯＳデバイスの組合わせとして実装され得る。

図６Ａ〜６Ｂは、別の例示的実施形態に従う分割された出力を有しているインバーターを例示する。図６Ａは、分割された出力を有しているインバーター４０を示す。インバーター４０は、論理出力を「Ｏｕｔ−」（低バイアス）および「Ｏｕｔ＋」（高バイアス）とラベルが付された２つの物理出力に分割させる。

図６Ｂは、図６Ａにおいて示されたインバーターのＣＭＯＳ実装を示す。開示される概念の記載の利益を有する当業者が理解するように、インバーター４０はさまざまな方法によって実装され得る。図６Ｂは、例示的実装を示しているに過ぎない。

インバーター４０の例示的実装（図６Ｂを参照されたい）は、抵抗回路または素子３６を含む。抵抗回路３６は、インバーター４０におけるＰＭＯＳデバイスのドレインとＮＭＯＳデバイスのドレインとに結合されている。高バイアス出力「Ｏｕｔ＋」は、ＰＭＯＳデバイスのドレインに結合されており、低バイアス出力「Ｏｕｔ−」は、ＮＭＯＳデバイスのドレインに結合されている。

抵抗回路３６は、ＮＭＯＳトランジスタに並列で結合されているＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのゲートは、供給電圧（Ｖ_ＤＤ）に結合し、ＰＭＯＳのゲートは、回路接地（ＧＮＤ）に結合する。開示される概念の記載の利益を有する当業者は理解するが、抵抗回路３６は、必要に応じて、さまざまな他の方法によって実装され得る。

図６Ｂを参照すると、インバーター４０が準安定なコンディションにある場合には、インバーター４０におけるすべてのトランジスタがオンであり、電流が抵抗回路３６を通り流れる。図５Ｂにおける回路に類似して、抵抗回路３６を通る電流の流れは、高バイアス出力の出力電圧を低バイアス出力の電圧よりも高くする。出力電圧の不整合は、インバーター４０が準安定なコンディションで消費する時間の量を減らすのを助ける。

注意したように、ＮＡＮＤゲートは、反転回路として用いられ得る。図７Ａおよび図７Ｂは、それぞれ、従来のＮＡＮＤゲート４５と、そのＣＭＯＳ実装とを示す。図７Ａおよび図７Ｂにおけるインバーターの回路と動作との詳細は、当業者の知識内である。当業者が理解するように、ＮＡＮＤゲート４５は、２つの物理入力、および単一の物理出力を含む。

開示される概念に従ういくつかの例示的実施形態において、準安定性強化格納回路を実装するために、ＮＡＮＤゲートの入力および／または出力が分割され得る。図８〜９は、例示的実施形態に従う例を提供する。

図８Ａは、例示的実施形態に従う、論理入力が２つの物理入力に分割されたＮＡＮＤゲート５０を例示する。図８Ｂは、例示的実施形態に従うＮＡＮＤゲート５０のＣＭＯＳ実装を示す。開示される概念の記載の利益を有する当業者が理解するように、ＮＡＮＤゲート５０はさまざまな方法によって実装され得、図８Ｂは、例示的実装を示しているに過ぎない。

図８Ａを参照すると、ＮＡＮＤゲート５０は、２つの論理入力ＡおよびＢを有している。論理入力Ａは、物理入力Ａに対応する。しかし、論理入力Ｂは、分割された入力として（つまり、物理入力ＢおよびＢ＋として）実装される。

図８Ｂを参照すると、（図８ＢにおいてＮＭＯＳトランジスタをフィードする）物理ＮＭＯＳ入力は、「＋」のラベルが付され、（図８ＢにおいてＰＭＯＳトランジスタをフィードする）物理ＰＭＯＳ入力は、「−」のラベルが付される。「Ｂ＋」および「Ｂ−」とラベルが付された物理信号は、分割された論理信号Ｂに対応する。

図９Ａは、例示的実施形態に従う、論理入力が２つの物理入力に分割されたＮＡＮＤゲート５５を例示する。ＮＡＮＤゲート５５の分割された入力は、ＮＡＮＤゲート５０（図８Ａ〜８Ｂを参照されたい）の分割された入力に類似する。

図９Ａを参照すると、ＮＡＮＤゲート５５は、２つの論理入力ＡおよびＢを有している。論理入力Ａは、物理入力Ａに対応する。しかし、論理入力Ｂは、分割された入力として（つまり、物理入力Ｂ−およびＢ＋として）実装される。

図９Ｂは、例示的実施形態に従うＮＡＮＤゲート５５のＣＭＯＳ実装を示す。開示される概念の記載の利益を有する利益を有する当業者が理解するように、ＮＡＮＤゲート５５はさまざまな方法によって実装され得、図９Ｂは、例示的実装を示しているに過ぎない。

（図９ＢにおいてＮＭＯＳトランジスタをフィードする）物理ＮＭＯＳ入力は、「＋」のラベルが付され、（図９ＢにおいてＰＭＯＳトランジスタをフィードする）物理ＰＭＯＳ入力は、「−」のラベルが付される。「Ｂ＋」および「Ｂ−」とラベルが付された物理信号は、分割された論理信号Ｂに対応する。

ＮＡＮＤゲート５５は、また、分割された出力を有している。より具体的には、ＮＡＮＤゲート５５の論理出力は、低バイアス出力（Ｏｕｔ−）と高バイアス出力（Ｏｕｔ＋）との２つの物理出力に分割される。

図９Ｂを参照すると、ＮＡＮＤゲート５５は、抵抗回路３６を含む。示された例示的実施形態において、抵抗回路３６は、ＮＭＯＳトランジスタに並列で結合されているＰＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのゲートは、供給電圧（Ｖ_ＤＤ）に結合し、ＰＭＯＳのゲートは、回路接地（ＧＮＤ）に結合する。開示される概念の記載の利益を有する当業者が理解するように、抵抗回路３６は、必要に応じて、さまざまな他の方法によって実装され得る。

図９Ｂを参照すると、ＮＡＮＤゲート５５が準安定なコンディションにある場合には、ＮＡＮＤゲート５５における全てのトランジスタがオンであり、電流が抵抗回路３６を通り流れる。抵抗回路３６を通る電流の流れは、高バイアス出力の出力電圧を低バイアス出力の電圧よりも高くする。出力電圧の不整合は、ＮＡＮＤゲート５５が準安定なコンディションで消費する時間の量を減らすのを助ける。

さまざまな格納回路を実装するために、上に記載された分割入力および／または分割出力反転回路（インバーター、ゲート）が用いられ得る。例示的実施形態において、格納回路はラッチおよびフリップフロップを含む。

図１０Ａおよび図１０Ｂは、それぞれ、従来のラッチ６０、およびそのＣＭＯＳ実装を描写する。図１０Ａおよび図１０Ｂのラッチ回路と動作との詳細は、当業者の知識内である。当業者が理解するように、ラッチ６０は、非分割（つまり、論理信号および物理信号が同じ電気ノードに接続する）物理入力および出力を含む。

一般的に、上に記載されたように、例示的実施形態に従う格納回路は、２つの反転回路（例えば、ゲート、インバーター）を含む。いくつかの実施形態において、２つの反転ゲートは、第一の反転回路の高バイアス出力が第二の反転回路のＮＭＯＳ入力に物理的に結合されるように、交差結合されている。反対に、第一の反転回路の低バイアス出力は、第二の反転回路のＰＭＯＳ入力に物理的に結合されている。

いくつかの実施形態において、反転回路の論理出力は、第二の反転回路の論理入力に論理的に結合されている。第一の反転回路の論理出力および／または第二の反転回路の論理出力は、また、２つの物理出力（つまり、高バイアス出力および低バイアス出力）に分割され得る。

いくつかの実施形態において、第一の反転回路の１つ以上の論理入力および／または第二の反転回路の１つ以上の論理入力も２つの物理入力（つまり、それぞれ、物理ＮＭＯＳ入力および物理ＰＭＯＳ入力）に分割され得る。その場合は、第一の反転回路の高バイアス出力は、第二の反転回路のＮＭＯＳ入力に物理的に結合され得る。反対に、第一の反転回路の低バイアス出力は、第二の反転回路のＰＭＯＳ入力に物理的に結合され得る。

いくつかの実施形態において、反転回路素子のうちのどちらかがその素子の出力を論理０または論理１のどちらかにさせ得るか、もしくは必要に応じて、他の入力のうちの１つ以上の関数などにさせ得る１つ以上の追加入力を有し得る。これらの追加入力は、開示される概念の記載の利益を有する当業者は理解するが、交差結合されたラッチをクリアまたはセット（またはプリセット）するために用いられ得る。

いくつかの実施形態において、ラッチの論理出力が分割され得る。この状況において、ラッチの物理出力は、第一の反転回路または第二の反転回路の高バイアス出力または低バイアス出力のどちらかに結合され得る。

例示的実施形態に従う準安定性強化ラッチにおいて、ラッチが準安定な状態にある場合には、第一の反転回路を通る交差結合されている反転経路のＰＭＯＳデバイスとＮＭＯＳデバイスとの両方は、（それらのデバイスをフィードする分割された入力間の電圧バイアス差に起因して）しっかりオンにされる。これらのデバイスを通る高電流および後続して高利得は、ラッチを相対的に迅速に、準安定な状態からはずさせる。

図１１Ａおよび図１１Ｂは、それぞれ、例示的実施形態に従う準安定性強化ラッチ６５およびそのＣＭＯＳ実装を示す。ラッチ６５は、反転回路１４に結合されている反転回路１２を含む。ラッチ６５は、少なくとも１つの分割された物理入力と、少なくとも１つ分割された出力とをラッチのフィードバック経路に沿って有している。

図１１Ａを参照すると、反転回路１２は、ＡＮＤゲート１２Ｋおよび１２ＬならびにＮＯＲゲート１２Ｍを含む複雑なＡＮＤ−ＮＯＲゲートを含む。ＡＮＤゲート１２Ｋの論理入力のうちの１つは、物理的に分割されている。物理的に分割された入力は、「＋」および「−」とラベルが付され、それぞれ、ＮＭＯＳ入力およびＰＭＯＳ入力に対応する。

ＡＮＤゲート１２Ｋは、ラッチ６５のクロック信号と出力信号（つまり、下に記載されるインバーター１４Ｋの分割された出力）との補数の論理ＡＮＤ動作を行う。ＡＮＤゲート１２Ｌは、クロック信号と、Ｄａｔａ信号の補数との論理ＡＮＤ動作を行う。ＮＯＲゲート１２Ｍは、ＡＮＤゲート１２Ｋおよび１２Ｌの出力信号ならびにＣｌｅａｒ信号に関する論理ＮＯＲ動作を行う。

反転回路１４の論理出力によってフィードされる反転回路１２の１つの入力は、ＮＭＯＳ入力とＰＭＯＳ入力（「」入力および「＋」入力として示される）とに物理的に分割される。反転回路１２の分割された入力は、それぞれ、（下に記載される）反転回路１４の高バイアスおよび低バイアスに物理的に結合されている。

反転回路１４は、インバーター１４Ｋを含む。インバーター１４Ｋは、高バイアス出力および低バイアス出力（「＋」出力および「−」出力としてラベルが付される）に対応する分割された出力を有している。例示的実施形態においては、それぞれ、分割された入力および出力を有しているゲートおよび／またはインバーターは、さまざまな方法によって実装され得ることに注意されたい。

図１１Ｂは、例示的実施形態に従うラッチ６５のＣＭＯＳ実装を示す。開示される概念の記載の利益を有する当業者が理解するように、ラッチ６５はさまざな方法によって実装され得る。図１１Ｂは、例示的実装を示しているに過ぎない。

図１１Ｂに示された実施形態において、フィードバック経路におけるインバーター（図１１Ａにおけるインバーター１４Ｋに対応する）は、図４Ａおよび図４Ｂに示された態様で物理的に実装されることに注意されたい。しかし、開示される概念の記載の利益を有する当業者が理解するように、必要に応じて、インバーター１４Ｋはさまざまな他の方法によって実装され得る。

一対のラッチを一緒に結合し得ることによって、フリップフロップが実現される。典型的には、クロック信号は、２つのラッチのうちの１つをフィードし、クロック信号の補数が他方のラッチをクロックする。

図１２は、従来のフリップフロップ７０を例示する。フリップフロップ７０の回路と動作との詳細は、当業者の知識内である。当業者は理解するが、フリップフロップ７０は、非分割（つまり、論理信号および物理信号が同じ電気ノードに接続する）物理入力および出力を含む。

図１３は、例示的実施形態に従うフリップフロップ７５を描写する。フリップフロップ７５は、準安定性強化ラッチ６５Ａと６５Ｂとのカスケード結合を含む。

ラッチ６５Ａおよび６５Ｂの各々は、図１１Ａ〜１１Ｂにおいて示され、上に記載されたラッチ６５の構造および機能性を有し得る。したがって、フリップフロップ７５は、少なくとも１つの分割された入力と少なくとも１つの分割された出力を有しているラッチとを含む。他の実施形態においては、１つのラッチは分割された入力を有し得るが、必要に応じて、他のラッチは、分割された出力を有している。

図１４は、別の例示的実施形態に従うフリップフロップ８０を示す。フリップフロップ８０は、準安定性強化ラッチ８５と９０とのカスケード結合を含む。

概念的には、フリップフロップ８０は、正論理の準安定性強化ラッチ９０に結合された負論理の準安定性強化ラッチ８５を含む。負論理のラッチ８５は、正論理のラッチ９０に類似する態様で実装される。しかし、負論理のラッチ８５は、正論理のラッチ９０のＡＮＤ−ＮＯＲ構造よりも、むしろＯＲ−ＮＡＮＤ構造を用いる。

ラッチ８５は、反転回路１４に結合されている反転回路１２を含む。ラッチ８５は、少なくとも１つの分割された物理入力と少なくとも１つの分割された出力とをラッチのフィードバック経路に沿って有している。

ラッチ８５を参照すると、反転回路１２は、ＯＲゲート１２Ｎおよび１２ＯならびにＮＡＮＤゲート１２Ｐを含む複雑なＯＲ−ＮＡＮＤゲートを含む。ＯＲゲート１２Ｎの論理入力のうちの１つは、物理的に分割されている。物理的に分割された入力は、「＋」および「−」とラベルが付され、それぞれ、ＮＭＯＳ入力およびＰＭＯＳ入力に対応する。

ＯＲゲート１２Ｎは、ラッチ８５のクロック信号の補数と、出力信号（つまり、下に記載されるインバーター１４Ｎの分割された出力）の補数との論理ＯＲ動作を行う。ＯＲゲート１２Ｏは、クロック信号とＤａｔａ信号との論理ＯＲ動作を行う。ＮＡＮＤゲート１２Ｐは、ＯＲゲート１２Ｎおよび１２Ｏの出力信号ならびにＣｌｅａｒ信号の補数に関する論理ＮＡＮＤ動作を行う。

反転回路１４の論理出力によってフィードされる反転回路１２の１つの入力は、ＮＭＯＳ入力とＰＭＯＳ入力（それぞれ、「」入力および「＋」入力として示される）とに物理的に分割される。反転回路１２の分割された入力は、それぞれ、反転回路１４の高バイアス出力および低バイアス出力（下に記載される）に物理的に結合される。

反転回路１４は、インバーター１４Ｎを含む。インバーター１４Ｎは、高バイアス出力および低バイアス出力（それぞれ、「＋」出力および「−」出力としてラベルが付される）に対応する分割された出力を有する。例示的実施形態においては、それぞれ、分割された入力および出力を有しているゲートおよび／またはインバーターは、さまざまな方法によって実装され得る。

ラッチ９０は、反転回路１４に結合されている反転回路１２を含む。ラッチ９０は、少なくとも１つの分割された物理入力と少なくとも１つの分割された出力とをラッチのフィードバック経路に沿って有している。

ラッチ９０を参照すると、反転回路１２は、ＡＮＤゲート１２Ｑおよび１２ＲならびにＮＯＲゲート１２Ｓを含む複雑なＡＮＤ−ＮＯＲゲートを含む。ＡＮＤゲート１２Ｑの論理入力のうちの１つは、物理的に分割されている。物理的に分割された入力は、「＋」および「−」とラベルが付されており、それぞれ、ＮＭＯＳ入力およびＰＭＯＳ入力に対応する。

ＡＮＤゲート１２Ｑは、ラッチ９０のクロック信号と、出力信号（つまり、下に記載されるインバーター１４Ｏの分割された出力）の補数との論理ＡＮＤ動作を行う。ＡＮＤゲート１２Ｒは、ラッチ８５のクロック信号の補数と出力信号との論理ＡＮＤ動作を行う。ＮＯＲゲート１２Ｓは、ＡＮＤゲート１２Ｑおよび１２Ｒの出力信号ならびにＣｌｅａｒ信号に関する論理ＮＯＲ動作を行う。

反転回路１４の論理出力によってフィードされる反転回路１２の１つの入力は、ＮＭＯＳ入力およびＰＭＯＳ入力（それぞれ、「」入力および「＋」入力として示される）に物理的に分割される。反転回路１２の分割された入力は、それぞれ、（下に記載される）反転回路１４の高バイアス出力および低バイアス出力に物理的に結合されている。

反転回路１４は、インバーター１４Ｏを含む。インバーター１４Ｏは、高バイアス出力および低バイアス出力（それぞれ、「＋」出力および「−」出力としてラベルが付される）に対応する分割された出力を有している。例示的実施形態においては、分割された入力および出力をそれぞれ有しているゲートおよび／またはインバーターはさまざまな方法によって実装され得ることに注意されたい。

図１５は、例示的実施形態に従うフリップフロップ８０（図１４を参照されたい）の例示的ＣＭＯＳ実装を例示する。開示される概念の記載の利益を有する当業者が理解するように、フリップフロップ８０はさまざまな方法によって実装され得る。図１５は、例示的実装を示しているに過ぎない。

図１６は、別の例示的実施形態に従うフリップフロップ９５を描写する。フリップフロップ９５は、ラッチ１００Ｂに結合されているラッチ１００Ａを含む。

示された実施形態において、ラッチ１００Ａおよび１００Ｂは、類似の構造を有しており、類似の動作をする。ラッチ１００Ａの以下の記載は、ラッチ１００Ｂにも関する。

ラッチ１００Ａは、反転回路１４にカスケード態様で結合されている反転回路１２を含む。反転回路１２と反転回路１４とは両方とも分割された入力と分割された出力とを有している。

ラッチ１００Ａは、反転回路１４に結合されている反転回路１２を含む。ラッチ１００Ａは、少なくとも２つの分割された物理入力と少なくとも２つの分割された出力とをラッチのフィードバック経路に沿って有している。

ラッチ１００Ａを参照すると、反転回路１２は、ＯＲゲート１２Ｎおよび１２ＯならびにＮＡＮＤゲート１２Ｑを含む複雑なＯＲ−ＮＡＮＤゲートを含む。ＯＲゲート１２Ｎの論理入力のうちの１つは、物理的に分割されている。物理的に分割された入力は、「＋」および「−」とラベルが付され、それぞれ、ＮＭＯＳ入力およびＰＭＯＳ入力に対応する。

ＯＲゲート１２Ｎは、ラッチ１００Ａのクロック信号の補数と、出力信号（つまり、下に記載されるインバーター１４Ｎの分割された出力）の補数との論理ＯＲ動作を行う。ＯＲゲート１２Ｏは、クロック信号とＤａｔａ信号との論理ＯＲ動作を行う。

反転回路１４の論理出力によってフィードされる反転回路１２の１つの入力は、ＮＭＯＳ入力とＰＭＯＳ入力（それぞれ、「」入力および「＋」入力として示される）とに物理的に分割される。反転回路１２の分割された入力は、それぞれ、（下に記載される）反転回路１４の高バイアス入力および低バイアス入力に物理的に結合されている。

ＮＡＮＤゲート１２Ｑは、ＯＲゲート１２Ｎおよび１２Ｏの出力信号と、Ｃｌｅａｒ信号の補数とに関する論理ＮＡＮＤ動作を行う。ＮＡＮＤゲート１２Ｑは、高バイアス出力および低バイアス出力（それぞれ、「＋」出力および「−」出力としてラベルが付される）に分割される論理出力を有している。

反転回路１４は、インバーター１４Ｎを含む。インバーター１４Ｎは、高バイアス出力および低バイアス出力（それぞれ、「＋」出力および「−」出力としてラベルが付される）に対応する分割された出力を有している。例示的実施形態においては、それぞれ、分割された入力および出力を有しているゲートおよび／またはインバーターはさまざまな方法によって実装され得ることに注意されたい。

開示される概念の記載の利益を有する当業者が理解するように、開示される概念に従う格納回路は、さまざまな電子回路またはデバイスにおいて用いられ得る。例は、集積回路（ＩＣ）、特定用途向けＩＣ（ＡＳＩＣ）、汎用または専用ＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）プログラマブルロジックデバイス（ＰＬＤ）などを含む。

図を参照すると、当業者は、示されたさまざまなブロックが主に概念的な機能および信号の流れを描写し得ることに気付く。実際の回路実装は、さまざまな機能的ブロックに対して、別個に識別可能なハードウェアを含む場合もあり、含まない場合もあり、示された特定の回路を用いる場合もあり、用いない場合もある。例えば、さまざまなブロックの機能性は、必要に応じて、１つの回路ブロックに合同され得る。さらに、必要に応じて、複数の回路ブロックにおける単一のブロックの機能性にも気付かれ得る。回路実装の選択は、本開示の記載の利益を有する当業者が理解するように、所与の実装に対する特定の設計および性能仕様のようなさまざまな要因に依存する。ここで記載されたものに加えて、他の改変および代替の実施形態が本開示の利益を有する当業者に明らかとなる。そのため、本記載は、当業者に、開示される概念を実行する態様を教示し、例示としてのみ解釈されるべきである。

示され、記載された形態および実施形態は、例示的実施形態として解釈されるべきである。当業者は、本明細書において開示される概念の範囲を逸脱することなく、部分の形状、サイズおよび設計をさまざまに変化させ得る。例えば、当業者は、ここで例示され、記載された素子に相当する素子で代用し得る。さらに、本開示の利益を有する当業者は、開示される概念の、ある特徴を開示される概念の範囲を逸脱することなく、他の特徴の使用とは独立して用い得る。

Claims (27)

1. 第一の反転回路および第二の反転回路を含む準安定性強化格納回路であって、該第一の反転回路は、第一のＰＭＯＳトランジスタおよび第一のＮＭＯＳトランジスタを含み、該第一の反転回路は、一対の物理入力に分割される論理入力を有しており、該一対の物理入力は、該第一のＮＭＯＳトランジスタのゲートに低バイアス入力を含み、該第一のＰＭＯＳトランジスタのゲートに高バイアス入力を含み、該第二の反転回路は、第二のＰＭＯＳトランジスタおよび第二のＮＭＯＳトランジスタを含み、該第二の反転回路は、一対の物理出力に分割される論理出力を有しており、該一対の物理出力は、該第二のＮＭＯＳトランジスタのドレインに低バイアス出力を含み、該第二のＰＭＯＳトランジスタのドレインに高バイアス出力を含み、該低バイアス入力および該高バイアス入力は、それぞれ、該低バイアス出力および該高バイアス出力に結合されている、準安定性強化格納回路。
2. 前記準安定性強化格納回路は、ラッチを含む、請求項１に記載の準安定性強化格納回路。
3. 前記第一の反転回路は、少なくとも一対の入力を有しているゲートを含む、請求項１に記載の準安定性強化格納回路。
4. 前記第一の反転回路は、インバーターを含む、請求項１に記載の準安定性強化格納回路。
5. 前記第一の反転回路は、一対の物理出力に分割される論理出力をさらに含む、請求項１に記載の準安定性強化格納回路。
6. 前記準安定性強化格納回路は、ラッチを含む、請求項５に記載の準安定性強化格納回路。
7. 前記第二の反転回路は、一対の物理入力に分割される論理入力を有している、請求項１に記載の準安定性強化格納回路。
8. 前記準安定性強化格納回路は、ラッチを含む、請求項７に記載の準安定性強化格納回路。
9. 第一の反転回路および第二の反転回路を含む準安定性強化格納回路であって、該第一の反転回路は、第一のＰＭＯＳトランジスタおよび第一のＮＭＯＳトランジスタを含み、該第一の反転回路は、一対の物理出力に分割される論理出力を有しており、該一対の物理出力は、該第一のＮＭＯＳトランジスタのドレインに低バイアス出力を含み、該第一のＰＭＯＳトランジスタのドレインに高バイアス出力を含み、該第二の反転回路は、第二のＰＭＯＳトランジスタおよび第二のＮＭＯＳトランジスタを含み、該第二の反転回路は、一対の物理入力に分割される論理入力を有しており、該一対の物理入力は、該第二のＮＭＯＳトランジスタのゲートに低バイアス入力を含み、該第二のＰＭＯＳトランジスタのゲートに高バイアス入力を含み、該低バイアス出力および該高バイアス出力は、それぞれ、該低バイアス入力および該高バイアス入力に結合されている、準安定性強化格納回路。
10. 前記準安定性強化格納回路は、ラッチを含む、請求項９に記載の準安定性強化格納回路。
11. 前記第一の反転回路は、少なくとも一対の入力を有しているゲートを含む、請求項９に記載の準安定性強化格納回路。
12. 前記第一の反転回路は、インバーターを含む、請求項９に記載の準安定性強化格納回路。
13. 前記第一の格納回路は、一対の物理入力に分割される論理入力をさらに含む、請求項９に記載の準安定性強化格納回路。
14. 前記準安定性強化格納回路は、ラッチを含む、請求項１３に記載の準安定性強化格納回路。
15. 前記第二の反転回路は、一対の物理出力に分割される論理出力をさらに含む、請求項９に記載の準安定性強化格納回路。
16. 前記準安定性強化格納回路は、ラッチを含む、請求項９に記載の準安定性強化格納回路。
17. 電子回路における格納回路の準安定性強化方法であって、該方法は、
    該格納回路における第一の反転回路の論理入力を一対の物理入力に分割することであって、該第一の反転回路は、第一のＰＭＯＳトランジスタおよび第一のＮＭＯＳトランジスタを含み、該一対の物理入力は、該第一のＮＭＯＳトランジスタのゲートに低バイアス入力を含み、該第一のＰＭＯＳトランジスタのゲートに高バイアス入力を含む、ことと、
    該格納回路における第二の反転回路の論理出力を一対の物理出力に分割することであって、該第二の反転回路は、第二のＰＭＯＳトランジスタおよび第二のＮＭＯＳトランジスタを含み、該一対の物理出力は、該第二のＮＭＯＳトランジスタのドレインに低バイアス出力を含み、該第二のＰＭＯＳトランジスタのドレインに高バイアス出力を含む、ことと、
    該低バイアス入力および該高バイアス入力を、それぞれ、該低バイアス出力および該高バイアス出力に結合させることと
    を含む、方法。
18. 前記第一の反転回路の論理出力を一対の物理出力に分割することをさらに含む、請求項１７に記載の方法。
19. 前記格納回路における前記第二の反転回路の論理入力を一対の物理入力に分割することをさらに含む、請求項１７に記載の方法。
20. 前記格納回路は、ラッチを含む、請求項１７に記載の方法。
21. 前記格納回路は、ラッチを含む、請求項１９に記載の方法。
22. 前記格納回路は、フリップフロップを含む、請求項１９に記載の方法。
23. 第一の論理入力および第一の論理出力を有している第一の回路と、第二の論理入力および第二の論理出力を有している第二の回路とを備えている集積回路（ＩＣ）であって、該第一の回路は、第一のＰＭＯＳトランジスタおよび第一のＮＭＯＳトランジスタを含み、該第一の回路は、反転回路であり、該第一の論理出力は、該第一のＰＭＯＳトランジスタのドレインにおける第一の高バイアス物理出力および該第一のＮＭＯＳトランジスタのドレインにおける第一の低バイアス物理出力に分割され、該第一の回路の準安定な状態中に、該第一の高バイアス物理出力の出力電圧は、該第一の低バイアス物理出力の出力電圧よりも高く、該第二の回路は、第二のＰＭＯＳトランジスタおよび第二のＮＭＯＳトランジスタを含み、該第二の回路は、反転回路であり、該第二の論理入力は、該第二のＰＭＯＳトランジスタのゲートにおける第二の高バイアス物理入力と、該第二のＮＭＯＳトランジスタのゲートにおける第二の低バイアス物理入力とに分割され、該第一の回路の第一の高バイアス物理出力は、該第二の回路の第二の高バイアス物理入力に結合されており、該第一の回路の第一の低バイアス物理出力は、該第二の回路の第二の低バイアス物理入力に結合されている、集積回路（ＩＣ）。
24. 前記第一および第二の回路は、準安定性強化格納回路を形成する、請求項２３に記載の集積回路（ＩＣ）。
25. 前記第二の論理出力は、第二の高バイアス物理出力および第二の低バイアス物理出力に分割され、前記第二の回路の準安定な状態中に、該第二の高バイアス物理出力の出力電圧は、該第二の低バイアス物理出力の出力電圧よりも高い、請求項２３に記載の集積回路（ＩＣ）。
26. 前記第一の論理出力は、前記第一の論理入力の反転関数を含む、請求項２３に記載の集積回路（ＩＣ）。
27. 前記第二の論理出力は、前記第二の論理入力の反転関数を含む、請求項２３に記載の集積回路（ＩＣ）。

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