JPS59168723A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS59168723A JPS59168723A JP58041679A JP4167983A JPS59168723A JP S59168723 A JPS59168723 A JP S59168723A JP 58041679 A JP58041679 A JP 58041679A JP 4167983 A JP4167983 A JP 4167983A JP S59168723 A JPS59168723 A JP S59168723A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- logic
- logical
- input circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力回路に関し、特に同一基板上に形成された
ＭＩＳ−Ｆ’ＥＴで構成された入力回路に関するもので
ある。
ＭＩＳ−Ｆ’ＥＴで構成された入力回路に関するもので
ある。
近年、半導体集積回路の規模は増大の一途をたどシその
入力端子数も増加してきておシ、この入力端子数を減少
させたいという要求が強まってきている。従来、ディジ
タル入力回路に入力される信号は′″０”と１１１の２
つの論理状態に対応する入力信号しか入力されておらず
入力端子数が増加する原因になっている。このため、３
つ以上の論理状態に対応する入力信号を入力することに
より入力端子数を減少させることが考えられている。
入力端子数も増加してきておシ、この入力端子数を減少
させたいという要求が強まってきている。従来、ディジ
タル入力回路に入力される信号は′″０”と１１１の２
つの論理状態に対応する入力信号しか入力されておらず
入力端子数が増加する原因になっている。このため、３
つ以上の論理状態に対応する入力信号を入力することに
より入力端子数を減少させることが考えられている。
本発明の目的は３つ以上の論理状態に対応した入力信号
を入力した場合、各論理状態に対応した出力信号を安定
に出力し、かつ簡単な回路構成で実現できる入力回路を
提供することにある。
を入力した場合、各論理状態に対応した出力信号を安定
に出力し、かつ簡単な回路構成で実現できる入力回路を
提供することにある。
以下本発明に依る第一の実施例を第１図に、その入出力
特性を第２図に示して詳細に説明する。
特性を第２図に示して詳細に説明する。
本実施例は第１図に示した如く、第一の論理回路（１１
）と第二の論理回路（１２）のそれぞれの入力が入力端
子（ＩＮ）に接続され、第−及び第二の論理回路の出力
をそれぞれ第一の出力端子（ＯＵＴ Ｉ ）及び第二の
出力端子（ＯＵＴ［）に接続することによシ構成されて
いる。本実施例では第−及び第二の論理回路はディプリ
ーション型ＭＩＳ−ＦｇＴ（Ｑ□□及びＱ工ａ）とエン
ハンスメント型ＭＩＳ−ＦＥＴ （Ｑ１２及びＱ１４）
で構成されたインバータである。ここで第一の論理回路
を構成しているインバータと第二の論理回路を構成して
いるインバータの負荷素子として動作しているディプリ
ーション型ＭＩ Ｓ −ＦＥＴ と駆動用素子として
動作しているエンノ・ンスメント型ＭＩＳ−ＦＥＴの相
互コンダクタンスｇｍ比〔レシオ〕を異なった値にして
第一の論理回路の論理しきい値電圧が第二の論理回路の
論理しきい値電圧よシも低くなるように設定しである。
）と第二の論理回路（１２）のそれぞれの入力が入力端
子（ＩＮ）に接続され、第−及び第二の論理回路の出力
をそれぞれ第一の出力端子（ＯＵＴ Ｉ ）及び第二の
出力端子（ＯＵＴ［）に接続することによシ構成されて
いる。本実施例では第−及び第二の論理回路はディプリ
ーション型ＭＩＳ−ＦｇＴ（Ｑ□□及びＱ工ａ）とエン
ハンスメント型ＭＩＳ−ＦＥＴ （Ｑ１２及びＱ１４）
で構成されたインバータである。ここで第一の論理回路
を構成しているインバータと第二の論理回路を構成して
いるインバータの負荷素子として動作しているディプリ
ーション型ＭＩ Ｓ −ＦＥＴ と駆動用素子として
動作しているエンノ・ンスメント型ＭＩＳ−ＦＥＴの相
互コンダクタンスｇｍ比〔レシオ〕を異なった値にして
第一の論理回路の論理しきい値電圧が第二の論理回路の
論理しきい値電圧よシも低くなるように設定しである。
第一図に示した第一の実施例の入力端子に印加される電
圧を０（Ｖ）から上昇させていった場合、入力電圧が第
一の論理回路の論理しきい値電圧に達するまでは第−及
び第二の出力端子に出力されている信号は全て１′であ
る。さらに入力電圧を上昇させて入力電圧が第一の論理
回路の論理しきい値電圧と第二の論理しきい値電圧の間
にある場合、第一の出力端子には０″が第二の出力端子
には１″がそれぞれ出力されている。さらに入力電圧が
第二の論理回路の論理しきい値電圧以上になった場合、
第−及び第二の出力端子共に′０”が出力される。そし
て各出力端子に出力される信号の組み合わせによって、
入力電圧に対応した各論理状態を識別することができる
。
圧を０（Ｖ）から上昇させていった場合、入力電圧が第
一の論理回路の論理しきい値電圧に達するまでは第−及
び第二の出力端子に出力されている信号は全て１′であ
る。さらに入力電圧を上昇させて入力電圧が第一の論理
回路の論理しきい値電圧と第二の論理しきい値電圧の間
にある場合、第一の出力端子には０″が第二の出力端子
には１″がそれぞれ出力されている。さらに入力電圧が
第二の論理回路の論理しきい値電圧以上になった場合、
第−及び第二の出力端子共に′０”が出力される。そし
て各出力端子に出力される信号の組み合わせによって、
入力電圧に対応した各論理状態を識別することができる
。
次に本発明に依る第二の実施例を第３図に、その特性を
第４図及び第５図に示して詳細に説明する。
第４図及び第５図に示して詳細に説明する。
第３図において第一、第二及び第三の論理回路（２１，
２２及び２３）はＣ−ＭＯＳのインバータで構成され、
各インバータを構成しているＰチャネルＭＩＳ−ＦＥＴ
（Ｑ２１ 、Ｑ２３及びＱ２５）とＮチャネルＭＩ Ｓ
−ＦＥＴ （Ｑ２□、Ｑ２４及びＱ２６）のｇｍのレ
シオをそれぞれ異なった値に設定することで、第一、第
二、第三の論理回路の順に論理しきい値電圧が高くなる
ようにしである。ここで第一、第二及び第三の論理回路
の各入力は入力端子（ＩＮ）に、各出力はインバータと
ＮＯＲで構成されたデコーダ（２４）の入力にそれぞれ
接続され、デコーダの４出力がそれぞれ第一、第二。
２２及び２３）はＣ−ＭＯＳのインバータで構成され、
各インバータを構成しているＰチャネルＭＩＳ−ＦＥＴ
（Ｑ２１ 、Ｑ２３及びＱ２５）とＮチャネルＭＩ Ｓ
−ＦＥＴ （Ｑ２□、Ｑ２４及びＱ２６）のｇｍのレ
シオをそれぞれ異なった値に設定することで、第一、第
二、第三の論理回路の順に論理しきい値電圧が高くなる
ようにしである。ここで第一、第二及び第三の論理回路
の各入力は入力端子（ＩＮ）に、各出力はインバータと
ＮＯＲで構成されたデコーダ（２４）の入力にそれぞれ
接続され、デコーダの４出力がそれぞれ第一、第二。
第三及び第四の出力端子（ＯＵＴ ｉ 、 ＯＵＴ Ｉ
Ｉ、 ０ＵＴＩＩＩ及びＯＵＴ ■）に接続されて構成
されている。第３図に示した入力回路は異なる論理しき
い値電圧を有する３つの論理回路で構成されている為、
第を境に論理状態Ｉ〜論理状態■の４つの領域に分かれ
ておシ、入力電圧を上昇させていくと共に第一の論理回
路から第４の論理回路まで順次その出力が反転してゆき
、その特性を第４図に示しである。さらに第二の実施例
では各論理回路出力がデコーダに入力されておシ、論理
状態ｌ〜論理状態■の各論理状態に対応した出力端子だ
け１”が出力され他の出力端子には全て′０”が出力さ
れるような構成をとっておシ、入力電圧に対応した各論
理状態に各出力端子が一対一に対応するように設定され
ている。第二の実施例における入力電圧に対応した論理
状態と各出力端子の状態の関係を第５図に示しである。
Ｉ、 ０ＵＴＩＩＩ及びＯＵＴ ■）に接続されて構成
されている。第３図に示した入力回路は異なる論理しき
い値電圧を有する３つの論理回路で構成されている為、
第を境に論理状態Ｉ〜論理状態■の４つの領域に分かれ
ておシ、入力電圧を上昇させていくと共に第一の論理回
路から第４の論理回路まで順次その出力が反転してゆき
、その特性を第４図に示しである。さらに第二の実施例
では各論理回路出力がデコーダに入力されておシ、論理
状態ｌ〜論理状態■の各論理状態に対応した出力端子だ
け１”が出力され他の出力端子には全て′０”が出力さ
れるような構成をとっておシ、入力電圧に対応した各論
理状態に各出力端子が一対一に対応するように設定され
ている。第二の実施例における入力電圧に対応した論理
状態と各出力端子の状態の関係を第５図に示しである。
このようにして入力電圧によって決定される３つ以上の
各論理状態に対応した出力信号を安定に出力し、かつ簡
単な回路構成である入力回路を実現することができる。
各論理状態に対応した出力信号を安定に出力し、かつ簡
単な回路構成である入力回路を実現することができる。
尚、本発明に依る入力回路を構成する場合、論理回路は
インバータに限らず任意の論理回路で構接続されたもの
以外の入力に他の任意の信号を人力して動作させること
も可能である。
インバータに限らず任意の論理回路で構接続されたもの
以外の入力に他の任意の信号を人力して動作させること
も可能である。
第１図及び第３図は本発明に依る第−及び第二の実施例
の回路を、第２図及び第４図、第５図はそれぞれ本発明
に依る第−及び第二の実施例の特性を示す図である。 なお図においてＱ １１ 、 Ｑ １Ｂ・・・・・・Ｎ
チャネルディプリーション型ＭＩ８−ＦＥＴ％ Ｑ １
２１ Ｑ １４ ＋ Ｑ２２１Ｑ２４ ＋ Ｑ２６ ・
・・・・・Ｎチャネルエンハンスメント型ＭＩＳ−ＦＥ
Ｔ１Ｑ２１ 、Ｑ２３ 、Ｑ２５・′・・・・・Ｐチャ
ネルエンハンスメン）ｆｉＭＩｓ−ＦＥＴ１１Ｎ・・・
・・・入力端子、ＯＵＴ Ｉ 、０ＵＴＩＩ 、０ＵＴ
Ｉ［［，０ＵＴＩＶ・・・・・・出力端子、１１．１２
，２１．２２．２３・・・・・・論理回路、２４・・・
・・・デコーダ回路である。
の回路を、第２図及び第４図、第５図はそれぞれ本発明
に依る第−及び第二の実施例の特性を示す図である。 なお図においてＱ １１ 、 Ｑ １Ｂ・・・・・・Ｎ
チャネルディプリーション型ＭＩ８−ＦＥＴ％ Ｑ １
２１ Ｑ １４ ＋ Ｑ２２１Ｑ２４ ＋ Ｑ２６ ・
・・・・・Ｎチャネルエンハンスメント型ＭＩＳ−ＦＥ
Ｔ１Ｑ２１ 、Ｑ２３ 、Ｑ２５・′・・・・・Ｐチャ
ネルエンハンスメン）ｆｉＭＩｓ−ＦＥＴ１１Ｎ・・・
・・・入力端子、ＯＵＴ Ｉ 、０ＵＴＩＩ 、０ＵＴ
Ｉ［［，０ＵＴＩＶ・・・・・・出力端子、１１．１２
，２１．２２．２３・・・・・・論理回路、２４・・・
・・・デコーダ回路である。
Claims (3)
- （１） 異なる論理しきい値電圧を有する複数の論理
回路の各々の入力を一入力端子に、前記複数の論理回路
の各出力を各出力端子に接続して構成され、前記各出力
端子に出力される信号の組み合わせによυ決定される前
記入力端子に印加された入力電圧に対応した論理状態が
、前記論理回路の数に１を加えた数だけ存在することを
特徴とする入力回路。 - （２）前記異なる論理しきい値電圧を有する複数の論理
回路の各出力信号をデコーダに入力し、前記デコーダの
出力を各出力端子に接続して構成さ゛れ、前記各論理状
態に対応した任意の論理出力信号が前記各出力端子に出
力されることを特徴とする特許請求の範囲第（１）項記
載の入力回路。 - （３）前記異なる論理しきい値電圧を有する論理回路を
単一導電型のＭＩＳ−ＦＥＴで構成する場合は、負荷素
子と駆動用ＭＩＳ−ＦＢＴのレシオを、相補型ＭＩＳ−
ＦＥＴで構成する場合は、対をなすＰチャネルＭＩＳ−
ＦＥＴとＮチャネルＭＩＳ−Ｂｉ’ＥＴのレシオをそれ
ぞれ異なる値に設定して構成することを特徴とする特許
請求の範囲第（１）項及び第（２）項記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041679A JPS59168723A (ja) | 1983-03-14 | 1983-03-14 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041679A JPS59168723A (ja) | 1983-03-14 | 1983-03-14 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168723A true JPS59168723A (ja) | 1984-09-22 |
Family
ID=12615105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041679A Pending JPS59168723A (ja) | 1983-03-14 | 1983-03-14 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168723A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631428A (en) * | 1984-10-26 | 1986-12-23 | International Business Machines Corporation | Communication interface connecting binary logic unit through a trinary logic transmission channel |
| JP2013506349A (ja) * | 2009-09-28 | 2013-02-21 | アルテラ コーポレイション | 準安定性強化格納回路のための装置および関連する方法 |
-
1983
- 1983-03-14 JP JP58041679A patent/JPS59168723A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631428A (en) * | 1984-10-26 | 1986-12-23 | International Business Machines Corporation | Communication interface connecting binary logic unit through a trinary logic transmission channel |
| JP2013506349A (ja) * | 2009-09-28 | 2013-02-21 | アルテラ コーポレイション | 準安定性強化格納回路のための装置および関連する方法 |
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