JP5577872B2 - レベルシフト回路 - Google Patents
レベルシフト回路 Download PDFInfo
- Publication number
- JP5577872B2 JP5577872B2 JP2010136922A JP2010136922A JP5577872B2 JP 5577872 B2 JP5577872 B2 JP 5577872B2 JP 2010136922 A JP2010136922 A JP 2010136922A JP 2010136922 A JP2010136922 A JP 2010136922A JP 5577872 B2 JP5577872 B2 JP 5577872B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type transistor
- terminal
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
タMN1がオフし、インバータINV1の出力がH、NMOSトランジスタMN2がオン、ノードOUTがL、PMOSトランジスタMP1がオン、ノードXOUTがH、PMOSトランジスタMP2がオフとなる。
インバータINVAおよびINVBは高電圧電源AVDの電圧レベルで動作する。インバータINVAの入力部がスイッチ制御回路(図3)の入力端子in1に相当し、出力部がスイッチ制御回路(図3)の出力端子out1に相当し、インバータINVBの入力部がスイッチ制御回路(図3)の入力端子in2に相当、出力部がスイッチ制御回路(図3)の出力端子out2に相当する。図7の作用効果は図3の例と同様である。
第3の実施形態は、第1の実施形態の回路(図3)のMP3のソースとドレインにMP9のソースとドレインを接続し、MP4のソースとドレインにMP10のソースとドレインを接続し、MP9とMP10のゲートにパワーダウン信号PDを入力する。
パワーダウンが解除されパワーダウン信号PDとしてLが入力されると、NORラッチ回路の出力はパワーダウン信号PDには依存しなくなるため、2入力NOR回路と同等になり、第1、第2実施回路と同様のファンクションになる。
これに対して実施形態に開示のスイッチ制御回路は、貫通経路を遮断するスイッチ用のPMOSトランジスタMP3、MP4とNORラッチ回路等のスイッチ制御回路といったシンプルな回路構成で貫通を防止する効果を実現可能である。その動作速度は、従来回路(図1)のレベルシフト部への入力信号を反転させているインバータINV1と同程度の速度が最速である。インバータINV1は小面積なトランジスタで構成されており、回路構成上、レベルシフト部はインバータINV1と同程度の動作速度を有する論理ゲートで構成されるからである。レベルシフト回路の動作速度は、スイッチ制御回路を構成するNORラッチ回路、インバータ、スルーバッファ、NANDラッチなどの論理ゲートで決定され、インバータINV1と同程度の動作速度で動作することが出来る。また、スイッチ制御回路は論理ゲートで構成されるので、回路を構成するトランジスタの面積は拡大する必要はない。よって、高速でレベルシフト動作をさせる場合であっても、スイッチ制御回路のトランジスタの面積を拡大させる必要がない。
(付記1)
入力信号の電圧レベルに比して大きな電圧レベルである第1の電源がソースに接続される、第1の第1導電型トランジスタおよび第2の第1導電型トランジスタと、ソースに基準電位が接続され、ドレインに前記第2の第1導電型トランジスタのゲートが接続されると共にゲートに前記入力信号が供給される第1の第2導電型トランジスタ、およびソースに前記基準電位が接続され、ドレインに前記第1の第1導電型トランジスタのゲートが接続されると共にゲートに前記入力信号の反転信号が供給される第2の第2導電型トランジスタとを有するレベルシフト部と、
前記第1の第1導電型トランジスタのドレインと前記第1の第2導電型トランジスタのドレインとの間に接続される第3の第1導電型トランジスタと、
前記第2の第1導電型トランジスタのドレインと前記第2の第2導電型トランジスタのドレインとの間に接続される第4の第1導電型トランジスタと、
前記第1の第2導電型トランジスタの導通に応じて、前記第1の第1導電型トランジスタの非導通に遅れて前記第3の第1導電型トランジスタを導通し、または前記第2の第2導電型トランジスタの導通に応じて、前記第2の第1導電型トランジスタの非導通に遅れて前記第4の第1導電型トランジスタを導通するスイッチ制御回路と、
を備えることを特徴とするレベルシフト回路。
(付記2)
ソースに基準電位が接続され、ゲートに入力信号が供給される第1の第2導電型トランジスタ、およびソースに前記基準電位が接続され、ゲートに前記入力信号の反転信号が供給される第2の第2導電型トランジスタと、ドレインに前記第1の第2導電型トランジスタのドレインが接続されると共にゲートに前記第2の第2導電型トランジスタのドレインが接続される第1の第1導電型トランジスタ、およびドレインに前記第2の第2導電型トランジスタのドレインが接続されると共にゲートに前記第1の第2導電型トランジスタのドレインが接続される第2の第1導電型トランジスタとを有するレベルシフト部と、
前記入力信号の電圧レベルに比して大きな電圧レベルである第1の電源と前記第1の第1導電型トランジスタのソースとの間に接続される第3の第1導電型トランジスタと、
前記第1の電源と前記第2の第1導電型トランジスタのソースとの間に接続される第4の第1導電型トランジスタと、
前記第1の第2導電型トランジスタの導通に応じて、前記第1の第1導電型トランジスタの非導通に遅れて前記第3の第1導電型トランジスタを導通し、または前記第2の第2導電型トランジスタの導通に応じて、前記第2の第1導電型トランジスタの非導通に遅れて前記第4の第1導電型トランジスタを導通するスイッチ制御回路と、
を備えることを特徴とするレベルシフト回路。
(付記3)
付記1または2に記載のレベルシフト回路であって、
前記第1の第2導電型トランジスタのドレインからレベルシフトされた反転信号が出力され、前記第2の第2導電型トランジスタのドレインからレベルシフトされた信号が出力される
ことを特徴とするレベルシフト回路。
(付記4)
付記1または2に記載のレベルシフト回路であって、
前記スイッチ制御回路の出力端子または前記出力端子と論理的に等価な前記スイッチ制御回路の内部ノードからレベルシフトされた反転信号またはレベルシフトされた信号が出力される
ことを特徴とするレベルシフト回路。
(付記5)
付記1ないし4のいずれかに記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記第1または第2の第2導電型トランジスタの導通に応じて、前記第1または第2の第1導電型トランジスタの非導通に遅れて前記第3または第4の第1導電型トランジスタを導通状態に制御する
ことを特徴とするレベルシフト回路。
(付記6)
付記1ないし4のいずれかに記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記第1または第2の第2導電型トランジスタの導通に伴う前記第2の第2導電型トランジスタのドレインにおける信号遷移に対して遅延時間を付与する遅延回路を備える
ことを特徴とするレベルシフト回路。
(付記7)
付記1ないし4のいずれかに記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記第1または第2の第2導電型トランジスタの導通に伴う前記第1の第2導電型トランジスタのドレインにおける信号遷移に対して遅延時間を付与する遅延回路を備える
ことを特徴とするレベルシフト回路。
(付記8)
付記1ないし7のいずれかに記載のレベルシフト回路であって、
前記第1の電源と前記第1の第2導電型トランジスタのドレインとの間に接続される第5の第1導電型トランジスタと、
前記第1の電源と前記第2の第2導電型トランジスタのドレインとの間に接続される第6の第1導電型トランジスタと、
前記第3の第1導電型トランジスタに同期して前記第5の第1導電型トランジスタのゲートを前記第1の電源に充電する第1充電部と、
前記第4の第1導電型トランジスタに同期して前記第6の第1導電型トランジスタのゲートを前記第1の電源に充電する第2充電部と、
前記第5の第1導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第1リーク部と、
前記第6の第1導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第2リーク部とを備え、
前記第5および第6の第1導電型トランジスタのゲートでのリークによる電圧降下量は、前記第1および第2の第1導電型トランジスタのゲートでのリークによる電圧降下量に比して大きい
ことを特徴とするレベルシフト回路。
(付記9)
付記1ないし7のいずれかに記載のレベルシフト回路であって、
前記第1の電源と前記第3の第1導電型トランジスタのドレインとの間に接続される第5の第1導電型トランジスタと、
前記第1の電源と前記第4の第1導電型トランジスタのドレインとの間に接続される第6の第1導電型トランジスタと、
前記第3の第1導電型トランジスタに同期して前記第5の第1導電型トランジスタのゲートを前記第1の電源に充電する第1充電部と、
前記第4の第1導電型トランジスタに同期して前記第6の第1導電型トランジスタのゲートを前記第1の電源に充電する第2充電部と、
前記第5の第1導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第1リーク部と、
前記第6の第1導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第2リーク部とを備え、
前記第5および第6の第1導電型トランジスタのゲートでのリークによる電圧降下量は、前記第1および第2の第1導電型トランジスタのゲートでのリークによる電圧降下量に比して大きい
ことを特徴とするレベルシフト回路。
(付記10)
付記1ないし7のいずれかに記載のレベルシフト回路であって、
ゲートに前記第1の電源が接続されると共に前記第3の第1導電型トランジスタと並列に接続される第7の第1導電型トランジスタと、
ゲートに前記第1の電源が接続されると共に前記第4の第1導電型トランジスタと並列に接続される第8の第1導電型トランジスタとを備え、
前記第7および第8の第1導電型トランジスタのオフ抵抗は、前記第1および第2の第2導電型トランジスタのオフ抵抗に比して小さい
ことを特徴とするレベルシフト回路。
(付記11)
付記1ないし10のいずれかに記載のレベルシフト回路であって、
外部から供給される制御信号に応じて、前記第3の第1導電型トランジスタによる前記第1の第1導電型トランジスタおよび前記第1の第2導電型トランジスタを介する貫通電流の経路の遮断制御、および前記第4の第1導電型トランジスタによる前記第2の第1導電型トランジスタおよび前記第2の第2導電型トランジスタを介する貫通電流の経路の遮断制御を無効化する
ことを特徴とするレベルシフト回路。
(付記12)
付記11に記載のレベルシフト回路であって、
前記制御信号に応じて、前記第3および第4の第1導電型トランジスタのソース−ドレイン間を短絡する回路を備える
ことを特徴とするレベルシフト回路。
(付記13)
付記11に記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記制御信号に応じて、前記第3および第4の第1導電型トランジスタを導通状態に制御する
ことを特徴とするレベルシフト回路。
AVD 高電圧電源
VDD 低電圧電源
OUT 出力ノード
XOUT 反転出力ノード
30 第1実施形態
31 レベルシフト部
32 スイッチ制御回路
50 スイッチ制御回路32をNORラッチで実現した例
70 スイッチ制御回路32をインバータで実現した例
80 スイッチ制御回路32をスルーバッファで実現した例
90 スイッチ制御回路32をインバータおよびNANDラッチで実現した例
MP1ないしMP12 PMOSトランジスタ
MN1ないしMN4 NMOSトランジスタ
INV1、INVA、INVB、INVC、INVD インバータ
BUFA、BUFB スルーバッファ
PD パワーダウン信号
VIN 低電圧信号
L1、L2 リーク防止部
CK クロック信号
CKLS クロック信号CK用レベルシフト回路
ACK クロック信号CK用レベルシフトCKLSの出力
DI0ないしDIn データ信号
DLS0ないしDLSn データ信号DI0ないしDIn用レベルシフト回路
DO0ないしDOn データ信号用レベルシフト回路DLS0ないしDLSnの出力
Claims (7)
- 入力信号の電圧レベルよりも高い電圧が供給される電源配線が各々のソース端子に接続される第1の第1導電型トランジスタおよび第2の第1導電型トランジスタと、
前記第2の第1導電型トランジスタのゲート端子がドレイン端子に接続され、前記入力信号がゲート端子に供給され、基準電位配線がソース端子に接続される第1の第2導電型トランジスタと、
前記第1の第1導電型トランジスタのゲート端子がドレイン端子に接続され、前記入力信号の反転信号がゲート端子に供給され、前記基準電位配線がソース端子に接続される第2の第2導電型トランジスタと、
前記第1の第1導電型トランジスタのドレイン端子と前記第1の第2導電型トランジスタのドレイン端子との間に接続される第3の第1導電型トランジスタと、
前記第2の第1導電型トランジスタのドレイン端子と前記第2の第2導電型トランジスタのドレイン端子との間に接続される第4の第1導電型トランジスタと、
前記第1の第2導電型トランジスタのドレイン端子が第1の入力端子に接続され、前記第2の第2導電型トランジスタのドレイン端子が第2の入力端子に接続され、前記第4の第1導電型トランジスタのゲート端子が第1の出力端子に接続され、前記第3の第1導電型トランジスタのゲート端子が第2の出力端子に接続されるスイッチ制御回路と、
前記電源配線がソース端子に接続され、前記第1の第2導電型トランジスタのドレイン端子がドレイン端子に接続される第5の第1導電型トランジスタと、
前記電源配線がソース端子に接続され、前記第2の第2導電型トランジスタのドレイン端子がドレイン端子に接続される第6の第1導電型トランジスタと、
前記第5の第1導電型トランジスタのゲート端子に前記電源配線から電荷を充電する第1の充電部と、
前記第6の第1導電型トランジスタのゲート端子に前記電源配線から電荷を充電する第2の充電部と、
前記第5の第1導電型トランジスタのゲート端子に充電された電荷を前記基準電位配線に放電する第1の放電経路部と、
前記第6の第1導電型トランジスタのゲート端子に充電された電荷を前記基準電位配線に放電する第2の放電経路部と、
を有し、
前記スイッチ制御回路は、
前記第1の第2導電型トランジスタが導通し、前記第1の第1導電型トランジスタが非導通になった後に、前記第3の第1導電型トランジスタを導通し、または、前記第2の第2導電型トランジスタが導通し、前記第2の第1導電型トランジスタが非導通になった後に、前記第4の第1導電型トランジスタを導通し、 前記第5および第6の第1導電型トランジスタのゲート端子での放電による電圧降下量は、前記第1および第2の第1導電型トランジスタのゲート端子での放電による電圧降下量に比して大きい
ことを特徴とするレベルシフト回路。 - 入力信号の電圧レベルよりも高い電圧が供給される電源配線が各々のソース端子に接続される第3の第1導電型トランジスタおよび第4の第1導電型トランジスタと、
前記第3の第1導電型トランジスタのドレイン端子がソース端子に接続される第1の第1導電型トランジスタと、
前記第4の第1導電型トランジスタのドレイン端子がソース端子に接続される第2の第1導電型トランジスタと、
前記第1の第1導電型トランジスタのドレイン端子と前記第2の第1導電型トランジスタのゲート端子とがドレイン端子に接続され、前記入力信号がゲート端子に供給され、基準電位配線がソース端子に接続される第1の第2導電型トランジスタと、
前記第2の第1導電型トランジスタのドレイン端子と前記第1の第1導電型トランジスタのゲート端子とがドレイン端子に接続され、前記入力信号の反転信号がゲート端子に供給され、前記基準電位配線がソース端子に接続される第2の第2導電型トランジスタと、
前記第1の第2導電型トランジスタのドレイン端子が第1の入力端子に接続され、前記第2の第2導電型トランジスタのドレイン端子が第2の入力端子に接続され、前記第4の第1導電型トランジスタのゲート端子が第1の出力端子に接続され、前記第3の第1導電型トランジスタのゲート端子が第2の出力端子に接続されるスイッチ制御回路と、
前記電源配線がソース端子に接続され、前記第1の第2導電型トランジスタのドレイン端子がドレイン端子に接続される第5の第1導電型トランジスタと、
前記電源配線がソース端子に接続され、前記第2の第2導電型トランジスタのドレイン端子がドレイン端子に接続される第6の第1導電型トランジスタと、
前記第5の第1導電型トランジスタのゲート端子に前記電源配線から電荷を充電する第1の充電部と、
前記第6の第1導電型トランジスタのゲート端子に前記電源配線から電荷を充電する第2の充電部と、
前記第5の第1導電型トランジスタのゲート端子に充電された電荷を前記基準電位配線に放電する第1の放電経路部と、
前記第6の第1導電型トランジスタのゲート端子に充電された電荷を前記基準電位配線に放電する第2の放電経路部と
を有し、
前記スイッチ制御回路は、
前記第1の第2導電型トランジスタが導通し、前記第1の第1導電型トランジスタが非導通になった後に、前記第3の第1導電型トランジスタを導通し、または、前記第2の第2導電型トランジスタが導通し、前記第2の第1導電型トランジスタが非導通になった後に、前記第4の第1導電型トランジスタを導通し、
前記第5および第6の第1導電型トランジスタのゲート端子での放電による電圧降下量は、前記第1および第2の第1導電型トランジスタのゲート端子での放電による電圧降下量に比して大きい
ことを特徴とするレベルシフト回路。 - 前記入力信号を反転してレベルシフトした信号を前記第1の第2導電型トランジスタのドレイン端子から出力し、前記入力信号をレベルシフトした信号を前記第2の第2導電型トランジスタのドレイン端子から出力する
ことを特徴とする請求項1または2に記載のレベルシフト回路。 - 前記入力信号をレベルシフトした信号を前記スイッチ制御回路の前記第1の出力端子または前記スイッチ制御回路の第1のノードから出力し、前記入力信号を反転してレベルシフトした信号を前記スイッチ制御回路の前記第2の出力端子または前記スイッチ制御回路の第2のノードから出力する
ことを特徴とする請求項1または2に記載のレベルシフト回路。 - 前記スイッチ制御回路は、前記第1の第2導電型トランジスタの導通に基づいて前記第2の第2導電型トランジスタのドレイン端子における信号の遷移開始時間を遅延する遅延回路を有する
ことを特徴とする請求項1ないし4のいずれか1項に記載のレベルシフト回路。 - 前記スイッチ制御回路は、前記第2の第2導電型トランジスタの導通に基づいて前記第1の第2導電型トランジスタのドレイン端子における信号の遷移開始時間を遅延する遅延回路を有する
ことを特徴とする請求項1ないし4のいずれか1項に記載のレベルシフト回路。 - 前記第1の充電部は、前記電源配線がソース端子に接続され、前記第5の第1導電型トランジスタのゲート端子がドレイン端子に接続され、前記スイッチ制御回路の前記第2の出力端子がゲート端子に接続される第7の第1導電型トランジスタを有し、
前記第2の充電部は、前記電源配線がソース端子に接続され、前記第6の第1導電型トランジスタのゲート端子がドレイン端子に接続され、前記スイッチ制御回路の前記第1の出力端子がゲート端子に接続される第8の第1導電型トランジスタを有し、
前記第1の放電経路部は、前記基準電位配線がソース端子とゲート端子とに接続され、前記第5の第1導電型トランジスタのゲート端子がドレイン端子に接続される第3の第2導電型トランジスタを有し、
前記第2の放電経路部は、前記基準電位配線がソース端子とゲート端子とに接続され、前記第6の第1導電型トランジスタのゲート端子がドレイン端子に接続される第4の第2導電型トランジスタを有する
ことを特徴とする請求項1ないし6の何れか1項に記載のレベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010136922A JP5577872B2 (ja) | 2009-12-24 | 2010-06-16 | レベルシフト回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009292344 | 2009-12-24 | ||
JP2009292344 | 2009-12-24 | ||
JP2010136922A JP5577872B2 (ja) | 2009-12-24 | 2010-06-16 | レベルシフト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011151768A JP2011151768A (ja) | 2011-08-04 |
JP5577872B2 true JP5577872B2 (ja) | 2014-08-27 |
Family
ID=44538327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010136922A Expired - Fee Related JP5577872B2 (ja) | 2009-12-24 | 2010-06-16 | レベルシフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5577872B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6247780B2 (ja) * | 2017-02-02 | 2017-12-13 | ルネサスエレクトロニクス株式会社 | レベルシフタ |
JP6588116B2 (ja) * | 2018-02-26 | 2019-10-09 | ウィンボンド エレクトロニクス コーポレーション | レベルシフタ |
CN110429930B (zh) * | 2019-08-29 | 2024-05-14 | 广东华芯微特集成电路有限公司 | 下电复位电路及电源装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3477448B2 (ja) * | 2000-02-10 | 2003-12-10 | 松下電器産業株式会社 | レベルシフト回路 |
JP4242226B2 (ja) * | 2003-07-22 | 2009-03-25 | 株式会社ルネサステクノロジ | レベル変換回路およびそれを用いた半導体装置 |
JP4610381B2 (ja) * | 2005-03-16 | 2011-01-12 | パナソニック株式会社 | レベルシフト回路及びレベルシフト装置 |
JP4768300B2 (ja) * | 2005-03-29 | 2011-09-07 | 株式会社東芝 | 電圧レベル変換回路及び半導体集積回路装置 |
JP5090083B2 (ja) * | 2007-06-29 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2010
- 2010-06-16 JP JP2010136922A patent/JP5577872B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011151768A (ja) | 2011-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5224657B2 (ja) | 半導体集積回路装置 | |
US9276574B2 (en) | Scan flip-flop circuits and scan test circuits including the same | |
US7772883B2 (en) | Level shifter | |
KR20100104124A (ko) | 레벨 쉬프팅이 가능한 로직 회로 | |
JP2005333618A (ja) | 出力バッファ回路 | |
US9755618B1 (en) | Low-area low clock-power flip-flop | |
EP1868292B1 (en) | P-domino register with accelerated non-charge path | |
JP5577872B2 (ja) | レベルシフト回路 | |
WO2008131069A1 (en) | Systems and devices for sub-threshold data capture | |
JP2009225169A (ja) | フリップフロップ回路 | |
EP1887692B1 (en) | Accelerated P-channel dynamic register | |
JP5618275B2 (ja) | Cmosインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 | |
US11271549B2 (en) | Semiconductor device for controlling voltage at an input node of a circuit during a low power mode | |
US7394294B2 (en) | Complementary pass-transistor logic circuit and semiconductor device | |
JPWO2006087845A1 (ja) | レベルシフト回路及びこれを備えた半導体集積回路 | |
JP2004336123A (ja) | 半導体集積回路 | |
US10706916B1 (en) | Method and apparatus for integrated level-shifter and memory clock | |
US5495182A (en) | Fast-fully restoring polarity control circuit | |
JP2007336482A (ja) | 半導体集積回路装置 | |
US6630846B2 (en) | Modified charge recycling differential logic | |
JP2013021498A (ja) | Cmos論理集積回路 | |
JP5355661B2 (ja) | 半導体集積回路装置 | |
US6661257B2 (en) | Method for clocking charge recycling differential logic | |
JP4724578B2 (ja) | レベルシフト回路 | |
TWI699972B (zh) | 用於時脈閘控之雙半鎖存器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131126 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140124 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140225 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140514 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140522 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140610 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140623 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5577872 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |