JP6858498B2 - ロジック回路 - Google Patents

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、例えば、ロジック回路、処理装置等の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。本発明の一形態は例示した技術分野に限定されるものではない。例えば、本発明の一態様は、記憶装置、処理装置、撮像装置、表示装置、発光装置、蓄電装置それらの駆動方法、または、それらの製造方法に関する。

ロジック回路は、スタティックロジック回路、ダイナミックロジック回路、および疑似（ｐｓｅｕｄｏ）ロジック回路等に分類できる。ダイナミックロジック回路は、データを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。トランジスタのリーク電流が大きいと、ダイナミックロジック回路で保持しているデータが破壊されてしまう。リーク電流は、トランジスタをオフ状態であるときに流れ出るオフ電流が一因となって生じる。例えば、特許文献１、２には、チャネルが酸化物半導体で形成されているトランジスタを備えることで、ダイナミックロジック回路のリーク電流を低減することが開示されている。

特開２０１３―９３１１号公報 特開２０１３―９３１３号公報

本発明の一形態の課題は、新規な半導体装置、または新規な半導体装置の動作方法を提供することである。または、本発明の一形態の課題は、消費電力を削減すること、素子数を削減すること、動作速度を向上すること、出力信号の電圧を変化させることを可能にすること等である。

複数の課題の記載は、互いの課題の存在を妨げるものではない。また、本発明の一形態は、これらの課題の全て解決する必要はない。また、本明細書等の記載から、列記した以外の課題は自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。

本発明の一形態は、ダイナミックロジック回路と、第１容量素子と、第１出力ノードと、を有するロジック回路であって、ダイナミックロジック回路は第２出力ノードを有し、第１容量素子の第１端子は第１出力ノードと電気的に接続され、第１容量素子の第２端子は第２出力ノードと電気的に接続され、ダイナミックロジック回路は評価回路を形成する複数のトランジスタを有し、前記複数のトランジスタの導電型はｎ型またはｐ型の何れか一方であり、複数のトランジスタはそれぞれバックゲートを有し、バックゲートには、対応するトランジスタのゲートと同じ信号が入力されるロジック回路である。

上記の形態において、複数のトランジスタのバックゲートには当該トランジスタのゲートと異なる信号を入力してもよい。上記の形態において、複数のトランジスタのチャネル形成領域は酸化物半導体を有していてもよい。

本発明の一形態は、ダイナミックロジック回路と、第１出力ノードと、第１トランジスタと、第１容量素子とを有するロジック回路であって、ダイナミックロジック回路は第２出力ノードを有し、ダイナミックロジック回路は複数の第２トランジスタを有し、第１容量素子の第１端子は第１出力ノードと電気的に接続され、第１容量素子の第２端子は第２出力ノードと電気的に接続され、第１トランジスタ、および複数の第２トランジスタの導電型はｎ型またはｐ型の何れか一方であり、第１トランジスタはダイオード接続され、第１トランジスタの第１端子は第１出力ノードと電気的に接続され、第１トランジスタの第２端子には第１電圧が入力され、第１トランジスタはバックゲートを有し、第１トランジスタのバックゲートには第１信号が入力されるロジック回路である。

上記の形態において、複数の第２トランジスタはバックゲートを有してもよく、複数の第２トランジスタのバックゲートには、対応する第２トランジスタのゲートと同じ信号を入力してもよい。上記の形態において、ダイナミックロジック回路は、第１出力ノードと電気的に接続されている第２の容量素子を有していてもよい。

上記の形態において、第１トランジスタはチャネル形成領域に酸化物半導体を有していてもよい。上記形態において、第２トランジスタのチャネル形成領域は酸化物半導体を有していてもよい。

上記の形態において、第１トランジスタおよび複数の第２トランジスタは、第１容量素子が設けられている層よりも下方に設けてもよいし、第１容量素子が設けられている層よりも上方に設けてもよい。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電体、不純物領域等と言い換えることが可能である。また、端子等をノードと言い換えることが可能である。

本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。本明細書等に関するこの他の事項は、実施の形態５に付記される。

本発明の一形態により、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。例えば、本発明の一形態により、消費電力を削減することができる、または素子数を削減することができる、または動作速度を向上することができる、または出力信号の電圧を変化させることできる。

なお、複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書等の記載および図面から自ずと明らかになるものである。

ロジック回路の構成例を示す回路図。 Ａ、Ｂ：ロジック回路の動作例を示すタイミングチャート。 ロジック回路の構成例を示す回路図。 Ａ、Ｂ：ロジック回路（ＡＮＤ回路）の構成例を示す回路図。 ロジック回路（ＡＮＤ回路）の動作例を示すタイミングチャート。 ロジック回路（ＯＲ回路）の構成例を示す回路図。 ロジック回路（ＡＮＤ―ＯＲ回路）の構成例を示す回路図。 記憶装置の構成例を示すブロック図。 Ａ−Ｆ：メモリセルの構成例を示す回路図。 行デコーダの構成例を示す回路図。 ＡＮＤ回路の構成例を示す回路図。 記憶装置のデバイス構造例を示す断面図。 記憶装置のデバイス構造例を示す断面図。 記憶装置のデバイス構造例を示す断面図。 記憶装置のデバイス構造例を示す断面図。 Ａ：撮像装置の構成例を示すブロック図。Ｂ：画素の構成例を示す回路図。 撮像装置のデバイス構造例を示す断面図。 表示装置の構成例を示すブロック図。 Ａ、Ｂ：画素の構成例を示す回路図。 表示装置の構成例を示す分解斜視図。 表示パネルの素子基板の構成例を示す平面図。 Ａ、Ｂ：表示装置のデバイス構造例を示す断面図。 ＣＰＵの構成例を示すブロック図。 ＲＦＩＣの構成例を示すブロック図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 電子機器の例を示す図。 Ａ、Ｂ：電気自動車の一例を示す図。 Ａ−Ｆ：電子機器の例を示す図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図２９Ａのｘ１１−ｘ１２線断面図。Ｃ：図２９Ａのｙ１１−ｙ１２線断面図。 Ａ：図１４Ｂの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図３１Ａのｘ１１−ｘ１２線断面図。Ｃ：図３１Ａのｙ１１−ｙ１２線断面図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図３２Ａのｘ１１−ｘ１２線断面図。Ｃ：図３２Ａのｙ１１−ｙ１２線断面図。Ｄ：図３２Ａのｙ１３−ｙ１４線断面図。

以下に、複数の実施の形態を示すが、実施の形態同士を適宜組み合わせることが可能である。また、各実施の形態の中に複数の構成例（方法例、動作方法例、作製方法例等を含む。）が示されるが、構成例同士を適宜組み合わせることが可能である。また、本発明は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に“＿１”、“＿２”、“＜ｎ＞”、“［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線ＷＬを個々に区別する場合、行番号を利用して、２行目の配線ＷＬを配線ＷＬ＿２と記載する場合がある。

本明細書等において、例えば、電源電圧ＶＤＤを、電圧ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。

〔実施の形態１〕
本実施の形態では、半導体装置の一例としてダイナミックロジック回路について説明する。

＜＜ダイナミックロジック回路の構成例＞＞
図１はダイナミックロジック回路の一例を示す回路図である。図１に示すロジック回路１００は、ｎ＋１個（ｎは１以上の整数）の信号Ａ０−Ａｎで決定される論理レベルの信号ＯＵＴを出力する機能を有するダイナミックロジック回路である。ロジック回路１００は、ダイナミックロジック回路１０、回路２０を有する。ロジック回路１００にはＶＳＳ、ＶＤＤ１、ＶＤＤ２が供給される。ＶＳＳは低電源電圧であり、ＶＤＤ１、ＶＤＤ２は高電源電圧である。ここでは、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳである。

＜ダイナミックロジック回路１０＞
ダイナミックロジック回路１０はｎ＋１入力のロジック回路である。ダイナミックロジック回路１０は、回路３０、トランジスタＭ１、トランジスタＭ２、容量素子Ｃ１、並びにノードＸ、Ｙ、ＮＨ１、ＮＬ１を有する。ここでは、ノードＹがダイナミックロジック回路１０の出力ノードである。

ノードＮＬ１はＶＳＳが供給される低レベル側電源ノードである。ノードＮＬ１はＶＳＳ供給用の配線（以下、ＶＳＳ線と呼ぶ。）と電気的に接続されている。ノードＹはプリチャージ期間でプリチャージ（初期化）されるノードである。図１の例では、ノードＹはプリチャージによって放電され、低レベル（“Ｌ”）となる。トランジスタＭ１はノードＹとノードＮＬ１との間の導通状態を制御するパストランジスタである。トランジスタＭ１はプリチャージ制御用トランジスタと呼ばれることがある。容量素子Ｃ１の第１端子はノードＹと電気的に接続され、第２端子はＶＳＳ線と電気的に接続されている。容量素子Ｃ１はノードＹの電圧を保持する機能を有する。ノードＹの寄生容量によりノードＹの電圧を保持することが可能な場合は、容量素子Ｃ１を設けなくてもよい。

ノードＮＨ１は、ＶＤＤ１が供給される高レベル側電源ノードである。ノードＮＨ１はＶＤＤ１供給用の配線（以下、ＶＤＤ１線と呼ぶ。）と電気的に接続されている。トランジスタＭ２はノードＸとノードＮＨ１との間の導通状態を制御するパストランジスタである。トランジスタＭ２は評価制御用トランジスタと呼ばれることがある。

信号ＰＲＥ、ＰＲＥＢは、プリチャージを制御するための制御信号である。信号ＰＲＥはトランジスタＭ１のゲートに入力され、信号ＰＲＥＢはトランジスタＭ２のゲートに入力される。信号ＰＲＥＢは信号ＰＲＥの反転信号である。図１の例では、トランジスタＭ１、Ｍ２は同じ導電型である。トランジスタＭ１とトランジスタＭ２とを相補的にスイッチング動作をさせるため、トランジスタＭ２のゲートには信号ＰＲＥＢが入力される。これにより、トランジスタＭ１がオンのときトランジスタＭ２がオフとなり、トランジスタＭ１がオフのときトランジスタＭ２がオンとなる。

回路３０は、ノードＸとノードＹとの間に接続されている。回路３０は、ｎ＋１個（ｎは０以上の整数）のトランジスタＭＢ０―ＭＢｎを有する。

トランジスタＭＢ０―ＭＢｎはｎ型トランジスタである。トランジスタＭＢ０―ＭＢｎのゲートには、それぞれ、信号Ａ０−Ａｎが入力される。ノードＸとノードＹとの間に少なくとも１つ電流経路が存在するように、トランジスタＭＢ０―ＭＢｎが直列および／または並列に電気的に接続されている。図１は、ノードＸにトランジスタＭＢ０のドレインが直接的に電気的に接続され、ノードＹにトランジスタＭＢｎのソースが直接的に電気的に接続されている例を示しているが、回路３０の接続構造はこれに限定されない。

回路３０は、評価回路と呼ぶことができる。回路３０は、信号Ａ０―Ａｎについて、トランジスタＭＢ０―ＭＢｎの接続構造に応じた論理評価を行う。信号Ａ０―Ａｎの論理条件が成立している場合、ノードＸとノードＹ間の１または複数の電流経路（充電経路とも呼ぶ。）に電流が流れ、ノードＹは高レベル（“Ｈ”）となる。このように、回路３０は、ノードＹを“Ｈ”にプルアップする機能を有しており、プルアップ回路と呼ぶこともできる。評価動作では、回路３０による論理評価の結果が真であるとき、ノードＹは充電され、“Ｈ”となる。他方、論理評価の結果が偽であれば、ノードＹの電圧はプリチャージ期間で設定された電圧から変動しないため、ノードＹは“Ｌ”のままである。

図１の例では、ダイナミックロジック回路１０に設けられているｎ型トランジスタ（トランジスタＭ１、Ｍ２、ＭＢ０―ＭＢｎ）は、バックゲートを有するトランジスタとしている。バックゲートに電圧を印加することによって、トランジスタのチャネル形成領域にバイアス電圧が印加できるので、トランジスタの特性の調節が可能となる。

バックゲート電圧（以下、ＢＧバイアスと呼ぶ。）によるトランジスタの特性の変動の程度は、トランジスタを構成する層の厚さや材料等によっても異なる。ｎ型トランジスタでは、ＢＧバイアスが負電圧であれば、その閾値電圧は正電圧側にシフトし、ＢＧバイアスが正電圧であれば、その閾値電圧は負電圧側にシフトする。そのため、ｎ型トランジスタをオンにするときに、バックゲートに正電圧を入力することで、オン電流を増加させることができる。このようなｎ型トランジスタの特性を利用することで、ダイナミックロジック回路１０の動作速度を向上させることができる。

トランジスタＭ１はバックゲートを有しており、バックゲートはゲートと電気的に接続されている。つまり、トランジスタＭ１のバックゲートにゲートと同じ信号が入力される。よって、トランジスタＭ１がオンであるときに、バックゲートに高レベルの電圧が印加されるので、トランジスタＭ１のオン電流を増加させることができる。これは、トランジスタＭ２、ＭＢ０―ＭＢｎも同様である。ダイナミックロジック回路１０の動作時に、各トランジスタのオン電流を増加させることができるため、ダイナミックロジック回路１０を高速動作させることができる。

また、トランジスタＭＢ０―ＭＢｎの閾値電圧を小さくすることができるので、評価動作によってノードＹが“Ｈ”となる場合でも、トランジスタＭＢ０―ＭＢｎの閾値電圧によるノードＹの電圧の低下を抑えることができる。また、信号Ａ０―Ａｎの高レベル電圧を下げることができる。

＜回路２０＞
回路２０はノードＹと電気的に接続されている。回路２０は、ノードＹ＿Ｈ、ＮＨ２、トランジスタＭ３および容量素子Ｃ３を有する。

ノードＮＨ２はＶＤＤ２が供給される高レベル側電源ノードである。ノードＮＨ２はＶＤＤ２供給用の配線（以下、ＶＤＤ２線と呼ぶ。）と電気的に接続されている。ノードＹ＿Ｈは回路２０の出力ノードであり、かつロジック回路１００の出力ノードでもある。信号ＯＵＴがノードＹ＿Ｈから出力される。トランジスタＭ３はダイオード接続されており、ノードＮＨ２とノードＹ＿Ｈ間の電流を整流する機能を有する。ノードＹ＿ＨとノードＹとは容量結合されている。ここでは、ノードＹに容量素子Ｃ３の第１端子が電気的に接続されノードＹ＿Ｈに容量素子Ｃ３の第２端子が電気的に接続されている。

回路２０は、ノードＹの電圧よりも高い電圧を生成することができる機能を有し、ブートストラップ回路と呼ぶことができる。容量素子Ｃ３はブートストラップ容量と呼ばれることがある。ダイオード接続されているトランジスタＭ３はブートストラップダイオードと呼ばれることがある。回路２０の回路構成は図１の例に限定されるものではない。回路２０は、ノードＹ＿ＨとノードＹとの容量結合によって、ノードＹ＿Ｈの電圧をノードＹよりも高い電圧にするブートストラップ動作が可能な回路であればよい。容量結合によってノードＹ＿Ｈの電圧を変化させるのは、ノードＹの電圧と連動してノードＹ＿Ｈの電圧を変化させるためである。

トランジスタＭ３はバックゲートを有し、バックゲートには信号ＢＳＧが入力される。信号ＢＳＧは、トランジスタＭ３のＢＧバイアスを制御する制御信号である。信号ＢＳＧによって、トランジスタＭ３の閾値電圧が変化され、その結果、ノードＹ＿Ｈの電圧を変化させることができる。

なお、ノードＸをダイナミックロジック回路１０の出力ノードとすることもできる。この場合、回路２０、容量素子Ｃ３をノードＸと電気的に接続すればよい。

＜＜ロジック回路１００の動作例＞＞
図２Ａのタイミングチャートを参照して、ロジック回路１００の動作例を説明する。図２Ａにおいて、Ｐ１、Ｐ２等は期間を表している。図２Ａでは、信号ＰＲＥおよび信号ＰＲＥＢの最大電圧をＶＤＤ３とし、最小電圧をＶＳＳとしている。ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１である。

＜プリチャージ＞
信号ＰＲＥがＨレベルの期間（Ｐ１、Ｐ３）では、ロジック回路１００はプリチャージ動作を行う。トランジスタＭ１はオンであり、トランジスタＭ２はオフである。ノードＹの電圧はＶＳＳとなり、ノードＹ＿Ｈの電圧はＶＬ３となる。ＶＬ３はＶＤＤ２よりもトランジスタＭ３の閾値電圧（Ｖｔｈ_Ｍ３）だけ低い電圧である。

＜評価＞
信号ＰＲＥがＬレベルの期間（Ｐ２、Ｐ４）では、ロジック回路１００は評価動作を行う。トランジスタＭ１はオフであり、トランジスタＭ２はオンである。信号Ａ０―Ａｎの論理条件は、期間Ｐ２では真であり、期間Ｐ４では偽である。よって、ノードＹは、期間Ｐ２では“Ｈ”となり、期間Ｐ４では“Ｌ”となる。

（期間Ｐ２）
期間Ｐ２では、回路３０によって、ノードＹの電圧はＶＳＳからＶＨ１に上昇される。ＶＨ１＝ＶＤＤ１―ΔＶ_１０である。回路３０において、ノードＹとノードＮＨ１との間の電流経路を形成しているトランジスタの段数によって、ΔＶ_１０は決まる。トランジスタの段数が多いほど、トランジスタの閾値電圧によりΔＶ_１０が大きくなるため、ＶＨ１は低くなる。回路２０の機能により、ノードＹ＿Ｈの電圧は、ノードＹの電圧と共に上昇する。ノードＹ＿Ｈの電圧は、ＶＬ３よりもΔＶ_２０高い電圧ＶＨ３となる。式（ａ１）に示すように、ΔＶ_２０は、ＶＨ１、容量素子Ｃ３の容量Ｃ_３、およびノードＹ＿Ｈの寄生容量Ｃ_ＹＨによって決まる。

回路２０を設けることで、ノードＹの電圧よりも高い電圧の信号ＯＵＴを出力することが可能になる。回路２０によって、トランジスタＭ２および回路３０のトランジスタＭＢ０―ＭＢｎの閾値電圧による電圧降下を補償することができる。これにより、ロジック回路１００の後段の回路の駆動能力を向上させることができる。または、ロジック回路１００の後段に閾値電圧が高いトランジスタで構成された回路を設けることが可能となる。

回路２０は、信号ＢＳＧによってノードＹ＿Ｈの電圧を変化させることができる。図２Ｂを参照して、回路２０の機能を説明する。図２Ｂには、信号ＢＳＧの電圧が、０Ｖ、＋Ｖ_ＢＳ（正電圧）、−Ｖ_ＢＳ（負電圧）である場合のノードＹ、Ｙ＿Ｈの波形を示す。

信号ＢＳＧが０Ｖのときを基準にして、Ｖｔｈ_Ｍ３とノードＹ＿Ｈの電圧の変化をみると、信号ＢＳＧが−Ｖ_ＢＳであることで、Ｖｔｈ_Ｍ３が正電圧側にシフトするため、ノードＹ＿Ｈの電圧は下がる。他方、信号ＢＳＧが＋Ｖ_ＢＳであることで、Ｖｔｈ_Ｍ３が負電圧側にシフトするため、ノードＹ＿Ｈの電圧は上がる。このように、回路２０はノードＹ＿Ｈの電圧を調整することができる。

（期間Ｐ４）
期間Ｐ４では、ノードＹの電圧は、期間Ｐ３のプリチャージ動作によって設定された電圧（ＶＳＳ）に維持される。よって、ノードＹ＿Ｈも電圧も変化せず、ＶＬ３が維持される。ロジック回路１００のノードＹ＿Ｈの電圧によって、後段の回路が駆動されるため、ＶＬ３（論理状態が“Ｌ”であるときのノードＹ＿Ｈの電圧）は、後段の回路のトランジスタの閾値電圧未満であることが好ましい。

ロジック回路１００の後段に閾値電圧が高いトランジスタで構成された回路が設けられている場合、信号ＢＳＧを正電圧にすることで、信号ＯＵＴの電圧を高くすればよい。他方、ロジック回路１００の後段の回路が閾値電圧の低いトランジスタで構成されている場合、信号ＢＳＧを負電圧、あるいは０Ｖにすることで、信号ＯＵＴの電圧を低くすればよい。つまり、ロジック回路１００をレベルシフタとして用いることができる。このように、回路２０によって、信号ＯＵＴの電圧を変化させることができるため、ロジック回路１００の適用範囲は広い。

ここでは、ＶＤＤ２（回路２０の高レベル電源電圧）をＶＤＤ１よりも高い電圧としているが、これに限らない。ロジック回路１００の後段に接続される回路に応じて、ＶＤＤ２をＶＤＤ１と同じ電圧にしてもよいし、ＶＤＤ１よりも低い電圧としてもよい。

ロジック回路１００の各トランジスタにバックゲートが設けられているが、一部のトランジスタにバックゲートを設けなくてもよい。例えば、信号ＯＵＴの電圧を調節する必要がなければ、トランジスタＭ３にバックゲートを設けなくてもよい。例えば、ダイナミックロジック回路１０の各トランジスタのバックゲートをゲートに接続することで、ダイナミックロジック回路１０の面積が大きくなる場合がある。ダイナミックロジック回路１０の面積を縮小するため、ダイナミックロジック回路１０の一部あるいは全てのトランジスタが、バックゲートを有さないトランジスタであってもよい。

ダイナミックロジック回路１０において、各トランジスタのバックゲートにはゲートと同じ信号が入力されるが、ＢＧバイアスの与え方はこれに限定されない。例えば、各トランジスタのバックゲートに、ゲートに入力される信号と異なる信号を入力することが可能である。そのような回路構成例を図３に示す。図３に示すロジック回路１０１はロジック回路１００の変形例である。ロジック回路１０１には、ダイナミックロジック回路１０の代わりに、ダイナミックロジック回路１５が設けられている。

ダイナミックロジック回路１５は、トランジスタＭ５、Ｍ６、容量素子Ｃ１および回路３１を有する。回路３１はトランジスタＭＣ０―ＭＣｎを有する。ダイナミックロジック回路１５には、信号ＢＳＧ５、ＢＳＧ６、ＢＳＣ０―ＢＳＣｎが入力される。信号ＢＳＧ５はトランジスタＭ５のバックゲートに入力される。信号ＢＳＧ５は信号ＰＲＥと同じ信号でもよい。信号ＢＳＧ６はトランジスタＭ６のバックゲートに入力される。信号ＢＳＧ６は信号ＰＲＥＢと同じ信号でもよい。信号ＢＳＣ０―ＢＳＣｎはトランジスタＭＣ０―ＭＣｎのバックゲートに入力される。信号ＢＳＣ０―ＢＳＣｎは信号Ａ０―Ａｎと同じ信号であってもよい。または、信号ＢＳＣ０―ＢＳＣｎのうちの幾つかは同じ信号であってもよい。また、トランジスタＭＣ０―ＭＣｎのうちの一部のトランジスタはバックゲートを有さないトランジスタであってもよいし、バックゲートがゲートに電気的に接続されているトランジスタであってもよい。

ロジック回路１００、１０１は、単一導電型のトランジスタで構成することが可能である。ロジック回路１００を単一導電型のトランジスタで構成することで、ＣＭＯＳトランジスタで構成する場合よりもトランジスタ数を削減することが可能である。また、ロジック回路１００、１０１の作製工程数を減らせるので、コストを削減すること、歩留まりを向上することが可能である。

本実施の形態のロジック回路を構成するトランジスタに特段の制約はないが、ＯＳトランジスタが好適である。ＯＳトランジスタは特性の温度依存性が小さいので、ＯＳトランジスタを用いることで、本実施の形態のロジック回路は、出力電圧の範囲が広がるだけでなく、動作可能な温度範囲も広がる。よって、ＯＳトランジスタで構成されるロジック回路は、高温環境下で、かつ様々な電圧が使用される半導体装置（例えば、車載用の半導体装置）に好適である。

ＯＳトランジスタは、シリコンウエハから作製されるＳｉトランジスタと比較して、閾値電圧が高い。ダイナミックロジック回路をＯＳトランジスタで構成する場合、ＯＳトランジスタの閾値電圧によって、信号の電圧が下がり、ダイナミックロジック回路の後段に接続される回路の誤動作が生じる恐れがある。本実施の形態のダイナミックロジック回路は、ＯＳトランジスタのＢＧバイアスを制御することで、閾値電圧落ちの問題を解消することが可能である。

ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ。）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ（ヨクトアンペア）／μｍ以上数ｚＡ（ゼプトアンペア）／μｍ以下程度に低くすることができる。例えば、ＯＳトランジスタではソースードレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりで規格化されたオフ電流を１０×１０^−２１Ａ（１０ゼプトＡ）以下とすることが可能である。ＯＳトランジスタ、および酸化物半導体については、実施の形態４、５で説明する。

高純度化酸化物半導体が用いられるＯＳトランジスタはｎ型トランジスタとなる。そのため、ＯＳトランジスタが適用される半導体装置として、単一導電型トランジスタでなる本実施の形態のロジック回路は非常に好適である。

以下、図４―図７を参照して、ロジック回路１００、１０１のより具体的な構成例を説明する。

＜＜ＡＮＤ回路＞＞
図４Ａ、図４Ｂに４入力ＡＮＤ回路の一例を示す。ロジック回路１１０（図４Ａ）はロジック回路１００に対応し、ロジック回路１１１（図４Ｂ）はロジック回路１０１に対応する。

ロジック回路１１０はトランジスタＭ１、Ｍ２、容量素子Ｃ１、回路２０、５０、ノードＸ、Ｙ、Ｙ＿Ｈを有する。回路５０は図１に示す回路３０に対応する回路である。回路５０は、直列に電気的に接続されているトランジスタＭＢ１０―ＭＢ１３を有する。トランジスタＭＢ１０はバックゲートを有し、かつゲートとバックゲートが電気的に接続されている。トランジスタＭＢ１１−ＭＢ１３も同様である。トランジスタＭＢ１０―ＭＢ１３のゲートには、それぞれ、信号Ａ０―Ａ３が入力され、かつトランジスタＭＢ１０―ＭＢ１３のバックゲートにも、それぞれ、信号Ａ０―Ａ３が入力される。トランジスタＭ１−Ｍ３、ＭＢ１０―ＭＢ１３の一部または全てのトランジスタを、バックゲートを有さないトランジスタとしてもよい。

ロジック回路１１１はトランジスタＭ５、Ｍ６、容量素子Ｃ１、回路２０、回路５１、ノードＸ、Ｙ、Ｙ＿Ｈを有する。回路５１は図３に示す回路３１に対応する回路である。回路５１は、直列に電気的に接続されているトランジスタＭＣ１０―ＭＣ１３を有する。トランジスタＭＣ１０―ＭＣ１３はバックゲートを有する。トランジスタＭＣ１０―ＭＣ１３のゲートには信号Ａ０―Ａ３が入力される。トランジスタＭＣ１０―ＭＣ１３のバックゲートには信号ＢＳＣ０―ＢＳＣ３が入力される。トランジスタＭ３、Ｍ５、Ｍ６、ＭＣ１０―ＭＣ１３の一部または全てのトランジスタを、バックゲートを有さないトランジスタとしてもよい。あるいは、一部のトランジスタのバックゲートをゲートと電気的に接続してもよい。

ロジック回路１１０のトランジスタをｐ型トランジスタとすることで、ロジック回路１１０をＮＡＮＤ回路として機能させることができる。ロジック回路１１１も同様である。

図５はロジック回路１１０の動作例を示すタイミングチャートである。図５でも、図２Ａと同様に、信号Ａ０―Ａ３の論理条件は期間Ｐ２では真とし、期間Ｐ４では偽としている。期間Ｐ２で信号Ａ０―Ａ３が“Ｈ”であるため、ノードＮＨ１とノードＹとの間が導通され、ノードＹは“Ｈ”となり、かつノードＹ＿Ｈも“Ｈ”となる。ロジック回路１１０からは、電圧ＶＨ３の信号ＯＵＴが出力される。期間Ｐ４では、信号Ａ０のみが“Ｈ”のため、ノードＹは電気的に浮遊状態が維持される。よって、ノードＹ、ノードＹ＿Ｈの電圧は、期間Ｐ３のプリチャージ動作によって設定された電圧が維持され、それぞれ、ＶＳＳ、ＶＬ３である。期間Ｐ４では、電圧ＶＬ３の信号ＯＵＴが出力される。ノードＹ＿Ｈの電圧は信号ＢＳＧによって所望の大きさに設定される。

ロジック回路１１１もロジック回路１１０と同様に動作させることができるので、ロジック回路１１０の動作例（図５）の説明を援用することとする。

＜＜ＯＲ回路＞＞
図６に４入力ＯＲ回路の一例を示す。図６に示すロジック回路１１２はトランジスタＭ１、Ｍ２、容量素子Ｃ１、回路２０、５２、ノードＸ、Ｙ、Ｙ＿Ｈを有する。回路５２は回路３０に対応する回路である。回路５２はトランジスタＭＢ２０―ＭＢ２３を有する。トランジスタＭＢ２０―ＭＢ２３は、ノードＸとノードＹ間に並列に電気的に接続されている。トランジスタＭＢ２０はバックゲートを有し、バックゲートがゲートに電気的に接続されている。トランジスタＭＢ２１−ＭＢ２３も同様である。トランジスタＭＢ２０―ＭＢ２３のゲートには、それぞれ、信号Ａ０―Ａ３が入力され、かつトランジスタＭＢ２０―ＭＢ２３のバックゲートに信号Ａ０―Ａ３が入力される。

ロジック回路１１２は、評価期間において、信号Ａ０―Ａ３の何れか１つが“Ｈ”であれば、ノードＹが“Ｈ”となるので、電圧ＶＨ３の信号ＯＵＴが出力される。また、評価期間において、信号Ａ０―Ａ３が全て“Ｌ”であれば、ノードＹ＿Ｈの電圧は“Ｌ”のままであり、電圧ＶＬ３の信号ＯＵＴが出力される。

ロジック回路１１２のトランジスタをｐ型トランジスタすることで、ロジック回路１１２をＮＯＲ回路として機能させることができる。

ロジック回路１１２において、トランジスタＭ１、Ｍ２の代わりにトランジスタＭ５、Ｍ６を設けてもよい。トランジスタＭ３に代えてバックゲートを有さないトランジスタを設けてもよい。トランジスタＭＢ２０のバックゲートにゲートの入力信号と異なる信号を入力してもよいし、トランジスタＭＢ２０に代えてバックゲートを有さないトランジスタを設けてもよい。これはトランジスタＭＢ２１―ＭＢ２３も同様である。

＜＜ＡＮＤ―ＯＲ回路＞＞
図７にＡＮＤ―ＯＲ回路の一例を示す。図７に示すロジック回路１１３はトランジスタＭ１、Ｍ２、容量素子Ｃ１、回路２０、５３、ノードＸ、Ｙ、Ｙ＿Ｈを有する。回路５３は回路３０に対応する回路であり、トランジスタＭＢ３０―ＭＢ３３、ＭＢ３５―ＭＢ３８を有する。トランジスタＭＢ３０はバックゲートを有し、バックゲートはゲートに電気的に接続されている。これはトランジスタＭＢ３１−ＭＢ３３、ＭＢ３５−ＭＢ３８も同様である。回路５３には、信号Ａ０―Ａ３および信号Ｓ０―Ｓ３が入力される。信号Ａ０―Ａ３は、それぞれ、トランジスタＭＢ３０―ＭＢ３３のゲートに入力され、信号Ｓ０―Ｓ３は、それぞれ、トランジスタＭＢ３５―ＭＢ３８のゲートに入力される。

ロジック回路１１３は、４入力マルチプレクサ（選択回路）として機能させることができる。例えば、信号Ａ０―Ａ３をデータ信号とし、信号Ｓ０―Ｓ３を出力するデータ信号を選択する信号とすることができる。この場合、評価期間に信号Ｓ０―Ｓ３の何れか１つが“Ｈ”とされる。例えば、信号Ｓ１のみが“Ｈ”である場合、信号Ａ１と同じ電圧レベルの信号ＯＵＴが出力される。信号Ａ１が”Ｈ”であれば、電圧ＶＨ３（“Ｈ”）のＯＵＴが出力され、信号Ａ１が“Ｌ”であれば、電圧ＶＬ３（“Ｌ”）の信号ＯＵＴが出力される。

本実施の形態のロジック回路は、信号ＯＵＴを取り出す出力ノードをノードＸにすることも可能である。この場合、ノードＸの“Ｈ”の電圧が後段の回路の駆動に問題がない大きさである場合、回路２０を設けなくてもよい。ノードＸを出力ノードにすることで、ロジック回路１１０、１１１はＮＡＮＤ回路として機能することができ、ロジック回路１１２はＮＯＲ回路として機能することができる。

複数のロジック回路を組み合わせて機能回路を構成する場合、ノードＸ（評価条件が真のとき“Ｌ”となるノード）から信号を出力するロジック回路には回路２０を設けず、ノードＹ（評価条件が真のとき“Ｈ”となるノード）から信号を出力するロジック回路には回路２０を設けるという回路構成とすることで、回路２０を追加することによる面積オーバヘッドを小さくすることができる。

本実施の形態によって、高い閾値電圧を有するトランジスタであっても駆動能力が高いダイナミック回路を提供することが可能となる。また、本実施の形態に係るロジック回路は、高い閾値電圧を有するトランジスタを含む回路を駆動することが可能となる。

ｎ型トランジスタで構成されるロジック回路として、疑似ロジック回路が知られている。ダイナミックロジック回路の方が疑似ロジック回路より少ない電力で駆動することが可能である。よって、本実施の形態によって、単一導電型のトランジスタで構成されるロジック回路の低消費電力化、高速化が可能である。例えば、本実施の形態により、ＯＳトランジスタによって、駆動能力が高く、低消費電力である様々なロジック回路を提供することが可能となる。

また、ＯＳトランジスタは、Ｓｉトランジスタが動作することが困難な高温環境下（例えば、１００℃以上）でも動作することができるため、本実施の形態により、高温環境下で機能できる様々な機能回路、および機能回路を備えた電子機器を提供することが可能である。例えば、本実施の形態のダイナミックロジック回路は、車載用の半導体装置に好適である。

〔実施の形態２〕
本実施の形態では、実施の形態１のロジック回路を有する半導体装置について説明する。

アレイ状に配列された複数の回路を有する回路アレイと、回路の配列に対応した配線と、回路アレイを駆動するための周辺回路を有する半導体装置が知られている。回路アレイの回路を駆動するための周辺回路に実施の形態１のダイナミックロジック回路を適用することができる。

このような半導体装置は、代表的には、複数のメモリセルがアレイ状に配列された記憶装置（例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、フラッシュメモリ等。）、複数の画素（撮像素子）を有する撮像装置、および複数の画素を有するアクティブマトリクス型表示装置（例えば、液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、ＭＥＭＳ表示装置等。）等である。以下、これらの半導体装置の例を示す。

＜＜記憶装置＞＞
図８は、記憶装置の構成の一例を示すブロック図である。図８に示す記憶装置３００は、ＤＲＡＭとして用いることが可能である。記憶装置３００は、メモリセルアレイ３０１、行デコーダ３０２、列デコーダ３０３、列ドライバ３０４、入出力回路３０５、および制御回路３０６を有する。

制御回路３０６は、記憶装置３００全体を制御するための回路である。制御回路３０６は、外部から入力されるコマンド信号をデコードする機能を有する。制御回路３０６はデコードしたコマンドデータや内部に格納しているコマンドデータ等に基づいて、記憶装置３００に含まれる回路を制御する。

メモリセルアレイ３０１は、複数のメモリセル３０９、複数の配線ＢＬおよび複数の配線ＷＬを有する。複数のメモリセル３０９はアレイ状に配列している。メモリセル３０９の配列に対応して、各行に配線ＷＬが設けられ、各列に配線ＷＬが設けられている。行デコーダ３０２は、行アドレス信号（ＲＡ）をデコードする機能を有する。行デコーダ３０２によって、信号ＲＡが指定する行の配線ＷＬが選択される。列デコーダは列アドレス信号（ＣＡ）をデコードする機能を有する。列ドライバ３０４は、信号ＣＡが指定する列の配線ＢＬを駆動する機能を有する。

入出力回路３０５は、データ信号（ＤＩ）の入力を制御する機能、データ信号ＤＯの出力を制御する機能等を有する。データ信号ＤＩは書き込み用データ信号であり、データ信号ＤＯはメモリセルアレイ３０１から読み出されたデータ信号である。データ信号ＤＩの書き込み、およびデータ信号ＤＯの読み出しは、列ドライバ３０４が行う。列ドライバ３０４は、列デコーダ３０３が指定する列の配線ＢＬからデータを読み出す機能、および当該配線ＢＬにデータを書き込む機能を有する。例えば、列ドライバ３０４は、スイッチ、センスアンプ（センスラッチとも呼ぶ。）、およびプリチャージ回路等を有する。スイッチは、列ドライバ３０４と入出力回路３０５との間の導通状態を制御する機能を有する。センスアンプは読み出し時に動作する。センスアンプは一対の配線ＢＬ間の電圧を検知し、増幅する機能を有する。センスアンプで増幅された信号はスイッチを介して入出力回路３０５に出力される。プリチャージ回路は書き込み時に動作し、配線ＢＬをプリチャージする機能を有する。

＜メモリセル＞
図９Ａ―図９Ｆはメモリセルの回路構成例を示す。図９Ａ―図９Ｆに示すメモリセルはメモリセル３０９に適用することができる。

図９Ａに示すメモリセル３１０は、１トランジスタ１容量（１Ｔ１Ｃ）の回路構成であり、トランジスタＭＷ１、容量素子ＣＳ１およびノードＦＮ１を有する。ノードＦＮ１はデータ保持ノードである。容量素子Ｃ１はノードＦＮ１の電位を保持するための保持容量である。トランジスタＭＷ１は書き込みトランジスタである。トランジスタＭＷ１の導通状態は、配線ＷＬに入力される選択信号によって制御される。

メモリセル３１０の保持期間を長くするため、トランジスタＭＷ１はオフ電流が小さいことが好ましい。そのため、例えば、トランジスタＭＷ１をＯＳトランジスタとすればよい。トランジスタＭＷ１をＯＳトランジスタとすることで、メモリセル３１０を不揮発性の記憶素子として用いることができる。なお、メモリセル３１０でデータを保持させるために、トランジスタＭＷ１が完全にオフ状態となるような電圧がゲートに印加され続けている場合があるが、トランジスタＭＷ１に電流がほとんど流れないのでメモリセル３１０では電力をほとんど消費しない。したがって、保持期間に所定の電圧がメモリセル３１０に供給されていても、電力をほとんど消費しないことから、メモリセル３１０は実質的に不揮発性であるということができる。

図９Ｂに示すメモリセル３１１はメモリセル３１０の変形例である。メモリセル３１１には、トランジスタＭＷ１の代わりにトランジスタＭＷ２を有する。トランジスタＭＷ２もＯＳトランジスタとすることが好ましい。

トランジスタＭＷ２はバックゲートを有するトランジスタである。トランジスタＭＷ２のバックゲートは配線ＢＳＧＬに電気的に接続されている。配線ＢＳＧＬに入力する電圧によって、トランジスタＭＷ２の閾値電圧を変化させることができる。保持期間においてトランジスタＭＷ２がノーマリオフ状態になるような電圧が配線ＢＳＧＬに供給されていても、メモリセル３１１では電力を殆ど消費しないことから、メモリセル３１１もメモリセル３１０と同様に不揮発性メモリセルであるということができる。

図９Ｃに示すメモリセル３１２は、配線ＷＬ、ＢＬ、ＣＬ、ＳＬと電気的に接続されている。メモリセル３１２は２Ｔ１Ｃ型ゲインセルであり、トランジスタＭＷ１、トランジスタＭＲ１、容量素子ＣＳ１およびノードＦＮ１を有する。トランジスタＭＲ１はＳｉトランジスタとすることができ、この場合、トランジスタＭＲ１はｐ型でもよい。また、読み出し用のビット線（配線ＲＢＬ）を設け、トランジスタＭＲ１を配線ＲＢＬと電気的に接続してもよい。

トランジスタＭＷ１に代えてトランジスタＭＷ２を設けてもよい。また、トランジスタＭＲ１、ＭＷ１の双方をＯＳトランジスタとすることも可能である。この場合、バックゲートを有するＯＳトランジスタでメモリセル３１２を構成することができる。図９Ｄにそのような例を示す。図９Ｄに示すメモリセル３１３はトランジスタＭＲ３、ＭＷ３、容量素子Ｃ１およびノードＦＮ１を有する。トランジスタＭＲ３、ＭＷ３のバックゲートには同じ信号を入力してもよいし、互いに異なる信号を入力してもよい。

図９Ｅに示すメモリセル３１４は、配線ＷＬ、ＲＷＬ、ＢＬ、ＣＬ、ＳＬと電気的に接続されている。メモリセル３１４は３Ｔ１Ｃ型ゲインセルであり、ノードＦＮ１、トランジスタＭＷ１、トランジスタＭＲ１、トランジスタＭＲ２および容量素子ＣＳ１を有する。トランジスタＭＲ１、ＭＲ２をＳｉトランジスタとすることができ、この場合、ｐ型でもよい。また、配線ＲＢＬを設け、トランジスタＭＲ２を配線ＲＢＬと電気的に接続してもよい。

また、トランジスタＭＲ１、ＭＲ２、ＭＷ１をＯＳトランジスタとすることも可能である。この場合、トランジスタＭＲ１、ＭＲ２、ＭＷ１の全てあるいは一部にバックゲートを設けてもよい。一例として、図９Ｆに、バックゲートを有する３のＯＳトランジスタで構成されるメモリセルを示す。図９Ｆに示すメモリセル３１５はトランジスタＭＲ３、ＭＲ４、ＭＷ３、容量素子ＣＳ１およびノードＦＮ１を有する。トランジスタＭＲ３、ＭＲ４、ＭＷ３のバックゲートには同じ信号を入力してもよいし、互いに異なる信号を入力してもよい。

＜デコーダ＞
図１０は行デコーダ３０２の構成例を示す。ここでは、信号ＲＡは８ビットの信号である。行デコーダ３０２には、信号ＲＡ［７：０］、ＲＡＢ［７：０］、ＰＲＥ、ＰＲＥＢが入力される。信号ＲＡＢは、信号ＲＡの反転信号である。信号ＲＡＢは、記憶装置３００の外部から入力されている例を示しているが、記憶装置３００の内部で、例えば、制御回路３０６又は行デコーダ３０２で、信号ＲＡから信号ＲＡＢを生成してもよい。

行デコーダ３０２は、２５６個のＡＮＤ回路３２０（以下、“ＡＮＤ３２０”と呼ぶ。）を有し、２５６本の配線ＷＬ＿０―ＷＬ＿２５５の選択が可能となっている。ＡＮＤ３２０は８入力のロジック回路である。図１１はＡＮＤ３２０の構成例を示す。

ＡＮＤ３２０は単一導電型のトランジスタを有するダイナミックロジック回路であり、回路２０とダイナミックロジック回路５５を有する。ＡＮＤ３２０の入力信号Ｉｎ＿ｊ（ｊは０乃至７の整数。）は、ＲＡ［ｊ］またはＲＡＢ［ｊ］の何れかである。信号ＯＵＴは、対応する行の配線ＷＬに出力される。例えば、ＡＮＤ３２０＜１＞の出力ノードには配線ＷＬ＿１が電気的に接続されている。ＡＮＤ３２０＜１＞には、信号ＲＡ［０］、ＲＡＢ［７：１］が入力される。ＲＡ［７：０］が“０００００００１”であれば、ＡＮＤ３２０＜１＞のみ論理条件が真となるため、配線ＷＬ＿１に“Ｈ”の選択信号が出力される。

ダイナミックロジック回路５５の各トランジスタは、ゲートに電気的に接続されているバックゲートを有する。そのため、ダイナミックロジック回路５５は、低消費電力であり、高速動作ができる。また、回路２０を備えているので駆動能力が高い。メモリセル３１０のトランジスタＭＷ１がＯＳトランジスタのような高い閾値電圧を有するトランジスタであっても、ＡＮＤ３２０によって、トランジスタＭＷ１のゲートに閾値電圧を超える電圧を入力することが可能である。また、回路２０によって信号ＯＵＴの電圧を調節することができるため、メモリセル３０９の書き込みトランジスタの許容される特性値の範囲が広がる。

行デコーダ３０２は単一導電型のトランジスタを有するダイナミックロジック回路で構成されているため、少ないトランジスタ数で多くの配線ＷＬを駆動することができる。よって、メモリセルアレイ３０１の大容量化が容易である。

また、メモリセルアレイ３０１と行デコーダ３０２を単一導電型のトランジスタで構成することができるので、メモリセルアレイ３０１と行デコーダ３０２とをＯＳトランジスタのみで構成することが可能である。この場合、メモリセルアレイ３０１と行デコーダ３０２とを同一基板上に同じ工程で作製することで、これらが集積されたチップを作製することができる。また、列デコーダ３０３も、行デコーダ３０２と同様の回路構成とすることができる。よって、ＯＳトランジスタで回路を構成することによって、メモリセルアレイ３０１、行デコーダ３０２および列デコーダ３０３が集積されているチップを得ることができる。

以下、図１２―図１５を参照して、記憶装置３００のデバイス構造例を説明する。

＜デバイス構造例１＞
図１２は行デコーダ３０２およびメモリセルアレイ３０１のデバイス構造の一例を示す。ここでは、メモリセルアレイ３０１はメモリセル３１１で構成されていることとしている。また、行デコーダ３０２として、代表的にＡＮＤ３２０の回路２０（トランジスタＭ３および容量素子Ｃ３）を示している。図１２は、記憶装置３００を構成する電子部品のうち、ＯＳトランジスタで構成される回路を含むチップの断面図に相当する。

図１２において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。３４１−３４３で示される層は絶縁層である。絶縁層３４１−３４３は上掲の絶縁体で形成することができる。

また、図１２においてハッチングパターンが与えられていて、符号が与えられていない領域は導電体で構成された領域を表している。導電体で構成された領域は単層または２層以上の積層とすることができる。導電材料としては、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）等の低抵抗金属、これらの１または複数を主成分とする合金、これらの１または複数を主成分とする化合物等が挙げられる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。アルミニウムや銅などを含む低抵抗導電性材料が好ましい。例えば、Ｃｕ―Ｍｎ合金は、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

回路を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

メモリセルアレイ３０１、行デコーダ３０２は基板３４０上に形成されている。ここでは、基板３４０は単結晶シリコンウエハとしている。基板３４０はこれに限定されるものではなく、実施の形態４の基板５１０と同様の基板を用いることができる。

絶縁層３４１上にＯＳトランジスタが形成される層（層３５０）があり、層３５０上に、容量素子が形成される層（層３５１）がある。よって、層３５０には、デコーダのトランジスタ（トランジスタＭ３のみ図示）、メモリセル３１１のトランジスタＭＷ２が形成されている。ここでは、層３５０に形成されるＯＳトランジスタは、トランジスタ５００（実施の形態４、図３０）と同様のデバイス構造を有しており、微細化に適した構造である。

トランジスタＭ３を微細化することで、トランジスタＭ３の周波数特性を向上させることができる。これは、行デコーダ３０２の他のトランジスタ、およびメモリセル３１１のトランジスタＭＷ２も同様である。よって、行デコーダ３０２の消費電力を低減でき、また動作速度を向上させることができる。またメモリセル３１１の読み出し速度、書き込み速度を向上でき、また、メモリセルアレイ３０１の集積度を高めることができる。

＜デバイス構造例２＞
図１３は記憶装置３００のデバイス構造例を示す断面図である。この例では、層３５０の下層にＳｉトランジスタが形成される層（層３５２）がある。層３５２に、記憶装置３００のＳｉトランジスタが設けられている。ここでは、Ｓｉトランジスタをフィン（ＦＩＮ）型トランジスタとしている。トランジスタＭｎ１はｎ型のＳｉトランジスタであり、トランジスタＭｐ１はｐ型のＳｉトランジスタである。ここでは、トランジスタＭｎ１、Ｍｐ１をＦＩＮ型トランジスタとしている。

記憶装置３００をこのようなデバイス構造とすることで、例えば、メモリセルアレイ３０１の下方に、Ｓｉトランジスタで構成される回路を設けることができる。メモリセルアレイ３０１の下層に設ける回路には、例えば、センスアンプが好適である。センスアンプをメモリセルアレイ３０１の下層に設けることで、配線ＢＬ（ローカルビット線）を短くすることができる。この場合、トランジスタＭｎ１、Ｍｐ１はセンスアンプを構成するトランジスタである。

メモリセルアレイ３０１はメモリセル３１３（図９Ｄ）で構成されていることとし、図１３には、トランジスタＭＷ３のチャネル長方向の断面構造を示し、トランジスタＭＲ３のチャネル幅方向の断面構造を示す。

＜デバイス構造例３＞
図１４は記憶装置３００のデバイス構造例を示す断面図である。この例では、層３５２に層３５１が積層され、層３５１に層３５０が積層されている。また、メモリセルアレイ３０１は、メモリセル３１１で構成されていることとしている。

＜デバイス構造例４＞
上記の例では、記憶装置３００のＯＳトランジスタはトランジスタ５００と同様のデバイス構造を有し、Ｓｉトランジスタは、ＦＩＮ型トランジスタとしているが、記憶装置３００を構成するＯＳトランジスタ、Ｓｉトランジスタのデバイス構造は、上記の例に限定されるものでない。例えば、ＯＳトランジスタをトランジスタ５０２（図３２）と同様なデバイス構造をもつトランジスタとすることができる。また、Ｓｉトランジスタをプレーナー型トランジスタとすることができる。そのような例を図１５に示す。

図１５の例では、層３５２に層３５０が積層され、層３５０に層３５１が積層されている。また、メモリセルアレイ３０１は、メモリセル３１３で構成されていることとしている。トランジスタＭｎ２はｎ型のＳｉトランジスタであり、トランジスタＭｐ２はｐ型のＳｉトランジスタである。図１５には、トランジスタＭＷ３のチャネル長方向の断面構造を示し、トランジスタＭＲ３のチャネル幅方向の断面構造を示す。

＜＜撮像装置＞＞
図１６Ａに撮像装置の構成例を示す。図１６Ａに示す撮像装置４００は、画素部４０１および周辺回路４１５を有する。周辺回路４１５は、行ドライバ４０２、列ドライバ４０３を有する。画素部４０１は、アレイ状に配列された複数の画素回路４１０を有する。画素回路４１０は撮像素子であり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。図１６Ｂに画素回路４１０の一例を示す。

図１６Ｂに示す画素回路４１０は、フォトダイオードＰＤ１、トランジスタＭＩ１―ＭＩ４、容量素子Ｃ２、ノードＦＮ２を有する。ノードＦＮ２はデータ保持ノードである。容量素子Ｃ２は、ノードＦＮ２の電圧を保持するための保持容量である。トランジスタＭＩ１はリセットトランジスタと呼ばれている。トランジスタＭＩ１はノードＦＮ２の電圧をリセットする機能を有する。トランジスタＭＩ２は露光動作を制御する露光トランジスタと呼ばれる。トランジスタＭＩ２はノードＦＮ２とフォトダイオードＰＤ１との導通状態を制御するパストランジスタである。トランジスタＭＩ２によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタＭＩ３は増幅トランジスタと呼ばれる。トランジスタＭＩ３はノードＦＮ２の電圧応じたオン電流を生成する機能を有する。トランジスタＭＩ４は選択トランジスタと呼ばれる。トランジスタＭＩ４はトランジスタＭＩ３と画素回路４１０の出力端子と間の導通状態を制御するパストランジスタである。

フォトダイオードＰＤ１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。なお、画素回路４１０は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減することができる。

行ドライバ４０２は、信号を読み出す画素回路４１０を選択する機能を有する。図１６Ｂの画素回路４１０の場合、行ドライバ４０２は、例えば、トランジスタＭＩ４のゲートに入力する信号を生成すればよい。列ドライバ４０３は、画素回路４１０から信号を読み出し、撮像データ信号を生成する機能を有する。行ドライバ４０２、列ドライバ４０３は、デコーダ、シフトレジスタ等の様々なロジック回路で構成することができる。デコーダは行デコーダ３０２（図１０）と同様な回路構成とすればよい。また、行ドライバ４０２、列ドライバ４０３の基本ロジック素子に、実施の形態１、２のダイナミックロジック回路を用いることができる。列ドライバ４０３には、画素回路４１０から読み出した信号を処理する機能回路を設けてもよい。機能回路としては例えば、アナログーデジタル変換回路、差分処理を行う回路等がある。

画素回路４１０のトランジスタＭＩ１―ＭＩ４をＯＳトランジスタとすることができる。この場合、画素部４０１と共に、行ドライバ４０２および／または列ドライバ４０３に設けられたダイナミックロジック回路をＯＳトランジスタで構成すればよい。図１７に撮像装置４００のデバイス構造の一例を示す。図１７は、ＯＳトランジスタとＳｉトランジスタを組み合わせた例である。周辺回路４１５には、代表して、Ｓｉトランジスタ４２１とＯＳトランジスタ４２２を示している。画素部４０１には、代表して、フォトダイオードＰＤ１およびトランジスタＭＩ２を示している。Ｓｉトランジスタ４２１およびフォトダイオードＰＤ１は半導体基板４２０に作製されている。フォトダイオードＰＤ１にトランジスタＭＩ１―ＭＩ４を積層できるため、画素部４０１の集積度を高めることができる。

＜＜表示装置＞＞
図１８に表示装置の構成例を示す。図１８に示す表示装置８００は、ＣＰＵ８１１、制御回路８１２、電源回路８１３、画像処理回路８１４、記憶装置８１５、および表示パネル８２０を有する。表示パネル８２０は画素部８３０および周辺回路８３５を有する。周辺回路８３５はゲートドライバ８３６およびソースドライバ８３７を有する。ゲートドライバ８３６は配線ＧＬを駆動するための回路であり、配線ＧＬに供給する信号を生成する機能を有する。ソースドライバ８３７は配線ＳＬを駆動するため回路であり、配線ＳＬに供給する信号を生成する機能を有する。

ＣＰＵ８１１は、命令を実行し、表示装置８００を統括的に制御するための回路である。ＣＰＵ８１１が実行する命令は、外部から入力される命令、および内部メモリに格納された命令である。ＣＰＵ８１１は、制御回路８１２、画像処理回路８１４を制御する信号を生成する。ＣＰＵ８１１の制御信号に基づき、制御回路８１２は、表示装置８００の動作を制御する。制御回路８１２は、ＣＰＵ８１１が決定した処理が実行されるように、周辺回路８３５、電源回路８１３、画像処理回路８１４および記憶装置８１５を制御する。制御回路８１２には、例えば、画面の書き換えのタイミングを決定する各種の同期信号が入力される。同期信号としては、例えば水平同期信号、垂直同期信号、および基準クロック信号等があり、制御回路８１２は、これらの信号から周辺回路８３５の制御信号を生成する。電源回路８１３は、画素部８３０および周辺回路８３５に電源電圧を供給する機能を有する。

画像処理回路８１４は、外部から入力される映像信号を処理してデータ信号ＶＤＡＴＡを生成する機能を有する。ソースドライバ８３７は、データ信号ＶＤＡＴＡを処理して、各配線ＳＬに供給するデータ信号を生成する機能を有する。記憶装置８１５は、画像処理回路８１４が処理を行うために必要なデータを格納するために設けられている。記憶装置８１５には、例えば、データ信号ＶＤＡＴＡ、または外部から入力される映像信号が格納される。

画素部８３０は、複数の画素８３１、複数の配線ＧＬ、複数の配線ＳＬを有する。複数の画素８３１はアレイ状に配列されている。複数の配線ＧＬ、ＳＬは、複数の画素８３１の配列に応じて設けられている。配線ＧＬは垂直方向に配列され、配線ＳＬは水平方向に配列されている。配線ＧＬはゲート線、走査線、選択信号線等と呼ばれることがある。配線ＳＬはソース線、データ線等と呼ばれることがある。図１９Ａ、図１９Ｂに、画素８３１の回路構成例を示す。図１９Ａは表示装置８００がＥＬ表示装置である場合の画素８３２の構成例を示し、図１９Ｂは、表示装置８００が液晶表示装置である場合の画素８３３の構成例を示す。

（ＥＬ表示装置の画素）
図１９Ａに示す画素８３２はトランジスタＭＤ１１、ＭＤ１２、ＥＬ素子ＤＥ２、および容量素子ＣＰ２を有する。ここでは、トランジスタＭＤ１１、ＭＤ１２はｎ型としている。トランジスタＭＤ１１は、トランジスタＭＤ１２のゲートと配線ＳＬとの導通を制御するパストランジスタであり、選択トランジスタと呼ばれる。トランジスタＭＤ１２は、駆動トランジスタと呼ばれるトランジスタであり、ＥＬ素子ＤＥ２に供給する電流源または電圧源として機能する。ここでは、電流駆動能力を向上させるため、トランジスタＭＤ１２にバックゲートを設けている。トランジスタＭＤ１１にも、ゲート電極と電気的に接続されるバックゲートを設けてもよい。容量素子ＣＰ２はトランジスタＭＤ１２のゲート電位を保持する保持容量である。

ＥＬ素子ＤＥ２は、陽極、陰極、およびこれらに挟まれている発光層を有する発光素子である。発光層は、有機化合物を含む。陽極および陰極のいずれか一方が画素電極であり、画素電極はトランジスタＭ２と電気的に接続されている。ＥＬ素子ＤＥ２の発光層は、発光性の物質を少なくとも含む。発光性の物質としては、有機ＥＬ材料、無機ＥＬ材料等がある。また、発光層の発光としては、一重項励起状態から基底状態に戻る際の発光（蛍光）、三重項励起状態から基底状態に戻る際の発光（リン光）がある。

（液晶表示装置の画素）
図１９Ｂに示す画素８３３は、トランジスタＭＤ１３、液晶素子ＤＥ３および容量素子ＣＰ３を有する。液晶素子ＤＥ３は、画素電極、対向電極、およびこれらに挟まれた液晶層を有する。画素電極はトランジスタＭＤ１３に接続されている。ここでは、トランジスタＭＤ１３はｎ型である。また、トランジスタＭＤ１３はバックゲートを有しており、バックゲートとゲートとが電気的に接続されている。これにより、トランジスタＭＤ１３の電流駆動能力を向上することができる。トランジスタＭＤ１３は、バックゲートを設けない構成であってもよい。

液晶層の液晶材料には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。

液晶表示装置の駆動モードに制約はない。駆動モードに応じて画素部８３０のデバイス構造を決定すればよい。駆動モードには、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ―ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ―Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ―ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどのモードで駆動される構造の画素とすることも可能である。

なお、画素の回路構成は、図１９Ａ、図１９Ｂの例に限定されない。例えば、画素８３２にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又はロジック回路などを追加してもよい。画素８３３も同様である。

ここでは、画素８３１に適用される表示素子は、ＥＬ素子や液晶素子に限定されない。表示素子としては、発光トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、干渉変調素子（ＩＭＯＤ）、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミック素子（例えば、圧電アクチュエータ）、電界放出素子（例えば、カーボンナノチューブ）などがある。

例えば、図１９Ｂの画素８３３に液晶素子ＤＥ３の代わりに、電子インク方式、電子粉流体（登録商標）方式等により階調を制御する表示素子を設けることで、表示装置８００を電子ペーパーにすることができる。

＜表示パネル＞
図２０は、表示装置８００の分解斜視図である。表示装置８００は、上部カバー８７１と下部カバー８７２との間に、タッチパネルユニット８７３、表示パネル８２０、バックライトユニット８７４、フレーム８７６、プリント基板８７７、およびバッテリ８７８を有する。上部カバー８７１および下部カバー８７２は、タッチパネルユニット８７３および表示パネル８２０のサイズに合わせて、形状や寸法を適宜変更することができる。フレーム８７６は表示パネル８２０やタッチパネルユニット８７３の保護機能の他、プリント基板８７７の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８７６は、放熱板の機能を有していてもよい。

タッチパネルユニット８７３、表示パネル８２０には、それぞれＦＰＣ８８０、８８１が電気的に接続されている。バックライトユニット８７４は、光源８７５を有する。なお、図２０では、複数の光源８７５が２次元的に配列されているが、光源８７５の配置はこれに限定されない。例えば、バックライトユニット８７４の端部に光源８７５を配置し、さらに光拡散板を用いる構成としてもよい。なお、タッチパネルユニット８７３、バックライトユニット８７４、およびバッテリ８７８等は設けられていない場合もある。

プリント基板８７７は、ＣＰＵ８１１、電源回路８１３、画像処理回路８１４、記憶装置８１５を有する。電源回路８１３に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８７８による電源であってもよい。バッテリ８７８は、商用電源を用いる場合には、省略可能である。また、表示装置８００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。ＣＰＵ８１１内の記憶装置や記憶装置８１５に、図８の記憶装置３００を適用することができる。

タッチパネルユニット８７３は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８２０に重畳して用いることができる。また、表示パネル８２０の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８２０の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８２０の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。

図２０に示す表示パネル８２０は、基板８５１、基板８５２を有する。基板８５１には、画素部８３０、および周辺回路８３５が設けられている。画素部８３０等の回路が設けられている基板８５１を素子基板（バックプレーン）と呼ぶ場合がある。基板８５２を対向基板と呼ぶ場合や、基板８５２とこれに設けられている要素を含めて対向基板と呼ぶ場合がある。周辺回路８３５の一部、または全てを、画素部８３０と同じ作製工程で基板８５１に設けてもよい。図２０の例では、ＩＣ８５５に、周辺回路８３５の一部の回路が設けられている。ＩＣ８５５はＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で基板８５１に実装されている。

図２１Ａ、図２１Ｂは、表示パネル８２０の素子基板の構成例を示す平面図である。画素部８３０を単一導電型のトランジスタで構成する場合、周辺回路８３５の回路のうち、単一導電型のトランジスタで構成されている回路を画素部８３０と共に基板８５１に設ければよい。

図２１Ａに示す素子基板８２１は、ゲートドライバ８３６が、画素部８３０と同じ工程で基板８５１上に作製され、ソースドライバ８３７は複数のＩＣ８５５で構成されている。端子部８５３は、ＦＰＣ８８１、画素部８３０および周辺回路８３５の取り出し端子が設けられている。端子部８５３にはＦＰＣ８８１が電気的に接続される。図２１Ｂに示す素子基板８２２では、ソースドライバ８３７も、画素部８３０と同じ工程で基板８５１上に作製される。

ゲートドライバ８３６は２つの回路８３６Ｅ、８３６Ｗに分割されて、画素部８３０の左右に設けられている。例えば、回路８３６Ｅは奇数行の配線ＧＬが電気的に接続され、回路８３６Ｗには偶数行の配線ＧＬが電気的に接続されている。この場合、ＧＤＬとＧＤＲとが交互に配線ＧＬを駆動する。ゲートドライバ８３６は行デコーダ３０２（図１０）と同様の回路構成とすることができる。これにより、閾値電圧が高いＯＳトランジスタで構成された画素部８３０を駆動するための電力を削減することができる。また、ゲートドライバ８３６を小型化できるため、狭額縁の表示パネル８２０を提供することができる。したがって、表示装置８００を組み込んだ電子機器の低消費電力化、並びに小型化および軽量化ができる。

図２２ＡはＥＬ表示装置の表示パネル２５００のデバイス構造の一例を示し、図２２Ｂは液晶表示装置の表示パネル２５０１のデバイス構造の一例を示す。なお、図２２Ａ、図２２Ｂの断面図は、表示パネルの特定の位置を断面にした図ではなく、表示パネルの積層構造、素子の接続構造等を説明するための図である。

（ＥＬ表示装置）
図２２Ａに示す表示パネル２５００は、画素部２５０５、ゲートドライバ２５０４および端子部２５０６を有する。画素部２５０５は、トランジスタ２５０２ｔ、ＥＬ素子２５５０、着色層２５６７、遮光層２５６８を有する。ＥＬ素子２５５０は、下部電極、上部電極、および下部電極と上部電極との間のＥＬ層を有する。ＥＬ素子２５５０が発した光２５５１は、着色層２５６７を通って、外部に取り出される。

着色層２５６７は特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。

表示パネル２５００には、絶縁層２５２１、２５２２が設けられる。絶縁層２５２１、２５２２はトランジスタ２５０２ｔ等を覆っている。絶縁層２５２１、２５２２によって、トランジスタ２５０２ｔ等による凹凸が平坦化されている。また、絶縁層２５２１に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ２５０２ｔ等の信頼性の低下を抑制できる。ＥＬ素子２５５０は、絶縁層２５２２の上方に形成される。また、ＥＬ素子２５５０が有する下部電極には、該下部電極の端部に重なる隔壁２５２８が設けられる。なお、基板２５１０と、基板２５７０との間隔を制御するスペーサを、隔壁２５２８上に形成してもよい。

ゲートドライバ２５０４はトランジスタ２５０３ｔおよび容量素子２５０３ｃを有する。ゲートドライバ２５０４は遮光層２５６８で覆われている。トランジスタ２５０２ｔ、２５０３ｔは、ＯＳトランジスタとすればよい。基板２５１０には、信号を供給することができる配線２５１１が設けられている。配線２５１１上には、端子２５１９が設けられる。導電体２５１８によって、端子２５１９は、ＦＰＣ２５０９が電気的に接続されている。導電体２５１８には、異方性導電ペースト（ＡＣＰ）等を用いることができる。

基板２５１０は、絶縁層２５１０ａ、可撓性基板２５１０ｂおよび接着層２５１０ｃを有する積層体である。ここでは、基板２５１０は画素部２５０５等を形成するために用いた支持基板ではなく、画素部２５０５等を形成した後、支持基板を絶縁層２５１０ａから分離し、接着層２５１０ｃにより可撓性基板２５１０ｂを絶縁層２５１０ａに取り付けている。絶縁層２５１０ａはＥＬ素子２５５０への不純物の拡散を防ぐブロッキング層である。

基板２５７０は、絶縁層２５７０ａ、可撓性基板２５７０ｂおよび接着層２５７０ｃを有する積層体である。ここでは、基板２５７０は着色層２５６７等を形成するために用いた支持基板ではなく、着色層２５６７等を形成した後、支持基板を絶縁層２５７０ａから分離し、接着層２５７０ｃにより可撓性基板２５７０ｂを絶縁層２５７０ａに取り付けている。絶縁層２５７０ａはＥＬ素子２５５０への不純物の拡散を防ぐブロッキング層である。

基板２５１０と基板２５７０との間に封止層２５６０が設けられている。封止層２５６０の屈折率は、空気より大きいことが好ましい。封止層２５６０の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板２５１０、基板２５７０、封止層２５６０、およびシール材で囲まれた領域にＥＬ素子２５５０を設けてもよい。固体の封止層２５６０の代わりに、基板２５１０と基板２５７０との間に不活性気体（窒素やアルゴン等）を充填してもよい。この場合、基板２５１０と基板２５７０との間に乾燥材を設けて、水分等を吸着させる構成としてもよい。封止層２５６０が光２５５１を取り出す側に設けられている場合、封止層２５６０は、ＥＬ素子２５５０と着色層２５６７とに接する。

（液晶装置）
ここでは、表示パネル２５０１が表示パネル２５００と異なっている点を説明する。画素部２５０５は、液晶素子２５５２、およびトランジスタ２５０２ｔを有する。液晶素子２５５２は、画素電極２５２３、対向電極２５２４、および液晶層２５２９を有する。また、液晶を配向するための配向膜は必要に応じて設ければよい。基板２５７０にスペーサ２５３０が設けられている。スペーサ２５３０としては、基板２５１０と基板２５７０との間の距離（セルギャップ）を制御するために設けられる。スペーサ２５３０は基板２５１０に設けてもよい。スペーサ２５３０は、例えば、感光性樹脂材料で形成すればよい。

液晶素子２５５２の対向電極２５２４は、基板２５７０側に設けられている。対向電極２５２４と、着色層２５６７及び遮光層２５６８との間には絶縁層２５３１が設けられている。画素電極２５２３は反射電極である。絶縁層２５２２の画素電極２５２３が形成されている領域の表面は凹凸が形成されている。これにより、画素電極２５２３の表面が凹凸状になるため、画素電極２５２３で光を乱反射させやすくなる。そのため、表示パネル２５０１の視認性が向上される。なお、画素電極２５２３を透明電極とする場合、絶縁層２５２２に凹凸を形成しない構成とすればよい。

〔実施の形態３〕
本実施の形態では、半導体装置の例として、ロジック回路、記憶装置等を有するプロセッシングユニットについて説明する。また、本実施の形態では、半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例、表示装置等を備えた電子機器等について説明する。

＜＜ＣＰＵ＞＞
図２３に、ＣＰＵの構成の一例を示す。図２３に示すＣＰＵ１０３０は、ＣＰＵコア１０３１、パワーマネージメントユニット１０４３および周辺回路１０４４を有する。パワーマネージメントユニット１０４３は、パワーコントローラ１０３２、およびパワースイッチ１０３３を有する。周辺回路１０４４は、キャッシュメモリを有するキャッシュ１０３４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）１０３５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）１０３６を有する。ＣＰＵコア１０３１は、データバス１０４５、制御装置１０３７、ＰＣ（プログラムカウンタ）１０３８、パイプラインレジスタ１０３９、パイプラインレジスタ１０４０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１０４１、及びレジスタファイル１０４２を有する。ＣＰＵコア１０３１と、キャッシュ１０３４等の周辺回路１０４４とのデータのやり取りは、データバス１０４５を介して行われる。

制御装置１０３７は、ＰＣ１０３８、パイプラインレジスタ１０３９、パイプラインレジスタ１０４０、ＡＬＵ１０４１、レジスタファイル１０４２、キャッシュ１０３４、バスインターフェース１０３５、デバッグインターフェース１０３６、及びパワーコントローラ１０３２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ１０４１は、四則演算、論理演算などの各種演算処理を行う機能を有する。

キャッシュ１０３４は使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ１０３８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２３では図示していないが、キャッシュ１０３４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。パイプラインレジスタ１０３９は、命令データを一時的に記憶する機能を有するレジスタである。パイプラインレジスタ１０４０は、ＡＬＵ１０４１の演算処理に利用するデータ、またはＡＬＵ１０４１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。レジスタファイル１０４２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１０４１の演算処理の結果得られたデータ、などを記憶することができる。

キャッシュ１０３４に、実施の形態２の記憶装置を適用することができる。その結果、キャッシュ１０３４の高速化、低消費電力化が可能となり、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。

バスインターフェース１０３５は、ＣＰＵ１０３０とＣＰＵ１０３０の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１０３６は、デバッグの制御を行うための命令をＣＰＵ１０３０に入力するための信号の経路の機能を有する。

パワースイッチ１０３３は、パワーコントローラ１０３２以外の各種回路への、電源供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ１０３３によって電源供給の有無が制御される。また、パワーコントローラ１０３２はパワースイッチ１０３３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ１０３０は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。

まず、ＣＰＵコア１０３１が、電源供給を停止するタイミングを、パワーコントローラ１０３２のレジスタに設定する。次いで、ＣＰＵコア１０３１からパワーコントローラ１０３２へパワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１０３０内に含まれる各種レジスタとキャッシュ１０３４とが、データの退避を開始する。次いで、パワーコントローラ１０３２以外の各種回路への電源電圧の供給が、パワースイッチ１０３３により停止される。次いで、割込み信号がパワーコントローラ１０３２に入力されることで、ＣＰＵ１０３０内の各種回路への電源供給が開始される。なお、パワーコントローラ１０３２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ１０３４が、データの復帰を開始する。次いで、制御装置１０３７における命令の実行が再開される。

このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数のロジック回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。

本発明の一形態に係る半導体メモリ装置をキャッシュ１０３４に適用することで、キャッシュ１０３４は、電源電圧の供給が停止されても、一定期間データを保持することができる。したがって、パワーゲーティングを行う際に、キャッシュ１０３４のデータの退避動作期間を確保しやすい。また、電源電圧が予期せず遮断されても、キャッシュ１０３４のデータを行うことが可能である。また、データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一形態に係る半導体メモリ装置を適用することで、これらを削減することができる。

＜ＲＦＩＣ＞
プロセッシングユニットの一例として、ＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）について説明する。ＲＦＩＣは、内部の記憶装置に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いられている。

図２４は、ＲＦＩＣの一例を示すブロック図である。なお、図２４に示すＲＦＩＣ１０８０は、整流回路１０８２、定電圧回路１０８３、復調回路１０８４、変調回路１０８５、ロジック回路１０８６、記憶装置１０８７、およびＲＯＭ（読み取り専用メモリ）１０８８を有する。これらの回路は、必要に応じて、適宜、取捨選択することができる。図２４の例ではＲＦＩＣ１０８０はパッシブ型であるが、もちろん、ＲＦＩＣ１０８０を、電池を内蔵したアクティブ型とすることができる。ＲＦＩＣ１０８０にはアンテナ１０８１が電気的に接続されている。アンテナ１０８１が接続された回路をＲＦＩＣと呼ぶこともできる。

実施の形態２の記憶装置は、混載メモリとすることが可能なデバイス構造を有している（図１３−図１５参照。）。そのため、ＲＦＩＣ１０８０において、製造プロセスを複雑化することなく、アンテナ１０８１以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１０８１が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１０８０は、いずれの方式に用いることも可能である。

アンテナ１０８１はアンテナ１０９１との間で無線信号１０９２の送受信を行うためのものである。アンテナ１０９１は通信器１０９０に接続されている。整流回路１０８２は、アンテナ１０８１で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路１０８２の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある値を超える電力を後段の回路に入力しないように制御するための回路である。

ロジック回路１０８６は復調信号を解読し、処理を行うための回路である。記憶装置１０８７は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、記憶領域などを有する。また、ＲＯＭ１０８８は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。

定電圧回路１０８３は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１０８３は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、ロジック回路１０８６のリセット信号を生成するための回路である。復調回路１０８４は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。変調回路１０８５は、アンテナ１０８１から出力するデータに応じて変調を行うための回路である。

また、ＲＦＩＣ１０８０にセンサユニットを組み込むことで、無線により様々な情報を取得することが可能となる。たとえば、ＲＦＩＣ１０８０に、温度センサ回路や湿度センサ回路を搭載することで、例えば、文化財の温湿度管理などに利用することができる。

また、ＲＦＩＣを医療器具に取り付け、管理することが行われている。医療器具はオートクレーブによる１００℃以上の高温滅菌処理を施す必要があるため、ＲＦＩＣの記憶装置には高温環境下での高い信頼性が要求される。記憶装置１０８７に実施の形態２の記憶装置３００を適用することで、１００℃以上の高温環境に曝した後でも、記憶装置１０８７はデータを保持することが可能である。よって、ＲＦＩＣ１０８０は医療用途にも非常に適している。

ここでは、プロセッシングユニットとして、ＣＰＵおよびＲＦＩＣについて説明したが、本発明の一形態に係る半導体メモリ装置は、様々なプロセッシングユニットに適用することができる。例えば、ＧＰＵ（画像処理装置）、ＰＬＤ（プログラマブルロジックデバイス）、ＤＳＰ（デジタル信号処理装置）、ＭＣＵ（マイクロコントローラユニット）、カスタムＬＳＩ、などにも適用可能である。

＜＜電子部品の作製方法例＞＞
図２５Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２５Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板を作製する（ステップＳ１）。素子基板には、例えば、図８、図１６Ａ、図２３、図２４等に示す半導体装置が作製されている。

素子基板の完成後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、内蔵される回路部やワイヤーの機械的な外力よる破壊を低減することができ、また水分や埃による特性の劣化を低減することができる。次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。

図２５Ｂは完成した電子部品の斜視模式図を示す。図２５ＢはＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の例を示している。図２５Ｂに示す電子部品１７００はリード１７０１及び回路部１７０３を示している。電子部品１７００は、例えばプリント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。例えば、電子部品１７００は、記憶装置、撮像装置、および、ＭＣＵやＲＦＩＣ等のプロセッシングユニットとして用いることができる。

よって、電子部品１７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器の具体例を図２６に示す。

＜電子機器＞
表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカー部８００３、電子部品８００４等を有する。本発明の一形態に係る電子部品８００４は、筐体８００１の内部に設けられている。

表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの、半導体表示装置を用いることができる。なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。また、表示装置８０００のように、表示部を備えた電子機器の幾つかの具体例を図２６―図２８に示す。

照明装置８１００は据え付け型であり、筐体８１０１、光源８１０２、電子部品８１０３等を有する。光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。図２６では、天井８１０４に照明装置８１００を据え付けた例を示しているが、例えば、側壁８１０５、床８１０６、窓８１０７等に据え付けてもよい。また、照明装置は、据え付け型に限定されるものではなく、卓上型、携帯型等でもよい。

室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一形態に係る電子部品８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、電子部品８２０３等を有する。図２６では、電子部品８２０３が、室内機８２００に設けられている場合を例示しているが、電子部品８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、電子部品８２０３が設けられていてもよい。例えば、電子部品８２０３には、例えば、センサユニットとして、赤外線センサや温度センサユニットが組み込まれる。図２６では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーでもよい。

電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、電子部品８３０４等を有する。電子部品８３０４は、筐体８３０１の内部に設けられている。

図２６は、電子部品１７００が適用される家庭用電化製品の例示である。電子レンジ，食器洗浄機、洗濯機、掃除機など様々な家庭用電化製品に電子部品１７００を組み込むことができる。また、電子部品１７００を組み込むことが可能な電子機器は、家庭用電化製品に限定されるものではなく、上述したとおり、工業用ロボット、生活支援ロボット、航空機、船舶、自動車などの様々な電子機器に適用することができる。図２７に、このような電子機器の一例として電気自動車の一例を示す。

＜電気自動車＞
図２７Ａは、電気自動車８５００の一例を示す外観図である。図２７Ｂに示すように、電気自動車８５００には、リチウムイオン二次電池 ８５０１が搭載されている。リチウムイオン二次電池 ８５０１の電力は、制御回路８５０２により出力が調整されて、駆動装置８５０３に供給される。制御回路８５０２は、プロセッシングユニット８５０４によって制御される。例えば、制御回路８５０２やプロセッシングユニット８５０４等の記憶装置に、本発明の一形態に係るロジック回路を適用することができる。

駆動装置８５０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。プロセッシングユニット８５０４は、電気自動車８５００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路８５０２に制御信号を出力する。制御回路８５０２は、プロセッシングユニット８５０４の制御信号により、リチウムイオン二次電池 ８５０１から供給される電気エネルギーを調整して駆動装置８５０３の出力を制御する。

＜表示部を備えた電子機器＞
以下に、半導体装置の一例として、表示部を備えた電子機器の一例を示す。このような電子機器としては、テレビ受像機、ノート型パーソナルコンピュータ（ＰＣ）、タブレット型ＰＣ、画像再生装置（代表的にはＤＶＤやブルーレイディスク、ハードディスク等の記録媒体に記憶されている映像を再生し、その画像を表示しうる表示部を有する装置）、携帯電話、スマートフォン、携帯型ゲーム機、携帯型情報端末（例えば、タブレット型情報端末）、ウエアラブル型（例えば、眼鏡型、ゴーグル型、時計型、バングル型等）情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８に示す。

図２８Ａに示す情報端末５１００は、筐体５１０１、表示部５１０２、および操作キー５１０３等を有する。

図２８Ｂに示す携帯型ゲーム機５３００は、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、およびスタイラス５３０８等を有する。携帯型ゲーム機５３００は２つの表示部５３０３と表示部５３０４とを有しているが、表示部の数はこれに限定されず、１つでもよいし３以上でもよい。

図２８Ｃに示す情報端末５７００は、ウエアラブル情報端末の一例である。情報端末５７００は、バングル型の筐体５７０１、および表示部５７０２等を有する。表示部５７０２は、曲面を有する筐体５７０１に支持されている。表示部５７０２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末５７００を提供することができる。

図２８Ｄに示す情報端末５２００はウエアラブル情報端末の一例である。情報端末５２００は腕時計型であり、筐体５２０１、表示部５２０２、バンド５２０３、バックル５２０４、操作ボタン５２０５、入出力端子５２０６等を備える。情報端末５２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。

表示部５２０２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部５２０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部５２０２に表示されたアイコン５２０７に触れることで、アプリケーションを起動することができる。操作ボタン５２０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末５２００に組み込まれたオペレーティングシステムにより、操作ボタン５２０５の機能を設定することもできる。

情報端末５２００は、通信規格に準拠した近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末５２００は入出力端子５２０６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子５２０６を介して充電を行うこともできる。なお、充電動作は入出力端子５２０６を介さずに無線給電により行ってもよい。

図２８Ｅに示す電子書籍端末５６００は、筐体５６０１、および表示部５６０２等を有する。表示部５６０２は可撓性基板が用いられた表示パネルを備える。これにより、フレキシブルかつ軽くて使い勝手の良い電子書籍端末５６００を提供することができる。

図２８Ｆに示す情報端末５９００は、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー部５９０４、カメラ５９０３、外部接続部５９０６、および操作用のボタン５９０５等を有する。表示部５９０２は可撓性基板が用いられた表示パネルを備える。情報端末５９００は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。

〔実施の形態４〕
本実施の形態では、ＯＳトランジスタのデバイス構造等について説明する。

＜＜トランジスタの構成例１＞＞
図２９Ａはトランジスタ５００の上面図である。図２９Ｂは、ｘ１１−ｘ１２線による図２９Ａの断面図であり、図２９Ｃは、ｙ１１−ｙ１２線による図２９Ａの断面図である。なお、ｘ１１−ｘ１２線の方向をトランジスタ５００のチャネル長方向と呼び、ｙ１１−ｙ１２線の方向をトランジスタ５００のチャネル幅方向と呼ぶ場合がある。なお、図２９Ａでは、図の明瞭化のために一部の要素を省いて図示している。図３１Ａ等の上面図も図２９Ａと同様である。

トランジスタ５００は基板５１０上に形成されている。トランジスタ５００は、絶縁層５１１−５１７、導電層５２１−５２４、金属酸化物層５３１―５３３を有する。これらの層は、単層でも積層でもよい。ここでは、金属酸化物層５３１−５３３をまとめて、金属酸化物層５３０と呼称する場合がある。

導電層５２２はバックゲート電極を構成し、導電層５２１はトランジスタ５００のゲート電極（フロントゲート電極）を構成する。導電層５２１のゲート電極を構成している領域は、絶縁層５１６に形成された開口部を埋めるように自己整合的に形成される。導電層５２３、５２４は、それぞれ、ソース電極又はドレイン電極を構成する。例えば、導電層５２３を積層構造とする場合、金属酸化物層５３２と接する層は、他の層よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電層５２３の導電率の低下を防ぐことが可能になる。導電層５２４についても同様である。

金属酸化物層５３２は半導体であり、チャネル形成領域が設けられている。金属酸化物層５３１と金属酸化物層５３２とで金属酸化物の積層が形成される。積層において、導電層５２３に接する領域５３５、および導電層５２４に接する領域５３６は、他の領域よりも抵抗率が低くなる。領域５３５が存在することで、積層と導電層５２３と間のコンタクト抵抗を低減させることが可能になる。同様に、領域５３６が存在することで、積層と導電層５２４と間のコンタクト抵抗を低減させることが可能になる。

絶縁層５１１−５１７はパッシベーション層、または層間絶縁層を構成する。特に、絶縁層５１１は、トランジスタ５００の下地絶縁層を構成する。特に、絶縁層５１５はゲート絶縁層を構成する。特に、絶縁層５１３は電荷蓄積層を構成する。

図２９Ｃに示すように、金属酸化物層５３２の側面は、導電層５２１に囲まれている。このようなデバイス構造をとることで、導電層５２１（ゲート電極）の電界によって、金属酸化物層５３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体（特に、チャネル形成領域）を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造トランジスタは、金属酸化物層５３２の全体（バルク）にチャネルが形成される。よってｓ−ｃｈａｎｎｅｌ構造トランジスタは、ソース−ドレイン間に大電流を流すことができるため、良好なオン電流特性を有する。また、ｓ−ｃｈａｎｎｅｌ構造はトランジスタの微細化に適した構造である。よって、ｓ−ｃｈａｎｎｅｌ構造トランジスタは、高いオン電流が得られるため、プロセッサや、記憶装置など微細化されたトランジスタが要求される半導体装置に適している。

図３０Ａは、トランジスタ５００のチャネル形成領域の拡大図である。図３０Ａにおいて、導電層５２１の底面が、絶縁層５１４及び金属酸化物層５３３を介して、金属酸化物層５３２の上面と重なっている領域のチャネル長方向の長さを、幅Ｌ_Ｇとする。幅Ｌ_Ｇは、トランジスタ５００のゲート電極の線幅を表す。また、図３０Ａにおいて、導電層５２３と導電層５２４と間の長さを幅Ｌ_ＳＤとする。幅Ｌ_ＳＤは、トランジスタ５００のソース電極とドレイン電極と間の長さを表す。

幅Ｌ_ＳＤは最小加工寸法で決定されることが多い。図３０Ａに示すように、幅Ｌ_Ｇは、幅Ｌ_ＳＤよりも小さい。これは、トランジスタ５００のゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅Ｌ_Ｇは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。

＜金属酸化物＞
金属酸化物層５３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物層５３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物層５３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などである。また、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などが、元素Ｍに適用可能である。ただし、元素Ｍとして、前述の元素を複数組み合わせてもよい。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物層５３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。

金属酸化物層５３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物層５３２は、例えば、インジウムを含まず亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などを用いてもよい。具体的には、亜鉛スズ酸化物、ガリウムスズ酸化物などを用いて金属酸化物層５３２を形成することもできる。

金属酸化物層５３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物層５３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。金属酸化物層５３２には後述するＣＡＡＣ−ＯＳを用いることが好ましい。

例えば、金属酸化物層５３１、５３３は、金属酸化物層５３２を構成する金属元素を少なくとも１種類含むことが好ましい。これにより、金属酸化物層５３１と金属酸化物層５３２との界面、および金属酸化物層５３２と金属酸化物層５３３との界面において、界面準位が形成されにくい。

なお、金属酸化物層５３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物層５３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。

また、金属酸化物層５３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物層５３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物層５３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、金属酸化物層５３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。金属酸化物層５３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物層５３３は、金属酸化物層５３１と同種の金属酸化物を用いてもよい。

また、金属酸化物層５３１または金属酸化物層５３３がインジウムを含まなくてもよい場合がある。例えば、金属酸化物層５３１または金属酸化物層５３３が酸化ガリウムであってもよい。

（エネルギーバンド構造）
図３０Ｂに示すエネルギーバンド構造図を用いて、金属酸化物層５３１―４３３の積層により構成される金属酸化物層５３０の機能およびその効果について説明する。図３０Ｂは、図３０Ａのｚ１−ｚ２線で示した部位のエネルギーバンド構造を示している。Ｅｃ５１４、Ｅｃ５３１、Ｅｃ５３２、Ｅｃ５３３、Ｅｃ５１５は、それぞれ、絶縁層５１４、金属酸化物層５３１、金属酸化物層５３２、金属酸化物層５３３、絶縁層５１５の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁層５１４、５１５は絶縁体であるため、Ｅｃ５１４およびＥｃ５１５は、Ｅｃ５３１、Ｅｃ５３２、およびＥｃ５３３よりも真空準位に近い（電子親和力が小さい）。

金属酸化物層５３２は、金属酸化物層５３１および金属酸化物層５３３よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物層５３２の電子親和力は、金属酸化物層５３１よりも０．０７ｅＶ以上１．３ｅＶ以下大きいとよい。金属酸化物層５３２と金属酸化物層５３１の電子親和力の差は０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がより好ましい。金属酸化物層５３２と金属酸化物層５３３の電子親和力の差も同様である。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層５３３はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

トランジスタ５００にゲート電圧を印加すると、金属酸化物層５３０において、電子親和力の大きい金属酸化物層５３２にチャネルが形成される。このとき、電子は、金属酸化物層５３１、５３３の中ではなく、金属酸化物層５３２の中を主として移動する。そのため、金属酸化物層５３１と絶縁層５１４との界面、あるいは、金属酸化物層５３３と絶縁層５１５との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ５００のオン電流にはほとんど影響を与えない。トランジスタ５００において、金属酸化物層５３１、５３３は絶縁物のように機能する。

金属酸化物層５３１と金属酸化物層５３２と間には、金属酸化物層５３１と金属酸化物層５３２との混合領域が存在する場合がある。また、金属酸化物層５３２と金属酸化物層５３３と間には、金属酸化物層５３２と金属酸化物層５３３との混合領域とが存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物層５３１−５３３の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

金属酸化物層５３１と金属酸化物層５３２との界面、あるいは、金属酸化物層５３２と金属酸化物層５３３との界面は、上述したように界面準位密度が小さいため、金属酸化物層５３２中で電子の移動が阻害されることが少ないので、トランジスタ５００のオン電流を高くすることが可能になる。

例えば、トランジスタ５００中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ５００のオン電流を高くするためには、例えば、金属酸化物層５３２の上面または下面（被形成面、ここでは金属酸化物層５３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。

チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物層５３２が酸素欠損（Ｖ_Ｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層５３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、金属酸化物層５３２のある深さにおいて、または、金属酸化物層５３２のある領域において、二次イオン質量分析（ＳＩＭＳ）法で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下である。

金属酸化物層５３２の酸素欠損を低減するために、例えば、絶縁層５１４に含まれる過剰酸素を、金属酸化物層５３１を介して金属酸化物層５３２まで移動させる方法などがある。この場合、金属酸化物層５３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。

金属酸化物層５３２の厚さは１ｎｍ以上２０ｎｍ以下とすることができる。金属酸化物層５３２の厚さはチャネル長に依存し、チャネル長が短いほど薄くでき、例えば１ｎｍ以上１５ｎｍ以下とすること、または１ｎｍ以上１０ｎｍ以下とすることができる。

金属酸化物層５３１の厚さは５ｎｍ以上２００ｎｍ以下とすることができ、または、１０ｎｍ以上１２０ｎｍ以下、または２０ｎｍ以上１２０ｎｍ以下、または、４０ｎｍ以上８０ｎｍ以下とすることができる。金属酸化物層５３１を金属酸化物層５３２よりも厚いことが好ましい。金属酸化物層５３１を厚くすることで、隣接する絶縁体と金属酸化物層５３１との界面からチャネル形成領域までの距離を離すことができる。

金属酸化物層５３３の厚さは１ｎｍ以上１００ｎｍ以下とすることができ、または、１ｎｍ以上５０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下とすることができる。また、トランジスタ５００のオン電流を高くするためには、金属酸化物層５３３は金属酸化物層５３１よりも薄い方が好ましい。

例えば、金属酸化物層５３２と金属酸化物層５３１との間に、例えば、ＳＩＭＳによるシリコン濃度が、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^１８ａｔｏｍｓ／ｃｍ^３未満である領域を有する。また、金属酸化物層５３２と金属酸化物層５３３との間に、ＳＩＭＳによるシリコン濃度が、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^１８ａｔｏｍｓ／ｃｍ^３未満である領域を有する。

また、金属酸化物層５３２の水素濃度を低減するために、金属酸化物層５３１および金属酸化物層５３３の水素濃度を低減すると好ましい。金属酸化物層５３１および金属酸化物層５３３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の水素濃度となる領域を有する。また、金属酸化物層５３２の窒素濃度を低減するために、金属酸化物層５３１および金属酸化物層５３３の窒素濃度を低減すると好ましい。金属酸化物層５３１および金属酸化物層５３３は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。なお、窒素濃度はＳＩＭＳによる測定値である。

金属酸化物層５３１−５３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。

金属酸化物層５３１、５３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物層５３１、５３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。

図２９の例は金属酸化物層５３０が３層構造の例であるが、これに限定されない。例えば、金属酸化物層５３０を金属酸化物層５３１または金属酸化物層５３３のない２層構造とすることができる。または、金属酸化物層５３０の上、下、あるいは層中の少なくとも一箇所に、金属酸化物層５３１‐５３３として例示した金属酸化物の単層、または積層を設けて、ｍ層構造（ｍは３よりも大きな整数）とすることもできる。

＜基板＞
基板５１０には、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板の構造はバルク型でも、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、例えば、黒鉛基板、金属基板、合金基板（例えば、ステンレス基板）、導電性樹脂基板、金属窒化物を有する基板、金属酸化物を有する基板などである。

また、基板５１０に可撓性基板を用いてもよい。可撓性基板には、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などでなる基板である。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板５１０として好適である。また、基板５１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５１０は伸縮性を有してもよい。

可撓性基板上にトランジスタを設ける方法には、（１）可撓性基板上にトランジスタを作製する方法、（２）非可撓性基板上にトランジスタを作製した後、トランジスタが形成されている素子層を非可撓性基板から分離し、素子層を可撓性基板に転置する方法がある。後者の方法を採用する場合には、非可撓性基板上に剥離層を形成し、剥離層上に素子層を作製するとよい。

基板５１０と絶縁層５１１との間に、トランジスタが形成されている素子層が設けられていてもよい。

＜バックゲート電極、ゲート電極、ソース電極、およびドレイン電極＞
導電層５２２−５２４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。

特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。また、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪いにくい性質を持つ。そのため、貴金属を含む導電性酸化物は導電層５２３、５２４に用いられる材料に適している。

＜低抵抗領域＞
領域５３５、５３６は、例えば、導電層５２３、５２４が、金属酸化物層５３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ５００の作製工程には、いくつかの加熱工程があることから、領域５３５、５３６には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域５３５、５３６に含まれるキャリア濃度が増加する。その結果、領域５３５、５３６が低抵抗化する。

＜絶縁層＞
絶縁層５１１―５１７は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどでなる絶縁膜で形成することができる。絶縁層５１１−５１７に求められる特性に合わせて、材料や層構造を決定すればよい。

なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

絶縁層５１４は、金属酸化物層５３０に酸素を供給できる絶縁物を含むことが好ましい。特に、加熱により一部の酸素が脱離する絶縁物を含むことが好ましい。絶縁層５１４から脱離した酸素は金属酸化物層５３０に供給され、金属酸化物層５３０の酸素欠損を低減することが可能となる。その結果、トランジスタ５００の電気特性の変動を抑制し、信頼性を高めることができる。

絶縁層５１４は、例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。

絶縁層５１４から金属酸化物層５３０に酸素を供給するため、絶縁層５１４は酸素を過剰に含有させればよい。そのため、例えば酸素雰囲気下にて絶縁層５１４の成膜を行えばよい。または、成膜後の絶縁層５１４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁層５１４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁層５１４の上面の平坦性を高めるために、絶縁層５１４を成膜した後、ＣＭＰ法等を用いた平坦化処理を行ってもよい。

絶縁層５１３は、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁層５１３によって、絶縁層５１４に含まれる酸素が導電層５２２に含まれる金属と結びつくことを防いでいる。絶縁層５１３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁層５１３を設けることで、金属酸化物層５３０からの酸素の外部への拡散と、外部から金属酸化物層５３０への水素、水等の入り込みを防ぐことができる。絶縁層５１３は、例えば、窒化物、窒化酸化物、酸化物、または酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

絶縁層５１３は、電荷蓄積層を有していてもよい。この場合、絶縁層５１３に電子を注入することで、トランジスタ５００のしきい値電圧を制御することが可能になる。電荷蓄積層に適用できる絶縁物は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁物である。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルでなる絶縁層、またはこれらから選ばれた複数の絶縁層を積層すればよい。

絶縁層５１３は、絶縁層５１４の酸素の減少を防ぐパッシベーションの機能を持つことが好ましい。具体的なパッシベーション機能とは、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能である。このような絶縁層５１３を設けることで、金属酸化物層５３０からの酸素の外部への拡散と、外部から金属酸化物層５３０への水素、水等の入り込みを防ぐことができる。また、絶縁層５１３によって、絶縁層５１４に含まれる酸素が導電層５２２に含まれる金属と結びつくことを防ぐことができる。パッシベーション機能を持つ絶縁物には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等であり、これらの絶縁物でなる層を絶縁層５１３に設ければよい。

絶縁層５１５はゲート絶縁膜を構成するため、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁層５１５は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などで形成することが好ましい。

絶縁層５１５は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物層５３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物層５３２に混入することを抑制することができる。

例えば、絶縁層５１５は酸化シリコンまたは酸化窒化シリコンを金属酸化物層５３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させる場合がある。

絶縁層５１６は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁層５１６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁層は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、絶縁層５１６は、絶縁層５１４と同様に、金属酸化物層５３０に酸素を供給する機能を持つことが好ましい。

絶縁層５１７はパッシベーション層であり、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁層５１７を設けることで、金属酸化物層５３０からの酸素の外部への拡散と、外部から金属酸化物層５３０への水素、水等の入り込みを防ぐことができる。このようなパッシベーション機能を持つ絶縁層には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる層がある。酸化アルミニウム層は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１７に好適である。

絶縁層５１７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁層５１４、５１６が含有する酸素が拡散し、金属酸化物層５３０に到達し、金属酸化物層５３０の酸素欠損を低減することが可能になる。第２の加熱処理において、絶縁層５１７は酸素が絶縁層５１７より上方に拡散することを防ぎ、絶縁層５１３は酸素が絶縁層５１３より下方に拡散することを防ぐので、金属酸化物層５３０に酸素を効率良く供給できる。

なお、第２の加熱処理は、絶縁層５１４、５１６が含有する酸素が金属酸化物層５３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照することができる。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下であればよく、好ましくは４０℃以上１００℃以下である。これにより、絶縁層５１４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物層５３０は、絶縁層５１７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁層５１７として成膜することで、絶縁層５１４、５１６に酸素を添加してもよい。

＜＜トランジスタの構成例２＞＞
図３１Ａはトランジスタ５０１の上面図である。図３１Ｂは図３１Ａのｘ１１−ｘ１２線断面図であり、図３１Ｃはｙ１１−ｙ１２線断面図である。トランジスタ５０１もトランジスタ５００等と同様にｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ５０１には、ゲート電極を構成する導電層５２１の側面に接して、絶縁層５１９が設けられている。絶縁層５１９はトランジスタ５０１のサイドウォール絶縁層を構成する。

金属酸化物層５３０には、領域５４１−５４４が形成される。これらの領域は他の領域（典型的には、導電層５２１と重なる領域）よりも抵抗率が低い領域（低抵抗領域）である。領域５４１―５４４は、導電層５２１および絶縁層５１９をマスクに用いた不純物添加工程により、自己整合的に形成される。イオン注入装置、イオンドーピング装置、プラズマドーピング装置またはプラズマ処理装置などを用いて、金属酸化物層５３０へ希ガス元素（Ａｒ、Ｘｅ、Ｋｒ、Ｎｅ、Ｈｅ）を添加することで、領域５４１−５４４が形成される。添加する不純物は、水素、窒素、ホウ素、リン、ヒ素、タングステン、アルミニウムなどでもよい。領域５４１、５４２は領域５４３、５４４よりも抵抗率が低い領域である。

＜＜トランジスタの構成例３＞＞
図３２にトランジスタの構成の一例を示す。図３２Ａはトランジスタ５０２の構成の一例を示す上面図である。図３２Ｂは、図３２Ａのｘ１１−ｘ１２線断面図であり、図３２Ｃはｙ１１−ｙ１２線断面図であり、図３２Ｄはｙ１３−ｙ１４線断面図である。

金属酸化物層５３３は、金属酸化物層５３１、５３２、および導電層５２３、５２４を覆うように形成されている。絶縁層５１５は金属酸化物層５３３を覆っている。ここでは、金属酸化物層５３３と絶縁層５１５は同じマスクを用いてエッチングされている。

トランジスタ５０２もトランジスタ５００と同様に、ｓ−ｃｈａｎｎｅｌ構造トランジスタである。トランジスタ５００は、絶縁層５１６の開口部を埋めるように金属酸化物層５３３、絶縁層５１５、導電層５２１が形成されているのに対して、トランジスタ５０２は絶縁層５１６を有していない。絶縁層５１６の開口部によってトランジスタ５００のゲート電極は自己整合的に形成されるため、トランジスタ５００の方が微細化に適している。また、導電層５２１の寄生容量もトランジスタ５００の方がトランジスタ５０２よりも小さくすることができる。

導電層５２３、５２４は、金属酸化物層５３１と金属酸化物層５３２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５２３、５２４は、金属酸化物層５３１、５３２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物層５３１、５３２、導電層５２３、５２４を作製することができる。金属酸化物層５３１、５３２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。ハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物層５３１、５３２の積層を形成する。次に、ハードマスクをエッチングして、導電層５２３、５２４を形成する。

（変形例）
トランジスタ５００−５０２は、電荷蓄積層（絶縁層５１３）を設けない構造とすることができる。あるいは、トランジスタ５００−５０２は、バックゲート電極（導電層５２２）を設けない構造とすることできる。この場合、絶縁層５１２、５１３を設けなくてもよい。

〔実施の形態５〕
本実施の形態は、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体には、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体等がある。別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体には、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳ等がある。

一般的に、非晶質構造は、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない等といわれている。すなわち、安定な酸化物半導体は、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼べず、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体は、完全な非晶質酸化物半導体と呼べない。ａ−ｌｉｋｅ ＯＳは等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは物性的に非晶質酸化物半導体に近い。

＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。

（ＸＲＤ）
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークがＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても明瞭なピークが観察されない。単結晶ＩｎＧａＺｎＯ_４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属される６本のピークが観察される。従って、ＸＲＤを用いた構造解析によって、ＣＡＡＣ−ＯＳはａ軸およびｂ軸の配向が不規則であることが確認できる。

（電子回折）
例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが現れる。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれる結晶部のａ軸およびｂ軸は配向性を有さないことが確認できる。

（高分解能ＴＥＭ像）
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像であっても結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いることが好ましい。ここでは、球面収差補正機能を用いた高分解能ＴＥＭ像を、Ｃｓ補正高分解能ＴＥＭ像と呼ぶ。

試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像によって、金属原子が層状に配列している領域である結晶部を確認することができる。大きさが１ｎｍ以上の結晶部や、３ｎｍ以上の結晶部があることが確認されている。したがって、結晶部を、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。結晶部は、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を画像処理することで、結晶部が六角形状であることが確認できる。なお、結晶部の形状は、正六角形状とは限らず、ひずんだ六角形状、五角形または七角形などである場合がある。なお、画像処理の方法は次の以下のとおりである。

Ｃｓ補正高分解能ＴＥＭ像を高速フーリエ（ＦＦＴ）変換処理することでＦＦＴ像を取得する。取得したＦＦＴ像において原点を基準に、２．８ｎｍ^−１から５．０ｎｍ^−１の間の範囲を残すマスク処理をする。マスク処理したＦＦＴ像を逆高速フーリエ変換（ＩＦＦＴ）処理して、像（ＦＦＴフィルタリング像）を取得する。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であるため、格子配列を示している。

取得したＦＦＴフィルタリング像からは、明確な結晶粒界は確認されていない。歪んだ六角形の結晶部が存在するのは、格子配列を歪ませることによって結晶粒界の形成を抑制しているためであることがわかる。これは、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、ＣＡＡＣ−ＯＳは歪みを許容することができるためと考えられる。

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。

不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素等がある。例えば、シリコン等の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケル等の重金属、アルゴン、二酸化炭素等は、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱等によって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１個／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９個／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
（ＸＲＤ）
例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。例えば、ＩｎＧａＺｎＯ_４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターンが観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。

（高分解能ＴＥＭ像）
ｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像では、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを確認することができる。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。高分解能ＴＥＭ像では、ｎｃ−ＯＳの結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおける結晶部と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳの構造は、非晶質酸化物半導体よりも規則性が高い。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られないため、ｎｃ−ＯＳはＣＡＡＣ−ＯＳと比べて欠陥準位密度が高い。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。例えば、ａ−ｌｉｋｅ ＯＳの構造の規則性は、ｎｃ−ＯＳよりも低いが、非晶質酸化物半導体よりも高い。ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造である。また、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度が低い。これは、ａ−ｌｉｋｅ ＯＳが鬆（低密度領域）を有するためである。鬆は高分解能断面ＴＥＭ像によって確認することができる。

ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。密度が単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。

例えば、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体の場合、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満であり、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。例えば、組成の異なる単結晶を組み合わせる割合を踏まえて、これら単結晶の密度の加重平均を算出すればよい。なお、可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。

以上のように、酸化物半導体は様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタ等の半導体デバイスに用いられる酸化物半導体膜は、例えば、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、ａ−ｌｉｋｅ ＯＳ、または非晶質酸化物半導体でなる単層膜でもよいし、異なる構造の酸化物半導体で構成される積層膜であってもよい。

以下に、本明細書等に関する事項を示す。本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

以下に、本明細書等に関する事項を示す。図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、ＣＰ２：容量素子、ＣＰ３：容量素子、ＣＳ１：容量素子、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、ＭＢ１０−ＭＢ１３：トランジスタ、ＭＢ２０−ＭＢ２３：トランジスタ、ＭＢ３０−ＭＢ３３：トランジスタ、ＭＢ３５−ＭＢ３８：トランジスタ、ＭＣ１０−ＭＣ１３：トランジスタ、ＭＤ１１：トランジスタ、ＭＤ１２：トランジスタ、ＭＤ１３：トランジスタ、ＭＩ１−ＭＩ４：トランジスタ、Ｍｎ１：トランジスタ、Ｍｎ２：トランジスタ、Ｍｐ１：トランジスタ、Ｍｐ２：トランジスタ、ＭＲ１：トランジスタ、ＭＲ２：トランジスタ、ＭＲ３：トランジスタ、ＭＷ１：トランジスタ、ＭＷ２：トランジスタ、ＭＷ３：トランジスタ、ＦＮ１：ノード、ＦＮ２：ノード、ＮＨ１：ノード、ＮＨ２：ノード、ＮＬ１：ノード、Ｘ：ノード、Ｙ：ノード、Ｙ＿Ｈ：ノード、ＤＥ２：ＥＬ素子、ＤＥ３：液晶素子、ＰＤ１：フォトダイオード、ＢＳＧＬ：配線、ＢＬ：配線、ＣＬ：配線、ＧＬ：配線、ＳＬ：配線、ＲＷＬ：配線、ＷＬ：配線、
１０：ダイナミックロジック回路、１４：ダイナミックロジック回路、１５：ダイナミックロジック回路、２０：回路、３０：回路、３１：回路、５０−５３：回路、５５：ダイナミックロジック回路、１００：ロジック回路、１０１：ロジック回路、１１０：ロジック回路、１１１：ロジック回路、１１２：ロジック回路、１１３：ロジック回路、
３００：記憶装置、３０１：メモリセルアレイ、３０２：行デコーダ、３０３：列デコーダ、３０４：列ドライバ、３０５：入出力回路、３０６：制御回路、３０９−３１５：メモリセル、３２０：ＡＮＤ回路、３４０：基板、３４１−３４３：絶縁層、３５０−３５２：層、
４００：撮像装置、４０１：画素部、４０２：行ドライバ、４０３：列ドライバ、４１０：画素回路、４１５：周辺回路、４２０：半導体基板、４２１：Ｓｉトランジスタ、４２２：ＯＳトランジスタ、４２３：導電層、
５００−５０２：トランジスタ、５１０：基板、５１１−５１９：絶縁層、５２１−５２４：導電層、５３０−５３３：金属酸化物層、５３５：領域、５３６：領域、５４１−５４４：領域、
８００：表示装置、８１１：ＣＰＵ、８１２：制御回路、８１３：電源回路、８１４：画像処理回路、８１５：記憶装置、８２０：表示パネル、８２１：素子基板、８２２：素子基板、８３０：画素部、８３１：画素、８３２：画素、８３３：画素、８３５：周辺回路、８３６：ゲートドライバ、８３６Ｅ：回路、８３６Ｗ：回路、８３７：ソースドライバ、８５１：基板、８５２：基板、８５３：端子部、８５５：ＩＣ、８７１：上部カバー、８７２：下部カバー、８７３：タッチパネルユニット、８７４：バックライトユニット、８７５：光源、８７６：フレーム、８７７：プリント基板、８７８：バッテリ、８８０：ＦＰＣ、８８１：ＦＰＣ、
１０３０：ＣＰＵ、１０３１：ＣＰＵコア、１０３２：パワーコントローラ、１０３３：パワースイッチ、１０３４：キャッシュ、１０３５：バスインターフェース、１０３６：デバッグインターフェース、１０３７：制御装置、１０３８：ＰＣ、１０３９：パイプラインレジスタ、１０４０：パイプラインレジスタ、１０４１：ＡＬＵ、１０４２：レジスタファイル、１０４３：パワーマネージメントユニット、１０４４：周辺回路、１０４５：データバス、１０８０：ＲＦＩＣ、１０８１：アンテナ、１０８２：整流回路、１０８３：定電圧回路、１０８４：復調回路、１０８５：変調回路、１０８６：ロジック回路、１０８７：記憶装置、１０８８：ＲＯＭ、１０９０：通信器、１０９１：アンテナ、１０９２：無線信号、１７００：電子部品、１７０１：リード、１７０２：プリント基板、１７０３：回路部、１７０４：回路基板、
２５００：表示パネル、２５０１：表示パネル、２５０２ｔ：トランジスタ、２５０３ｃ：容量素子、２５０３ｔ：トランジスタ、２５０４：ゲートドライバ、２５０５：画素部、２５０６：端子部、２５０９：ＦＰＣ、２５１０：基板、２５１０ａ：絶縁層、２５１０ｂ：可撓性基板、２５１０ｃ：接着層、２５１１：配線、２５１８：導電体、２５１９：端子、２５２１：絶縁層、２５２２：絶縁層、２５２３：画素電極、２５２４：対向電極、２５２８：隔壁、２５２９：液晶層、２５３０：スペーサ、２５３１：絶縁層、２５５０：ＥＬ素子、２５５１：光、２５５２：液晶素子、２５６０：封止層、２５６７：着色層、２５６８：遮光層、２５７０：基板、２５７０ａ：絶縁層、２５７０ｂ：可撓性基板、２５７０ｃ：接着層、
５１００：情報端末、５１０１：筐体、５１０２：表示部、５１０３：操作キー、５２００：情報端末、５２０１：筐体、５２０２：表示部、５２０３：バンド、５２０４：バックル、５２０５：操作ボタン、５２０６：入出力端子、５２０７：アイコン、５３００：携帯型ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：表示部、５３０４：表示部、５３０５：マイクロホン、５３０６：スピーカー、５３０７：操作キー、５３０８：スタイラス、５６００：電子書籍端末、５６０１：筐体、５６０２：表示部、５７００：情報端末、５７０１：筐体、５７０２：表示部、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：カメラ、５９０４：スピーカー部、５９０５：ボタン、５９０６：外部接続部、５９０７：マイク、
８０００：表示装置、８００１：筐体、８００２：表示部、８００３：スピーカー部、８００４：電子部品、８１００：照明装置、８１０１：筐体、８１０２：光源、８１０３：電子部品、８１０４：天井、８１０５：側壁、８１０６：床、８１０７：窓、８２００：室内機、８２０１：筐体、８２０２：送風口、８２０３：電子部品、８２０４：室外機、８３００：電気冷凍冷蔵庫、８３０１：筐体、８３０２：冷蔵室用扉、８３０３：冷凍室用扉、８３０４：電子部品、８５００：電気自動車、８５０２：制御回路、８５０３：駆動装置、８５０４：プロセッシングユニット

Claims (8)

1. ダイナミックロジック回路と、
   第１容量素子と、を有するロジック回路であって、
   前記ダイナミックロジック回路は評価回路を有し、
   前記第１容量素子の第１端子は前記ダイナミックロジック回路の第１出力ノードと直接接続され、
   前記第１容量素子の第２端子は前記ロジック回路の第２出力ノードと電気的に接続され、
   前記評価回路は直列に接続された複数のトランジスタを有し、
   前記複数のトランジスタは同じ導電型を有し、
   前記複数のトランジスタはそれぞれバックゲートを有し、
   前記複数のトランジスタのフロントゲートには、複数の各ビットに対応する第１信号がそれぞれ入力され、
   前記複数のトランジスタの前記バックゲートには、複数の第２信号がそれぞれ入力され、
   前記複数のトランジスタの一のソースまたはドレインは前記第１出力ノードと直接接続されるロジック回路。
2. 請求項１において、
   前記複数のトランジスタの一の前記バックゲートに入力される前記第２信号は、前記複数のトランジスタの一のフロントゲートに入力される前記第１信号と同じであるロジック回路。
3. 請求項１において、
   前記複数のトランジスタの一の前記バックゲートに入力される前記第２信号は、前記複数のトランジスタの一のフロントゲートに入力される前記第１信号と異なるロジック回路。
4. 請求項１乃至請求項３のいずれか一において、
   前記複数のトランジスタのチャネル形成領域は酸化物半導体を有するロジック回路。
5. ダイナミックロジック回路と、
   第１容量素子と、
   第１トランジスタと、を有するロジック回路であって、
   前記ダイナミックロジック回路は評価回路を有し、
   前記第１容量素子の第１端子は前記ダイナミックロジック回路の第１出力ノードと直接接続され、
   前記第１容量素子の第２端子は前記ロジック回路の第２出力ノードと電気的に接続され、
   前記評価回路は直列に接続された複数の第２トランジスタを有し、
   前記第１トランジスタ、及び前記複数の第２トランジスタは同じ導電型を有し、
   前記第１トランジスタはダイオード接続され、
   前記第１トランジスタの第１端子は前記第２出力ノードと電気的に接続され、
   前記第１トランジスタの第２端子には第１電圧が入力され、
   前記第１トランジスタはバックゲートを有し、
   前記第１トランジスタの前記バックゲートには第１信号が入力され、
   前記複数の第２トランジスタはそれぞれバックゲートを有し、
   前記複数の第２トランジスタのフロントゲートには、複数の各ビットに対応する第２信号がそれぞれ入力され、
   前記複数の第２トランジスタの前記バックゲートには、複数の第３信号がそれぞれ入力され、
   前記複数の第２トランジスタの一のソースまたはドレインは前記第１出力ノードと直接接続されるロジック回路。
6. 請求項５において、
   前記複数の第２トランジスタの一の前記バックゲートに入力される前記第３信号は、前記複数の第２トランジスタの一のフロントゲートに入力される前記第２信号と同じであるロジック回路。
7. 請求項５において、
   前記複数の第２トランジスタの一の前記バックゲートに入力される前記第３信号は、前記複数の第２トランジスタの一のフロントゲートに入力される前記第２信号と異なるロジック回路。
8. 請求項５乃至請求項７のいずれか一において、
   前記第１トランジスタ、及び前記複数の第２トランジスタのチャネル形成領域は酸化物半導体を有するロジック回路。

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