KR102264584B1 - 반도체 장치의 구동 방법 - Google Patents
반도체 장치의 구동 방법 Download PDFInfo
- Publication number
- KR102264584B1 KR102264584B1 KR1020167023980A KR20167023980A KR102264584B1 KR 102264584 B1 KR102264584 B1 KR 102264584B1 KR 1020167023980 A KR1020167023980 A KR 1020167023980A KR 20167023980 A KR20167023980 A KR 20167023980A KR 102264584 B1 KR102264584 B1 KR 102264584B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- transistor
- terminal
- data
- oxide semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 289
- 238000000034 method Methods 0.000 title claims description 32
- 230000010355 oscillation Effects 0.000 claims abstract description 108
- 230000015572 biosynthetic process Effects 0.000 claims description 46
- 239000003990 capacitor Substances 0.000 claims description 44
- 239000010408 film Substances 0.000 description 442
- 239000011701 zinc Substances 0.000 description 54
- 239000013078 crystal Substances 0.000 description 52
- 239000000758 substrate Substances 0.000 description 47
- 230000006870 function Effects 0.000 description 43
- 239000010410 layer Substances 0.000 description 30
- 230000008859 change Effects 0.000 description 27
- 239000012535 impurity Substances 0.000 description 24
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 23
- 229910052760 oxygen Inorganic materials 0.000 description 23
- 239000001301 oxygen Substances 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 239000000872 buffer Substances 0.000 description 16
- 238000000151 deposition Methods 0.000 description 15
- 230000008021 deposition Effects 0.000 description 15
- 238000002955 isolation Methods 0.000 description 15
- 239000007789 gas Substances 0.000 description 13
- 230000001276 controlling effect Effects 0.000 description 12
- 230000014509 gene expression Effects 0.000 description 12
- 239000002184 metal Substances 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 239000012071 phase Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000002173 high-resolution transmission electron microscopy Methods 0.000 description 9
- 229910052739 hydrogen Inorganic materials 0.000 description 9
- 239000001257 hydrogen Substances 0.000 description 9
- 229910052738 indium Inorganic materials 0.000 description 9
- 238000001228 spectrum Methods 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 239000000843 powder Substances 0.000 description 8
- 239000000969 carrier Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000003381 stabilizer Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- 229910001868 water Inorganic materials 0.000 description 5
- 229910052725 zinc Inorganic materials 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910020994 Sn-Zn Inorganic materials 0.000 description 4
- 229910009069 Sn—Zn Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 238000002524 electron diffraction data Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052720 vanadium Inorganic materials 0.000 description 4
- 229910018137 Al-Zn Inorganic materials 0.000 description 3
- 229910018573 Al—Zn Inorganic materials 0.000 description 3
- 229910052684 Cerium Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000002441 X-ray diffraction Methods 0.000 description 3
- 229910052783 alkali metal Inorganic materials 0.000 description 3
- 150000001340 alkali metals Chemical class 0.000 description 3
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 3
- 150000001342 alkaline earth metals Chemical class 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 125000005843 halogen group Chemical group 0.000 description 3
- 238000012905 input function Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052746 lanthanum Inorganic materials 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 2
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 2
- 229910007541 Zn O Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000002003 electron diffraction Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- VUFNLQXQSDUXKB-DOFZRALJSA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (5z,8z,11z,14z)-icosa-5,8,11,14-tetraenoate Chemical compound CCCCC\C=C/C\C=C/C\C=C/C\C=C/CCCC(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 VUFNLQXQSDUXKB-DOFZRALJSA-N 0.000 description 1
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 1
- 229910018229 Al—Ga Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 238000004435 EPR spectroscopy Methods 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000000306 component Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000008014 freezing Effects 0.000 description 1
- 238000007710 freezing Methods 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 신규 PLL을 제공한다. 발진 회로는 제 1~제 n 인버터, 제 1 및 제 2 회로를 포함한다. 제 1 및 제 2 회로 각각의 제 1 단자는 제 i 인버터의 출력 단자에 전기적으로 접속된다. 제 1 및 제 2 회로 각각의 제 2 단자는 제 (i+1) 인버터의 입력 단자에 전기적으로 접속된다. 제 1 회로는 제 1 데이터를 저장하는 기능, 제 1 단자와 제 2 단자를 서로 전기적으로 분리시키는지, 제 1 단자와 제 2 단자 사이의 저항을 제 1 데이터에 기초한 값으로 설정하는지를 전환하는 기능을 갖는다. 제 2 회로는 제 2 데이터를 저장하는 기능, 제 1 단자와 제 2 단자를 서로 전기적으로 분리시키는지, 제 1 단자와 제 2 단자 사이의 저항을 제 2 데이터에 기초한 값으로 설정하는지를 전환하는 기능을 갖는다.
Description
본 발명의 일 형태는 반도체 장치 등의 장치 또는 그 장치의 구동 방법에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술분야의 예에는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제작 방법이 포함된다.
PLL(Phase-Locked Loop)이 활발히 개발되고 있다(비특허문헌 1 참조). PLL은 CPU 또는 프로그래머블 로직 디바이스 등의 회로를 원하는 동작 속도로 동작시키기 위하여 사용된다.
X. Gao, A. M. Klumperink, P. F. J. Geraedts, and B. Nauta, "Jitter Analysis and a Benchmarking Figure-of-Merit for Phase-Locked Loops," IEEE Trans. On Circuits and Systems―II, vol. 56, no. 2, pp. 117-121, Feb. 2009
종래의 PLL 회로는 발진 주파수를 순간적으로 변경하기에 곤란성이 있다.
본 발명의 일 형태의 목적은 신규 회로 구성을 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 발진 주파수를 변경하는 것 또는 그 변경을 달성할 수 있는 회로 구성을 제공하는 것이다.
또한 본 발명의 일 형태의 목적은 신규 반도체 장치 등을 제공하는 것이다. 또한, 이들 목적의 기재는 다른 목적의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태에서 상기 모든 목적을 달성할 필요는 없다. 다른 목적이 명세서, 도면, 청구항 등의 기재로부터 명확해지며, 명세서, 도면, 청구항 등의 기재로부터 얻어질 수 있다.
본 발명의 일 형태는 발진 회로를 포함하는 장치이다. 발진 회로는 제 1~제 n 인버터(n은 3 이상의 홀수), 제 1 회로, 및 제 2 회로를 포함한다. 제 1 회로의 제 1 단자는 제 i 인버터(i는 1~(n-1) 중 한 숫자)의 출력 단자에 전기적으로 접속된다. 제 1 회로의 제 2 단자는 제 (i+1) 인버터의 입력 단자에 전기적으로 접속된다. 제 2 회로의 제 1 단자는 제 i 인버터의 출력 단자에 전기적으로 접속된다. 제 2 회로의 제 2 단자는 제 (i+1) 인버터의 입력 단자에 전기적으로 접속된다. 제 1 회로는 제 1 데이터를 저장하는 기능을 갖는다. 제 1 회로는, 제 1 단자와 제 2 단자를 서로 전기적으로 분리시키는지, 제 1 단자와 제 2 단자 사이의 저항을 제 1 데이터에 기초한 값으로 하는지를 전환하는 기능을 갖는다. 제 2 회로는 제 2 데이터를 저장하는 기능을 갖는다. 제 2 회로는 제 1 단자와 제 2 단자를 서로 전기적으로 분리시키는지, 제 1 단자와 제 2 단자 사이의 저항을 제 2 데이터에 기초한 값으로 하는지를 전환하는 기능을 갖는다.
상술한 장치에서, 제 1 데이터 및 제 2 데이터는 아날로그 전위이어도 좋다.
상술한 장치에서, 제 1 회로는 제 1 트랜지스터 및 제 1 용량 소자를 포함하여도 좋다. 제 2 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하여도 좋다. 제 1 데이터는 제 1 트랜지스터를 통하여 제 1 용량 소자에 입력된다. 제 2 데이터는 제 2 트랜지스터를 통하여 제 2 용량 소자에 입력된다. 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한다. 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한다.
상술한 장치에서, 제 1 회로는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하여도 좋다. 제 2 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하여도 좋다. 제 3 트랜지스터 및 제 4 트랜지스터는 제 1 회로의 제 1 단자와 제 1 회로의 제 2 단자 사이에 직렬로 전기적으로 접속된다. 제 5 트랜지스터 및 제 6 트랜지스터는 제 2 회로의 제 1 단자와 제 2 회로의 제 2 단자 사이에 직렬로 전기적으로 접속된다. 제 3 트랜지스터의 소스와 드레인 사이의 저항은 제 1 데이터에 기초한다. 제 4 트랜지스터는 제 1 회로의 제 1 단자와 제 1 회로의 제 2 단자 사이의 전기적 접속 및 분리를 제어하는 기능을 갖는다. 제 5 트랜지스터의 소스와 드레인 사이의 저항은 제 1 데이터에 기초한다. 제 6 트랜지스터는 제 2 회로의 제 1 단자와 제 2 회로의 제 2 단자 사이의 전기적 접속 및 분리를 제어하는 기능을 갖는다.
상술한 장치는 PLL을 포함하여도 좋다. PLL은 발진 회로, 분주기, 위상 콤퍼레이터, 및 루프 필터를 포함한다.
본 발명의 일 형태는 발진 회로를 포함하는 장치의 구동 방법이다. 발진 회로는 제 1~제 n 인버터(n은 3 이상의 홀수), 제 1 회로, 및 제 2 회로를 포함한다. 제 1 회로의 제 1 단자는 제 i 인버터(i는 1~(n-1) 중 한 숫자)의 출력 단자에 전기적으로 접속된다. 제 1 회로의 제 2 단자는 제 (i+1) 인버터의 입력 단자에 전기적으로 접속된다. 제 2 회로의 제 1 단자는 제 i 인버터의 출력 단자에 전기적으로 접속된다. 제 2 회로의 제 2 단자는 제 (i+1) 인버터의 입력 단자에 전기적으로 접속된다. 제 1 회로에 제 1 데이터를 저장함으로써 발진 회로의 발진 주파수를 제 1 값으로 설정한다. 제 2 회로에 제 2 데이터를 저장함으로써 발진 회로의 발진 주파수를 제 2 값으로 설정한다. 제 1 회로에 제 3 데이터를 저장함으로써 발진 회로의 발진 주파수를 제 1 값과 실질적으로 동일한 값으로 설정한다. 제 2 회로에 제 4 데이터를 저장함으로써 발진 회로의 발진 주파수를 제 2 값과 실질적으로 동일한 값으로 설정한다. 제 3 데이터는 제 1 데이터보다 큰 값을 갖는다. 제 4 데이터는 제 2 데이터보다 큰 값을 갖는다.
상술한 장치에서, 제 1 데이터, 제 2 데이터, 제 3 데이터, 및 제 4 데이터는 아날로그 전위이어도 좋다.
상술한 장치에서, 제 1 회로는 제 1 트랜지스터 및 제 1 용량 소자를 포함하여도 좋다. 제 2 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하여도 좋다. 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한다. 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한다. 제 1 데이터 또는 제 3 데이터는 제 1 트랜지스터를 통하여 제 1 용량 소자에 입력된다. 제 2 데이터 또는 제 4 데이터는 제 2 트랜지스터를 통하여 제 2 용량 소자에 입력된다.
본 발명의 일 형태에서는, 신규 회로 구성을 제공할 수 있다. 본 발명의 일 형태에서는, 발진 주파수를 변경할 수 있거나, 또는 그 변경을 달성할 수 있는 회로 구성을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는 상술한 효과 모두를 달성할 필요는 없다. 다른 효과가 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1은 장치의 구성을 도시한 도면.
도 2는 장치의 구성을 도시한 도면.
도 3은 장치의 동작을 도시한 도면.
도 4는 장치의 동작을 도시한 도면.
도 5는 장치의 동작을 도시한 도면.
도 6은 장치의 동작을 도시한 도면.
도 7은 PLL의 구성을 도시한 도면.
도 8은 장치의 단면 구조를 도시한 도면.
도 9의 (A)~(C)는 트랜지스터의 구조를 도시한 도면.
도 10의 (A)~(C)는 트랜지스터의 구조를 도시한 도면.
도 11은 반도체 장치의 단면 구조를 도시한 도면.
도 12의 (A)~(F)는 전자 기기를 도시한 도면.
도 13의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 14의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 15는 장치의 동작을 나타낸 그래프
도 16은 장치의 동작을 나타낸 그래프.
도 17은 실시예에서의 장치의 구성을 도시한 도면.
도 18은 실시예에서의 장치의 사진.
도 19는 실시예에서의 장치의 구성을 도시한 개략도.
도 20의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 21은 장치의 동작을 나타낸 그래프.
도 22는 장치의 동작을 나타낸 그래프.
도 23의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 24의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 25는 장치의 동작을 나타낸 그래프.
도 26은 장치의 동작을 나타낸 그래프.
도 27은 장치의 구성을 도시한 도면.
도 2는 장치의 구성을 도시한 도면.
도 3은 장치의 동작을 도시한 도면.
도 4는 장치의 동작을 도시한 도면.
도 5는 장치의 동작을 도시한 도면.
도 6은 장치의 동작을 도시한 도면.
도 7은 PLL의 구성을 도시한 도면.
도 8은 장치의 단면 구조를 도시한 도면.
도 9의 (A)~(C)는 트랜지스터의 구조를 도시한 도면.
도 10의 (A)~(C)는 트랜지스터의 구조를 도시한 도면.
도 11은 반도체 장치의 단면 구조를 도시한 도면.
도 12의 (A)~(F)는 전자 기기를 도시한 도면.
도 13의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 14의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 15는 장치의 동작을 나타낸 그래프
도 16은 장치의 동작을 나타낸 그래프.
도 17은 실시예에서의 장치의 구성을 도시한 도면.
도 18은 실시예에서의 장치의 사진.
도 19는 실시예에서의 장치의 구성을 도시한 개략도.
도 20의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 21은 장치의 동작을 나타낸 그래프.
도 22는 장치의 동작을 나타낸 그래프.
도 23의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 24의 (A) 및 (B)는 각각 장치의 동작을 나타낸 그래프.
도 25는 장치의 동작을 나타낸 그래프.
도 26은 장치의 동작을 나타낸 그래프.
도 27은 장치의 구성을 도시한 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 아래에서 자세히 설명한다. 또한 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 다양한 변경 및 수정이 이루어질 수 있다는 것은 당업자라면 용이하게 이해할 것이다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정되어 해석되지 말아야 한다.
본 발명의 일 형태는 집적 회로, RF 태그, 및 반도체 표시 장치 등, 트랜지스터를 사용한 모든 반도체 장치를 그 범주에 포함한다. 또한 집적 회로의 범주에는, 마이크로프로세서, 화상 처리 회로, DSP(digital signal processor), 및 마이크로컨트롤러 등을 포함하는 LSI(large scale integrated circuit), 및 FPGA(field programmable gate array) 및 CPLD(complex programmable logic device) 등의 PLD가 포함된다. 또한 반도체 표시 장치의 범주에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자가 각 화소에 제공되는 발광 장치, 전자 종이, DMD(digital micromirror device), PDP(plasma display panel), 및 FED(field emission display)와 같은, 반도체막을 포함하는 회로 소자가 구동 회로에 포함된 반도체 표시 장치가 포함된다.
본 명세서에서, 반도체 표시 장치는, 액정 소자 또는 발광 소자 등의 표시 소자가 각 화소에 제공된 패널, 및 컨트롤러를 포함하는 IC 등이 상기 패널에 탑재된 모듈을 그 범주에 포함한다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 다른 접속 관계가 포함된다.
여기서 X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한 스위치는 온 상태 또는 오프 상태가 되도록 제어된다. 즉, 스위치는 전도 또는 비전도가 되어(온 상태 또는 오프 상태가 되어) 스위치를 통하여 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 변경하는 기능을 갖는다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 회로 또는 스텝다운 회로) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어 X와 Y 사이에 다른 회로가 개재(介在)되더라도 X로부터 출력된 신호가 Y로 전송되는 경우에는 X와 Y는 기능적으로 접속되어 있다.
또한, "X와 Y가 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 동일하다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에, 이하의 표현 중 어느 것을 사용할 수 있다.
상기 표현의 예에는, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 상술한 예와 같은 표현에 의하여, 회로 구성에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 규정할 수 있다. 또한, 본 발명의 일 형태는 이들 표현에 한정되지 않고, 이들 표현은 예에 불과하다. 여기서, X, Y, Z1, 및 Z2 각각은 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
또한 본 명세서에서 트랜지스터의 "소스"는, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 이 반도체막에 접속되는 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 "드레인"은 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 접속되는 드레인 전극을 뜻한다. "게이트"는 게이트 전극을 뜻한다.
트랜지스터의 "소스" 및 "드레인"이라는 용어는 트랜지스터의 도전형 또는 단자에 인가되는 전위의 레벨에 따라 서로 바뀐다. 일반적으로, n채널 트랜지스터에서는, 저전위가 인가되는 단자는 소스라고 불리고, 고전위가 인가되는 단자는 드레인이라고 불린다. p채널 트랜지스터에서는, 저전위가 인가되는 단자는 드레인이라고 불리고, 고전위가 인가되는 단자는 소스라고 불린다. 본 명세서에서, 편의상 소스 및 드레인이 고정되는 것으로 추정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 명칭은 서로 바뀐다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 장치에 대하여 설명한다. 본 발명의 일 형태에 따른 장치에 트랜지스터 등의 반도체 소자가 사용되는 경우, 본 발명의 일 형태에 따른 장치를 반도체 장치라고 하여도 좋다.
도 1은 본 발명의 일 형태에 따른 장치의 구성예를 도시한 것이다. 도 1에도시된 장치는 발진에 의하여 클록 신호 등의 교류 신호를 생성하는 기능을 갖고, 발진기(또는 발진 회로)라고 하여도 좋다. 특히, 도 1에 도시된 장치는 입력 전압에 따라 신호의 주파수(발진 주파수)를 변경하는 기능을 갖고, 전압 제어 발진기(또는 전압 제어 발진 회로)라고 하여도 좋다.
도 1의 장치는 회로(101[1]~101[n])(n은 3 이상의 홀수)를 포함한다. 회로(101[1]~101[n])는 링 형태로 접속된다. 구체적으로, 회로(101[1]~101[n-1]) 각각의 출력 단자는 다음 스테이지의 회로의 입력 단자에 접속된다. 회로(101[n])의 출력 단자는 회로(101[1])의 입력 단자에 접속된다. 회로(101[n])의 출력 단자는 단자(OUT)에 접속된다. 도 1의 장치의 발진에 의하여 생성되는 신호는 단자(OUT)로부터 출력된다.
도 1의 장치의 발진에 의하여 생성되는 신호는 버퍼 등을 통하여 출력되어도 좋다.
회로(101[1]~101[n]) 각각은 입력 신호의 반전된 신호를 출력하는 기능을 갖는다. 또한, 회로(101[1]~101[n]) 각각은 복수의 세트의 데이터를 저장하는 기능을 갖고, 저장된 복수의 세트의 데이터에 따라 지연 시간을 설정하는 기능을 갖는다. 지연 시간은 입력 신호에 대한 출력 신호의 지연 시간을 말한다. 회로(101[1]~101[n]) 각각은 복수의 세트의 데이터를 저장할 수 있으므로 지연 시간을 변경할 수 있다.
도 1의 장치는 회로(101[1]~101[n]) 각각의 지연 시간을 변경함으로써 발진 주파수를 변경할 수 있다.
회로(101[1]~101[n]) 각각은 회로(102) 및 인버터(103)를 포함한다. 회로(102)의 단자(A)는 인버터(103)의 출력 단자에 접속되고, 회로(102)의 단자(B)는 다음 스테이지의 인버터(103)의 입력 단자에 접속된다. 즉, n개의 인버터(103)가 링 형태로 접속되어 인버터 링을 구성한다. 회로(102)는 하나의 인버터(103)와 다른 인버터 사이에 접속된다. 회로(102)는 배선(BL), 배선(CONTEXT[1]~CONTEXT[m])(m은 2 이상의 자연수), 및 배선(WL[1]~WL[m])에도 접속된다.
또한 회로(102)는 n개의 인버터(103) 중 적어도 2개 사이에 접속되어도 좋다.
회로(102)는 복수의 세트의 데이터를 저장하는 기능을 갖고, 저장된 복수의 세트의 데이터에 따라 단자(A)와 단자(B) 사이의 저항을 설정하는 기능을 갖는다. 회로(102)는 복수의 세트의 데이터를 저장할 수 있으므로 단자(A)와 단자(B) 사이의 저항을 변경할 수 있다.
인버터(103)는 입력 신호의 반전된 신호를 출력하는 기능을 갖는다.
또한 인버터(103) 대신에, 입력 신호의 반전된 신호를 출력하는 기능을 갖는 회로를 채용하여도 좋다. 이러한 회로의 예에는 NAND 회로 및 NOR 회로 등이 포함된다.
도 1의 장치는 회로(101[1]~101[n]) 각각에서, 회로(102)의 단자(A)와 단자(B) 사이의 저항을 변경함으로써 발진 주파수를 변경할 수 있다. 구체적으로는, 회로(102)의 단자(A)와 단자(B) 사이의 저항이 변화할 때, 인버터(103)의 부하가 변화한다. 따라서, 회로(101[1]~101[n]) 각각의 지연 시간이 변화하므로, 발진 주파수도 변화한다.
회로(102)의 구체적인 예에 대하여 도 2를 참조하여 설명한다.
도 2에 도시된 회로(102)는 회로(104[1]~104[m])를 포함한다. 회로(104[1]~104[m]) 각각의 단자(C)는 회로(102)의 단자(A)에 접속되고, 회로(104[1]~104[m]) 각각의 단자(D)는 회로(102)의 단자(B)에 접속된다. 회로(104[1]~104[m]) 각각은 배선(BL), 배선(CONTEXT[1]~CONTEXT[m]) 중 대응하는 하나, 및 배선(WL[1]~WL[m]) 중 대응하는 하나에 접속된다. 회로(104[j])(j는 1~m 중 한 숫자)에 관해서는 배선(WL[1]~WL[m]) 중 대응하는 하나는 배선(WL[j])이다. 회로(104[j])에 관해서는 배선(CONTEXT[1]~CONTEXT[m]) 중 대응하는 하나는 배선(CONTEXT[j])이다.
회로(104[1]~104[m]) 각각은 트랜지스터(105), 트랜지스터(106), 트랜지스터(107), 및 용량 소자(108)를 포함한다. 트랜지스터(105)의 제 1 단자는 배선(BL)에 접속되고, 트랜지스터(105)의 제 2 단자는 트랜지스터(106)의 게이트에 접속되고, 트랜지스터(105)의 게이트는 배선(WL[1]~WL[m]) 중 대응하는 하나에 접속된다. 트랜지스터(106)의 제 1 단자는 단자(C)에 접속된다. 트랜지스터(107)의 제 1 단자는 트랜지스터(106)의 제 2 단자에 접속되고, 트랜지스터(107)의 제 2 단자는 단자(D)에 접속되고, 트랜지스터(107)의 게이트는 배선(CONTEXT[1]~CONTEXT[m]) 중 대응하는 하나에 접속된다. 용량 소자(108)의 제 1 단자는 트랜지스터(106)의 게이트에 접속되고, 용량 소자(108)의 제 2 단자는 소정의 전위가 공급되는 배선에 접속된다.
또한 트랜지스터(106) 및 트랜지스터(107)가 단자(C)와 단자(D) 사이에 직렬로 접속되기만 하면 되고, 트랜지스터(106) 및 트랜지스터(107)의 위치를 반대로 하여도 좋다.
회로(102)의 단자(A)와 단자(B) 사이의 저항은 회로(104[1]~104[m])의 단자(C)와 단자(D) 사이의 저항의 합성 저항과 실질적으로 같다. 따라서, 회로(102)의 단자(A)와 단자(B) 사이의 저항은, 회로(104[1]~104[m])의 단자(C)와 단자(D) 사이의 저항을 제어함으로써 변경할 수 있다.
회로(104[1]~104[m]) 각각은 노드(SN)에 전위를 저장하고 이 전위에 따라 트랜지스터(106)의 소스와 드레인 사이의 저항을 설정하는 기능을 갖는다. 트랜지스터(105)를 온 상태로 하여 배선(BL)의 전위가 노드(SN)에 입력되고 배선(BL)의 전위에 기초한 전하가 용량 소자(108)에 축적됨으로써, 노드(SN)에 전위가 저장될 수 있다. 회로(104[1]~104[m]) 각각은 노드(SN)에 아날로그 전위를 저장할 수도 있다. 이로써, 회로(104[1]~104[m])는 노드(SN)에 상이한 전위를 저장하여 트랜지스터(106)의 소스와 드레인 사이의 저항을 상이하게 할 수 있다. 트랜지스터(106)가 n채널 트랜지스터인 경우, 노드(SN)의 전위가 증가될수록, 트랜지스터(106)의 소스와 드레인 사이의 저항이 저하된다. 트랜지스터(106)가 p채널 트랜지스터인 경우, 노드(SN)의 전위가 저하될수록, 트랜지스터(106)의 소스와 드레인 사이의 저항은 저하된다.
트랜지스터(105)로서, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터를 채용하는 것이 바람직하다. 후술하는 바와 같이, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터의 오프 전류는 작기 때문에, 용량 소자(108)로부터의 전하 누설을 저감할 수 있다. 아날로그 전위에 기초한 전하가 용량 소자(108)에 축적되는 경우, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터를 트랜지스터(105)로서 채용하는 효과는 특히 현저하다.
또한 노드(SN)에 저장되는 전위는 트랜지스터(106)가 온 상태가 되는 전위인 것이 바람직하다. 따라서, 트랜지스터(106)의 소스와 드레인 사이의 저항을 트랜지스터(106)의 온 저항이라고 할 수도 있다.
또한, 트랜지스터(106)의 게이트 용량 등의 노드(SN)의 기생 용량으로서 배선(BL)의 전위에 기초한 전하가 축적될 수 있는 경우에는 용량 소자(108)를 생략하여도 좋다.
회로(104[1]~104[m]) 각각은 단자(C)와 단자(D)를 서로 전기적으로 접속시키는지, 단자(C)와 단자(D)를 서로 전기적으로 분리시키는지를 전환하는 기능을 갖는다. 단자(C)와 단자(D)를 서로 전기적으로 접속시키는지, 단자(C)와 단자(D)를 서로 전기적으로 분리시키는지는 트랜지스터(107)를 온 상태 또는 오프 상태로 함으로써 전환할 수 있다. 트랜지스터(107)가 온 상태일 때, 단자(C)와 단자(D)는 서로 전기적으로 접속되기 때문에, 단자(C)와 단자(D) 사이의 저항은 트랜지스터(106)의 소스와 드레인 사이의 저항에 의존한다. 구체적으로, 단자(C)와 단자(D) 사이의 저항은, 트랜지스터(106)의 소스와 드레인 사이의 저항과 온 상태 시의 트랜지스터(107)의 소스와 드레인 사이의 저항의 합과 실질적으로 같다. 한편, 트랜지스터(107)가 오프 상태일 때 단자(C)와 단자(D)는 서로 전기적으로 분리되기 때문에, 단자(C) 및 단자(D)는 트랜지스터(106)의 소스와 드레인 사이의 저항에 상관없이 높은 임피던스를 갖는다.
회로(104[1]~104[m]) 각각은, 단자(C)와 단자(D)를 서로 전기적으로 분리시키는지, 단자(C)와 단자(D) 사이의 저항을 저장된 데이터에 기초한 값으로 설정하는지를 전환하는 기능을 갖는다.
회로(102)의 단자(A)와 단자(B) 사이의 저항은 다양한 방법으로 변경할 수 있다.
회로(102)의 단자(A)와 단자(B) 사이의 저항은, 회로(104[1]~104[m]) 중 단자(C) 및 단자(D)가 서로 전기적으로 접속되는 회로를 하나 이상 선택하고 그 수를 제어함으로써 변경할 수 있다. 회로(104[1]~104[m])가 같은 데이터를 저장하는 경우, 회로(104[1]~104[m])는 트랜지스터(106)의 소스와 드레인 사이의 저항이 같게 된다. 따라서, 회로(104[1]~104[m]) 중 단자(C) 및 단자(D)가 서로 전기적으로 접속되는 회로의 수를 제어함으로써 회로(102)의 단자(A)와 단자(B) 사이의 저항을 제어할 수 있다.
회로(102)의 단자(A)와 단자(B) 사이의 저항은, 회로(104[1]~104[m])에서 선택되는, 단자(C) 및 단자(D)가 서로 전기적으로 접속되는 회로에 저장된 데이터에 따라 변경될 수 있다. 회로(104[1]~104[m])가 상이한 데이터를 갖는 경우, 회로(104[1]~104[m])는 트랜지스터(106)의 소스와 드레인 사이의 저항이 상이하게 된다. 따라서, 회로(104[1]~104[m]) 중 어느 것을 선택하는지에 의하여 회로(102)의 단자(A)와 단자(B) 사이의 저항을 제어할 수 있다.
또한 상술한 2개의 예를 적절히 조합하여도 좋다. 즉, 회로(104[1]~104[m]) 중 적어도 2개에 상이한 데이터를 저장하고, 회로(104[1]~104[m]) 중 단자(C)와 단자(D)가 서로 접속되는 회로를 하나 이상 선택함으로써, 회로(102)의 단자(A)와 단자(B) 사이의 저항을 변경할 수 있다.
또한 단자(A)와 단자(B) 사이의 저항에서 트랜지스터(106)의 저항의 비율이 증가되면, 트랜지스터(106)의 소스와 드레인 사이의 저항에 대한 발진 주파수의 변화량이 증가된다. 따라서, 트랜지스터(106)의 채널 길이(L)에 대한 채널 폭(W)의 비율(W/L)은 트랜지스터(107)의 W/L보다 낮은 것이 바람직하다. 바꿔 말하면, 트랜지스터(107)의 W/L은 트랜지스터(106)의 W/L보다 높은 것이 바람직하다. 또는, 트랜지스터(106)의 W/L은 인버터(103), 또는 인버터(103) 대신에 채용할 수 있는 회로에 포함되는 하나 또는 모든 트랜지스터의 W/L보다 낮은 것이 바람직하다. 바꿔 말하면, 인버터(103), 또는 인버터(103) 대신에 채용할 수 있는 회로에 포함되는 하나 또는 모든 트랜지스터의 W/L는 트랜지스터(106)의 W/L보다 높은 것이 바람직하다.
또한 상술한 바와 같이, NAND 회로 또는 NOR 회로 등을 인버터(103) 대신에 채용하여 좋다. NAND 회로 또는 NOR 회로의 출력 단자는 인버터(103)의 출력 단자에 대응하고, NAND 회로 또는 NOR 회로의 제 1 입력 단자는 인버터(103)의 입력 단자에 대응한다. 즉, NAND 회로 또는 NOR 회로의 출력 단자는 회로(102)의 단자(A)에 접속되고, NAND 회로 또는 NOR 회로의 입력 단자는 다음 스테이지의 회로(102)의 단자(B)에 접속된다. 회로(101[1]~101[n])에서, 각 NAND 회로 또는 NOR 회로의 제 2 입력 단자는 같은 배선에 접속되는 것이 바람직하다. 그리고, NAND 회로 또는 NOR 회로의 제 2 입력 단자가 접속되는 배선의 전위를 제어함으로써, 회로(102)의 단자(A)의 전위를 고정시킬 수 있다. 따라서, 트랜지스터(106)의 제 1 단자의 전위가 고정된 상태에서 배선(BL)의 전위를 트랜지스터(106)의 게이트에 입력할 수 있으므로, 트랜지스터(106)의 게이트와 소스 사이의 전위차를 정확하게 설정할 수 있다. 그 결과, 트랜지스터(106)의 소스와 드레인 사이의 저항을 정확하게 설정할 수 있다.
또한 도 27은 인버터(103) 대신에 NAND 회로(103A)가 채용되는 예를 도시한 것이다. NAND 회로(103A)의 출력 단자는 인버터(103)의 출력 단자에 대응하며 단자(A)에 접속된다. NAND 회로(103A)의 제 1 입력 단자는 인버터(103)의 입력 단자에 대응하며 다음 스테이지의 회로(102)의 단자(B)에 접속된다. NAND 회로(103A)의 제 2 입력 단자는 배선(미도시)에 접속된다. 회로(101[1]~101[n])에서의 NAND 회로(103A)의 제 2 입력 단자는 같은 배선에 접속되는 것이 바람직하다.
다음에, 도 1에 도시된 장치의 동작예에 대하여 도 3의 타이밍 차트를 참조하여 설명한다. 도 3은 배선(BL), 배선(CONTEXT[1]~CONTEXT[m]), 배선(WL[1]~WL[m]), 회로(104[1]~104[m])의 노드(SN), 및 출력 단자(OUT)의 전위의 예를 나타낸 것이다.
또한 회로(101[1]~101[n])는 같은 식으로 동작하기 때문에, 회로(101[1]~101[n]) 중 하나만의 동작을 여기서 설명한다.
우선, 회로(104[1]~104[m]) 각각에 데이터를 저장하고, 이 데이터에 따라 트랜지스터(106)의 소스와 드레인 사이의 저항을 설정한다.
시간(t0)에서, 배선(WL[1])을 하이 레벨로 하고, 배선(BL)을 전위(V1)로 한다. 이로써, 회로(104[1])는 다음과 같이 동작한다. 트랜지스터(105)가 온 상태가 되기 때문에, 배선(BL)의 전위(V1)는 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(V1)에 기초한 전하가 용량 소자(108)에 축적된다. 그 후, 배선(WL[1])을 로 레벨로 하여 트랜지스터(105)를 오프 상태로 한다. 따라서, 노드(SN)는 용량 소자(108)에 축적된 전하에 의하여 전위(V1)로 유지된다. 이런 식으로, 전위(V1)에 기초한 데이터가 회로(104[1])에 저장된다.
시간(t1)에서, 배선(WL[2])을 하이 레벨로 하고, 배선(BL)을 전위(V2)로 한다. 이로써, 회로(104[2])는 다음과 같이 동작한다. 트랜지스터(105)가 온 상태가 되기 때문에, 배선(BL)의 전위(V2)는 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(V2)에 기초한 전하가 용량 소자(108)에 축적된다. 그 후, 배선(WL[2])을 로 레벨로 하여 트랜지스터(105)를 오프 상태로 한다. 따라서, 노드(SN)는 용량 소자(108)에 축적된 전하에 의하여 전위(V2)로 유지된다. 이런 식으로, 전위(V2)에 기초한 데이터가 회로(104[2])에 저장된다.
시간(t2) 후에 배선(WL[3]~WL[m-1])을 순차적으로 하이 레벨로 하고 그에 맞춰 배선(BL)의 전위를 적절히 설정함으로써, 배선(BL)의 전위에 기초한 데이터가 회로(104[3]~104[m-1]) 각각에 저장된다.
시간(t3)에서, 배선(WL[m])을 하이 레벨로 하고, 배선(BL)을 전위(Vm)로 한다. 이로써, 회로(104[m])는 다음과 같이 동작한다. 트랜지스터(105)가 온 상태가 되기 때문에, 배선(BL)의 전위(Vm)는 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(Vm)에 기초한 전하가 용량 소자(108)에 축적된다. 그 후, 배선(WL[m])을 로 레벨로 하여 트랜지스터(105)를 오프 상태로 한다. 따라서, 노드(SN)는 용량 소자(108)에 축적된 전하에 의하여 전위(Vm)로 유지된다. 이런 식으로, 전위(Vm)에 기초한 데이터가 회로(104[m])에 저장된다.
상술한 바와 같이, 배선(WL[1]~WL[m])을 순차적으로 하이 레벨로 하고, 배선(BL)의 전위를 적절히 설정함으로써, 배선(BL)의 전위에 기초한 데이터를 회로(104[1]~104[m])에 순차적으로 저장할 수 있다.
또한 시간(t0)~시간(t4)의 기간에서, 배선(CONTEXT[1]~CONTEXT[m])을 하이 레벨로 하여도 로 레벨로 하여도 좋다. 즉, 회로(104[1]~104[m]) 각각에서, 트랜지스터(107)는 온 상태이어도 오프 상태 이어도 좋다. 도 3은, 시간(t0)~시간(t4)의 기간에서, 배선(CONTEXT[1]~CONTEXT[m])을 로 레벨로 함으로써, 회로(104[1]~104[m]) 각각의 트랜지스터(107)를 오프 상태로 한 예를 도시한 것이다. 따라서, 회로(104[1]~104[m]) 각각의 단자(C) 및 단자(D)가 서로 전기적으로 분리되기 때문에, 회로(102)의 단자(A) 및 단자(B)는 높은 임피던스를 갖는다. 그러므로, 도 1에 도시된 장치는 시간(t0)~시간(t4)의 기간에는 발진하지 않는다. 회로(104[1]~104[m]) 각각에서, 트랜지스터(107)를 오프 상태로 함으로써 단자(B)는 부유 상태가 된다. 따라서, 단자(B)의 전위는 서서히 접지 전위 등의 소정의 전위가 된다. 예를 들어, 단자(B)의 전위가 로 레벨에 상당하는 경우, 다음 스테이지의 인버터(103)의 출력은 하이 레벨이다. 즉, 단자(A)의 전위를 고정할 수 있다. 따라서, 트랜지스터(106)의 제 1 단자의 전위가 고정된 상태에서 배선(BL)의 전위를 트랜지스터(106)의 게이트에 입력할 수 있으므로, 트랜지스터(106)의 게이트와 소스 사이의 전위차를 정확하게 설정할 수 있다. 그 결과, 트랜지스터(106)의 소스와 드레인 사이의 저항을 정확하게 설정할 수 있다.
또한 도 3은 전위(V1~Vm)가 같은 값을 갖는 예를 도시한 것이다. 그러나, 본 발명은 이 예에 한정되지 않는다.
또한 회로(104[j])에 저장되는 배선(BL)의 전위를 전위(Vj)라고 한다.
또한 도 3에는 배선(WL[1]~WL[m])을 순차적으로 하이 레벨로 하는 예를 도시하였지만, 본 발명은 이 예에 한정되지 않는다. 배선(WL[1]~WL[m])을 정해진 순서로 하이 레벨로 하여도 좋다. 2개 이상의 배선(WL[1]~WL[m])을 동시에 하이 레벨로 하여도 좋다. 배선(WL[1]~WL[m]) 모두를 하이 레벨로 할 필요는 없다. 또한, 상술한 사항을 조합하여도 좋다.
또한 도 3에는 배선(WL[1]~WL[m])을 하이 레벨로 함으로써 트랜지스터(105)를 온 상태로 하는 예를 도시하였지만, 본 발명은 이에 한정되지 않는다. 배선(WL[1]~WL[m])을 로 레벨로 함으로써 트랜지스터(105)를 온 상태로 하여도 좋다. 트랜지스터(105)가 온 상태가 되는 배선(WL[1]~WL[m])의 전위를 액티브 전위라고 하고, 트랜지스터(105)가 오프 상태가 되는 배선(WL[1]~WL[m])의 전위를 비액티브(또는 인액티브(inactive)) 전위라고 하여도 좋다. 마찬가지로, 트랜지스터(107)가 온 상태가 되는 배선(CONTEXT[1]~CONTEXT[m])의 전위를 액티브 전위라고 하고, 트랜지스터(107)가 오프 상태가 되는 배선(CONTEXT[1]~CONTEXT[m])의 전위를 비액티브 전위라고 하여도 좋다.
다음에, 회로(104[1]~104[m]) 각각에서 단자(C)와 단자(D)를 서로 전기적으로 접속시키는지 전기적으로 분리시키는지를 제어함으로써, 회로(102)의 단자(A)와 단자(B) 사이의 저항을 변경한다. 또한, 회로(102)의 단자(A)와 단자(B) 사이의 저항에 따라 단자(OUT)의 신호의 주파수를 변경한다.
시간(t4)에서, 배선(CONTEXT[1])을 하이 레벨로 하고, 배선(CONTEXT[2]~CONTEXT[m])을 로 레벨로 한다. 이로써, 회로(104[1])의 트랜지스터(107)가 온 상태가 되어, 단자(C)와 단자(D) 사이의 저항은 트랜지스터(106)의 소스와 드레인 사이의 저항에 기초한 값이 된다. 즉, 회로(104[1])의 단자(C)와 단자(D) 사이의 저항은 저장된 데이터에 기초한 값이 된다. 회로(104[2]~104[m])의 트랜지스터(107) 각각이 오프 상태가 되기 때문에, 단자(C)와 단자(D)는 서로 전기적으로 분리된다. 따라서, 단자(OUT)의 신호의 주파수는 회로(104[1])에 저장된 데이터에 기초하여 결정된다.
시간(t5)에서, 배선(CONTEXT[1] 및 CONTEXT[2])을 하이 레벨로 하고, 배선(CONTEXT[3]~CONTEXT[m])을 로 레벨로 한다. 이로써, 회로(104[1] 및 104[2]) 각각의 트랜지스터(107)가 온 상태가 되어, 단자(C)와 단자(D) 사이의 저항은 트랜지스터(106)의 소스와 드레인 사이의 저항에 기초한 값이 된다. 즉, 회로(104[1] 및 104[2]) 각각의 단자(C)와 단자(D) 사이의 저항은 저장된 데이터에 기초한 값이 된다. 회로(104[3]~104[m]) 각각의 트랜지스터(107) 각각이 오프 상태가 되기 때문에, 단자(C)와 단자(D)는 서로 전기적으로 분리된다. 따라서, 단자(OUT)의 신호의 주파수는 회로(104[1] 및 104[2])에 저장된 데이터에 기초하여 결정된다.
시간(t5)에서 회로(104[1]~104[m]) 중 2개 각각에서 단자(C)와 단자(D)가 서로 전기적으로 접속되는 한편, 시간(t4)에서는 회로(104[1]~104[m]) 중 하나에서 단자(C)와 단자(D)가 서로 전기적으로 접속된다. 따라서, 시간(t5)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항은 시간(t4)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항보다 낮다. 그러므로, 시간(t5)에서 결정되는 단자(OUT)의 신호의 주파수는 시간(t4)에서 결정되는 단자(OUT)의 신호의 주파수보다 높다.
시간(t6)에서, 배선(CONTEXT[1]~CONTEXT[m])을 하이 레벨로 한다. 이로써, 회로(104[1]~104[m]) 각각의 트랜지스터(107)가 온 상태가 되어, 단자(C)와 단자(D) 사이의 저항은 트랜지스터(106)의 소스와 드레인 사이의 저항에 기초한 값이 된다. 즉, 회로(104[1]~104[m]) 각각의 단자(C)와 단자(D) 사이의 저항은 저장된 데이터에 기초한 값이 된다. 따라서, 단자(OUT)의 신호의 주파수는 회로(104[1]~104[m])에 저장된 데이터에 기초하여 결정된다.
시간(t6)에서 회로(104[1]~104[m]) 각각에서 단자(C)와 단자(D)가 서로 전기적으로 접속되는 한편, 시간(t4)에서는 회로(104[1]~104[m]) 중 하나에서 단자(C)와 단자(D)가 서로 전기적으로 접속되고, 시간(t5)에서는 회로(104[1]~104[m]) 중 2개 각각에서 단자(C)와 단자(D)가 서로 전기적으로 접속된다. 따라서, 시간(t6)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항은 시간(t4 및 t5) 각각에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항보다 낮다. 그러므로, 시간(t6)에서 결정되는 단자(OUT)의 신호의 주파수는 시간(t4 및 t5) 각각에서 결정되는 단자(OUT)의 신호의 주파수보다 높다.
상술한 바와 같이, 회로(104[1]~104[m]) 중 단자(C)와 단자(D)가 서로 전기적으로 접속되는 회로의 수에 기초하여 단자(OUT)의 신호의 주파수를 변경할 수 있다.
또한 도 3에는, 배선(BL)의 전위(V1~Vm)가 같은 값을 갖는 경우, 즉 회로(104[1]~104[m]) 각각에 같은 데이터가 저장되는 예를 도시하였지만, 본 발명은 이 예에 한정되지 않는다. 예를 들어, 배선(BL)의 전위(V1~Vm)가 상이한 값을 가져도 좋다. 즉, 회로(104[1]~104[m])은 상이한 데이터를 저장하여도 좋다. 또는, 배선(BL)의 전위(V1~Vm)의 적어도 2개가 상이한 값을 가져도 좋다. 즉, 회로(104[1]~104[m]) 중 적어도 2개가 상이한 데이터를 저장하여도 좋다.
도 4는, 회로(WL[1]~WL[m])가 하이 레벨이 될 때마다 배선(BL)의 전위가 높아지는 예를 도시한 것이다. 전위(V1~Vm)에 관해서는, 전위(Vj)가 전위(Vj-1)보다 높고 전위(Vj+1)보다 낮고, 예를 들어 전위(V2)가 전위(V1)보다 높고 전위(Vm)가 전위(Vm-1)보다 높은 것을 만족시킨다.
도 4에는, 시간(t4)에서 배선(CONTEXT[1])을 하이 레벨로 하고, 시간(t5)에서 배선(CONTEXT[2])을 하이 레벨로 하고, 시간(t6)에서 배선(CONTEXT[m])을 하이 레벨로 하는 예를 도시하였다. 즉, 단자(OUT)의 신호의 주파수는, 시간(t4)에서는 회로(104[1])에 저장된 데이터에 기초하여 결정되고, 시간(t5)에서는 회로(104[2])에 저장된 데이터에 기초하여 결정되고, 시간(t6)에서는 회로(104[m])에 저장된 데이터에 기초하여 결정된다.
전위(V2)는 전위(V1)보다 높기 때문에, 회로(104[2])에서의 트랜지스터(106)의 소스와 드레인 사이의 저항은 회로(104[1])에서의 트랜지스터(106)의 소스와 드레인 사이의 저항보다 낮다. 따라서, 시간(t5)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항은 시간(t4)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항보다 낮다. 그러므로, 시간(t5)에서 결정되는 단자(OUT)의 신호의 주파수는 시간(t4)에서 결정되는 단자(OUT)의 신호의 주파수보다 높다.
전위(Vm)는 전위(V1 및 V2) 각각보다 높기 때문에, 회로(104[m])에서의 트랜지스터(106)의 소스와 드레인 사이의 저항은 회로(104[1] 및 104[2]) 각각에서의 트랜지스터(106)의 소스와 드레인 사이의 저항보다 낮다. 따라서, 시간(t6)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항은 시간(t4 및 t5) 각각에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항보다 낮다. 그러므로, 시간(t6)에서 결정되는 단자(OUT)의 신호의 주파수는 시간(t4 및 t5) 각각에서 결정되는 단자(OUT)의 신호의 주파수보다 높다.
상술한 바와 같이, 회로(104[1]~104[m]) 중 단자(C)와 단자(D)가 서로 전기적으로 접속되는 회로에 저장된 데이터에 기초하여 단자(OUT)의 신호의 주파수를 변경할 수 있다.
도 5는, 전위(V1~Vm-1)가 같은 값을 갖고 전위(Vm)가 전위(V1~Vm-1) 각각보다 낮은 예를 도시한 것이다.
도 5에는, 시간(t4)에서 배선(CONTEXT[m])을 하이 레벨로 하고, 시간(t5)에서 배선(CONTEXT[1])을 하이 레벨로 하고, 시간(t6)에서 배선(CONTEXT[1] 및 CONTEXT[2])을 하이 레벨로 하는 예를 도시하였다. 즉, 단자(OUT)의 신호의 주파수는, 시간(t4)에서는 회로(104[m])에 저장된 데이터에 기초하여 결정되고, 시간(t5)에서는 회로(104[1])에 저장된 데이터에 기초하여 결정되고, 시간(t6)에서는 회로(104[1] 및 104[2])에 저장된 데이터에 기초하여 결정된다.
전위(V1)는 전위(Vm)보다 높기 때문에, 회로(104[1])에서의 트랜지스터(106)의 소스와 드레인 사이의 저항은 회로(104[m])에서의 트랜지스터(106)의 소스와 드레인 사이의 저항보다 낮다. 따라서, 시간(t5)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항은 시간(t4)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항보다 낮다. 그러므로, 시간(t5)에서 결정되는 단자(OUT)의 신호의 주파수는 시간(t4)에서 결정되는 단자(OUT)의 신호의 주파수보다 높다.
시간(t6)에서 회로(104[1] 및 104[2]) 각각에서 단자(C)와 단자(D)가 서로 전기적으로 접속되는 한편, 시간(t5)에서는 회로(104[1])에서 단자(C)와 단자(D)가 서로 전기적으로 접속된다. 따라서, 시간(t6)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항은 시간(t5)에서 설정되는 회로(102)의 단자(A)와 단자(B) 사이의 저항보다 낮다. 그러므로, 시간(t6)에서 결정되는 단자(OUT)의 신호의 주파수는 시간(t5)에서 결정되는 단자(OUT)의 신호의 주파수보다 높다.
상술한 바와 같이, 도 3 및 도 4에 도시된 동작들을 조합하여도 좋다.
다음에, 단자(OUT)의 신호의 주파수를 정확히 설정하기 위하여 회로(104[1]~104[m]) 각각에 데이터를 저장하는 방법에 대하여 도 6을 참조하여 설명한다.
또한 편의상 m이 2인 경우에 대하여 설명한다. 즉, 회로(102)는 회로(104[1]) 및 회로(104[2])를 포함한다.
또한 초기 상태에서, 회로(104[1] 및 104[2])에는 데이터가 저장되어 있지 않다. 즉, 회로(104[1] 및 104[2]) 각각에서, 노드(SN)는 트랜지스터(106)가 오프 상태가 되는 전위를 갖는다.
시간(t0)에서, 배선(CONTEXT[1])을 하이 레벨로 한다. 이로써, 회로(104[1])에서 트랜지스터(107)가 온 상태가 된다. 그러나, 트랜지스터(106)가 오프 상태이기 때문에, 단자(C)와 단자(D)는 서로 전기적으로 분리된다. 따라서, 도 1에 도시된 장치는 발진하지 않는다.
시간(t1)에서, 배선(WL[1])을 하이 레벨로 하고, 배선(BL)을 전위(V1)로 한다. 이로써, 회로(104[1])에서 트랜지스터(105)가 온 상태가 되므로, 배선(BL)의 전위(V1)가 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(V1)에 기초한 전하가 용량 소자(108)에 축적된다. 또한, 트랜지스터(106)의 소스 및 드레인 사이의 저항이 전위(V1)에 기초한 값이 된다. 또한, 회로(104[1])에서 트랜지스터(107)는 온 상태이므로, 도 1에 도시된 장치는 발진하여 단자(OUT)의 신호의 주파수가 f(V1)가 된다.
시간(t2)에서 배선(CONTEXT[1])을 로 레벨로 한다. 이로써, 회로(104[1])에서 트랜지스터(107)가 오프 상태가 된다. 따라서, 도 1에 도시된 장치는 발진하는 것을 멈춘다.
시간(t3)에서, 배선(CONTEXT[2])을 하이 레벨로 한다. 이로써, 회로(104[2])에서 트랜지스터(107)가 온 상태가 된다. 그러나, 트랜지스터(106)가 오프 상태이기 때문에, 단자(C)와 단자(D)는 서로 전기적으로 분리된다. 따라서, 도 1에 도시된 장치는 발진하지 않는다.
시간(t4)에서, 배선(WL[2])을 하이 레벨로 하고, 배선(BL)을 전위(V2)로 한다. 이로써, 회로(104[2])에서 트랜지스터(105)가 온 상태가 되므로, 배선(BL)의 전위(V2)가 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(V2)에 기초한 전하가 용량 소자(108)에 축적된다. 또한, 트랜지스터(106)의 소스 및 드레인 사이의 저항이 전위(V2)에 기초한 값이 된다. 또한, 회로(104[2])에서 트랜지스터(107)는 온 상태이므로, 도 1에 도시된 장치는 발진하여 단자(OUT)의 신호의 주파수가 f(V2)가 된다.
시간(t5)에서 배선(CONTEXT[2])을 로 레벨로 한다. 이로써, 회로(104[2])에서 트랜지스터(107)가 오프 상태가 된다. 따라서, 도 1에 도시된 장치는 발진하는 것을 멈춘다.
시간(t6)에서 배선(CONTEXT[1])을 하이 레벨로 한다. 이로써, 회로(104[1])에서 트랜지스터(107)가 온 상태가 된다. 따라서, 도 1에 도시된 장치가 발진한다. 또한 시간(t6)에서는 회로(104[2])에서 트랜지스터(106)가 온 상태이기 때문에, 회로(102)의 단자(A)와 단자(B) 사이의 부하는 시간(t1)에서와 비교하여 증가된다. 그러므로, 시간(t6)에서 단자(OUT)의 신호의 주파수는 시간(t1)에서의 단자(OUT)의 신호의 주파수 f(V1)보다 낮게 된다.
시간(t7)에서, 배선(WL[1])을 하이 레벨로 하고, 배선(BL)을 전위(V1')로 한다. 이로써, 회로(104[1])에서 트랜지스터(105)가 온 상태가 되므로, 배선(BL)의 전위(V1')가 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(V1')에 기초한 전하가 용량 소자(108)에 축적된다. 또한, 트랜지스터(106)의 소스 및 드레인 사이의 저항이 전위(V1')에 기초한 값이 된다. 또한, 회로(104[1])에서 트랜지스터(107)는 온 상태이므로, 도 1에 도시된 장치는 발진한다. 여기서, 전위(V1')는 시간(t7)에서의 단자(OUT)의 신호의 주파수가 f(V1)인 값을 갖고, 전위(V1)보다 높다. 따라서, 단자(OUT)의 신호의 주파수가 f(V1)와 실질적으로 같게 된다.
시간(t8)에서 배선(CONTEXT[1])을 로 레벨로 한다. 이로써, 회로(104[1])에서 트랜지스터(107)가 오프 상태가 된다. 따라서, 도 1에 도시된 장치는 발진하는 것을 멈춘다.
시간(t9)에서, 배선(CONTEXT[2])을 하이 레벨로 한다. 이로써, 회로(104[2])에서 트랜지스터(107)가 온 상태가 된다. 따라서, 도 1에 도시된 장치는 발진한다. 또한 시간(t9)에서의 회로(104[1])의 노드(SN)의 전위는 시간(t4)에서의 회로(104[1])의 노드(SN)의 전위보다 높다. 즉, 시간(t9)에서의 회로(104[1])의 트랜지스터(106)의 소스와 드레인 사이의 저항은 시간(t4)에서의 회로(104[1])의 트랜지스터(106)의 소스와 드레인 사이의 저항보다 낮다. 또는, 시간(t9)에서의 회로(104[1])의 트랜지스터(106)의 게이트 용량은 시간(t4)에서의 회로(104[1])의 트랜지스터(106)의 게이트 용량 보다 크다. 따라서, 시간(t9)에서의 회로(102)의 단자(A)와 단자(B) 사이의 부하는 시간(t4)에서와 비교하여 증가된다. 그러므로, 시간(t9)에서의 단자(OUT)의 신호의 주파수는 시간(t4)에서의 단자(OUT)의 신호의 주파수 f(V2)보다 낮게 된다.
시간(t10)에서, 배선(WL[2])을 하이 레벨로 하고, 배선(BL)을 전위(V2')로 한다. 이로써, 회로(104[2])에서 트랜지스터(105)가 온 상태가 되므로, 배선(BL)의 전위(V2')가 트랜지스터(105)를 통하여 노드(SN)에 입력되고, 전위(V2')에 기초한 전하가 용량 소자(108)에 축적된다. 또한, 트랜지스터(106)의 소스 및 드레인 사이의 저항이 전위(V2')에 기초한 값이 된다. 또한, 회로(104[2])에서 트랜지스터(107)는 온 상태이므로, 도 1에 도시된 장치는 발진한다. 여기서, 전위(V2')는 시간(t7)에서의 단자(OUT)의 신호의 주파수가 f(V2)인 값을 갖고, 전위(V2)보다 높다. 따라서, 단자(OUT)의 신호의 주파수가 f(V2)와 실질적으로 같게 된다.
시간(t11)에서 배선(CONTEXT[2])을 로 레벨로 한다. 이로써, 회로(104[2])에서 트랜지스터(107)가 오프 상태가 된다. 따라서, 도 1에 도시된 장치는 발진하는 것을 멈춘다.
그 후, 시간(t6)~시간(t11)의 기간에서의 동작을 반복함으로써, 배선(CONTEXT[1])을 하이 레벨로 할 때의 단자(OUT)의 신호의 주파수를 f(V1)로 수렴하고, 배선(CONTEXT[2])을 하이 레벨로 할 때의 단자(OUT)의 신호의 주파수를 f(V2)로 수렴한다.
본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 개시되는 구성 중 어느 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명한 장치가 사용되는 PLL에 대하여 설명한다.
도 7에 도시된 PLL은 위상 콤퍼레이터(201), 루프 필터(202), 전압 제어 발진기(203), 및 분주기(204)를 포함한다.
위상 콤퍼레이터(201)는 2개의 입력 신호 사이의 위상 차이를 검출하고 검출 결과를 전압 신호로서 출력하는 기능을 갖는다. 즉, 위상 콤퍼레이터(201)는 주파수(f in)의 신호와 주파수(f out/N)의 신호 사이의 위상 차이를 전압 신호로서 출력하는 기능을 갖는다.
루프 필터(202)는 전압 제어 발진기(203)에 입력되는 직류 전압 신호(DATA)를 생성하는 기능을 갖는다. 또한, 루프 필터(202)는 위상 콤퍼레이터(201)의 출력 신호로부터 고주파 성분을 제거하는 기능을 갖는다. 루프 필터(202)의 예는 저역 필터가 있다.
전압 제어 발진기(203)는 DATA에 따라 특정한 발진 주파수를 갖는 클록 신호를 출력하는 기능을 갖는다. 전압 제어 발진기(203)로서, 도 1에 도시된 장치를 채용할 수 있다. 또한 DATA는 배선(BL)의 전위에 대응한다. 또한 도 1에 도시된 장치는 도 7에 도시된 바와 같이 버퍼를 통하여 신호를 출력하여도 좋다.
분주기(204)는 전압 제어 발진기(203)로부터 출력된 특정한 발진 주파수를 갖는 클록 신호의 1/N배의 클록 신호를 생성하는 기능을 갖는다.
또한 DATA는 배선(BL)의 전위에 대응한다. DATA는 분주기(204)의 N을 변화시킴으로써 제어할 수 있다. 즉, 전압 제어 발진기(203)의 회로(101[1]~101[n]) 각각에 저장되는 데이터는 분주기(204)의 N을 변화시킴으로써 제어할 수 있다.
본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 개시되는 구성 중 어느 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
<반도체 장치의 단면 구조의 예>
도 8은 도 1에 도시된 장치의 단면 구조의 예를 도시한 것이다. 트랜지스터(22)는 트랜지스터(105)에 대응하고, 트랜지스터(23)는 트랜지스터(106)에 대응한다. 파선 A1-A2를 따른 영역은 채널 길이 방향에서의 트랜지스터(22 및 23)의 구조를 나타내고, 파선 A3-A4를 따른 영역은 채널 폭 방향에서의 트랜지스터(22 및 23)의 구조를 나타낸다. 또한 본 발명의 일 형태에서는, 트랜지스터(22)의 채널 길이 방향은 트랜지스터(23)의 채널 길이 방향과 반드시 일치되지 않아도 된다.
채널 길이 방향이란 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이에서 캐리어가 이동하는 방향을 말하고, 채널 폭 방향이란 기판과 평행한 면에서 채널 길이 방향에 수직인 방향을 말한다.
도 8에서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(22)는 단결정 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(23) 위에 형성된다.
트랜지스터(23)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등으로 된 반도체막 또는 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 또는, 트랜지스터(23)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 트랜지스터 각각이 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하는 경우, 트랜지스터(22)가 트랜지스터(23) 위에 적층될 필요는 없고 트랜지스터(22 및 23)가 동일한 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(23)를 형성하는 경우, 상기 박막에 다음 중 어느 것을 사용할 수 있다: 스퍼터링법, 또는 PECVD(plasma-enhanced chemical vapor deposition)법 등의 기상 성장법에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘; 및 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면 부분을 분리하여 얻어진 단결정 실리콘 등.
트랜지스터(23)가 형성되는 기판(400)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판으로 할 수 있다. 도 8에서, 기판(400)으로서 단결정 실리콘 기판이 사용된다.
트랜지스터(23)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는 트렌치 분리법(STI(shallow trench isolation)법) 등을 사용할 수 있다. 도 8은 트랜지스터(23)를 전기적으로 분리하기 위하여 트렌치 분리법을 사용하는 예를 도시한 것이다. 구체적으로, 도 8에서는 에칭 등으로 기판(400)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연물을 매립하고 나서, 상기 절연물을 에칭 등으로 부분적으로 제거하는 식으로 형성되는 소자 분리 영역(401)을 사용한 소자 분리에 의하여 트랜지스터(23)가 전기적으로 분리된다.
트렌치 이외의 영역에 존재하는 기판(400)의 돌출부에는 트랜지스터(23)의 불순물 영역(402) 및 불순물 영역(403)과, 불순물 영역들(402 및 403) 사이에 위치하는 채널 형성 영역(404)이 제공된다. 또한 트랜지스터(23)는 채널 형성 영역(404)을 덮는 절연막(405)과, 절연막(405)을 개재(介在)하여 채널 형성 영역(404)과 중첩되는 게이트 전극(406)을 포함한다.
트랜지스터(23)에서는 채널 형성 영역(404)의 돌출부의 측부 및 상부가 절연막(405)을 개재하여 게이트 전극(406)과 중첩되어, 채널 형성 영역(404)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서 트랜지스터(23)가 차지하는 면적을 줄일 수 있고, 트랜지스터(23)에서의 이동 캐리어의 수를 늘릴 수 있다. 이 결과, 트랜지스터(23)의 온 전류 및 전계 효과 이동도가 증가된다. 채널 형성 영역(404)에서의 돌출부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(404)에서의 돌출부의 두께를 T로 가정한다. 채널 폭 W에 대한 두께 T의 종횡비(aspect ratio)가 높으면, 캐리어가 흐르는 영역이 더 커진다. 그러므로, 트랜지스터(23)의 온 전류를 더 증가시킬 수 있고 트랜지스터(23)의 전계 효과 이동도를 더 증가시킬 수 있다.
또한, 벌크의 반도체 기판을 사용하여 트랜지스터(23)를 형성하는 경우, 상기 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(23) 위에 절연막(411)이 제공된다. 절연막(411)에 개구가 형성된다. 개구에는, 각각 불순물 영역(402 및 403)에 전기적으로 접속되는 도전막(412 및 413), 및 게이트 전극(406)에 전기적으로 접속되는 도전막(414)이 형성된다.
도전막(412)은 절연막(411) 위에 형성된 도전막(416)에 전기적으로 접속된다. 도전막(413)은 절연막(411) 위에 형성된 도전막(417)에 전기적으로 접속된다. 도전막(414)은 절연막(411) 위에 형성된 도전막(418)에 전기적으로 접속된다.
도전막(416~418) 위에 절연막(420)이 제공된다. 절연막(420) 위에, 산소, 수소, 및 물의 확산을 방지하는 차단 효과를 갖는 절연막(421)이 제공된다. 절연막(421)은 밀도가 높고 치밀할수록, 또는 댕글링 본드가 적고 화학적으로 안정적일수록, 높은 차단 효과를 갖는다. 산소, 수소, 및 물의 확산을 차단하는 효과를 갖는 절연막(421)은 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 또는 산화질화 하프늄을 사용하여 형성될 수 있다. 수소 및 물의 확산을 차단하는 효과를 갖는 절연막(421)은 예를 들어 질화 실리콘 또는 질화산화 실리콘을 사용하여 형성될 수 있다.
절연막(421) 위에 절연막(422)이 제공되고, 절연막(422) 위에 트랜지스터(22)가 제공된다.
트랜지스터(22)는 절연막(422) 위에, 산화물 반도체를 포함하는 반도체막(430), 소스 및 드레인 전극들로서 기능하며 반도체막(430)에 전기적으로 접속된 도전막(432 및 433), 반도체막(430)을 덮는 게이트 절연막(431), 및 게이트 절연막(431)을 개재하여 반도체막(430)과 중첩되는 게이트 전극(434)을 포함한다. 또한, 절연막(420~422)에 개구가 형성된다. 도전막(433)은 상기 개구에서 도전막(418)에 접속된다.
또한, 도 8에서 트랜지스터(22)는 반도체막(430)의 일 측에 적어도 게이트 전극(434)을 포함하고, 절연막(422)을 개재하여 반도체막(430)과 중첩되는 게이트 전극을 더 포함하여도 좋다.
트랜지스터(22)가 한 쌍의 게이트 전극을 갖는 경우, 게이트 전극들 중 한쪽은 온/오프 상태를 제어하기 위한 신호를 공급받을 수 있고, 게이트 전극들 중 다른 쪽은 다른 소자로부터 전위를 공급받을 수 있다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 8에서 트랜지스터(22)는 하나의 게이트 전극(434)에 대응하는 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(22)는 복수의 전기적으로 접속된 게이트 전극이 제공되어 하나의 활성층에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 가져도 좋다.
도 8은 트랜지스터(22)에 포함되는 반도체막(430)이, 절연막(422) 위에 순차적으로 적층된 산화물 반도체막(430a~430c)을 포함하는 예를 도시한 것이다. 또한, 본 발명의 일 형태에서 트랜지스터(22)의 반도체막(430)은 단일층의 금속 산화물막을 사용하여 형성되어도 좋다.
<트랜지스터>
다음에, 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(90)의 구조의 예에 대하여 설명한다.
도 9의 (A)~(C)는 일례로서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(90)의 구조를 도시한 것이다. 도 9의 (A)는 트랜지스터(90)의 상면도이다. 또한, 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 도 9의 (A)에는 절연막을 도시하지 않았다. 도 9의 (B)는 도 9의 (A)의 상면도에서의 파선 A1-A2를 따른 단면도이다. 도 9의 (C)는 도 9의 (A)의 상면도에서의 파선 A3-A4를 따른 단면도이다.
도 9의 (A)~(C)에 도시된 바와 같이, 트랜지스터(90)는 기판(97) 위에 형성된 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a) 및 산화물 반도체막(92b); 산화물 반도체막(92b)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(93) 및 도전막(94); 산화물 반도체막(92b), 도전막(93), 및 도전막(94) 위의 산화물 반도체막(92c); 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 위에 위치하는 절연막(95); 및 게이트 전극으로서 기능하고 절연막(95) 위에 있으며 산화물 반도체막(92a~92c)과 중첩되는 도전막(96)을 포함한다. 또한, 기판(97)은 유리 기판, 반도체 기판 등이어도 좋고, 또는 반도체 소자가 유리 기판 또는 반도체 기판 위에 형성된 소자 기판이어도 좋다.
도 10의 (A)~(C)는 트랜지스터(90)의 구조의 다른 구체적인 예를 도시한 것이다. 도 10의 (A)는 트랜지스터(90)의 상면도이다. 또한, 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 도 10의 (A)에는 절연막을 도시하지 않았다. 도 10의 (B)는 도 10의 (A)의 상면도에서의 파선 A1-A2를 따른 단면도이다. 도 10의 (C)는 도 10의 (A)의 상면도에서의 파선 A3-A4를 따른 단면도이다.
도 10의 (A)~(C)에 도시된 바와 같이, 트랜지스터(90)는 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a~92c); 산화물 반도체막(92c)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(93 및 94); 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 및 도전막(93 및 94) 위에 위치하는 절연막(95); 및 게이트 전극으로서 기능하고 절연막(95) 위에 있으며 산화물 반도체막(92a~92c)과 중첩되는 도전막(96)을 포함한다.
도 9의 (A)~(C) 및 도 10의 (A)~(C) 각각에는 산화물 반도체막(92a~92c)이 적층되는 트랜지스터(90)의 구조예를 도시하였다. 그러나, 트랜지스터(90)에 포함되는 산화물 반도체막의 구조는 복수의 산화물 반도체막을 포함하는 적층 구조에 한정되지 않고, 단층 구조이어도 좋다.
트랜지스터(90)가 반도체막(92a~92c)이 순차적으로 적층된 반도체막을 포함하는 경우, 산화물 반도체막(92a 및 92c) 각각은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하며, 산화물 반도체막(92b)보다 전도대 하단의 에너지가 0.05eV, 0.07eV, 0.1eV, 또는 0.15eV 이상이며 2eV, 1eV, 0.5eV, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 산화물 반도체막(92b)이 적어도 인듐을 포함하면, 캐리어 이동도가 증가되므로 바람직하다.
트랜지스터(90)가 상술한 구조의 반도체막을 포함하는 경우, 게이트 전극에 전압을 인가함으로써 반도체막에 전계가 인가되면, 반도체막들 중에서 전도대 하단이 가장 낮은 산화물 반도체막(92b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(92c)이 산화물 반도체막(92b)과 절연막(95) 사이에 제공되기 때문에, 절연막(95)으로부터 분리되어 있는 산화물 반도체막(92b)에 채널 영역이 형성될 수 있다.
산화물 반도체막(92c)은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에, 산화물 반도체막(92b)과 산화물 반도체막(92c) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 이동이 저해되기 어려워, 트랜지스터(90)의 전계 효과 이동도의 증가로 이어진다.
산화물 반도체막(92b 및 92a) 사이의 계면에 계면 준위(interface state)가 형성되면 상기 계면에 가까운 영역에도 채널 영역이 형성되어, 트랜지스터(90)의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(92a)은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에 산화물 반도체막(92b)과 산화물 반도체막(92a) 사이의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상술한 구조에 의하여 문턱 전압 등의 트랜지스터(90)의 전기적 특성의 변동을 저감할 수 있다.
또한 캐리어의 흐름을 저해하는, 산화물 반도체막들 사이에 존재하는 불순물로 인한 계면 준위가 산화물 반도체막들의 계면에 형성되지 않도록, 복수의 산화물 반도체막을 적층하는 것이 바람직하다. 이것은, 적층된 산화물 반도체막들 사이에 불순물이 존재하면, 산화물 반도체막들 사이에서 전도대 하단의 에너지 연속성이 없어져 계면 부근에서 캐리어가 포획되거나 또는 재결합에 의하여 소멸되기 때문이다. 막들 사이에 존재하는 불순물을 저감함으로써, 적어도 하나의 공통의 금속을 주성분으로서 포함하는 복수의 산화물 반도체막을 단순히 적층하는 경우에 비하여, 연속 접합(여기서는 특히 전도대 하단이 막들 사이에서 연속적으로 변화되는 U형의 우물(well) 구조)이 형성되기 쉬워진다.
이러한 연속 접합을 형성하기 위해서는, 로드록 체임버(load lock chamber)를 포함하는 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 막들을 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다. 스퍼터링 장치에서의 각 체임버는, 크라이오 펌프 등의 흡착 진공 배기 펌프를 사용한 고진공 배기(5×10-7Pa~1×10-4Pa 정도의 진공으로)를 수행하여, 산화물 반도체의 불순물인 물 등을 가능한 한 제거하는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여 사용하여, 배기 시스템을 통한 체임버로의 가스 역류를 방지하는 것이 바람직하다.
고순도 진성의 산화물 반도체를 얻기 위해서는 체임버의 고진공 배기뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상술한 가스로서 사용하는 산소 가스 또는 아르곤 가스가 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 이슬점을 갖고 고순도화되면, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로, 산화물 반도체막(92b)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)이고 산화물 반도체막(92b)의 형성에 금속 원소의 원자수비가 In:M:Zn=x 1: y 1: z 1인 타깃을 사용하는 경우, x 1/ y 1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하고, z 1/ y 1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 1/y 1이 1 이상 6 이하이면, 산화물 반도체막(92b)으로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예는 In:M:Zn=1:1:1 및 In:M:Zn=3:1:2이다.
구체적으로, 산화물 반도체막(92a) 및 산화물 반도체막(92c)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)이고 산화물 반도체막(92a 및 92c)의 형성에 금속 원소의 원자수비가 In:M:Zn=x 2: y 2: z 2인 타깃을 사용하는 경우, x 2/ y 2가 x 1/ y 1 미만인 것이 바람직하고, z 2/ y 2가 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 2/ y 2가 1 이상 6 이하이면, 산화물 반도체막(92a 및 92c)으로서 CAAC-OS막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, 및 In:M:Zn=1:3:8 등이다.
산화물 반도체막(92a) 및 산화물 반도체막(92c) 각각은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다. 산화물 반도체막(92b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
3층의 반도체막에서 3개의 산화물 반도체막(92a~92c)은 비정질 및 결정성 중 어느 쪽일 수 있다. 또한, 채널 영역이 형성되는 산화물 반도체막(92b)이 결정 구조를 가지면, 트랜지스터(90)가 안정적인 전기 특성을 가질 수 있기 때문에 바람직하다.
또한 채널 형성 영역이란 트랜지스터(90)의 반도체막에서, 게이트 전극과 중첩되며 소스 전극과 드레인 전극 사이에 있는 영역을 말한다. 채널 영역이란 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.
예를 들어, 스퍼터링법으로 형성된 In-Ga-Zn 산화물막을 산화물 반도체막(92a 및 92c) 각각으로서 사용하는 경우, 산화물 반도체막(92a 및 92c)은 원자수비 1:3:2로 In, Ga, 및 Zn을 포함하는 In-Ga-Zn 산화물 타깃을 사용하여 퇴적될 수 있다. 퇴적 조건은 다음과 같을 수 있다: 퇴적 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 200℃이고; DC 전력이 0.5kW이다.
또한 산화물 반도체막(92b)이 CAAC-OS막인 경우, 산화물 반도체막(92b)은 다결정 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])을 포함하는 타깃을 사용하여 퇴적되는 것이 바람직하다. 퇴적 조건은 다음과 같을 수 있다: 퇴적 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 300℃이고; DC 전력이 0.5kW이다.
산화물 반도체막(92a~92c)은 스퍼터링법으로 형성할 수 있지만, 다른 방법 예를 들어, 열 CVD법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Organic Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)을 채용하여도 좋다.
전자 공여체(donor)로서 기능하는 수분 및 수소 등 불순물의 저감, 및 산소 빈자리의 저감에 의하여 얻어진 고순도화된 산화물 반도체(purified oxide semiconductor)에는 캐리어 발생원이 적기 때문에, 고순도화된 산화물 반도체는 진성(i형)인 반도체 또는 실질적으로 i형인 반도체가 될 수 있다. 이 이유로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 매우 작고, 신뢰성이 높다. 그러므로, 상기 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는, 양의 문턱 전압의 전기적 특성(노멀리 오프 특성이라고도 함)을 갖게 되기 쉽다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 작은 오프 전류는, 다양한 실험에 의하여 증명될 수 있다. 예를 들어, 소자가 1×106μm의 채널 폭과 10μm의 채널 길이를 가지더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V일 때, 오프 전류는 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 채널 폭으로 정규화된 트랜지스터의 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 서로 접속하고, 용량 소자에/로부터 흐르는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 측정에서는, 트랜지스터의 채널 형성 영역에 고순도화된 산화물 반도체막을 사용하였고, 용량 소자에서의 단위 시간당 전하량의 변화로부터, 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우, 수십 욕토암페어 퍼 마이크로미터(yA/μm)라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터는, 결정성 실리콘 트랜지스터보다 오프 전류가 훨씬 낮다.
반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체막에 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. 또한, 이러한 산화물 반도체막을 사용하여 형성되는 트랜지스터들의 전기적 특성의 변동을 저감하기 위한 스태빌라이저로서, In 및 Zn에 더하여 갈륨(Ga)이 포함되는 것이 바람직하다. 스태빌라이저로서 주석(Sn)이 포함되는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)이 포함되는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)이 포함되는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)이 포함되는 것이 바람직하다.
산화물 반도체 중에서, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물 또는 In-Sn-Zn 산화물 등은 스퍼터링법 또는 습식법에 의하여 전기적 특성이 좋은 트랜지스터를 형성할 수 있기 때문에 양산성이 높다는 이점이 있다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물을 사용하면, 전기적 특성이 좋은 트랜지스터를 유리 기판 위에 형성할 수 있다. 대형 기판을 사용할 수도 있다.
다른 스태빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 중에서 선택되는 하나 이상의 란타노이드가 포함되어도 좋다.
산화물 반도체로서, 다음 산화물 중 어느 것을 사용할 수 있고, 예를 들어: 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 포함하는 산화물을 말하고, Ga 및 Zn에 대한 In의 비율에 한정은 없다. 또한, In-Ga-Zn 산화물이 In, Ga, 및 Zn 이외의 금속 원소를 포함하여도 좋다. In-Ga-Zn 산화물은, 전계가 인가되지 않을 때에 저항이 충분히 높기 때문에, 오프 전류를 충분히 저감할 수 있다. 또한, In-Ga-Zn 산화물은 이동도가 높다.
예를 들어, In-Sn-Zn 산화물을 사용하는 경우, 높은 이동도를 비교적 쉽게 얻을 수 있다. 한편, In-Ga-Zn 산화물을 사용하는 경우, 벌크 내의 결함 밀도를 저감함으로써 이동도를 증가시킬 수 있다.
트랜지스터(90)에서, 소스 및 드레인 전극들에 사용하는 도전 재료에 따라서 소스 및 드레인 전극들 내의 금속이 산화물 반도체막으로부터 산소를 추출할 수 있다. 이 경우, 산화물 반도체막에서 소스 전극 또는 드레인 전극과 접하는 영역이, 산소 빈자리의 형성으로 인하여 n형 영역이 된다. n형 영역은 소스 영역 또는 드레인 영역으로서 기능하여, 산화물 반도체막과 소스 전극 또는 드레인 전극 사이의 접촉 저항을 저하시킨다. 따라서, n형 영역의 형성에 의하여 트랜지스터(90)의 이동도 및 온 전류가 증가되어, 트랜지스터(90)를 사용한 반도체 장치의 고속 동작을 달성할 수 있다.
또한, 소스 전극 및 드레인 전극 내의 금속에 의한 산소의 추출은, 소스 전극 및 드레인 전극을 스퍼터링법으로 형성할 때, 또는 소스 전극 및 드레인 전극의 형성 후에 가열 처리를 수행할 때에 일어날 가능성이 있다. 산소에 결합되기 쉬운 도전 재료를 사용하여 소스 전극 및 드레인 전극을 형성함으로써, n형 영역이 형성되기 더 쉬워진다. 이러한 도전 재료의 예에는 Al, Cr, Cu, Ta, Ti, Mo, 및 W가 포함된다.
또한, 적층된 산화물 반도체막들을 포함하는 반도체막을 트랜지스터(90)에 사용하는 경우, 채널 영역으로서 기능하는 산화물 반도체막(92b)까지 n형 영역이 연장되어, 트랜지스터(90)의 이동도 및 온 전류가 더 증가되고 반도체 장치가 고속으로 동작할 수 있게 되므로 바람직하다.
절연막(91)은 가열에 의하여 산소의 일부를 산화물 반도체막(92a~92c)에 공급하는 기능을 갖는 것이 바람직하다. 절연막(91)의 결함 수는 작은 것이 바람직하고, 대표적으로 실리콘의 댕글링 본드로 인한 g=2.001에서의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다. 스핀 밀도는 전자 스핀 공명(ESR(electron spin resonance)) 분광법으로 측정된다.
가열에 의하여 산소의 일부를 산화물 반도체막(92a~92c)에 공급하는 기능을 갖는 절연막(91)은 산화물인 것이 바람직하다. 상기 산화물의 예에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼이 포함된다. 절연막(91)은 플라스마 CVD법 또는 스퍼터링법 등에 의하여 형성될 수 있다.
또한, 본 명세서에서 산화질화물은 질소보다 산소를 더 많이 포함하고, 질화산화물은 산소보다 질소를 더 많이 포함한다.
또한 도 9의 (A)~(C) 또는 도 10의 (A)~(C)에 도시된 트랜지스터(90)에서 도전막(96)은, 도전막(93 및 94)과는 중첩되지 않는, 채널 영역을 포함하는 산화물 반도체막(92b)의 단부들, 즉 도전막(93 및 94)이 위치하는 영역과는 다른 영역에 있는 산화물 반도체막(92b)의 단부들과 중첩된다. 단부들을 형성하기 위한 에칭에 의하여 산화물 반도체막(92b)의 단부들이 플라스마에 노출될 때에, 에칭 가스로부터 생성된 염소 라디칼, 플루오린 라디칼, 또는 다른 라디칼이 산화물 반도체에 포함되는 금속 원소와 결합되기 쉽다. 이 이유로, 산화물 반도체막의 단부들에서는 금속 원소와 결합된 산소가 쉽게 방출되기 때문에 산소 빈자리가 형성되기 쉽고, 이에 따라 산화물 반도체막의 단부들이 n형 도전성을 갖게 되기 쉽다고 생각된다. 그러나, 도 9의 (A)~(C) 또는 도 10의 (A)~(C)에 도시된 트랜지스터(90)에서 도전막(93 및 94)과 중첩되지 않는, 산화물 반도체막(92b)의 단부들이 도전막(96)과 중첩되기 때문에, 도전막(96)의 전위를 제어함으로써 상기 단부들에 인가되는 전계를 제어할 수 있다. 결과적으로 산화물 반도체막(92b)의 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 전류를, 도전막(96)에 인가되는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터(90)의 구조를 s-channel(surrounded channel) 구조라고 한다.
s-channel 구조에 의하여 구체적으로, 트랜지스터(90)가 오프 상태가 되는 전위가 도전막(96)에 공급되는 경우에는, 상기 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 오프 전류의 양을 저감할 수 있다. 이 이유로, 트랜지스터(90)에서 높은 온 전류를 얻기 위하여 채널 길이를 줄인 결과 산화물 반도체막(92b)의 단부들에서의 도전막들(93 및 94) 사이의 거리가 줄어들더라도, 트랜지스터(90)는 낮은 오프 전류를 가질 수 있다. 결과적으로 짧은 채널 길이에 의하여, 트랜지스터(90)는 온 상태에서 높은 온 전류를, 오프 상태에서 낮은 오프 전류를 가질 수 있다.
s-channel 구조에 의하여 구체적으로, 트랜지스터(90)가 온 상태가 되는 전위가 도전막(96)에 공급되는 경우에는, 산화물 반도체막(92b)의 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 전류의 양을 증가시킬 수 있다. 상기 전류는 트랜지스터(90)의 전계 효과 이동도의 증가 및 온 전류의 증가에 기여한다. 산화물 반도체막(92b)의 단부들이 도전막(96)과 중첩되면, 캐리어가 산화물 반도체막(92b)과 절연막(95)의 계면 부근의 영역에 한정되지 않고 산화물 반도체막(92b)의 넓은 영역을 흐르기 때문에, 트랜지스터(90)의 캐리어 이동의 양이 증가된다. 이 결과, 트랜지스터(90)의 온 전류가 증가되고, 전계 효과 이동도가 예를 들어 10cm2/V·s 이상 또는 20cm2/V·s 이상으로 증가된다. 또한, 여기서 전계 효과 이동도는 산화물 반도체막의 물리적 성질로서의 이동도의 근사값이 아니라, 전류 구동 능력의 지표인, 트랜지스터의 포화 영역에서의 외관상의 전계 효과 이동도이다.
산화물 반도체막의 구조에 대하여 이하에서 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 분류된다. 또는 산화물 반도체는, 예를 들어 결정성 산화물 반도체와 비정질 산화물 반도체로 분류된다.
비단결정 산화물 반도체의 예에는, CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체가 포함된다. 또한, 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 결정부가 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서 결정부들 사이의 경계, 즉 결정립계가 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향에서 관찰한 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 표면(이하에서 CAAC-OS막이 형성되는 표면을 형성 표면이라고도 함) 또는 CAAC-OS막 상면의 요철을 반영한 형태를 가지고, 형성 표면 또는 CAAC-OS막 상면에 평행하게 배열된다.
한편, 샘플 표면에 실질적으로 수직인 방향에서 관찰한 CAAC-OS막의 고분해능 평면 TEM 이미지에 따르면, 결정부에서 금속 원자가 삼각 또는 육각 형상으로 배열되어 있다. 그러나, 상이한 결정부 간에서 금속 원자의 배열에 규칙성은 없다.
X선 회절(XRD: X-ray diffraction) 장치를 사용하여 CAAC-OS막의 구조 분석을 행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, c축이 형성 표면 또는 CAAC-OS막 상면에 실질적으로 수직인 방향으로 배열되어 있는 것을 가리킨다.
또한, InGaZnO4 결정을 갖는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근인 피크에 더하여, 2θ가 36° 부근일 때도 피크가 관찰될 수 있다. 2θ가 36° 부근인 피크는 CAAC-OS막의 일부에, c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 31° 부근에 2θ의 피크가 나타나고, 36° 부근에 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히, 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소를 포획하면 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 수가 적은) 상태를 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성" 상태라고 한다. 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 이 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 산화물 반도체막을 포함하는 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다.
CAAC-OS막을 트랜지스터에 사용하면 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정을 특히 나노결정(nc)라고 한다. 나노결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확히 관찰되지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. nc-OS막에서 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별하지 못하는 경우가 있다. 예를 들어 결정부 크기보다 큰 직경의 X선을 사용한 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 수행하면, 결정면을 가리키는 피크가 나타나지 않는다. 또한, 결정부의 크기보다 큰 프로브 직경의(예를 들어 50nm 이상) 전자 빔을 사용하여 얻어진 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로 패턴이 나타난다. 한편, 프로브 직경이 결정부의 크기와 가깝거나 작은 전자 빔을 사용하여 얻어진 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 원형(고리형)의 패턴의 휘도가 높은 영역이 나타나는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 고리형 영역에서 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막에 비하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 또한, nc-OS막에서 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 흐트러진 원자 배열을 가지고 결정부를 가지지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 정형 상태를 가지지 않는다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부는 보이지 않는다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 분석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면 스폿이 관찰되지 않고 헤일로 패턴이 나타난다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물리적 성질을 갖는 구조를 가져도 좋다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like oxide semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서, 보이드(void)가 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서는, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. TEM 관찰에 사용되는 미량의 전자 빔에 의하여 유발되는, a-like OS막의 결정화로 인하여 결정부의 성장이 일어나는 경우가 있다. 한편, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의하여 결정화가 거의 일어나지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 Ga-Zn-O층이 2층 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는 In-O층 3층 및 Ga-Zn-O층 6층을 포함하는 9층이 c축 방향으로 적층되는 구조를 갖는다. 따라서, 근접한 층들 사이의 거리는 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이다. 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 주목하면, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 격자 줄무늬 각각이 InGaZnO4 결정의 a-b면에 대응한다.
또한 산화물 반도체막의 밀도는 그 구조에 따라 달라지는 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성이 정해지면, 이 산화물 반도체막의 밀도와 이 산화물 반도체막과 동일한 조성을 갖는 단결정 산화물 반도체의 밀도를 비교하여 이 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, a-like OS막의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 단결정 산화물 반도체막의 밀도의 78% 미만인 산화물 반도체막은 퇴적하기 어렵다.
상술한 설명의 구체적인 예를 든다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, nc-OS막 및 CAAC-OS막 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 갖는 산화물 반도체가 단결정 구조에 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
또한 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
본 명세서에서, "평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키고, 따라서 각도가 -5° 이상 5° 이하인 경우도 포함된다. 또한 "실질적으로 평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한, "수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키고, 따라서 각도가 85° 이상 95° 이하인 경우도 포함된다. 또한 "실질적으로 수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
CAAC-OS막의 퇴적에는 다음의 조건을 사용하는 것이 바람직하다.
퇴적 중에 CAAC-OS막에 들어가는 불순물의 양을 저감함으로써, 불순물에 의하여 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 처리 체임버 내에 존재하는 불순물(예를 들어 수소, 물, 이산화탄소, 또는 질소)의 농도를 저감하여도 좋다. 또한, 퇴적 가스의 불순물 농도를 저감하여도 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 퇴적 가스를 사용한다.
퇴적 중의 기판 가열 온도를 높임으로써, 스퍼터링된 입자가 기판 표면에 도달한 후에 스퍼터링된 입자의 마이그레이션(migration)이 일어나기 쉬워진다. 구체적으로는, 퇴적 중의 기판 가열 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하이다. 퇴적 중의 기판 가열 온도를 높임으로써, 평판상 또는 펠릿상의 스퍼터링된 입자가 기판 표면에 도달하였을 때 기판 표면상에서 마이그레이션이 일어나, 스퍼터링된 입자의 평평한 면이 기판에 부착된다.
또한 바람직하게는, 퇴적 가스에서의 산소의 비율을 증가시키고, 퇴적 시의 플라스마 대미지를 저감하기 위하여 전력을 최적화한다. 퇴적 가스에서의 산소의 비율은 30vol% 이상, 바람직하게는 100vol%이다.
타깃의 예로서 In-Ga-Zn 산화물 타깃에 대하여 이하에서 설명한다.
InO X 분말, GaO Y 분말, 및 ZnO Z 분말을 소정의 몰비(molar ratio)로 혼합하고, 압력을 가하고, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 행함으로써 다결정인 In-Ga-Zn 산화물 타깃을 만든다. 또한 X, Y, 및 Z는 임의의 양수(positive number)이다. 여기서, GaO Y 분말 및 ZnO Z 분말에 대한 InO X 분말의 소정의 몰비는 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 2:1:3 또는 3:1:2이다. 분말의 종류, 및 분말을 혼합하는 몰비는 원하는 타깃에 따라 적절히 결정할 수 있다. 몰비가 In:Ga:Zn=2:1:3인 타깃을 사용하여 형성된 CAAC-OS막은 소정의 면적에서 CAAC-OS의 회절 패턴이 관찰되는 영역의 비율(CAAC의 비율이라고도 함)이 특히 높을 수 있기 때문에, 이 CAAC-OS막에 채널 형성 영역을 갖는 트랜지스터는 우수한 주파수 특성을 가질 수 있다.
알칼리 금속은 산화물 반도체에 포함되는 원소가 아니기 때문에 불순물이다. 마찬가지로, 알칼리 토금속은 알칼리 토금속이 산화물 반도체의 구성요소가 아닐 때는 불순물이다. 산화물 반도체막과 접하는 절연막이 산화물일 때, 알칼리 금속 중 Na가 상기 절연막 내로 확산되어 Na＋가 된다. 또한, 산화물 반도체막에서 Na는 산화물 반도체의 구성요소인 금속과 산소의 결합을 절단하거나, 또는 그 안에 들어간다. 이 결과, 트랜지스터의 전기적 특성이 열화되어, 예를 들어 문턱 전압의 음으로의 변동에 따라 트랜지스터가 노멀리 온 상태가 되거나 또는 이동도가 저하된다. 또한, 트랜지스터의 특성도 변동된다. 구체적으로, 이차 이온 질량 분석에 의한 Na 농도의 측정값은 5×1016/cm3 이하인 것이 바람직하고, 1×1016/cm3 이하인 것이 더 바람직하고, 1×1015/cm3 이하인 것이 더욱 바람직하다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하인 것이 바람직하고, 1×1015/cm3 이하인 것이 더 바람직하다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하인 것이 바람직하고, 1×1015/cm3 이하인 것이 더 바람직하다.
인듐을 포함하는 금속 산화물을 사용할 때, 산소와의 결합 에너지가 인듐보다 높은 실리콘 또는 탄소가 인듐과 산소의 결합을 절단함으로써 산소 빈자리가 형성될 수 있다. 따라서, 산화물 반도체막에 실리콘 또는 탄소가 포함되면, 알칼리 금속 또는 알칼리 토금속을 사용하는 경우와 마찬가지로 트랜지스터의 전기적 특성이 열화되기 쉽다. 그러므로, 산화물 반도체막에서의 실리콘 및 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 이차 이온 질량 분석으로 측정되는 탄소 농도 또는 실리콘 농도는 1×1018/cm3 이하이다. 이 경우, 트랜지스터의 전기적 특성의 열화를 방지할 수 있어 반도체 장치의 신뢰성이 향상될 수 있다.
<반도체 장치의 단면 구조의 예>
도 11은 도 1에 도시된 장치의 단면 구조의 예를 도시한 것이다.
도 11에서는, 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(22)가, 단결정 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(23) 위에 형성된다.
트랜지스터(23)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등으로 된 반도체막 또는 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 또는, 트랜지스터(23)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 각 트랜지스터가 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하는 경우, 트랜지스터(22)가 트랜지스터(23) 위에 적층될 필요는 없고 트랜지스터(22 및 23)가 동일한 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(23)를 형성하는 경우, 상기 박막에 다음 중 어느 것이나 사용할 수 있다: 스퍼터링법, 또는 PECVD(plasma-enhanced chemical vapor deposition)법 등의 기상 성장법에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘; 및 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면 부분을 분리하여 얻어진 단결정 실리콘 등.
트랜지스터(23)가 형성될 수 있는 반도체 기판(601)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판으로 할 수 있다. 도 11에서 반도체 기판(601)으로서 단결정 실리콘 기판이 사용된다.
트랜지스터(23)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는 선택 산화법(LOCOS법: local oxidation of silicon법) 또는 트렌치 분리법(STI(shallow trench isolation)법) 등을 사용할 수 있다. 도 11은 트랜지스터(23)를 전기적으로 분리하는 데 트렌치 분리법을 사용하는 경우의 예를 도시한 것이다. 구체적으로, 도 11에서는 에칭 등으로 반도체 기판(601)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연물을 매립하는 식으로 형성되는 소자 분리 영역(610)을 사용한 소자 분리에 의하여 트랜지스터(23)가 전기적으로 분리된다.
트랜지스터(23) 위에는 절연막(611)이 제공된다. 절연막(611)에는 개구가 형성된다. 트랜지스터(23)의 소스 및 드레인에 전기적으로 접속되는 도전막(625 및 626) 및 트랜지스터(23)의 게이트에 전기적으로 접속되는 도전막(627)이 이 개구에 형성된다.
도전막(625)은 절연막(611) 위에 형성된 도전막(634)에 전기적으로 접속된다. 도전막(626)은 절연막(611) 위에 형성된 도전막(635)에 전기적으로 접속된다. 도전막(627)은 절연막(611) 위에 형성된 도전막(636)에 전기적으로 접속된다.
도전막(634 및 635) 위에 절연막(612)이 형성된다. 절연막(612)에는 개구가 형성된다. 도전막(636)에 전기적으로 접속되는 도전막(637)이 이 개구에 형성된다. 도전막(637)은 절연막(612) 위에 형성된 도전막(651)에 전기적으로 접속된다.
도전막(651) 위에 절연막(613)이 형성된다. 절연막(613)에는 개구가 형성된다. 도전막(651)에 전기적으로 접속되는 도전막(652)이 이 개구에 형성된다. 도전막(652)은 절연막(613) 위에 형성된 도전막(653)에 전기적으로 접속된다. 절연막(613) 위에 도전막(644)이 형성된다.
도전막(653) 및 도전막(644) 위에 절연막(661)이 형성된다. 도 11에서, 절연막(661) 위에 트랜지스터(22)가 형성된다.
트랜지스터(22)는 절연막(661) 위에, 산화물 반도체를 포함하는 반도체막(701), 반도체막(701)의 소스 전극 및 드레인 전극으로서 기능하는 도전막(721 및 722), 반도체막(701) 및 도전막(721 및 722) 위의 게이트 절연막(662), 및 게이트 절연막(662) 위에 있고 도전막들(721 및 722) 사이에서 반도체막(701)과 중첩되는 게이트 전극(731)을 포함한다. 또한 도전막(722)은 절연막(661)에 형성된 개구에서 도전막(653)에 전기적으로 접속된다.
트랜지스터(22)의 반도체막(701)에서는, 도전막(721)과 중첩되는 영역과 게이트 전극(731)과 중첩되는 영역 사이에 영역(710)이 있다. 또한, 트랜지스터(22)의 반도체막(701)에서는, 도전막(722)과 중첩되는 영역과 게이트 전극(731)과 중첩되는 영역 사이에 영역(711)이 있다. 아르곤 등의 불활성 가스, 반도체막(701)에 p형 도전성을 부여하는 불순물, 또는 반도체막(701)에 n형 도전성을 부여하는 불순물을, 도전막(721 및 722) 및 게이트 전극(731)을 마스크로서 사용하여 영역(710 및 711)에 첨가하면, 반도체막(701)에서 게이트 전극(731)과 중첩되는 영역보다 영역(710 및 711)의 저항률을 낮게 할 수 있다.
트랜지스터(22) 위에는 절연막(663)이 제공된다.
도 11에서, 트랜지스터(22)는 반도체막(701)의 적어도 일 측에 게이트 전극(731)을 갖지만, 트랜지스터(22)는 반도체막(701)을 개재한 한 쌍의 게이트 전극을 가져도 좋다.
트랜지스터(22)가 반도체막(701)을 개재한 한 쌍의 게이트 전극을 갖는 경우, 게이트 전극들 중 한쪽은 온/오프 상태를 제어하기 위한 신호를 공급받을 수 있고, 게이트 전극들 중 다른 쪽은 다른 소자로부터 전위를 공급받을 수 있다. 이 경우, 한 쌍의 게이트 전극에 동일한 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 11에서 트랜지스터(22)는 하나의 게이트 전극(731)에 대응하는 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(22)는 전기적으로 접속된 복수의 게이트 전극이 제공되어 하나의 활성층에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 가져도 좋다.
본 실시형태는 본 명세서 등에서의 다른 실시형태 등에 개시되는 구성 중 어느 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
<전자 기기의 예>
본 발명의 일 형태의 반도체 장치는, 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 영상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생된 영상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 본 발명의 일 형태의 반도체 장치를 갖출 수 있는 전자 기기의 다른 예는 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 및 의료 장치이다. 도 12의 (A)~(F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 12의 (A)는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 및 스타일러스(stylus)(5008) 등을 포함하는 휴대형 게임기를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대형 게임기에 포함되는 다양한 집적 회로에 사용될 수 있다. 도 12의 (A)의 휴대형 게임기는 2개의 표시부(5003 및 5004)를 갖지만, 휴대형 게임기에 포함되는 표시부의 개수는 이에 제한되지 않는다.
도 12의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 및 조작 키(5606) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대 정보 단말에 포함되는 다양한 집적 회로에 사용될 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 연결부(5605)로 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)에 의하여 변경할 수 있다. 제 1 표시부(5603)에 표시되는 영상은 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 연결부(5605)에서의 각도에 따라 전환되어도 좋다. 위치 입력 기능을 갖는 표시 장치가 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽으로서 사용되어도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 추가할 수 있다. 또는, 위치 입력 기능은 포토센서로 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 추가할 수 있다.
도 12의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 노트북형 퍼스널 컴퓨터에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 12의 (D)는 하우징(5301), 냉장실 도어(5302), 및 냉동실 도어(5303) 등을 포함하는 전기 냉동냉장고를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 전기 냉동냉장고에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 12의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라에 포함되는 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공된다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)에 의하여 서로 연결되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 연결부(5806)에 의하여 변경할 수 있다. 표시부(5803)에 표시되는 영상은 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 연결부(5806)에서의 각도에 따라 전환되어도 좋다.
도 12의 (F)는 차체(5101), 차륜(5102), 대시보드(5103), 및 라이트(5104) 등을 포함하는 승용차를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 승용차에 포함되는 다양한 집적 회로에 사용될 수 있다.
또한, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 다른 접속 관계가 포함되어도 좋다.
여기서 X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
예를 들어, X와 Y가 전기적으로 접속되는 경우 X와 Y의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한 스위치는 온 상태 또는 오프 상태가 되도록 제어된다. 즉, 스위치는 전도 또는 비전도가 되어(온 상태 또는 오프 상태가 되어) 스위치를 통하여 전류가 흐를지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하여 바꾸는 기능을 갖는다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 회로 또는 스텝다운 회로) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어 X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송되면 X와 Y는 기능적으로 접속되어 있다.
또한, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 동일하다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에, 이하의 표현 중 어느 것을 사용할 수 있다.
상기 표현들의 예에는, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속되다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 상술한 예와 같은 표현에 의하여, 회로 구조에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 규정할 수 있다. 또한, 이들 표현은 예에 불과하고, 본 발명의 일 형태는 이들 표현에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2 각각은 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
독립된 구성요소들이 회로도에서 서로 전기적으로 접속되더라도, 하나의 구성요소가 복수의 구성요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 그 범주에 포함한다.
또한 실시형태에서 설명하는 것(또는 그 일부)은, 그 같은 실시형태에서 설명하는 다른 내용, 및/또는 또 하나의 실시형태 또는 다른 실시형태들에서 설명하는 것(또는 그 일부)에 적용, 조합, 또는 치환할 수 있다.
또한 각 실시형태에서, 실시형태에서 설명하는 내용은 다양한 도면을 참조하여 설명하는 내용 또는 본 명세서에 개시되는 문장으로 설명하는 내용이다.
또한, 하나의 실시형태에 도시된 도면(도면의 일부이어도 좋음)을 이 도면의 다른 부분, 이 실시형태에 도시된 다른 도면(다른 도면의 일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에 도시된 도면(도면의 일부이어도 좋음)과 조합함으로써, 더 많은 도면을 만들 수 있다.
또한, 명세서 중의 어느 도면 또는 문장에서 규정되어 있지 않은 내용은 발명의 일 형태에서 제외될 수 있다. 또는, 상한값 및 하한값 등으로 정의되는 어떤 값의 범위가 기재되는 경우, 그 범위를 자유로이 좁히거나, 또는, 그 범위 중 어떤 값을 제외함으로써, 일부가 제외된 범위에 의하여 발명의 일 형태를 규정할 수 있다. 이런 식으로, 예를 들어 종래 기술이 제외되도록 본 발명의 일 형태의 기술적 범위를 규정할 수 있다.
구체적인 예로서, 제 1 내지 제 5 트랜지스터를 포함하는 회로의 도면을 도시하였다. 이 경우, 그 회로가 제 6 트랜지스터를 포함하지 않는 것으로 발명에서 규정할 수 있다. 그 회로가 용량 소자를 포함하지 않는 것으로 발명에서 규정할 수 있다. 그 회로가 특정한 접속 구조를 갖는 제 6 트랜지스터를 포함하지 않는 것으로 발명에서 규정할 수 있다. 그 회로가 특정한 접속 구조를 갖는 용량 소자를 포함하지 않는 것으로 발명에서 규정할 수 있다. 예를 들어, 게이트가 제 3 트랜지스터의 게이트에 접속되는 제 6 트랜지스터가 포함되지 않는 것으로 발명에서 규정할 수 있다. 예를 들어, 제 1 전극이 제 3 트랜지스터의 게이트에 접속되는 용량 소자가 포함되지 않는 것으로 발명에서 규정할 수 있다.
다른 구체적인 예로서는, "어떤 전압이 3V 이상 10V 이하인 것이 바람직하다"라는 수치 기재를 든다. 이 경우, 예를 들어 그 전압이 -2V 이상 1V 이하인 경우는 본 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 전압이 13V 이상인 경우는 본 발명의 일 형태에서 제외된다고 규정할 수 있다. 또한, 예를 들어 그 전압이 5V 이상 8V 이하인 것으로 발명에서 규정할 수 있다. 예를 들어 그 전압이 약 9V인 것으로 발명에서 규정할 수 있다. 예를 들어 그 전압이 3V 이상 10V 이하이지만, 9V가 아닌 것으로 발명에서 규정할 수 있다. 또한, "어떤 값이 특정한 범위에 있는 것이 바람직하다" 또는 "어떤 값이 특정한 조건을 만족시키는 것이 바람직하다"라는 기재를 든 경우에도, 그 값은 이 기재에 한정되지 않는다. 즉, "바람직하다" 또는 "바람직하게" 등의 용어를 포함하는 수치 기재는 반드시 그 값을 한정하지는 않는다.
또 다른 구체적인 예로서, "어떤 전압이 10V인 것이 바람직하다"라는 기재를 든다. 이 경우, 예를 들어 그 전압이 -2V 이상 1V 이하인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 전압이 13V 이상인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다.
또 다른 구체적인 예로서, 재료의 성질을 설명하기 위하여, "어떤 막은 절연막이다"라는 기재를 든다. 이 경우, 예를 들어 그 절연막이 유기 절연막인 경우는 본 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 절연막이 무기 절연막인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 절연막이 도전막인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어, 그 절연막이 반도체막인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다.
또 다른 구체적인 예로서, "어떤 막이 A막과 B막 사이에 제공된다"라는 적층 구조의 기재를 든다. 이 경우, 예를 들어 그 막이 4층 이상의 적층막인 경우는 발명에서 제외된다고 규정할 수 있다. 예를 들어 도전막이 A막과 그 막 사이에 제공되는 경우는 본 발명에서 제외된다고 규정할 수 있다.
또한, 본 명세서 등에 기재되는 발명의 일 형태를 다양한 사람들이 실시할 수 있다. 그러나, 상이한 사람들이 본 발명의 일 형태의 실시에 관여될 수 있다. 예를 들어, 송수신 시스템의 경우에는, A사가 송신 장치를 제조 및 판매하고, B사가 수신 장치를 제조 및 판매하는 경우가 생각된다. 다른 예로서는, 트랜지스터 및 발광 소자를 포함하는 발광 장치의 경우에는, A사가 트랜지스터를 포함하는 반도체 장치를 제조 및 판매하고, B사가 그 반도체 장치를 구입하고, 그 반도체 장치에 발광 소자를 제공하며, 발광 장치를 완성시키는 경우가 생각된다.
이러한 경우, A사 또는 B사 각각에 대하여 특허 침해를 주장할 수 있도록 발명의 일 형태를 구성할 수 있다. 즉, A사만이 그 형태를 실시하도록 발명의 일 형태를 구성할 수 있고, B사만이 그 형태를 실시하도록 발명의 다른 일 형태를 구성할 수 있다. A사 또는 B사에 대하여 특허 침해 소송을 제기할 수 있는 발명의 일 형태는 명확하며, 본 명세서 등에 개시되어 있다고 간주할 수 있다. 예를 들어, 송수신 시스템의 경우에는, 송신 장치만이 사용되는 경우의 기재 또는 수신 장치만이 사용되는 경우의 기재가 본 명세서 등에 포함되지 않을 때도, 송신 장치만으로 발명의 일 형태를 구성할 수 있고, 수신 장치만으로 발명의 다른 일 형태를 구성할 수 있다. 이들 발명의 형태는 명확하며, 본 명세서 등에 개시되어 있다고 간주할 수 있다. 다른 예는 다음과 같다: 트랜지스터 및 발광 소자를 포함하는 발광 장치의 경우에는, 트랜지스터를 포함하는 반도체 장치만이 사용되는 경우 또는 발광 소자를 포함하는 발광 장치만이 사용되는 경우의 기재가 본 명세서 등에 포함되지 않을 때도, 트랜지스터를 포함하는 반도체 장치만으로 발명의 일 형태를 구성할 수 있고, 발광 소자를 포함하는 발광 장치만으로 발명의 다른 일 형태를 구성할 수 있다. 이들 발명의 형태는 명확하며, 본 명세서 등에 개시되어 있다고 간주할 수 있다.
또한 본 명세서 등에서, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 및 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 모든 단자가 접속되는 부분이 특정되지 않더라도, 당업자는 발명의 일 형태를 구성할 수 있을 것이다. 바꿔 말하면, 접속부가 특정되지 않더라도, 발명의 일 형태는 명확하다. 또한, 본 명세서 등에 접속부가 개시되는 경우, 접속부가 특정되지 않는 발명의 일 형태가 본 명세서 등에 개시된다고 결정될 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 개수가 하나보다 많은 경우, 그 단자가 접속되는 부분을 특정할 필요는 없다. 따라서, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 및 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 단자들 중 일부가 접속되는 부분만을 특정함으로써, 발명의 일 형태를 구성할 수 있다.
또한 본 명세서 등에서, 적어도 회로의 접속부가 특정되면, 당업자가 발명을 특정할 수 있을 것이다. 또는, 적어도 회로의 기능이 특정되면, 당업자는 발명을 특정할 수 있을 것이다. 바꿔 말하면, 회로의 기능이 특정되면, 발명의 일 형태가 명확해진다. 또한, 기능이 특정되는 발명의 일 형태가 본 명세서 등에 개시된다고 결정될 수 있다. 따라서, 회로의 접속부가 특정되면, 기능이 특정되지 않더라도 그 회로는 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 또는, 회로의 기능이 특정되면, 접속부가 특정되지 않더라도 그 회로는 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다.
또한 본 명세서 등에서, 하나의 실시형태에서 설명하는 도면 또는 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 부분에 관련된 도면 또는 문장이 기재되는 경우, 그 도면 또는 그 문장의 일부로부터 추출된 내용도 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 발명의 일 형태는 명확하다. 따라서, 예를 들어 능동 소자(예를 들어 트랜지스터 또는 다이오드), 배선, 수동 소자(예를 들어 용량 소자 또는 저항 소자), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 또는 제작 방법 등이 하나 이상 기재된 도면 또는 문장에 있어서, 그 도면 또는 그 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 예를 들어, N개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; N은 정수)가 제공된 회로도로부터 M개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; M은 정수이고, M<N)를 추출하여 발명의 일 형태를 구성할 수 있다. 다른 예로서는, N개(N은 정수)의 층이 제공된 단면도로부터 M개(M은 정수이고, M<N)의 층을 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예로서는, N개(N은 정수)의 요소가 제공된 흐름도로부터 M개(M은 정수이고, M<N)의 요소를 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예로서는 "A는 B, C, D, E 또는 F를 포함한다"라는 문장으로부터 일부의 임의의 요소를 추출하여, 발명의 일 형태, 예를 들어 "A는 B와 E를 포함한다", "A는 E와 F를 포함한다", "A는 C와 E와 F를 포함한다", 또는 "A는 B와 C와 D와 E를 포함한다"를 구성할 수 있다.
또한 본 명세서 등에서 하나의 실시형태에서 설명하는 도면 또는 문장에 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 상위 개념이 도출될 수 있다는 것은 당업자라면 용이하게 이해할 것이다. 따라서, 하나의 실시형태에서 설명하는 도면 또는 문장에서, 적어도 하나의 구체적인 예가 기재되는 경우에는, 그 구체적인 예의 상위 개념이 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 발명의 일 형태는 명확하다.
또한 본 명세서 등에서, 적어도 도면에 도시된 것(도면의 일부이어도 좋음)은 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 내용이 도면에 기재될 때, 그 내용이 문장에 기재되지 않더라도 그 내용은 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 마찬가지로, 도면으로부터 추출한 도면의 일부가 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 발명의 일 형태는 명확하다.
(실시예 1)
본 실시예에서는, 시제품(prototype)인 전압 제어 발진기(VCO)에 대하여 설명한다. 시제품 VCO는 In-Ga-Zn 산화물의 CAAC-OS막에 채널 형성 영역을 포함하는 트랜지스터(OS FET)를 사용하여 제작하였다.
시제품 VCO는 도 1 및 2에서의 회로 구성을 갖는다. 시제품 VCO는 회로(101[1]~101[n])(여기서 n=101)를 포함한다. 시제품 VCO는 회로(102)에서의 회로(104[1]~104[m])(여기서 m=4)를 더 포함한다.
회로(104[1]~104[m])에서, OS FET는 4μm의 채널 폭을 갖고 Si FET는 16μm의 채널 폭을 갖는다. OS FET는 트랜지스터(105)로서 사용되고, Si FET는 트랜지스터(106 및 107) 각각으로서 사용된다.
VCO에 포함되는 인버터(103)를 1.0V, 1.5V, 및 2.5V로 상이한 전압에서 구동하여 측정을 수행하였다. 트랜지스터(107)의 구동 전압은 2.5V로 하였다. 트랜지스터(105)는 백 게이트를 포함함하고 이 백 게이트에 -9.0V의 전압을 인가하였다. 트랜지스터(105)를 통한 기록 시간을 500μs로 설정하였다.
도 13의 (A) 및 (B)는 각각 배선(BL)을 통하여 노드(SN)에 인가된 전압(V DATA)과 VCO의 발진 주파수의 관계를 나타낸 그래프이다. 도 13의 (A)는 리니어 스케일을 갖는 그래프이고, 도 13의 (B)는 로그 스케일을 갖는 그래프이다.
회로(104[1])만의 발진 주파수를 상이한 값의 V DATA에서 측정하였다. 도 13의 (A) 및 (B)는 단순히 V DATA를 변화시킴으로써 발진 주파수를 제어할 수 있는 것을 나타낸다.
인버터(103)의 구동 전압을 1.5V로 한 조건에서 측정한 발진 주파수의 값은, 0.7V의 V DATA에서 7.20Hz, 2.5V의 V DATA에서 7.83MHz이었다. 이것은 V DATA가 0.7V~2.5V의 범위 내일 때, 발진 주파수는 약 6자릿수를 넘어 변경될 수 있다는 것을 제시한다.
또한 V DATA가 높은 범위, 즉 1.3V보다 높은 범여에서는, 인버터(103)의 지연이 지배적인 것처럼 보이고 발진 주파수는 V DATA에 덜 의존한다. 한편, V DATA가 낮은 범위, 즉 1.3V 이하인 범위에서는 발진 주파수는 V DATA에 더 의존한다.
인버터(103)를 1.0V 및 2.5V에서 구동한 경우, 최대 발진 주파수는 각각 2.30MHz 및 9.09MHz이었다. 인버터(103)를 1.0V 및 2.5V에서 구동한 경우, V DATA에 대한 발진 주파수의 최대 증가율은 각각 0.47decades/100mV 및 1.08decades/100mV이었다.
VCO의 의도하는 용도에 따라 인버터(103)의 구동 전압을 변경하는 것이 바람직하다. 일례에서, 넓은 주파수 범위가 요구되는 용도에는 인버터(103)의 구동 전압을 높게 설정하고, 미세한 주파수 제어가 요구되는 용도에는 인버터(103)의 구동 전압을 낮게 설정한다.
도 14의 (A) 및 (B) 각각은, 인버터(103)를 1.5V로 구동하고 V DATA를 2.5V 또는 1.5V로 설정하였을 때 얻어지는, VCO의 발진 주파수의 스펙트럼 및 시간에 따른 그 변화를 나타낸 그래프이다. 즉, 도 14의 (A) 및 (B) 각각은 VCO에 의하여 변경되는 발진 주파수의 유지 특성을 나타낸 그래프이다.
도 14의 (A)는 V DATA를 2.5V로 설정하였을 때 얻어진 그래프이다. 도 14의 (A)에 나타낸 3개의 스펙트럼은 각각, 배선(BL)을 통하여 노드(SN)에 V DATA가 인가된 직후 0min, 90min 후, 및 180min 후에 얻어진 것이다.
도 14의 (B)는 V DATA를 1.5V로 설정하였을 때 얻어진 그래프이다. 도 14의 (B)에 나타낸 3개의 스펙트럼은 각각, 배선(BL)을 통하여 노드(SN)에 V DATA가 인가된 직후 0min, 5min 후, 및 10min 후에 얻어진 것이다.
V DATA를 2.5V 및 1.5V로 설정하였을 때, VCO는 각각 795μW의 전력 및 336μW의 전력을 소비하였다. 이들 소비 전력으로부터, FOM(figure of merit)은 각각 -127.7dBc/Hz 및 -134.3dBc/Hz로 추정되었다.
V DATA를 2.5V로 한 도 14의 (A)에 나타낸 경우, 90min 경과 후의 발진 주파수의 피크 위치의 변화는 -1.2%만큼 작았다. 한편, V DATA를 1.5V로 한 도 14의 (B)에 나타낸 경우에는, 5min에서 발진 주파수의 피크 위치의 변화는 -4.0%이었다.
V DATA가 1.5V 근방인 경우, V DATA의 변화에 대한 발진 주파수의 증가율은 V DATA가 2.5V 근방인 경우보다 높다. 따라서, 노드(SN)에 인가된 V DATA의 미약한 변화는 발진 주파수의 피크 위치의 변화에 영향을 미친다.
상술한 결과는, 긴 간격으로 정기적으로 리프레시 동작을 수행하여 V DATA를 재설정함으로써 VCO의 발진 주파수를 일정하게 유지할 수 있다는 것을 가리킨다. 또한, V DATA에 따라 리프레시 동작들 사이의 간격을 변화시키는 것도 유효하다.
시제품 VCO는 아날로그 전위를 노드(SN)에 유지할 수 있고 전원 공급 정지 후의 재기동 시에도 발진 주파수를 유지할 수 있다. 도 15에는, 예를 들어 V DATA가 2.5V인 경우에 전력 공급 정지 상태로부터 재기동시킬 때의 VCO의 단자(OUT)에서 얻어지는 파형을 나타내었다.
도 15에서의 파형은, 시간(α+1.0)μs에서 전력 공급 정지 상태로부터의 재기동에 의하여 30ns 내에 발진이 재개되는 것을 나타낸다. 또한 도 15에서 α는 15min이다. 즉, 도 15는 15min 후에도 발진이 바람직하게 재개되는 것을 나타낸다.
시제품 VCO는, 회로(104[1]~104[m])에 상이한 아날로그 전위의 V DATA를 설정하였을 때 발진 주파수를 순간적으로 변경할 수 있다. 도 16은, 인버터(103)의 구동 전압을 1.5V로 설정하고, 회로(104[1])에서 V DATA를 2.5V, 회로(104[2])에서 V DATA를 1.8V로 설정하고, 회로(104[1])와 회로(104[2])를 전환하였을 때의 VCO의 단자(OUT)에서 얻어지는 파형을 나타낸다.
도 16에서의 파형은 100ns 내에 발진 주파수가 변경될 수 있다는 것을 나타낸다.
시제품 VCO가 PLL에 사용되는 경우, 발진 주파수를 유지하기 위하여 필요한 드문 리프레시 동작을 수행하는 기간을 빼고 VCO 이외의 구성 회로에 대한 전원 공급을 정지할 수 있다. 따라서, 시제품 VCO가 사용되는 PLL의 소비 전력을 저감할 수 있다.
PLL에 시제품 VCO가 사용되는 경우, 전력 공급 정지 상태로부터 재기동시키는 경우에도, 이전의 발진 주파수를 출력하기 위한 V DATA를 유지할 수 있다. 따라서 순간적인 재기동을 달성할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태에 따라 제작한 전압 제어 발진기(VCO)의 평가 결과에 대하여 설명한다. 도 17은 본 실시예의 VCO의 회로 구성을 도시한 것이다. 도 17에서의 VCO는, 101단의 회로(101)를 포함하는 상기 실시형태의 도 1에 도시된 장치와 실질적으로 같은 구성을 갖는다.
도 17에서의 VCO는 회로(801[1]~801[101])를 포함하고, 회로(801[1]~801[101])는 링 형태로 접속된다. 구체적으로, 회로(801[1]~801[100]) 각각의 출력 단자는 다음 스테이지의 회로의 입력 단자에 접속된다. 회로(801[101])의 출력 단자는 회로(801[1])의 입력 단자에 접속된다. 회로(801[101])의 출력 단자는 단자(OUT)에 접속된다. 도 17에서의 VCO의 발진에 의하여 생성되는 신호가 단자(OUT)로부터 출력된다.
회로(801[1]~801[101]) 각각은 회로(802) 및 인버터(803)를 포함한다. 회로(802)의 단자(A)는 인버터(803)의 출력 단자에 접속되고, 회로(802)의 단자(B)는 다음 스테이지의 인버터(803)의 입력 단자에 접속된다. 즉, 101개의 인버터(803)는 링 형태로 접속되어 인버터 링을 구성한다. 회로(802)는 하나의 인버터(803)와 다른 인버터 사이에 접속된다. 회로(802)는 배선(BL), 배선(CONTEXT[1]~CONTEXT[m]), 및 배선(WL[1]~WL[m])에도 접속된다. 본 실시예에서, 2종류의 VCO(여기서는 m=2 및 m=8)를 제작하였다.
여기서, 인버터(803)에는 저전원 전위로서 접지 전위(GND)가 공급되고 고전원 전위로서 전위(V RO)가 공급된다. 배선(BL)에는 저전원 전위로서 접지 전위(GND)가 공급되고, 고전원 전위로서 전위(V DATA)가 공급된다. 또한 배선(BL)을 통하여 입력되는 신호를 아날로그 전압 데이터(AVD)라고도 한다. 배선(WL[1]~WL[m])에는 저전원 전위로서 전위(V SS)가 공급되고 고전원 전위로서 전위(V DATA)가 공급된다. 배선(CONTEXT[1]~CONTEXT[m])에는 저전원 전위로서 접지 전위(GND)가 공급되고 고전원 전위로서 전위(V CONTEXT)가 공급된다.
회로(802)는 회로(804[1]~804[m])를 포함한다. 회로(804[1]~804[m]) 각각의 단자(C)는 회로(802)의 단자(A)에 접속되고, 회로(804[1]~804[m]) 각각의 단자(D)는 회로(802)의 단자(B)에 접속된다. 회로(804[1]~804[m]) 각각은 배선(BL), 배선(CONTEXT[1]~CONTEXT[m]) 중 대응하는 하나, 및 배선(WL[1]~WL[m]) 중 대응하는 하나에 접속된다. 회로(804[j])(j는 1~m 중 한 숫자)에 관해서는 배선(WL[1]~WL[m]) 중 대응하는 하나는 배선(WL[j])이다. 회로(804[j])에 관해서는 배선(CONTEXT[1]~CONTEXT[m]) 중 대응하는 하나는 배선(CONTEXT[j])이다.
회로(804[1]~804[m]) 각각은 트랜지스터(805), 트랜지스터(806), 트랜지스터(807), 및 용량 소자(808)를 포함한다. 트랜지스터(805)의 제 1 단자는 배선(BL)에 접속되고, 트랜지스터(805)의 제 2 단자는 트랜지스터(806)의 게이트에 접속되고, 트랜지스터(805)의 게이트는 배선(WL[1]~WL[m]) 중 대응하는 하나에 접속된다. 트랜지스터(806)의 제 1 단자는 단자(C)에 접속된다. 트랜지스터(807)의 제 1 단자는 트랜지스터(806)의 제 2 단자에 접속되고, 트랜지스터(807)의 제 2 단자는 단자(D)에 접속되고, 트랜지스터(807)의 게이트는 배선(CONTEXT[1]~CONTEXT[m]) 중 대응하는 하나에 접속된다. 용량 소자(808)의 제 1 단자는 트랜지스터(806)의 게이트에 접속되고, 용량 소자(808)의 제 2 단자는 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(805)는 1μm의 채널 길이 및 4μm의 채널 폭을 갖고, 트랜지스터(806 및 807) 각각은 0.5μm의 채널 길이 및 16μm의 채널 폭을 갖는다. 트랜지스터(806 및 807) 각각에서, 실리콘이 채널 형성 영역에 사용된다.
트랜지스터(805)에서, In-Ga-Zn 산화물의 CAAC-OS막이 채널 형성 영역에 사용된다. 따라서, 트랜지스터(805)의 오프 전류는 매우 낮고, 용량 소자(808)로부터의 전하 누설을 저감할 수 있다. 또한 접지 전위(GND)보다 낮은 전위(VSS)를 트랜지스터(805)의 게이트에 인가하여 트랜지스터(805)를 오프 상태로 함으로써, 트랜지스터(805)의 오프 전류를 더 저감시키고 용량 소자(808)의 전하 유지 특성을 향상시킨다.
트랜지스터(805)는 백 게이트를 갖고, 백 게이트의 전압(VBG)을 변화시킴으로써 트랜지스터(805)의 문턱 전압을 제어할 수 있다.
또한 트랜지스터(806)는 16fF의 게이트 용량 및 2fF의 저장 용량을 갖고, 노드(SN)에서 게이트 용량과 저장 용량의 조합 용량은 전체로서 18fF이다.
도 18은 m=2인 VCO의 칩의 사진을 나타낸 것이다. 도 19는 도 18의 VCO 칩의 레이아웃의 간소화한 개략도를 나타낸 것이다. 도 18의 VCO는 버퍼(809a), 버퍼(809b), 버퍼(810), 회로(812a), 회로(812b), 인버터(813a), 인버터(813b), 및 인버터(813c)를 포함한다. 도 19에서, a는 회로(802)의 단자(A)와 회로(804[1])의 단자(C1) 사이의 배선 길이이고, b는 회로(802)의 단자(A)와 회로(804[2])의 단자(C2) 사이의 배선 길이이고, c는 회로(804[1])의 단자(D1)와 회로(802)의 단자(B) 사이의 배선 길이이고, d는 회로(804[2])의 단자(D2)와 회로(802)의 단자(B) 사이의 배선 길이이다.
버퍼(809a) 및 버퍼(809b) 각각은 배선(BL), 배선(BL)에 전위를 공급하기 위한 버퍼, 및 이 버퍼의 주변 배선을 포함한다. 버퍼(810)는 배선(WL[1] 및 WL[2]), 배선(CONTEXT[1] 및 CONTEXT[2]), 이들 배선에 전위를 공급하기 위한 버퍼, 및 이 버퍼의 주변 배선을 포함한다.
회로(812a)는 제 1~제 51 스테이지의 회로(802)를 포함하고, 회로(812b)는 제 52~제 101 스테이지의 회로(802)를 포함한다. 인버터(813a)는 제 2i 1 스테이지(i 1은 1~25의 자연수)의 인버터(803)를 포함한다. 인버터(813b)는 제 (2i 2-1) 스테이지(i 2는 1~26의 자연수)의 인버터(803) 및 제 2i 3 스테이지(i 3은 26~50의 자연수)의 인버터(803)를 포함한다. 인버터(813c)는 제 (2i 4+1) 스테이지(i 4는 26~50의 자연수)의 인버터(803)를 포함한다.
도 19에 도시된 바와 같이, 제 1 스테이지의 회로(802)에서, 단자(A)는 인버터(813b)에 포함되는 제 1 스테이지의 인버터(803)의 출력 단자에 접속되고, 단자(B)는 인버터(813a)에 포함되는 제 2 스테이지의 인버터(803)의 입력 단자에 접속된다. 이 구성에 의하여, 회로(804[1])가 선택되었을 때의 배선 길이(a+c) 및 회로(804[2])가 선택되었을 때의 배선 길이(b+d)는 실질적으로 서로 같게 된다. 어느 회로(804)가 선택되었는지에 상관없이 이런 식으로 배선 길이를 실질적으로 같게 할 수 있기 때문에, 회로(804)의 선택 차이로 인한 신호 지연을 방지할 수 있다.
도 20의 (A) 및 (B)는 배선(BL)을 통하여 입력되는 전위(V DATA)(AVD)에 대한 m=2인 VCO의 출력의 발진 주파수를 측정한 결과를 나타낸 것이다. 도 20의 (A)에서, 가로축은 전위(V DATA[V])를 나타내고, 세로축은 리니어 스케일에서의 출력의 발진 주파수([MHz])를 나타낸다. 도 20의 (B)에서, 가로축은 전위(V DATA[V])를 나타내고, 세로축은 로그 스케일에서의 출력의 발진 주파수([MHz])를 나타낸다.
발진 주파수는 전위(V RO)가 1.0V, 1.2V, 및 1.5V인 세 가지 조건에서 측정하였다. 여기서는, 회로(804[1])만을 선택하였다. 다른 조건으로서, V CONTEXT를 3.0V, V BG를 0V, V SS를 -0.2V, 기록 시간을 1.0ms로 하였다.
도 20의 (A) 및 (B)는 단순히 AVD를 변화시킴으로써 발진 주파수를 제어할 수 있다는 것을 나타낸다. V RO이 1.5V인 조건에서 측정된 발진 주파수는 전위(V DATA)가 1.0V~3.0V의 범위 내일 때 197mHz 이상 9.65MHz 이하이었고, 이것은 발진 주파수가 약 7자릿수를 넘어 변경될 수 있다는 것을 제시한다.
또한 AVD의 변화에 의하여 발진 주파수의 변화율은 달라진다. 예를 들어, V DATA가 2.5V 이상 3.0V 이하인 경우, 발진 주파수는 0.06decades/100mV로 다르고, V DATA가 1.0V 이상 1.5V 이하인 경우, 발진 주파수는 1.24decades/100mV로 다르다. 이 이유는, V DATA가 2.5V 이상 3.0V 이하인 경우, 트랜지스터(806)의 도전율은 상대적으로 높고, 인버터(803)로 인한 지연이 지배적이며, AVD의 변화에 의한 트랜지스터(806)를 통한 지연의 변화는 작기 때문이다. 한편, V DATA가 1.0V 이상 1.5V 이하인 경우, 트랜지스터(806)의 도전율은 상대적으로 낮고, 트랜지스터(806)로 인한 지연이 지배적이며, 발진 주파수는 AVD에 더 의존하기 때문이다.
AVD가 높은 범위에서는 인버터(803)로 인한 지연이 지배적이므로, 전위(V RO)를 변화시키는 것은 발진 주파수에 큰 변화를 초래한다. V DATA가 1.0V 이상 1.5V 이하인 경우, V RO가 1.0V 1.2V, 및 1.5V일 때, 발진 주파수는 각각 평균 0.82decades/100mV, 1.10decades/100mV, 및 1.24decades/100mV 증가된다. 따라서, 일례에서, 넓은 범위의 주파수가 요구되는 용도에는 인버터(803)의 구동 전압을 높게 설정하고, 미세한 주파수 제어가 요구되는 용도에는 인버터(803)의 구동 전압을 낮게 설정한다.
도 21은 도 20의 (A) 및 (B)에 나타낸 점들에서의 소비 전력을 나타낸다. 도 21에서, 가로축은 전위(V DATA[V])를 나타내고, 세로축은 소비 전력([mW])을 나타낸다.
각 조건에서 소비 전력의 V RO 및 V DATA에 대한 의존성은 도 20의 (A)에 나타낸 발진 주파수의 V RO 및 V DATA에 대한 의존성과 연관성이 있는 것을 알 수 있다. 따라서, 의도하는 발진 주파수 및 소비 전력을 고려하여 V RO 및 V DATA를 설정하는 것은 효과적이다. V DATA가 V RO에 대하여 상대적으로 낮으면, 전압이 회로(804)를 거쳐 떨어지고 다음 스테이지의 인버터에 중간 전위가 공급되기 때문에, 전력 효율이 낮은 영역이 있다.
도 22는 2.5V의 V DATA가 회로(804[1])에 저장되고 VCO가 1.5V의 V RO에서 발진하는 경우의, 시간에 따른 발진 주파수의 변화를 나타낸 것이다. 도 22에서, 가로축은 경과 시간([hour])을 나타내고, 세로축은 발진 주파수([MHz])를 나타낸다.
도 22는 V SS가 0V 및 -0.2V인 2개의 조건에서의 측정 결과를 나타낸다. 초기 상태에서, 각 조건에서 발진 주파수는 9.10MHz이었다. 그러나, V SS가 0V인 조건에서는 시간에 따라 발진 주파수가 감쇠되었다. 5시간에 발진 주파수는 약 7.7% 저하되고, 그 후 발진 주파수가 급속으로 저하되었다.
한편, V SS가 -0.2V인 조건에서는 시간에 따라 발진 주파수가 거의 저하되지 않았다. 24시간 후에도, 발진 주파수는 9.02MHz이었고 0.87%만 저하되었다. V DATA가 균일하게 저하된 경우, 24시간 지난 후의 V DATA의 감쇠는 도 20의 (A)의 그래프에 따라 약 30mV인 것으로 추정되었다.
t는 시간(s), C는 저장 용량(F), ΔV는 전압 변화(V)인 경우에, 누설 전류(I leak)는 다음 식(1)으로 얻어진다.
[식(1)]
t=86400(s), C=18(fF), 및 ΔV=0.03V이기 때문에, 식(1)에 따라 누설 전류(I leak)는 6×10-21(A)로 추정할 수 있다. 이것은 매우 드문 리프레시 동작을 수행함으로써, AVD를 장시간 유지할 수 있는 것을 가리킨다. 다음의 평가는 24시간 지난 후의 발진 주파수의 감쇠가 1% 미만인 조건, 즉 V SS=-0.2V에서 수행하였다.
도 23의 (A) 및 (B)는 V RO=1.5V에서 발진하는 VCO의 발진 주파수 스펙트럼의 변화를 나타낸다. 도 23의 (A) 및 (B) 각각에서, 가로축은 발진 주파수([MHz])를 나타내고, 세로축은 출력([dBm])을 나타낸다.
도 23의 (A)는 AVD를 2.5V로 설정하였을 때 얻어진 그래프이다. 도 23의 (A)에 나타낸 3개의 스펙트럼은 각각, 배선(BL)을 통하여 노드(SN)에 V DATA가 인가된 직후 0min, 90min 후, 및 180min 후에 얻어진 것이다.
도 23의 (B)는 AVD를 2.0V로 설정하였을 때 얻어진 그래프이다. 도 23의 (B)에 나타낸 3개의 스펙트럼은 각각, 배선(BL)을 통하여 노드(SN)에 V DATA가 인가된 직후 0min, 90min 후, 및 180min 후에 얻어진 것이다.
도 23의 (A)에서 AVD=2.5V에서의 주파수 스펙트럼은 0min에서 9.10MHz에, 180min 후는 9.07MHz에 피크를 갖고, 이것은 발진 주파수가 0.34% 감쇠된 것을 가리킨다. 도 23의 (B)에서 AVD=2.0V에서의 주파수 스펙트럼은 0min에서 6.63MHz에, 180min 후는 6.58MHz에 피크를 갖고, 이것은 발진 주파수가 0.74% 감쇠된 것을 가리킨다.
이들 결과는, V SS가 -0.2V인 조건에서, AVD에 상관없이 발진 주파수의 변화는 현저히 작다는 것, 즉 AVD 데이터 유지 특성이 현저히 바람직한 것을 보여준다.
또한, AVD를 2.5V로 설정한 t=0min에서의 FOM(figure of merit)을 식(2)에 따라 도 23의 (A)의 스펙트럼으로부터 계산하였다.
[식(2)]
여기서, Phn은 페이즈 노이즈(phase noise), F c는 중심 주파수(center frequency), P는 소비 전력이다.
표 1은 본 실시예의 FOM 및 링 발진기 기반 VCO인 비교 실시예 1 및 2의 FOM을 나타낸 것이다. 또한 비교 실시예 1에 관해서는 참고문헌 1(S. B. Anand and B. Razavi, "A CMOS Clock Recovery Circuit for 2.5-Gb/s NRZ Data," IEEE. J. Solid-State Circuits, vol. 36, no. 3, pp. 432-439, Mar. 2001)을 참조할 수 있고, 비교 실시예 2에 관해서는 참고문헌 2(C. Zhai et al., "An N-path Filter Enhanced Low Phase Noise Ring VCO," in Proc. VLSI Circuits Symp., 2014, pp. 187-188)를 참조할 수 있다.
[표 1]
표 1에 나타낸 바와 같이, 본 실시예의 VCO는 다른 링 발진기 기반 VCO의 FOM과 비교하여 동등 또는 더 높은 성능을 갖는다.
본 실시예의 VCO는 아날로그 전위를 노드(SN)에 유지할 수 있고 전원 공급 정지 후의 재기동 시에도 발진 주파수를 유지할 수 있다. 도 24의 (A) 및 (B)에는, 예를 들어 V DATA가 2.5V인 경우에 전력 공급 정지 상태로부터 재기동시킬 때의 단자(OUT)에서 얻어지는 파형을 나타내었다. 여기서, V RO=1.5V, V SS=-0.2V, 및 V BG=0V의 조건에서 평가를 수행하였다. 또한 도 24의 (B)는 재기동 시 부근의 도 24의 (A)의 확대 부분을 나타낸다.
도 24의 (A) 및 (B)에서의 파형은, 시간(α+1.0)μs에서 전력 공급 정지 상태로부터의 재기동에 의하여 100ns 내에 발진이 재개되는 것을 나타낸다. 또한 도 24의 (A)에서 α는 1hour이다. 즉, 도 24의 (A) 및 (B)는 1hour 후에도 발진이 바람직하게 재개되는 것을 나타낸다.
따라서, 본 실시예의 VCO가 PLL에 사용되는 경우, 발진 주파수를 유지하기 위하여 필요한 드문 리프레시 동작을 수행하는 기간을 빼고 VCO 이외의 구성 회로에 대한 전원 공급을 정지할 수 있다. 따라서, 본 실시예의 VCO가 사용되는 PLL의 소비 전력을 저감할 수 있다.
PLL에 본 실시예의 VCO가 사용되는 경우, 전력 공급 정지 상태로부터 재기동시키는 경우에도, 이전의 발진 주파수를 출력하기 위한 V DATA를 유지할 수 있다. 그러므로 즉각적인 재기동이 달성될 수 있다.
본 실시예의 VCO는 회로(804[1]~804[m])에 대하여 상이한 아날로그 전위의 V DATA를 설정하고, 선택되는 회로(804[1]~804[m])를 전환하면, 짧은 시간에 발진 주파수를 변화시킬 수 있다. 도 25는, VRO를 1.5V로 설정하고, 회로(804[1])에대하여 V DATA를 1.8V, 회로(804[2])에 대하여 V DATA를 2.5V로 설정하고, 회로(804[1])와 회로(804[2])를 전환하였을 때의 VCO의 단자(OUT)에서 얻어지는 파형을 나타낸다.
도 25에서는, 시간(t)이 0μs 이상 1.0μs 미만인 기간에 회로(804[1])가 선택되고, 발진 주파수 4.0MHz의 신호가 1.8V의 AVD에 따라 출력된다. t=1.0μs 시에, 선택되는 회로를 회로(804[2])로 변경시킴으로써, 출력 신호의 발진 주파수는 순간적으로 9.1MHz로 변화한다.
상술한 바와 같이, 도 25의 파형은 본 실시예의 VCO가 100ns 내에 발진 주파수를 변화시킬 수 있다는 것을 나타낸다.
다음에, 회로(804[1]~804[8])에 대하여 V DATA를 2.5V로 설정하고 선택되는 회로(804)의 수를 1~4로 바꿔 m=8인 VCO의 발진 주파수를 측정하였다. 여기서 측정은, V RO=3.0V, V SS=-0.2V, 및 V BG=0V의 조건에서 수행하였다. 도 26은 선택되는 회로(804)의 수와 발진 주파수의 관계를 나타낸 그래프이다.
하나의 회로(804)가 선택될 때 발진 주파수는 6.97MHz이지만, 선택되는 회로(804)의 수가 2, 3, 및 4로 증가할수록 각각 9.93MHz, 10.80MHz, 및 11.10MHz로 증가된다. 이것은 선택되는 회로(804)의 수를 증가시키면 회로(802)의 도전성이 증가되어 지연을 저감하기 때문이다. 즉, 선택되는 회로(804)의 수를 특정함으로써 발진 주파수를 제어할 수 있다.
또한 더 많은 회로(804)가 선택되면 도전성이 증가되어, 인버터의 지연 시간이 VCO의 발진 주파수에 큰 효과를 준다. 따라서, 더 많은 회로(804)가 선택될수록 선택되는 회로(804)의 수의 증가에 대한 VCO의 발진 주파수의 증가율은 저하된다.
복수의 아날로그 메모리 세트를 포함하는 VCO는 회로(804)마다 상이한 AVD 세트를 저장할 수 있다. 따라서, 디지털 제어(선택되는 회로(804)의 수를 변화시킴)와 아날로그 제어(AVD값을 변화시킴)를 조합함으로써, 넓은 범위의 발진 주파수를 정밀하게 제어할 수 있다.
10: 반도체 장치, 21: 회로, 22: 트랜지스터, 23: 트랜지스터, 90: 트랜지스터, 91: 절연막, 92a: 산화물 반도체막, 92b: 산화물 반도체막, 92c: 산화물 반도체막, 93: 도전막, 94: 도전막, 95: 절연막, 96: 도전막, 97: 기판, 101: 회로, 102: 회로, 103: 인버터, 103A: NAND 회로, 104: 회로, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 용량 소자, 201: 위상 콤퍼레이터, 202: 루프 필터, 203: 전압 제어 발진기, 204: 분주기, 400: 기판, 401: 소자 분리 영역, 402: 불순물 영역, 403: 불순물 영역, 404: 채널 형성 영역, 405: 절연막, 406: 게이트 전극, 411: 절연막, 412: 도전막, 413: 도전막, 414: 도전막, 416: 도전막, 417: 도전막, 418: 도전막, 420: 절연막, 421: 절연막, 422: 절연막, 430: 반도체막, 430a: 산화물 반도체막, 430c: 산화물 반도체막, 431: 게이트 절연막, 432: 도전막, 433: 도전막, 434: 게이트 전극, 601: 반도체 기판, 610: 소자 분리 영역, 611: 절연막, 612: 절연막, 613: 절연막, 625: 도전막, 626: 도전막, 627: 도전막, 634: 도전막, 635: 도전막, 636: 도전막, 637: 도전막, 644: 도전막, 651: 도전막, 652: 도전막, 653: 도전막, 661: 절연막, 662: 게이트 절연막, 663: 절연막, 701: 반도체막, 710: 영역, 711: 영역, 721: 도전막, 722: 도전막, 731: 게이트 전극, 801: 회로, 802: 회로, 803: 인버터, 804: 회로, 805: 트랜지스터, 806: 트랜지스터, 807: 트랜지스터, 808: 용량 소자, 809a: 버퍼, 809b: 버퍼, 810: 버퍼, 812a: 회로, 812b: 회로, 813a: 인버터, 813b: 인버터, 813c: 인버터, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 대시보드, 5104: 라이트, 5301: 하우징, 5302: 냉장실 도어, 5303: 냉동실 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 접속부, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 및 5806: 접속부.
본 출원은 2014년 3월 7일에 일본 특허청에 출원된 일련 번호 2014-044522의 일본 특허 출원, 2014년 3월 7일에 일본 특허청에 출원된 일련 번호 2014-044532의 일본 특허 출원, 2014년 4월 25일에 일본 특허청에 출원된 일련 번호 2014-091047의 일본 특허 출원, 및 2014년 9월 5일에 일본 특허청에 출원된 일련 번호 2014-180900의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2014년 3월 7일에 일본 특허청에 출원된 일련 번호 2014-044522의 일본 특허 출원, 2014년 3월 7일에 일본 특허청에 출원된 일련 번호 2014-044532의 일본 특허 출원, 2014년 4월 25일에 일본 특허청에 출원된 일련 번호 2014-091047의 일본 특허 출원, 및 2014년 9월 5일에 일본 특허청에 출원된 일련 번호 2014-180900의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (6)
- 발진 회로를 포함하는 반도체 장치의 구동 방법에 있어서,
상기 발진 회로는 제 1~제 n 인버터(n은 3 이상의 홀수), 제 1 회로, 및 제 2 회로를 포함하고,
상기 제 1 회로의 제 1 단자는 상기 제 i 인버터(i는 1~(n-1) 중 한 숫자)의 출력 단자에 전기적으로 접속되고,
상기 제 1 회로의 제 2 단자는 상기 제 (i+1) 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 2 회로의 제 1 단자는 상기 제 i 인버터의 상기 출력 단자에 전기적으로 접속되고,
상기 제 2 회로의 제 2 단자는 상기 제 (i+1) 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 구동 방법은,
제 1 데이터를 상기 제 1 회로에 저장함으로써 상기 발진 회로의 발진 주파수를 제 1 값으로 설정하는 단계;
제 2 데이터를 상기 제 2 회로에 저장함으로써 상기 발진 회로의 상기 발진 주파수를 제 2 값으로 설정하는 단계;
제 3 데이터를 상기 제 1 회로에 저장함으로써, 상기 발진 회로의 상기 발진 주파수를 상기 제 1 값과 같은 값으로 설정하는 단계; 및
제 4 데이터를 상기 제 2 회로에 저장함으로써, 상기 발진 회로의 상기 발진 주파수를 상기 제 2 값과 같은 값으로 설정하는 단계를 포함하고
상기 제 3 데이터는 상기 제 1 데이터의 값보다 큰 값을 갖고,
상기 제 4 데이터는 상기 제 2 데이터의 값보다 큰 값을 갖는, 반도체 장치의 구동 방법. - 제 1 항에 있어서,
상기 제 1 데이터, 상기 제 2 데이터, 상기 제 3 데이터, 및 상기 제 4 데이터는 아날로그 전위인, 반도체 장치의 구동 방법. - 제 1 항에 있어서,
상기 제 1 회로는 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
상기 제 2 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
상기 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
상기 제 1 데이터 또는 상기 제 3 데이터는 상기 제 1 트랜지스터를 통하여 상기 제 1 용량 소자에 입력되고,
상기 제 2 데이터 또는 상기 제 4 데이터는 상기 제 2 트랜지스터를 통하여 상기 제 2 용량 소자에 입력되는, 반도체 장치의 구동 방법. - 발진 회로를 포함하는 반도체 장치에 있어서,
상기 발진 회로는 제 1~제 n 인버터(n은 3 이상의 홀수), 제 1 회로, 및 제 2 회로를 포함하고,
상기 제 1 회로의 제 1 단자는 상기 제 i 인버터(i는 1~(n-1) 중 한 숫자)의 출력 단자에 전기적으로 접속되고,
상기 제 1 회로의 제 2 단자는 상기 제 (i+1) 인버터의 입력 단자에 전기적으로 접속되고,
상기 제 2 회로의 제 1 단자는 상기 제 i 인버터의 상기 출력 단자에 전기적으로 접속되고,
상기 제 2 회로의 제 2 단자는 상기 제 (i+1) 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제 1 회로는 제 1 데이터를 저장하는 기능을 갖고,
상기 제 1 회로는 상기 제 1 단자와 상기 제 2 단자를 서로 전기적으로 분리시키는지, 상기 제 1 단자와 상기 제 2 단자 사이의 저항을 상기 제 1 데이터에 기초한 값으로 설정하는지를 전환하는 기능을 갖고,
상기 제 2 회로는 제 2 데이터를 저장하는 기능을 갖고,
상기 제 2 회로는 상기 제 1 단자와 상기 제 2 단자를 서로 전기적으로 분리시키는지, 상기 제 1 단자와 상기 제 2 단자 사이의 저항을 상기 제 2 데이터에 기초한 값으로 설정하는지를 전환하는 기능을 갖고,
상기 제 1 데이터 및 상기 제 2 데이터는 아날로그 전위인, 반도체 장치. - 삭제
- 제 4 항에 있어서,
상기 제 1 회로는 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
상기 제 2 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
상기 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
상기 제 1 데이터는 상기 제 1 트랜지스터를 통하여 상기 제 1 용량 소자에 입력되고,
상기 제 2 데이터는 상기 제 2 트랜지스터를 통하여 상기 제 2 용량 소자에 입력되는, 반도체 장치.
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014044532 | 2014-03-07 | ||
| JPJP-P-2014-044522 | 2014-03-07 | ||
| JPJP-P-2014-044532 | 2014-03-07 | ||
| JP2014044522 | 2014-03-07 | ||
| JPJP-P-2014-091047 | 2014-04-25 | ||
| JP2014091047 | 2014-04-25 | ||
| JP2014180900 | 2014-09-05 | ||
| JPJP-P-2014-180900 | 2014-09-05 | ||
| PCT/IB2015/051386 WO2015132696A1 (en) | 2014-03-07 | 2015-02-25 | Method for driving semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160130761A KR20160130761A (ko) | 2016-11-14 |
| KR102264584B1 true KR102264584B1 (ko) | 2021-06-11 |
Family
ID=54018437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167023980A KR102264584B1 (ko) | 2014-03-07 | 2015-02-25 | 반도체 장치의 구동 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US9479145B2 (ko) |
| JP (2) | JP6590488B2 (ko) |
| KR (1) | KR102264584B1 (ko) |
| CN (1) | CN106134078B (ko) |
| DE (1) | DE112015001133T5 (ko) |
| SG (1) | SG11201606645VA (ko) |
| TW (1) | TWI670942B (ko) |
| WO (1) | WO2015132696A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MX2015017645A (es) * | 2013-07-02 | 2016-04-07 | Jfe Steel Corp | Metodo para la fabricacion de miembro estampado en caliente. |
| WO2015132696A1 (en) | 2014-03-07 | 2015-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| WO2016012893A1 (en) | 2014-07-25 | 2016-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator circuit and semiconductor device including the same |
| JP6780927B2 (ja) | 2014-10-31 | 2020-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102553553B1 (ko) | 2015-06-12 | 2023-07-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 촬상 장치, 및 그 동작 방법 및 전자 기기 |
| US10038402B2 (en) * | 2015-10-30 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| TWI730091B (zh) | 2016-05-13 | 2021-06-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| US10930205B2 (en) | 2016-05-19 | 2021-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Display system and moving object |
| JP6962731B2 (ja) | 2016-07-29 | 2021-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置、表示システム及び電子機器 |
| JP7075752B2 (ja) | 2016-12-23 | 2022-05-26 | 株式会社半導体エネルギー研究所 | データ変換回路、および表示装置 |
| WO2021094844A1 (ja) | 2019-11-11 | 2021-05-20 | 株式会社半導体エネルギー研究所 | 情報処理装置、および情報処理装置の動作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004048690A (ja) * | 2002-05-20 | 2004-02-12 | Nec Micro Systems Ltd | リング発振器 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3265045B2 (ja) * | 1993-04-21 | 2002-03-11 | 株式会社東芝 | 電圧制御発振器 |
| JPH08186490A (ja) * | 1994-11-04 | 1996-07-16 | Fujitsu Ltd | 位相同期回路及びデータ再生装置 |
| US5596545A (en) * | 1995-12-04 | 1997-01-21 | Ramax, Inc. | Semiconductor memory device with internal self-refreshing |
| JP3298448B2 (ja) * | 1997-02-21 | 2002-07-02 | 日本電気株式会社 | 電圧制御発振器 |
| JPH1127107A (ja) * | 1997-07-02 | 1999-01-29 | Fujitsu Ltd | 電圧制御型発振回路 |
| JP3631008B2 (ja) * | 1998-10-02 | 2005-03-23 | 富士通株式会社 | 電圧制御発振器 |
| US7504854B1 (en) * | 2003-09-19 | 2009-03-17 | Xilinx, Inc. | Regulating unused/inactive resources in programmable logic devices for static power reduction |
| US7549139B1 (en) * | 2003-09-19 | 2009-06-16 | Xilinx, Inc. | Tuning programmable logic devices for low-power design implementation |
| WO2006118284A1 (en) | 2005-04-27 | 2006-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Pll circuit and semiconductor device having the same |
| US7406297B2 (en) * | 2005-05-30 | 2008-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Clock generation circuit and semiconductor device provided therewith |
| KR100689832B1 (ko) * | 2005-06-21 | 2007-03-08 | 삼성전자주식회사 | 위상 동기 루프 및 방법 |
| US20100001804A1 (en) * | 2008-07-06 | 2010-01-07 | Friend David M | System to improve a voltage-controlled oscillator and associated methods |
| KR101751560B1 (ko) * | 2009-11-13 | 2017-06-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN102804380B (zh) * | 2010-03-12 | 2015-11-25 | 株式会社半导体能源研究所 | 半导体装置 |
| US9293597B2 (en) * | 2010-07-30 | 2016-03-22 | Hitachi, Ltd. | Oxide semiconductor device |
| JP2012191025A (ja) * | 2011-03-11 | 2012-10-04 | Dainippon Printing Co Ltd | 薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法 |
| TWI614995B (zh) | 2011-05-20 | 2018-02-11 | 半導體能源研究所股份有限公司 | 鎖相迴路及使用此鎖相迴路之半導體裝置 |
| WO2013164958A1 (en) * | 2012-05-02 | 2013-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| KR102059218B1 (ko) * | 2012-05-25 | 2019-12-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 및 반도체 장치 |
| CN104956442A (zh) * | 2013-03-28 | 2015-09-30 | 惠普发展公司，有限责任合伙企业 | 用于存储装置读取的设备和方法 |
| US9209795B2 (en) | 2013-05-17 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing device and measuring method |
| US9685141B2 (en) * | 2014-01-31 | 2017-06-20 | Samsung Display Co., Ltd. | MDLL/PLL hybrid design with uniformly distributed output phases |
| WO2015132696A1 (en) * | 2014-03-07 | 2015-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| WO2016012893A1 (en) * | 2014-07-25 | 2016-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator circuit and semiconductor device including the same |
| US9595955B2 (en) * | 2014-08-08 | 2017-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including power storage elements and switches |
| US20160117045A1 (en) * | 2014-10-27 | 2016-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator Circuit, Phase Locked Loop, and Electronic Device |
| JP6780927B2 (ja) * | 2014-10-31 | 2020-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2015
- 2015-02-25 WO PCT/IB2015/051386 patent/WO2015132696A1/en active Application Filing
- 2015-02-25 KR KR1020167023980A patent/KR102264584B1/ko active IP Right Grant
- 2015-02-25 CN CN201580012324.XA patent/CN106134078B/zh not_active Expired - Fee Related
- 2015-02-25 DE DE112015001133.1T patent/DE112015001133T5/de active Pending
- 2015-02-25 SG SG11201606645VA patent/SG11201606645VA/en unknown
- 2015-03-02 JP JP2015039837A patent/JP6590488B2/ja active Active
- 2015-03-03 US US14/636,529 patent/US9479145B2/en active Active
- 2015-03-05 TW TW104107052A patent/TWI670942B/zh not_active IP Right Cessation
-
2016
- 2016-09-30 US US15/281,151 patent/US9929736B2/en not_active Expired - Fee Related
-
2019
- 2019-09-17 JP JP2019168345A patent/JP6910401B2/ja active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004048690A (ja) * | 2002-05-20 | 2004-02-12 | Nec Micro Systems Ltd | リング発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150256161A1 (en) | 2015-09-10 |
| US20170019117A1 (en) | 2017-01-19 |
| SG11201606645VA (en) | 2016-09-29 |
| DE112015001133T5 (de) | 2016-12-01 |
| US9479145B2 (en) | 2016-10-25 |
| TW201547210A (zh) | 2015-12-16 |
| JP2020010388A (ja) | 2020-01-16 |
| JP2016054474A (ja) | 2016-04-14 |
| KR20160130761A (ko) | 2016-11-14 |
| US9929736B2 (en) | 2018-03-27 |
| WO2015132696A1 (en) | 2015-09-11 |
| JP6590488B2 (ja) | 2019-10-16 |
| JP6910401B2 (ja) | 2021-07-28 |
| CN106134078B (zh) | 2019-05-28 |
| CN106134078A (zh) | 2016-11-16 |
| TWI670942B (zh) | 2019-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102264584B1 (ko) | 반도체 장치의 구동 방법 | |
| KR102351193B1 (ko) | 기억 장치 및 반도체 장치 | |
| US9590594B2 (en) | Level shifter circuit | |
| TWI676358B (zh) | 半導體裝置 | |
| TWI687051B (zh) | 可程式邏輯裝置及半導體裝置 | |
| JP6830504B2 (ja) | 半導体装置 | |
| JP6584095B2 (ja) | 電圧制御発振器 | |
| US9722615B2 (en) | Method for operating programmable logic device | |
| JP2015188213A (ja) | 半導体装置、及びその駆動方法 | |
| JP2018156719A (ja) | 半導体装置 | |
| JP2015188210A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |