TWI687051B - 可程式邏輯裝置及半導體裝置 - Google Patents

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Abstract

一種可程式邏輯裝置，包括：多個可程式邏輯元件(PLE)，該多個PLE之間的電連接由第一組態資料控制，其中PLE包括：由第二組態資料決定輸入信號的邏輯位準與輸出信號的邏輯位準之間的關係的LUT；被輸入LUT的輸出信號的FF；以及MUX，MUX包括至少兩個開關，該兩個開關的每一個包括：第一電晶體；以及第二電晶體，其閘極被輸入藉由第一電晶體的包含第三組態資料的信號，而其源極和汲極之一被輸入LUT的輸出信號或FF的輸出信號。

Description

可程式邏輯裝置及半導體裝置
本發明係關於物體、方法或製造方法。或者，本發明係關於製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。尤其是，本發明係關於例如半導體裝置、顯示裝置、發光裝置、蓄電裝置、它們的驅動方法或製造方法。尤其是，本發明的一實施方式係關於半導體裝置。尤其是，本發明的一實施方式係關於能夠改變硬體的結構的可程式邏輯裝置及使用該可程式邏輯裝置的半導體裝置。
可程式邏輯裝置(PLD：Programmable Logic Device)的特徵在於：其邏輯電路由適當規模的可程式邏輯元件(PLE：Programmable Logic Element)構成，在成品後也能夠改變各PLE的功能和各PLE之間的連接結構。明確地說，上述PLD至少具有多個PLE和控制多個PLE之間的連接的佈線資源。
可程式邏輯裝置是指在成品後使用者能夠改 變內部電路結構的裝置。PLE是指構成組合電路和順序電路等的邏輯資源的最小單位。
由PLD的廠商供應的PLE的結構有多種多樣，尤其是，包括能夠以簡單的電路結構實現各種邏輯閘的功能的LUT(查找表)和實現順序電路的功能所需的正反器的LUT方式的PLE與由AND電路和OR電路的組合實現所希望的邏輯閘的乘積項(product term)方式的PLE相比有利於PLD的大規模化，從而在市場上的普及率高。
在很多情況下，在LUT方式的PLE中除了設置有LUT和正反器以外還設置有用來對多個信號通路進行選擇的多工器。藉由在PLE中設置多工器，除了可以由組態資料控制輸入到正反器的信號的選擇和從PLE輸出的信號的選擇等PLE內部的連接結構，而且還可以由組態資料控制PLE之間的直接連接結構而不藉由佈線資源的開關。因此，藉由使用多工器，可以在抑制PLE的元件個數增加的同時在PLD中實現多種多樣的電路結構。
下述文獻1公開了將多個多工器用於邏輯模組的FPGA。
[專利文獻1]日本專利申請公開平8-330943號公報
在PLD等半導體裝置的性能評價上，低耗電量和高速工作都是關鍵的性能。但是，在減小電源電壓以實現PLD的低耗電量化時，電晶體的通態電流(on-state current)變小，因此PLD的工作速度也變慢。就是說，在耗電量的降低與工作速度的提高之間權衡(trade-off)，若考慮到工作速度，則不能只為降低耗電量而減小電源電壓。
另外，藉由n通道型電晶體施加到PLE內部的節點的高位準電位比原始電位低該電晶體的臨界電壓。因此，在減小PLD的電源電壓以降低耗電量時，發生如下情況：PLE內部的節點中的電位變得過低，使得從PLE輸出的信號的邏輯位準變化，由此PLD不正常工作。
鑒於上述技術背景，本發明的一實施方式的目的之一是：提供一種能夠在抑制工作速度變慢的同時實現低耗電量化的PLD等；提供一種能夠在確保PLD等的正常工作的同時實現低耗電量化的PLD等；提供一種關態電流(off-state current)少的半導體裝置等；提供一種貫通電流少的半導體裝置等；提供一種工作速度不容易下降的半導體裝置等；或者，提供一種新穎的半導體裝置等。注意，這些目的並不妨礙其他目的的存在。本發明的一實施方式並不必需要達到上述所有目的。上述以外的目的從說明書、圖式、申請專利範圍等的記載顯然得知，而可以從說明書、圖式、申請專利範圍等的記載中抽出上述以外的目的。
另外，在PLE的電路結構中，除了一般使用 的LUT和暫存器以外，而且還追加進位鏈(carry chain)和暫存器鏈等各種追加功能，以高效地安裝運算功能和組合電路。
但是，需要增加用來選擇是否利用追加功能的多工器的個數。若多工器的個數增加了，則電路規模變大。
在多工器由邏輯電路構成的情況下，閘級數增大，使得閘延遲和耗電量增加。另一方面，在多工器由傳送電晶體構成的情況下，雖然很少發生閘延遲和耗電量增加，但是由多工器選出的信號的振幅電壓比原始電壓低傳送電晶體的臨界電壓。
本發明的一實施方式的目的是：提供一種電路規模小的半導體裝置；提供一種能夠實現高速工作的半導體裝置；提供一種低耗電量半導體裝置；提供一種高品質半導體裝置等；提供一種關態電流小的半導體裝置等；提供一種使用透明半導體膜的半導體裝置等；或者，提供一種新穎的半導體裝置等。
在本發明的一實施方式中，使用具有至少兩個電晶體的多個開關構成PLE所具有的多工器。各開關所具有的第一電晶體的關態電流比第二電晶體低得多。第一電晶體具有控制將包含組態資料的信號輸入到第二電晶體的閘極的功能。
根據上述結構，第二電晶體的導通狀態和非導通狀態取決於包含組態資料的信號。另外，因為第一電 晶體的關態電流極小，所以在第一電晶體處於非導通狀態時，第二電晶體的閘極成為與其他電極或佈線之間的絕緣性極高的浮動狀態。由此，在第二電晶體的閘極中保持上述信號的電位，從而也保持由上述信號決定的導通狀態和非導通狀態。
再者，在第二電晶體的閘極成為與其他電極或佈線之間的絕緣性極高的浮動狀態的情況下，在第二電晶體的閘極電位為高位準時，伴隨輸入到第二電晶體的源極或汲極的信號電位的變化而可以進一步使上述閘極的電位升高。因此，即使減小供應到PLD的電源電壓，使得輸入到第二電晶體的閘極的信號電壓變小，也可以根據組態資料確保第二電晶體的導通狀態並防止通態電流變小。
另外，在本發明的一實施方式中，除了上述結構以外，而且還可以採用將斯密特觸發器(schmitt trigger)型邏輯閘用於LUT的結構。藉由將斯密特觸發器型邏輯閘用於LUT，即使減小供應到PLD的電源電壓，也可以保持多工器和LUT的正常工作而防止LUT的工作速度下降。
明確地說，根據本發明的一實施方式的可程式邏輯裝置包括：多個可程式邏輯元件，該多個可程式邏輯元件之間的電連接由第一組態資料控制，其中上述可程式邏輯元件包括：由第二組態資料決定輸入信號的邏輯位準與輸出信號的邏輯位準之間的關係的查找表；被輸入上述查找表的上述輸出信號的正反器；以及多工器，上述多 工器包括至少兩個開關，該兩個開關的每一個包括：第一電晶體；以及第二電晶體，該第二電晶體的閘極被輸入藉由上述第一電晶體的包含第三組態資料的信號，而該第二電晶體的源極和汲極之一被輸入上述查找表的上述輸出信號或上述正反器的輸出信號，並且上述至少兩個開關的每一個包括的上述第二電晶體的源極和汲極之另一彼此電連接。
在根據本發明的一實施方式的可程式邏輯裝置中，上述LUT包括多個邏輯閘，該多個邏輯閘的每一個至少包括：控制第一佈線與被供應第一電位的第二佈線之間的電連接的多個第三電晶體；控制上述第一佈線與被供應高於上述第一電位的第二電位的第三佈線之間的電連接的多個第四電晶體；連接於多個第三電晶體之一的源極和汲極之一及多個第三電晶體之另一的源極和汲極之一的第一節點；控制與被供應高於上述第一電位的第三電位的第四佈線之間的電連接的第五電晶體；連接於多個第四電晶體之一的源極和汲極之一及多個第四電晶體之另一的源極和汲極之一的第二節點；以及根據上述第一佈線的電位控制與被供應低於上述第三電位的第四電位的第五佈線之間的電連接的第六電晶體。
本發明的一實施方式的半導體裝置包括：多工器；查找表；以及記憶體，其中多工器被輸入第一信號、第二信號、第一組態資料以及第二組態資料，該第二組態資料是使第一組態資料反轉的資料，多工器包括：第 一電晶體；第二電晶體；第三電晶體；第四電晶體；以及反相器，其中第一電晶體的閘極被施加能夠使該第一電晶體導通的電壓，第一電晶體的源極和汲極之一被輸入來自記憶體的第一組態資料，第一電晶體的源極和汲極之另一與第二電晶體的閘極電連接，第二電晶體的源極和汲極之一被輸入來自查找表的第一信號，反相器被輸入第一組態資料，從反相器輸出第二組態資料，第三電晶體的閘極與第一電晶體的閘極電連接，第三電晶體的閘極被施加能夠使該第三電晶體導通的電壓，第三電晶體的源極和汲極之一被輸入來自反相器的第二組態資料，第三電晶體的源極和汲極之另一與第四電晶體的閘極電連接，第四電晶體的源極和汲極之一被輸入第二信號，並且第四電晶體的源極和汲極之另一與第二電晶體的源極和汲極之另一電連接。
本發明的一實施方式的半導體裝置包括：多工器；查找表；以及記憶體，其中多工器被輸入第一信號、第二信號、第一組態資料以及第二組態資料，多工器包括：第一電晶體；第二電晶體；第三電晶體；以及第四電晶體，其中第一電晶體的閘極被施加能夠使該第一電晶體導通的電壓，第一電晶體的源極和汲極之一被輸入來自記憶體的第一組態資料，第一電晶體的源極和汲極之另一與第二電晶體的閘極電連接，第二電晶體的源極和汲極之一被輸入來自查找表的第一信號，第三電晶體的閘極與第一電晶體的閘極電連接，第三電晶體的閘極被施加能夠使該第三電晶體導通的電壓，第三電晶體的源極和汲極之一 被輸入來自記憶體的第二組態資料，第三電晶體的源極和汲極之另一與第四電晶體的閘極電連接，第四電晶體的源極和汲極之一被輸入第二信號，並且第四電晶體的源極和汲極之另一與第二電晶體的源極和汲極之另一電連接。
在本發明的一實施方式的半導體裝置中，能夠由第一組態資料使第二電晶體導通，能夠由第二組態資料使第四電晶體導通，在第二電晶體導通時第四電晶體截止，在第四電晶體導通時第二電晶體截止，在第二電晶體導通時從第二電晶體的源極和汲極之另一輸出對應於第一信號的第三信號，並且在第四電晶體導通時從第四電晶體的源極和汲極之另一輸出對應於第二信號的第四信號。
在本發明的一實施方式的半導體裝置中，第一電晶體的通道形成區包含氧化物半導體，而第三電晶體的通道形成區包含氧化物半導體膜。
本發明的一實施方式的半導體裝置可以應用於可程式邏輯裝置。
根據本發明的一實施方式，可以提供：能夠在抑制工作速度變慢的同時實現低耗電量化的PLD；或者，能夠在確保PLD的正常工作的同時實現低耗電量化的PLD。
另外，本發明的一實施方式可以提供：電路規模小的半導體裝置；一種能夠實現高速工作的半導體裝置；低耗電量半導體裝置；高品質半導體裝置等；關態電流小的半導體裝置等；或者，使用透明半導體膜的半導體 裝置等。
10‧‧‧PLD
11‧‧‧PLE
12‧‧‧LUT
13‧‧‧FF
14‧‧‧MUX
15‧‧‧CM
16‧‧‧端子
17‧‧‧端子
18‧‧‧組態資料
18a‧‧‧CM
19‧‧‧組態資料
20‧‧‧開關
20a‧‧‧開關
20b‧‧‧開關
20c‧‧‧開關
20d‧‧‧開關
20e‧‧‧開關
20f‧‧‧開關
21‧‧‧電晶體
22‧‧‧電晶體
23‧‧‧佈線
24‧‧‧佈線
24a‧‧‧佈線
24b‧‧‧佈線
25‧‧‧佈線
25a‧‧‧佈線
25b‧‧‧佈線
25c‧‧‧佈線
25d‧‧‧佈線
26‧‧‧佈線
26a‧‧‧佈線
27‧‧‧反相器
27a‧‧‧反相器
27b‧‧‧反相器
30a‧‧‧AO閘
30b‧‧‧AO閘
30c‧‧‧AO閘
31‧‧‧AND電路
32‧‧‧AND電路
33‧‧‧OR電路
40‧‧‧MUX
50‧‧‧AO閘
50a‧‧‧AO閘
50b‧‧‧AO閘
50c‧‧‧AO閘
50d‧‧‧AO閘
50e‧‧‧AO閘
50f‧‧‧AO閘
50g‧‧‧AO閘
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50l‧‧‧AO閘
50m‧‧‧AO閘
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50o‧‧‧AO閘
51‧‧‧AND電路
52‧‧‧AND電路
53‧‧‧OR電路
54‧‧‧佈線
55‧‧‧佈線
56‧‧‧佈線
57‧‧‧反相器
57a‧‧‧反相器
57d‧‧‧反相器
60‧‧‧佈線
61‧‧‧佈線
62‧‧‧佈線
63‧‧‧佈線
64‧‧‧佈線
65‧‧‧佈線
67‧‧‧佈線
70a‧‧‧電晶體
70b‧‧‧電晶體
70c‧‧‧電晶體
71a‧‧‧電晶體
71b‧‧‧電晶體
71c‧‧‧電晶體
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72b‧‧‧電晶體
72c‧‧‧電晶體
72d‧‧‧電晶體
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73d‧‧‧電晶體
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74‧‧‧反相器
75a‧‧‧電晶體
75b‧‧‧電晶體
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76a‧‧‧電晶體
76b‧‧‧電晶體
76c‧‧‧電晶體
76d‧‧‧電晶體
76e‧‧‧電晶體
77‧‧‧反相器
80‧‧‧MUX
81‧‧‧CM
82‧‧‧端子
90‧‧‧閘
91‧‧‧NAND電路
92‧‧‧NAND電路
93‧‧‧NAND電路
121‧‧‧佈線群
122‧‧‧開關
123‧‧‧佈線資源
124‧‧‧輸出端子
125‧‧‧佈線
126‧‧‧佈線
127‧‧‧電晶體
128‧‧‧電晶體
129‧‧‧電晶體
130‧‧‧電晶體
131‧‧‧電晶體
132‧‧‧電晶體
140‧‧‧I/O元件
141‧‧‧PLL
142‧‧‧RAM
143‧‧‧乘法器
200‧‧‧MUX
201‧‧‧反相器
202‧‧‧AND電路
203‧‧‧AND電路
204‧‧‧OR電路
205‧‧‧信號
206‧‧‧信號
207‧‧‧信號
208‧‧‧信號
220‧‧‧AND電路
221‧‧‧電晶體
222‧‧‧電晶體
223‧‧‧電晶體
224‧‧‧電晶體
225‧‧‧電晶體
226‧‧‧電晶體
227‧‧‧信號
228‧‧‧信號
229‧‧‧信號
230‧‧‧OR電路
231‧‧‧電晶體
232‧‧‧電晶體
233‧‧‧電晶體
234‧‧‧電晶體
235‧‧‧電晶體
236‧‧‧電晶體
237‧‧‧信號
238‧‧‧信號
239‧‧‧信號
350‧‧‧插板
351‧‧‧晶片
352‧‧‧端子
353‧‧‧模塑樹脂
400‧‧‧半導體基板
401‧‧‧元件分離絕緣膜
402‧‧‧雜質區
403‧‧‧雜質區
404‧‧‧閘極電極
405‧‧‧閘極絕緣膜
409‧‧‧絕緣膜
410‧‧‧佈線
411‧‧‧佈線
412‧‧‧佈線
415‧‧‧佈線
416‧‧‧佈線
417‧‧‧佈線
420‧‧‧絕緣膜
421‧‧‧佈線
430‧‧‧半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極電極
440‧‧‧絕緣膜
441‧‧‧絕緣膜
442‧‧‧絕緣膜
443‧‧‧導電膜
500‧‧‧基板
501‧‧‧元件分離區域
502‧‧‧雜質區
503‧‧‧雜質區
504‧‧‧通道形成區
505‧‧‧絕緣膜
506‧‧‧閘極電極
511‧‧‧絕緣膜
512‧‧‧導電膜
513‧‧‧導電膜
514‧‧‧導電膜
516‧‧‧導電膜
517‧‧‧導電膜
518‧‧‧導電膜
520‧‧‧絕緣膜
521‧‧‧絕緣膜
522‧‧‧絕緣膜
530‧‧‧半導體膜
530a‧‧‧氧化物半導體膜
530c‧‧‧氧化物半導體膜
531‧‧‧閘極絕緣膜
532‧‧‧導電膜
533‧‧‧導電膜
534‧‧‧閘極電極
550‧‧‧電晶體
551‧‧‧電晶體
600‧‧‧裝置
601‧‧‧電晶體
602‧‧‧電晶體
603‧‧‧電晶體
604‧‧‧電晶體
605‧‧‧電晶體
606‧‧‧電晶體
607‧‧‧電晶體
608‧‧‧電晶體
609‧‧‧電晶體
610‧‧‧電晶體
611‧‧‧電晶體
612‧‧‧電晶體
615‧‧‧反相器
616‧‧‧反相器
617‧‧‧緩衝器
620‧‧‧信號
621‧‧‧信號
622‧‧‧信號
623‧‧‧信號
624‧‧‧信號
625‧‧‧信號
630‧‧‧多工器
640‧‧‧節點
700‧‧‧裝置
701‧‧‧AND電路
702‧‧‧OR電路
703‧‧‧AND電路
704‧‧‧AND電路
705‧‧‧AND電路
706‧‧‧OR電路
707‧‧‧AND電路
708‧‧‧OR電路
709‧‧‧AND電路
715‧‧‧反相器
716‧‧‧反相器
717‧‧‧緩衝器
720‧‧‧信號
721‧‧‧信號
722‧‧‧信號
723‧‧‧信號
724‧‧‧信號
725‧‧‧信號
730‧‧‧多工器
800‧‧‧面板
801‧‧‧印刷線路板
802‧‧‧封裝件
803‧‧‧FPC
804‧‧‧電池
820‧‧‧絕緣膜
830‧‧‧半導體膜
830a‧‧‧氧化物半導體膜
830b‧‧‧氧化物半導體膜
830c‧‧‧氧化物半導體膜
831‧‧‧閘極絕緣膜
832‧‧‧導電膜
833‧‧‧導電膜
834‧‧‧閘極電極
910‧‧‧PLD
911‧‧‧PLE
913‧‧‧FF
914‧‧‧MUX
917‧‧‧信號
918‧‧‧組態資料
919‧‧‧組態資料
1101‧‧‧半導體裝置
1109‧‧‧MUX
1110‧‧‧電晶體
1110A‧‧‧電晶體
1111‧‧‧電晶體
1112‧‧‧電晶體
1113‧‧‧電晶體
1114‧‧‧記憶體
1115‧‧‧LUT
1116‧‧‧多個信號
1117‧‧‧信號
1119‧‧‧電源線
1122‧‧‧反相器
1132‧‧‧信號
1140‧‧‧節點
1141‧‧‧節點
1142‧‧‧電容元件
1143‧‧‧電容元件
1144‧‧‧節點
1145‧‧‧節點
1146‧‧‧節點
1147‧‧‧節點
1148‧‧‧輸入節點
1149‧‧‧輸出節點
1150‧‧‧MUX
1151‧‧‧記憶體
1152‧‧‧輸入節點
1301‧‧‧半導體裝置
1309‧‧‧MUX
1310‧‧‧電晶體
1311‧‧‧電晶體
1312‧‧‧電晶體
1313‧‧‧電晶體
1314‧‧‧記憶體
1315‧‧‧LUT
1316‧‧‧多個信號
1317‧‧‧信號
1319‧‧‧電源線
1332‧‧‧信號
1350‧‧‧MUX
1351‧‧‧記憶體
2401‧‧‧半導體裝置
2410‧‧‧電晶體
2411‧‧‧電晶體
2412‧‧‧電晶體
2413‧‧‧電晶體
2414‧‧‧電晶體
2415‧‧‧電晶體
2416‧‧‧電晶體
2417‧‧‧電晶體
2418‧‧‧電晶體
2419‧‧‧電晶體
2420‧‧‧電晶體
2421‧‧‧電晶體
2422‧‧‧電晶體
2423‧‧‧電晶體
2424‧‧‧電晶體
2425‧‧‧電晶體
2426‧‧‧電晶體
2427‧‧‧電晶體
2428‧‧‧電晶體
2429‧‧‧電晶體
2430‧‧‧電晶體
2431‧‧‧電晶體
2432‧‧‧電晶體
2433‧‧‧電晶體
2440‧‧‧佈線
2441‧‧‧佈線
2442‧‧‧佈線
2450‧‧‧電源線
2460‧‧‧信號
2461‧‧‧信號
2462‧‧‧信號
2463‧‧‧信號
2481‧‧‧記憶體
2482‧‧‧LUT
2483‧‧‧記憶體
2484‧‧‧MUX
2490‧‧‧MUX
2500‧‧‧信號
2501‧‧‧信號
2502‧‧‧信號
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
560‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
C1‧‧‧電容元件
Sig1_0‧‧‧信號
Sig1_1‧‧‧信號
Sig2_0‧‧‧信號
Sig2_1‧‧‧信號
Sig3‧‧‧信號
Sig4‧‧‧信號
Sig5‧‧‧信號
在圖式中：圖1A和1B分別是示出PLD的結構的圖和示出PLE的結構的圖；圖2是示出多工器的結構的圖；圖3A和3B分別是示出多工器的結構的圖和時序圖；圖4是示出多工器的結構的圖；圖5是示出多工器的結構的圖；圖6是示出查找表的結構的圖；圖7A和7B是示出反相器的結構的圖；圖8A和8B是示出AND電路的結構的圖；圖9A和9B是示出OR電路的結構的圖；圖10是示出查找表的結構的圖；圖11A和11B是示出可程式邏輯元件的結構例子的圖；圖12A和12B是示出PLD和開關的結構的圖；圖13是示出PLD整體的結構的圖；圖14是示出PLD的剖面結構的圖；圖15A和15B是示出晶片和模組的圖；圖16A至16F是示出電子裝置的圖； 圖17A和17B是示出電晶體的剖面結構的圖；圖18是半導體裝置的電路圖；圖19是記憶體的電路圖；圖20是時序圖；圖21是示出使用邏輯電路的多工器的圖；圖22A和22B是示出使用邏輯電路的多工器的圖；圖23是半導體裝置的電路圖；圖24是邏輯元件的方塊圖；圖25是半導體裝置的電路圖；圖26是半導體裝置的電路圖；圖27是示出使用本發明的一實施方式的多工器的圖；圖28是時序圖；圖29是示出使用邏輯電路的多工器的圖；圖30是示出電壓與時間之間的關係的圖；圖31是示出電流與時間之間的關係的圖；圖32是示出電流與時間之間的關係的圖；圖33是半導體裝置的剖面圖。
以下，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被 變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，在本發明的一實施方式的可程式邏輯裝置的範疇內包括使用半導體元件的各種半導體積體電路，諸如微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位訊號處理器)、微控制器、二次電池等電池的控制電路或保護電路等。另外，在本發明的一實施方式的半導體裝置的範疇內包括使用上述半導體積體電路的RF標籤、半導體顯示裝置等各種裝置。半導體顯示裝置在其範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(Field Emission Display：場致發射顯示器)等以及在驅動電路中具有半導體元件的其他半導體顯示裝置。
在本說明書中，“連接”是指“電連接”，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，“連接”的狀態不一定必須是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻、二極體、電晶體等的電路元件電連接的狀態。
在本說明書的圖式中，根據其功能對構成要素進行分類而示出為彼此獨立的方塊的方塊圖，但是，實際上的構成要素難以根據其功能完全劃分，而一個構成要 素會具有多個功能。
注意，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜電連接的源極電極。與此同樣，電晶體的汲極是指用作活性層的半導體膜的一部分的汲極區或與上述半導體膜電連接的汲極電極。另外，閘極是指閘極電極。
電晶體所具有的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而互換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假定源極和汲極是固定的來描述電晶體的連接關係，但是實際上，源極和汲極的名稱根據上述電位關係而互換。
實施方式1 <PLD的結構例子>
圖1A是示出根據本發明的一實施方式的PLD(可程式邏輯裝置)的結構例子的方塊圖。
如圖1A所示，PLD10具有多個PLE(可程式邏輯元件)11。多個PLE11之間的電連接由包含用來定義多個PLE11之間的連接結構的資訊的組態資料控制。
明確地說，多個PLE11之間的連接取決於佈 線元件，該佈線元件包括由多個佈線構成的佈線群及由組態資料控制構成佈線群的佈線之間的連接的開關。
圖1B是示出PLE11的結構例子的方塊圖。PLE11至少具有LUT(查找表)12、FF(正反器)13以及MUX(多工器)14。
LUT12被輸入包含用來定義LUT12的邏輯閘功能的資訊的組態資料18。就是說，在LUT12中，由組態資料18決定從端子16輸入到LUT12的輸入信號的邏輯位準與從LUT12輸出的輸出信號的邏輯位準的關係。
FF13被輸入來自LUT12的輸出信號。再者，有時一個PLE11所具有的FF13被輸入來自另一個PLE11所具有的FF13的輸出信號。FF13具有保持所輸入了的這些信號的功能。
MUX14被輸入包含用來控制MUX14的工作的資訊的組態資料19。MUX14具有根據組態資料19選擇來自LUT12的輸出信號和來自FF13的輸出信號中的任何一個的功能。由MUX14選擇的信號從PLE11的端子17輸出。
<多工器的結構例子>
圖2示出MUX14的具體結構的一個例子。圖2所示的MUX14至少具有開關20a及開關20b。MUX14具有如下功能：藉由根據從CM(組態記憶體)15輸入的包含組態資料的信號控制開關20a及開關20b的工作，選擇輸入到 多個佈線25的信號中的任何一個來將該信號供應到佈線26。組態記憶體相當於儲存組態資料的暫存器。
在將佈線25a假設為多個佈線25之一的情況下，明確地說，開關20a具有根據從CM15輸入的包含組態資料的信號控制是否將輸入到佈線25a的信號供應到佈線26a的功能。另外，在將佈線25b假設為多個佈線25之另一的情況下，明確地說，開關20b具有根據從CM15輸入的包含組態資料的信號控制是否將輸入到佈線25b的信號供應到佈線26a的功能。
開關20a和開關20b都具有電晶體21及電晶體22。電晶體21具有控制是否將包含組態資料的信號輸入到電晶體22的閘極的功能。電晶體22的導通狀態和非導通狀態取決於輸入到電晶體22的閘極的包含組態資料的信號。在電晶體22處於導通狀態時，將輸入到佈線25a或佈線25b的信號藉由電晶體22供應到佈線26a。另一方面，在電晶體22處於非導通狀態時，不將輸入到佈線25a或佈線25b的信號供應到佈線26a。
明確地說，電晶體21的源極和汲極之一被輸入包含組態資料的信號，而電晶體21的源極和汲極之另一與電晶體22的閘極連接。電晶體22的源極和汲極之一與佈線25a或佈線25b連接，而電晶體22的源極和汲極之另一與佈線26a連接。
分別輸入到開關20a及開關20b的包含組態資料的信號的邏輯位準不相同。明確地說，圖2示出利用 反相器27使輸入到開關20a的信號的邏輯位準反轉而成的信號輸入到開關20b的情況。注意，也可以將邏輯位準不相同的上述信號從CM15分別輸入到開關20a及開關20b，而不使用反相器27。
在圖2中，雖然示出反相器27不包括在MUX14中的情況，但是MUX14也可以包括反相器27作為其構成要素。
根據上述結構，在開關20a和開關20b之一中電晶體22成為導通狀態，而在開關20a和開關20b之另一中電晶體22成為非導通狀態。就是說，只有輸入到佈線25a和佈線25b中的信號之一由開關20a及開關20b選出，來將該信號供應到佈線26a。
根據多個佈線25的個數，有時在MUX14中設置多個開關20a及開關20b。在此情況下，在MUX14中設置被輸入由多個開關20a及開關20b選出的信號的多個佈線26a。再者，在上述情況下，MUX14還具有用來選擇輸入到多個佈線26a的信號的一個或多個開關20a及開關20b。藉由利用多個開關20a及開關20b反復進行信號的選擇，最終將一個信號供應到佈線26。
注意，在本發明的一實施方式中，電晶體21的關態電流比電晶體22小得多。具有在其能帶間隙寬於矽的能帶間隙且其本質載子密度低於矽的本質載子密度的半導體膜中形成通道形成區的特徵的電晶體的關態電流顯著小，所以較佳為將其用作電晶體21。作為這種半導 體，例如可以舉出具有比矽的能帶間隙大一倍以上的能帶間隙的氧化物半導體、氮化鎵等。具有上述半導體的電晶體與一般的使用矽或鍺等半導體形成的電晶體相比，可以使關態電流極低。
藉由使用具有上述結構的電晶體21，可以防止在電晶體21處於非導通狀態時儲存在與電晶體22的閘極連接的節點SN中的電荷洩漏。因為在節點SN中保持電荷來保持電晶體22的導通狀態或非導通狀態，所以可以保持由開關20a及開關20b選出信號的狀態。
另外，在開關20a及開關20b中，因為當電晶體21處於非導通狀態時節點SN成為浮動狀態，所以可以期待以下所述的升壓效應。換言之，在開關20a及開關20b中，當節點SN處於浮動狀態時，伴隨佈線25a或佈線25b的電位從低位準變為高位準，由形成在電晶體22的源極與閘極之間的電容Cgs使節點SN的電位上升。並且，該節點SN的電位的上升幅度根據輸入到電晶體22的閘極的組態資料的邏輯位準不同。明確而言，在寫入到開關20a及開關20b的組態資料為“0”的情況下，電晶體22處於弱反轉模式，所以有助於節點SN的電位上升的電容Cgs包括不依賴於閘極電極的電位，即節點SN的電位的電容Cos。明確而言，電容Cos包括形成在閘極電極與源極區重疊的區域的重疊電容、形成在閘極電極與源極電極之間的寄生電容等。另一方面，在寫入到開關20a及開關20b的組態資料為“1”的情況下，電晶體22處於強反轉 模式，所以有助於節點SN的電位上升的電容Cgs除了包括上述電容Cos之外，還包括形成在閘極電極與汲極電極之間的電容Cod、形成在通道形成區與閘極電極之間的電容Cox的一部分。因此，在組態資料為“1”的情況下，有助於節點SN的電位上升的電容Cgs大於組態資料為“0”的情況下的電容Cgs。由此，在開關20a及開關20b中，與組態資料為“0”的情況相比，在組態資料為“1”的情況下，可以進一步得到升壓效應，即伴隨佈線25a或佈線25b的電位的變化，進一步提高節點SN的電位。因此，即使在組態資料為“1”的情況下節點SN的電位比原始電位低電晶體21的臨界電壓，也可以藉由升壓效應使節點SN的電位上升，所以可以確保電晶體22的導通狀態，由此可以提高開關20a及開關20b的開關速度。此外，在組態資料為“0”的情況下，可以確保電晶體22的非導通狀態。
在本發明的一實施方式中，即使降低供應到PLD的電源電壓，使得供應到電晶體22的閘極的信號的電壓變低，即供應到該閘極的電位變低，也可以藉由上述升壓效應使MUX14正常地工作。因此，即使降低供應到PLD的電源電壓，也可以防止從PLE輸出的信號的邏輯位準變化，由此可以防止PLD不正常地工作。
<開關的工作例子>
以下說明圖2所示的開關20a及開關20b的工作例子。圖3A示出圖2所示的開關20a及開關20b與各種佈 線之間的連接結構的一個例子，而圖3B示出輸入到上述各種佈線的信號及與電晶體22的閘極連接的節點SN的電位的時序圖的一個例子。
在圖3A所示的開關20a及開關20b中，電晶體21的閘極都與佈線23連接。開關20a中的電晶體21的源極和汲極之一與佈線24連接，而開關20b中的電晶體21的源極和汲極之一與反相器27的輸出端子連接。反相器27的輸入端子與佈線24連接。
如圖3B所示，在期間T1中，佈線23被施加高位準電位，使得開關20a及開關20b中的電晶體21成為導通狀態。另外，佈線24被施加對應於“1”的邏輯位準的高位準電位，使得開關20a中的節點SN接受藉由電晶體21的對應於“1”的邏輯位準的高位準電位，而開關20b中的節點SN接受藉由電晶體21的對應於“0”的邏輯位準的低位準電位。注意，供應到開關20a中的節點SN的電位比佈線24的電位低電晶體21的臨界電壓。
在期間T1結束時，佈線23被施加低位準電位，使得開關20a及開關20b中的電晶體21成為非導通狀態。由此，在開關20a及開關20b中分別保持節點SN的電位。
接著，在期間T2中，佈線25a的電位從低位準變成高位準，而佈線25b被施加低位準電位。在開關20a中，因為節點SN處於浮動狀態且電晶體22處於強反轉模式，所以借助於升壓效應，伴隨佈線25a的電位從低 位準變成高位準而使節點SN的電位變得更高。另一方面，在開關20b中，因為佈線25b被施加低位準電位且電晶體22處於弱反轉模式，所以節點SN的電位被保持為低位準。由此，因為開關20a中的電晶體22處於導通狀態，而開關20b中的電晶體22處於非導通狀態，所以佈線25a的電位藉由開關20a施加到佈線26a，使得佈線26a的電位成為高位準。
接著，在期間T3中，佈線25a被施加低位準電位，而佈線25b的電位從低位準變成高位準。在開關20a中，雖然節點SN處於浮動狀態且電晶體22處於強反轉模式，但是因佈線25a的電位為低位準而在節點SN中保持比在期間T1中施加的電位，即佈線24的電位低電晶體21的臨界電壓的電位。另一方面，在開關20b中，因為節點SN處於浮動狀態，所以借助於升壓效應，伴隨佈線25b的電位從低位準變成高位準而使節點SN的電位上升。但是，在開關20b中，因為電晶體22處於弱反轉模式，所以節點SN的電位的上升幅度比期間T2中的開關20a中的節點SN的電位的上升幅度小。因此，在開關20b中，電晶體22保持非導通狀態。由此，因為佈線25a的電位為低位準且開關20b中的電晶體22處於非導通狀態，所以佈線26a的電位成為低位準。
接著，圖4示出被輸入2位元(bit)信號的MUX14的結構例子。圖4所示的MUX14具有六個開關20，即開關20a至20f。開關20a至20f分別具有電晶體 21及電晶體22，並且電晶體21與電晶體22之間的連接結構與圖2所示的MUX14同樣。
注意，在圖4所示的MUX14中，開關20a及開關20c所具有的電晶體21的源極和汲極之一與被輸入包含組態資料的信號的佈線24a連接，而開關20b及開關20d所具有的電晶體21的源極和汲極之一與反相器27a的輸出端子連接。反相器27a的輸入端子與佈線24a連接。另外，開關20e所具有的電晶體21的源極和汲極之一與被輸入包含組態資料的信號的佈線24b連接，而開關20f所具有的電晶體21的源極和汲極之一與反相器27b的輸出端子連接。反相器27b的輸入端子與佈線24b連接。
另外，在圖4所示的MUX14中，開關20a至開關20d所具有的電晶體22的源極和汲極之一與佈線25a至佈線25d連接。開關20a及開關20b所具有的電晶體22的源極和汲極之另一與開關20e所具有的電晶體22的源極和汲極之一連接，而開關20c及開關20d所具有的電晶體22的源極和汲極之另一與開關20f所具有的電晶體22的源極和汲極之一連接。並且，開關20e及開關20f所具有的電晶體22的源極和汲極之另一與佈線26連接。
在圖4所示的MUX14中，根據從佈線24a及佈線24b輸入的包含組態資料的信號，決定電晶體22的導通狀態和非導通狀態。並且，根據組態資料由開關20a至開關20f選出輸入到佈線25a至佈線25d的信號中的任何一個，並將該信號輸入到佈線26。
圖5示出與圖4所示的MUX14同樣地被輸入2位元信號的使用AO閘的MUX40的結構。
圖5所示的MUX40具有三個AO閘，即AO閘30a至AO閘30c。AO閘30a至AO閘30c分別具有AND電路31、AND電路32以及OR電路33。AND電路31的輸出端子與OR電路33的第一輸入端子連接，而AND電路32的輸出端子與OR電路33的第二輸入端子連接。
在AO閘30a中，AND電路31的第一輸入端子與佈線25a連接，AND電路31的第二輸入端子與佈線24a連接，AND電路32的第一輸入端子與佈線25b連接，並且AND電路32的第二輸入端子與反相器27a的輸出端子連接。反相器27a的輸入端子與佈線24a連接。
在AO閘30b中，AND電路31的第一輸入端子與佈線25c連接，AND電路31的第二輸入端子與佈線24a連接，AND電路32的第一輸入端子與佈線25d連接，並且AND電路32的第二輸入端子與反相器27a的輸出端子連接。
在AO閘30c中，AND電路31的第一輸入端子與AO閘30a所具有的OR電路33的輸出端子連接，AND電路31的第二輸入端子與佈線24b連接，AND電路32的第一輸入端子與AO閘30b所具有的OR電路33的輸出端子連接，並且AND電路32的第二輸入端子與反相器27b的輸出端子連接。反相器27b的輸入端子與佈線 24b連接。AO閘30c所具有的OR電路33的輸出端子與佈線26連接。
在圖5所示的MUX40中，在佈線25a至25d與佈線26之間連接有AND電路31、AND電路32或OR電路33等多個邏輯閘。另一方面，在圖4所示的MUX14中，在佈線25a至25d與佈線26之間串聯連接有兩個電晶體22。注意，AND電路由NAND電路和反相器構成，而OR電路由NOR電路和反相器構成。因此，關於閘級數，即在電晶體的閘極與源極或汲極之間進行的信號傳送次數，MUX14的開關20為0，而MUX40的AO閘30為4。由此，在MUX14中，借助於上述升壓效應，不容易發生由於電晶體22的臨界電壓的藉由兩個電晶體22供應到佈線26的信號的電壓下降。因此，與由多個邏輯閘構成的MUX40相比，根據本發明的一實施方式的MUX14的信號延遲時間可以說是更短。
在本說明書中，電晶體串聯連接的狀態是指例如第一電晶體的源極和汲極中的只有一個與第二電晶體的源極和汲極中的只有一個連接的狀態。另外，電晶體並聯連接的狀態是指第一電晶體的源極和汲極中的一個與第二電晶體的源極和汲極中的一個連接且第一電晶體的源極和汲極中的另一個與第二電晶體的源極和汲極中的另一個連接的狀態。
另外，電路的動態耗電量P由以下算式1表示。注意，α表示活化率，f表示工作頻率，n表示元件個 數，Cload表示元件的負載電容，並且Vd表示電源電壓。
(算式1)P=α×f×Cload×Vd2×n
在MUX40中，以AO閘30a至AO閘30c表示的各AO閘由AND電路31、AND電路32以及OR電路33構成。輸入到佈線25a及25b之一的信號經過AND電路31和AND電路32中的任何一個及OR電路33輸入到佈線26。因此，在從佈線24a及24b輸入的信號的邏輯位準固定的情況下，以AO閘30a至AO閘30c表示的各AO閘的閘級數為4，且各級的活化率為1/2，由此活化率α成為2。
即使使用NAND電路代替圖5所示的AND電路31和AND電路32，且使用NAND電路代替OR電路33，邏輯閘的功能也與AO閘30相同。在使用由三個NAND電路構成的邏輯閘構成MUX40的情況下，各邏輯閘的閘級數為2，且各級的活化率為1/2，由此活化率α成為1。
另一方面，在MUX14中，元件個數n比閘級數為2的MUX40少。因此，由算式1可知，與閘級數為2的MUX40的耗電量P相比，可以大幅度地減小MUX14的耗電量P。
另外，閘級數為2的MUX40具有有多個洩漏電流通路或貫通電流通路的電路結構，但是MUX14為洩 漏電流通路或貫通電流通路比閘級數為2的MUX40少的電路結構。因此，關於起因於洩漏電流或貫通電流的耗電量，MUX14的耗電量低於MUX40的耗電量。
<LUT的結構例子>
接著，圖6示出LUT12的結構的一個例子。圖6所示的LUT12具有多個AO閘50，其中兩個AND電路的輸出端子分別與OR電路的兩個輸入端子連接。
明確地說，圖6所示的LUT12具有以AO閘50a至50o表示的多個AO閘50。明確地說，在LUT12中，在AO閘50a及AO閘50b的後級連接有AO閘50i。在AO閘50c及AO閘50d的後級連接有AO閘50j。在AO閘50e及AO閘50f的後級連接有AO閘50k。在AO閘50g及AO閘50h的後級連接有AO閘50l。在AO閘50i及AO閘50j的後級連接有AO閘50m。在AO閘50k及AO閘50l的後級連接有AO閘50n。在AO閘50m及AO閘50n的後級連接有AO閘50o。
另外，各AO閘50具有AND電路51、AND電路52以及OR電路53，並且AND電路51的輸出端子及AND電路52的輸出端子與OR電路53的兩個輸入端子連接。在各AO閘50中，AND電路51的第一輸入端子及AND電路52的第一輸入端子與多個佈線54之一或前級AO閘50所具有的OR電路53的輸出端子連接，AND電路51的第二輸入端子與被輸入包含組態資料的信號的 多個佈線56之一連接，並且AND電路52的第二輸入端子與以反相器57a至57d表示的多個反相器57之任一輸出端子連接。反相器57a至57d的輸入端子與多個佈線56連接。最後級的AO閘50o所具有的OR電路53的輸出端子與佈線55連接。
在本發明的一實施方式中，AND電路51、AND電路52、OR電路53以及反相器57a至57d都是斯密特觸發器型邏輯閘。藉由將斯密特觸發器型邏輯閘用於LUT12，即使減小供應到PLD的電源電壓，也可以保持多工器和LUT12的正常工作而防止LUT12的工作速度下降。
<斯密特觸發器型邏輯閘的結構例子>
圖7A示出反相器57的結構的一個例子。如圖7B所示，圖7A所示的反相器57的輸入端子和輸出端子分別連接於佈線56和佈線63。
圖7A所示的反相器57具有p通道型電晶體70a至70c及n通道型電晶體71a至71c。在佈線63與被施加電位V1的佈線之間串聯連接有電晶體71a和電晶體71b。電晶體71c具有根據佈線63的電位控制連接有電晶體71a的源極和汲極之一及電晶體71b的源極和汲極之一的節點與被施加高於電位V1的電位V2的佈線之間的電連接的功能。在佈線63與被施加電位V2的佈線之間串聯連接有電晶體70a和電晶體70b。電晶體70c具有根據佈 線63的電位控制連接有電晶體70a的源極和汲極之一及電晶體70b的源極和汲極之一的節點與被施加電位V1的佈線之間的電連接的功能。電晶體70a、電晶體70b、電晶體71a以及電晶體71b的閘極與佈線56連接。
在施加到PLD的電源電壓變低時，施加到佈線56的低位準電位與高位準電位之間的差值變小。在此情況下，有可能受到反相器57所具有的電晶體的臨界電壓的左右而發生如下情況：即使在佈線56的電位為低位準時也不能使電晶體71a和電晶體71b完全處於非導通狀態；或者即使在佈線56的電位為高位準時也不能使電晶體70a和電晶體70b完全處於非導通狀態。因此，有可能發生如下問題：在佈線63的電位應該成為高位準時，該電位下降；或者，在佈線63的電位應該成為低位準時，該電位上升。
但是，在圖7A所示的斯密特觸發器型反相器57中，例如，在佈線56被施加低位準電位時，不僅是電晶體70a和電晶體70b成為導通狀態，而且是電晶體71c也成為導通狀態。由此，可以將電位V2施加到電晶體71a的源極及汲極，使得電晶體71a的汲極電流幾乎成為零，而可以防止佈線63的電位下降。與此相反，例如，在佈線56被施加高位準電位時，不僅是電晶體71a和電晶體71b成為導通狀態，而且是電晶體70c也成為導通狀態。由此，可以將電位V1施加到電晶體70b的源極及汲極，使得電晶體70b的汲極電流接近零，由此可以防止佈 線63的電位上升。
接著，圖8A示出AND電路51的結構的一個例子。如圖8B所示，圖8A所示的AND電路51的第一輸入端子、第二輸入端子以及輸出端子分別連接於佈線60、佈線61以及佈線62。另外，AND電路52也可以具有與圖8A所示的AND電路51相同的結構。
圖8A所示的AND電路51具有p通道型電晶體72a至72e、n通道型電晶體73a至73e以及斯密特觸發器型反相器74。反相器74的具體結構可以參照圖7A。
電晶體72a和電晶體72b在被施加電位V2的佈線與反相器74的輸入端子之間串聯連接。電晶體72c和電晶體72d在被施加電位V2的佈線與反相器74的輸入端子之間串聯連接。電晶體72e具有根據反相器74的輸入端子的電位控制連接有電晶體72a的源極和汲極之一、電晶體72b的源極和汲極之一、電晶體72c的源極和汲極之一以及電晶體72d的源極和汲極之一的節點與被施加電位V1的佈線之間的電連接的功能。電晶體73a至電晶體73d在反相器74的輸入端子與被施加電位V1的佈線之間串聯連接。電晶體73e具有根據反相器74的輸入端子的電位控制連接有電晶體73b的源極和汲極之一及電晶體73c的源極和汲極之一的節點與被施加電位V2的佈線之間的電連接的功能。反相器74的輸出端子與佈線62連接。電晶體72a、電晶體72b、電晶體73a以及電晶體73c的閘極與佈線60連接。電晶體72c、電晶體72d、電晶體 73b以及電晶體73d的閘極與佈線61連接。
在圖8A所示的AND電路51中，與圖7A所示的反相器57同樣，即使在施加到PLD的電源電壓變低時，也可以防止如下情況：在佈線62的電位應該成為高位準時，該電位下降；或者，在佈線62的電位應該成為低位準時，該電位上升。
接著，圖9A示出OR電路53的結構的一個例子。如圖9B所示，圖9A所示的OR電路53的第一輸入端子、第二輸入端子以及輸出端子分別連接於佈線64、佈線65以及佈線67。
圖9A所示的OR電路53具有p通道型電晶體75a至75e、n通道型電晶體76a至76e以及斯密特觸發器型反相器77。反相器77的具體結構可以參照圖7A。
電晶體75a至電晶體75d在被施加電位V2的佈線與反相器77的輸入端子之間串聯連接。電晶體75e具有根據反相器77的輸入端子的電位控制連接有電晶體75b的源極和汲極之一及電晶體75c的源極和汲極之一的節點與被施加電位V1的佈線之間的電連接的功能。電晶體76a和電晶體76b在反相器77的輸入端子與被施加電位V1的佈線之間串聯連接。電晶體76c和電晶體76d在反相器77的輸入端子與被施加電位V1的佈線之間串聯連接。電晶體76e具有根據反相器77的輸入端子的電位控制連接有電晶體76a的源極和汲極之一、電晶體76b的源極和汲極之一、電晶體76c的源極和汲極之一以及電晶體 76d的源極和汲極之一的節點與被施加電位V2的佈線之間的電連接的功能。反相器77的輸出端子與佈線67連接。電晶體75a、電晶體75c、電晶體76c以及電晶體76d的閘極與佈線64連接。電晶體75b、電晶體75d、電晶體76a以及電晶體76b的閘極與佈線65連接。
在圖9A所示的OR電路53中，與圖7A所示的反相器57同樣，即使在施加到PLD的電源電壓變低時，也可以防止如下情況：在佈線67的電位應該成為高位準時，該電位下降；或者，在佈線67的電位應該成為低位準時，該電位上升。
如上所述，斯密特觸發器型邏輯閘具有即使在PLD的電源電壓低時也可以防止從邏輯閘輸出的信號的邏輯位準變化的優點。但是，斯密特觸發器型邏輯閘具有其耗電量高於使用CMOS的一般邏輯閘的缺點。例如，在圖7A所示的反相器57中，在電晶體71c處於導通狀態的期間中，由藉由電晶體71b一直流在被施加電位V1的佈線與被施加電位V2的佈線之間的洩漏電流導致耗電量的增大。另一方面，使用如圖3A所示的開關20a或開關20b那樣的開關20的邏輯閘不僅具有即使在PLD的電源電壓低時也可以防止從邏輯閘輸出的信號的邏輯位準變化的優點(這與斯密特觸發器型邏輯閘相同)，而且還具有其耗電量小於斯密特觸發器型邏輯閘或使用CMOS的一般邏輯閘的優點。
注意，在採用使用開關20的邏輯閘的情況 下，只在保持了節點SN中的電位的邏輯位準的情況下，才引起上述升壓效應。因此，在以圖3A所示的開關20a為例而進行說明的情況下，若開關20a中的節點SN的電位的改寫頻率高於輸入到佈線25a的信號的邏輯位準的改變頻率，則難以引起上述升壓效應。像本發明的一實施方式那樣，在將使用開關20的邏輯閘應用於MUX14的情況下，開關20中的節點SN的電位的改寫頻率取決於開關20中的組態資料的改寫頻率。因此，開關20中的節點SN的電位的改寫頻率充分低於輸入到佈線25的信號的邏輯位準的改變頻率，從而得到升壓效應。
但是，在將使用開關20的邏輯閘應用於LUT12的情況下，佈線25被輸入包含組態資料的信號，並且被供應來自佈線24的PLE11的輸入信號。因此，開關20中的節點SN的電位的改寫頻率高於輸入到佈線25的信號的邏輯位準的改變頻率，從而難以得到升壓效應。在根據本發明的一實施方式的PLD中，在像LUT12那樣即使採用使用開關20的邏輯閘也難以得到升壓效應的電路中採用斯密特觸發器型邏輯閘，而在像MUX14那樣能夠得到升壓效應的電路中採用使用開關20的邏輯閘。根據上述結構，即使降低供應到PLD的電源電壓，也可以防止從PLE輸出的信號的邏輯位準變化，由此可以防止PLD不正常地工作。
<LUT的結構例子2>
接著，圖10示出LUT12的結構的另一個例子。圖10所示的LUT12具有多個閘90，其中使用三個NAND電路。作為具體例子，圖10示出使用閘90a至90c這三個閘90的LUT12的結構。
各閘90具有NAND電路91、NAND電路92以及NAND電路93，並且NAND電路91的輸出端子及NAND電路92的輸出端子與NAND電路93的兩個輸入端子連接。在各閘90中，NAND電路91的第一輸入端子及NAND電路92的第一輸入端子與多個佈線54之一或前級閘90所具有的NAND電路93的輸出端子連接，NAND電路91的第二輸入端子與被輸入包含組態資料的信號的多個佈線56之一連接，並且NAND電路92的第二輸入端子與以反相器57a及57b表示的多個反相器57之任一輸出端子連接。反相器57a及57b的輸入端子與多個佈線56連接。最後級的閘90c所具有的NAND電路93的輸出端子與佈線55連接。
在本發明的一實施方式中，NAND電路91、NAND電路92以及NAND電路93以及反相器57a及57b都是斯密特觸發器型邏輯閘。藉由將斯密特觸發器型邏輯閘用於LUT12，即使減小供應到PLD的電源電壓，也可以保持LUT12的正常工作。
<PLE的結構例子>
接著，圖11A示出圖1B所示的PLE11的具體結構的 一個例子。圖11A所示的PLE11具有LUT12、FF13、MUX14、儲存有LUT12用組態資料18的CM18a以及儲存有MUX14用組態資料19的CM15。
LUT12所執行的邏輯運算根據儲存在CM18a中的組態資料而不同。在由組態資料確定LUT12所執行的邏輯運算之後，LUT12產生對應於供應到端子16的多個輸入信號的輸出信號。FF13保持LUT12所產生的輸出信號，並與信號CK同步地輸出對應於LUT12的輸出信號的輸出信號。
MUX14被輸入來自LUT12的輸出信號及來自FF13的輸出信號。MUX14具有根據儲存在CM15中的組態資料選擇並輸出上述兩個輸出信號中的任何一個的功能。來自MUX14的輸出信號供應給端子17。
另外，圖11B示出圖1B所示的PLE11的具體結構的另一個例子。圖11B所示的PLE11與圖11A所示的PLE11不同的點是：圖11B所示的PLE11具有MUX80及儲存有MUX80用組態資料的CM81。
MUX80被輸入來自LUT12的輸出信號及從端子82輸入的來自其他PLE11所具有的FF13的輸出信號。MUX80具有根據儲存在CM81中的組態資料選擇並輸出上述兩個輸出信號中的任何一個的功能。
在圖11B所示的PLE11中，FF13保持來自MUX80的輸出信號，並與信號CK同步地輸出對應於LUT12的輸出信號的輸出信號。
另外，圖11A或11B所示的PLE11也可以採用能夠根據組態資料定義FF13的種類的結構。明確而言，也可以採用如下結構：藉由組態資料，FF13具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個功能。
<PLD的結構例子2>
圖12A示出PLD10的結構的一部分的一個例子。圖12A所示的PLD10具有多個PLE11、與多個PLE11中的任何一個連接的佈線群121以及控制構成佈線群121的佈線之間的連接的開關122。佈線群121及開關122相當於佈線資源123。根據組態資料決定由開關122控制的佈線之間的連接結構。
圖12B示出開關122的結構例子。圖12B所示的開關122具有控制包括在佈線群121中的佈線125與佈線126之間的連接結構的功能。明確地說，開關122具有電晶體127至電晶體132。電晶體127具有控制佈線125中的PointA與佈線126中的PointC之間的電連接的功能。電晶體128具有控制佈線125中的PointB與佈線126中的PointC之間的電連接的功能。電晶體129具有控制佈線125中的PointA與佈線126中的PointD之間的電連接的功能。電晶體130具有控制佈線125中的PointB與佈線126中的PointD之間的電連接的功能。電晶體131具有控制佈線125中的PointA與PointB之間的電連接的 功能。電晶體132具有控制佈線126中的PointC與PointD之間的電連接的功能。
電晶體127至電晶體132的導通狀態或非導通狀態的選擇(開關)由組態資料決定。明確地說，在PLD10中，輸入到電晶體127至電晶體132的閘極的信號的電位由組態資料決定。
另外，開關122還具有控制佈線群121與PLD10的輸出端子124之間的電連接的功能。
圖13示出PLD10的整體結構的一個例子。在圖13中，PLD10具有I/O元件140、PLL(phase lock loop：鎖相環)141、RAM142和乘法器143。I/O元件140具有控制來自PLD10的外部電路的信號輸入或向外部電路的信號輸出的介面功能。PLL141具有產生信號CK的功能。RAM142具有儲存用於邏輯運算的資料的功能。乘法器143相當於乘法專用的邏輯電路。只要PLD10具有進行乘法的功能，不一定必須要設置乘法器143。
<PLD的剖面結構例子>
在圖14中，作為一個例子示出根據本發明的一實施方式的PLD的剖面結構。在圖14中，例示出在氧化物半導體膜中具有通道形成區的電晶體21形成於在單晶矽基板中具有通道形成區的電晶體22上的情況。
另外，在電晶體22中，也可以將作為非晶、微晶、多晶或單晶的矽或鍺等的半導體膜用於活性層。或 者，在電晶體22中，也可以在氧化物半導體膜中具有通道形成區。當在所有的電晶體中在氧化物半導體膜中具有通道形成區時，電晶體21也可以不層疊在電晶體22上，電晶體21和電晶體22也可以形成在同一個層中。
在使用薄膜矽形成電晶體22的情況下，也可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
作為其中形成電晶體22的半導體基板400，例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖14中例示出使用具有n型導電型的單晶矽基板的情況。
另外，電晶體22由元件分離絕緣膜401與其他電晶體電分離。作為元件分離絕緣膜401的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法等。
明確而言，電晶體22包括：形成在半導體基板400中並用作源極區或汲極區的雜質區402域及雜質區403；閘極電極404；以及設置在半導體基板400與閘極電極404之間的閘極絕緣膜405。閘極電極404隔著閘極絕緣膜405重疊於形成在雜質區402與雜質區403之間的 通道形成區。
在電晶體22上設置有絕緣膜409。在絕緣膜409中形成有開口部。在上述開口部中形成有接觸於雜質區402的佈線410、接觸於雜質區403的佈線411以及與閘極電極404電連接的佈線412。
佈線410與形成在絕緣膜409上的佈線415電連接，佈線411與形成在絕緣膜409上的佈線416電連接，並且佈線412與形成在絕緣膜409上的佈線417電連接。
在佈線415至佈線417上以依次層疊的方式形成有絕緣膜420及絕緣膜440。在絕緣膜420及絕緣膜440中形成有開口部，在上述開口部中形成有與佈線417電連接的佈線421。
在圖14中，在絕緣膜440上形成有電晶體21。
電晶體21在絕緣膜440上包括：包含氧化物半導體的半導體膜430；半導體膜430上的用作源極電極或汲極電極的導電膜432及導電膜433；半導體膜430、導電膜432及導電膜433上的閘極絕緣膜431；以及位於閘極絕緣膜431上並在導電膜432與導電膜433之間重疊於半導體膜430的閘極電極434。另外，導電膜433與佈線421電連接。
在電晶體21上以依次層疊的方式設置有絕緣膜441及絕緣膜442。在絕緣膜441及絕緣膜442中設置 有開口部，在上述開口部中接觸於閘極電極434的導電膜443設置在絕緣膜441上。
另外，在圖14中，電晶體21在半導體膜430的至少一側具有閘極電極434即可，但是也可以具有隔著半導體膜430存在的一對閘極電極。
在電晶體21具有隔著半導體膜430存在的一對閘極電極的情況下，也可以處於如下狀態：對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，另一個閘極電極被施加外部電位。在此情況下，既可以對一對閘極電極施加相同位準的電位，又可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
另外，在圖14中，例示出電晶體21具有包括對應於一個閘極電極434的一個通道形成區的單閘極結構的情況。但是，電晶體21也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
<關於半導體膜>
藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺損來實現高度純化的氧化物半導體(purified Oxide Semiconductor)是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容元件與電晶體連接且由該電晶體控制流入電容元件或從電容元件流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流小得多。
此外，在沒有特別的說明的情況下，在n通道電晶體中，本說明書所述的關態電流是指如下電流：在汲極的電位高於源極及閘極的電位的狀態下，當以源極的電位為基準時的閘極的電位為0V以下時，流過源極和汲極之間的電流。或者，在p通道電晶體中，本說明書所述的關態電流是指如下電流：在汲極的電位低於源極及閘極的電位的狀態下，當以源極的電位為基準時的閘極的電位 為0V以上時，流過源極和汲極之間的電流。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體膜的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類 氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比例沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
例如，In-Sn-Zn類氧化物比較容易得到高移動率。但是，使用In-Ga-Zn類氧化物也可以藉由降低塊體內缺陷密度而提高移動率。
以下說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。 因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)設備對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結 晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜時或在進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面 近旁的結晶成長而形成時，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近出現峰值而在2θ為36°附近不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如可以使用多晶的金屬氧化物靶材且利用濺射法形成。當離子碰撞到該靶材時，有時包含在靶材中的結晶區域會沿著a-b面劈開，成為具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子而剝離。此時，該平板狀或顆粒狀的濺射粒子保持結晶狀態到達基板，於是可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀或顆粒狀的濺射粒子到達基板時平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn類氧化物靶材。注意，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或 3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。
鹼金屬因不是構成氧化物半導體的元素而是雜質。鹼土金屬也在不是構成氧化物半導體的元素的情況下是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通化(normally-on)、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物時，有時與氧之間的鍵能比銦-氧鍵的鍵能大的矽或碳切斷銦-氧鍵而形成氧缺損。因此，在矽或碳混入氧化物半導體膜時，與鹼金屬或鹼土金屬的情況同樣，容易引起電晶體的電特性的劣化。因此，較佳為儘量降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法測量的C濃度的測定值或Si濃度的測定值較佳為1×1018/cm3以下。根據上述結構，可以防止電晶體的電特性的劣化，而 可以提高PLD或半導體裝置的可靠性。
另外，受到用於源極電極及汲極電極的導電材料的左右，有時源極電極及汲極電極中的金屬從氧化物半導體中抽出氧。在此情況下，氧化物半導體膜中的接觸於源極電極及汲極電極的區域因氧缺損的形成而被n型化。
因為被n型化的區域用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。由此，藉由形成被n型化的區域，可以提高電晶體的移動率及通態電流，由此，可以實現使用電晶體的開關電路的高速工作。
注意，由源極電極及汲極電極中的金屬抽出氧的現象有時在利用濺射法等形成源極電極及汲極電極時發生，或者，有時在形成源極電極及汲極電極之後的加熱處理中發生。
另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極，更容易形成被n型化的區域。作為上述導電材料，可以舉出例如Al、Cr、Cu、Ta、Ti、Mo、W等。
另外，氧化物半導體膜不一定由單個金屬氧化物膜構成，也可以由層疊的多個金屬氧化物膜構成。例如，在依次層疊有第一至第三金屬氧化物的半導體膜中，第一金屬氧化物膜及第三金屬氧化物膜為如下氧化物膜：在其構成要素中至少包含構成第二金屬氧化物膜的金屬元 素的至少一個，其導帶底的能量與第二金屬氧化物膜相比離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當第二金屬氧化物膜至少包含銦時，載子移動率變高，所以是較佳的。
在電晶體具有上述結構的半導體膜的情況下，藉由對閘極電極施加電壓使得半導體膜被施加電場，在半導體膜中通道區形成在導帶底的能量小的第二金屬氧化物膜中。也就是說，藉由在第二金屬氧化物膜與閘極絕緣膜之間設置有第三金屬氧化物膜，可以在與閘極絕緣膜分開的第二金屬氧化物膜中形成通道區。
另外，由於第三金屬氧化物膜的構成要素中包含至少一個構成第二金屬氧化物膜的金屬要素，因此在第二金屬氧化物膜與第三金屬氧化物膜的介面處不容易發生介面散射。因此，在該介面處載子的移動不容易被阻礙，所以電晶體的場效移動率變高。
另外，當在第二金屬氧化物膜與第一金屬氧化物膜的介面處形成介面能階時，由於在介面附近的區域中也會形成通道區，因此電晶體的臨界電壓變動。但是，由於第一金屬氧化物膜的構成要素中包含至少一個構成第二金屬氧化物膜的金屬要素，因此在第二金屬氧化物膜與第一金屬氧化物膜的介面處不容易形成介面能階。因此，藉由上述結構可以減少電晶體的臨界電壓等的電特性的偏差。
較佳的是，以不使因金屬氧化物膜間的雜質的存在而在各膜的介面形成有阻礙載子移動的介面能階的方式層疊多個氧化物半導體膜。這是因為，當被層疊的金屬氧化物膜的膜間存在雜質時，金屬氧化物膜間的導帶底的能量失去連續性，在介面附近，載子被俘獲或因再結合而消失。藉由減少膜間的雜質，與將作為主成分至少包含相同一種金屬的多個金屬氧化物膜單純地層疊相比，更容易形成連續接合(這裡尤其是指導帶底的能量具有在各膜之間連續地變化的U字型井結構的狀態)。
為了形成連續接合，需要使用具備裝載閉鎖室的多室方式的成膜設備(濺射設備)在不使各膜暴露於大氣的情況下連續地層疊。在濺射裝置中的各處理室中，為了盡可能地去除成為氧化物半導體的雜質的水等，較佳為使用如低溫泵的吸附式的真空排氣泵進行高真空排氣(5×10-7Pa至1×10-4Pa左右)。或者，較佳為組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。
為了得到高純度的本質氧化物半導體，對各處理室不僅進行排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以盡可能地防止水分等混入氧化物半導體膜。
例如，第一金屬氧化物膜或第三金屬氧化物膜可以是包含其原子數比比第二金屬氧化物膜高的鋁、 矽、鈦、鎵、鍺、釔、鋯、錫、鑭、鈰或鉿的氧化物膜。明確而言，作為第一金屬氧化物膜或第三金屬氧化物膜，使用包含原子數比比第二金屬氧化物膜高1.5倍以上，較佳為2倍以上，更佳為3倍以上的上述元素的氧化物膜，即可。因為上述元素與氧堅固地鍵合，所以具有抑制氧缺損產生在氧化物膜中的功能。因此，藉由上述結構，可以使第一金屬氧化物膜或第三金屬氧化物膜比第二金屬氧化物膜更難產生氧缺損。
明確而言，在第二金屬氧化物膜和第一金屬氧化物膜或第三金屬氧化物膜都包含In-M-Zn類氧化物的情況下，當將第一金屬氧化物膜或第三金屬氧化物膜的原子數比設定為In：M：Zn=x1：y1：z1，並將第二金屬氧化物膜的原子數比設定為In：M：Zn=x2：y2：z2時，以y1/x1大於y2/x2的方式設定其原子數比，即可。另外，元素M是與氧的鍵合比In更強的金屬元素，例如可以舉出Al、Ti、Ga、Y、Zr、Sn、La、Ce、Nd或Hf等。較佳的是，以y1/x1比y2/x2大1.5倍以上的方式設定其原子數比。更佳的是，以y1/x1比y2/x2大2倍以上的方式設定其原子數比。進一步佳的是，以y1/x1比y2/x2大3倍以上的方式設定其原子數比。再者，在第二金屬氧化物膜中，當y2是x2以上時，可以賦予電晶體穩定的電特性，所以是較佳的。但是，當y2是x2的3倍以上時，電晶體的場效移動率降低，因此y2較佳為小於x2的3倍。
第一金屬氧化物膜及第三金屬氧化物膜的厚 度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。此外，第二金屬氧化物膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，第一金屬氧化物膜至第三金屬氧化物膜既可以是非晶又可以是結晶。但是，由於當形成有通道區的第二金屬氧化物膜是結晶時可以賦予電晶體穩定的電特性，因此第二金屬氧化物膜較佳是結晶。
注意，通道形成區是指在電晶體的半導體膜中與閘極電極重疊且被源極電極和汲極電極夾著的區域。另外，通道區是指在通道形成區中電流主要流動的區域。
例如，作為第一金屬氧化物膜及第三金屬氧化物膜，在使用由濺射法形成的In-Ga-Zn類氧化物的情況下，在第一金屬氧化物膜及第三金屬氧化物膜的成膜時，可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材。作為成膜條件，例如作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為200℃，DC功率為0.5kW，即可。
另外，當作為第二金屬氧化物膜使用CAAC-OS膜時，第二金屬氧化物膜的成膜時較佳為使用In-Ga-Zn類氧化物(In：Ga：Zn=1：1：1[原子數比])的包含多晶的In-Ga-Zn類氧化物的靶材。作為成膜條件，例如作為成膜氣體可以使用30sccm的氬氣體和15sccm的氧氣體，將壓力 設定為0.4Pa，基板溫度為300℃，DC功率為0.5kW。
另外，電晶體既可以具有半導體膜的邊緣傾斜的結構，又可以具有半導體膜的邊緣為圓形的結構。
另外，在將具有層疊有多個金屬氧化物膜的半導體膜用於電晶體時，也可以使接觸於源極電極及汲極電極的區域n型化。藉由上述結構，可以提高電晶體的移動率及通態電流，並且實現使用電晶體的PLD或半導體裝置的高速工作。再者，在將具有層疊有多個金屬氧化物膜的半導體膜用於電晶體時，在提高電晶體的移動率及通態電流且進一步地實現PLD或半導體裝置的高速工作的觀點上，較佳為使被n型化的區域到達成為通道區的第二金屬氧化物膜。
另外，圖17A和17B示出電晶體21的剖面結構的另一個例子。圖17A所示的電晶體21具有設置在絕緣膜820等上的半導體膜830、與半導體膜830電連接的導電膜832及833、閘極絕緣膜831以及在閘極絕緣膜831上設置為與半導體膜830重疊的閘極電極834。
半導體膜830不一定由單膜的氧化物半導體膜構成，也可以由層疊的多個氧化物半導體膜構成。圖17A示出半導體膜830由三層的疊層氧化物半導體膜構成的情況。明確地說，在圖17A所示的電晶體21中，作為半導體膜830，從絕緣膜820一側依次層疊有氧化物半導體膜830a至氧化物半導體膜830c。
氧化物半導體膜830a及氧化物半導體膜830c 為如下氧化物膜：在其構成要素中至少包含構成氧化物半導體膜830b的金屬元素的至少一個，其導帶底的能量與氧化物半導體膜830b相比離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當氧化物半導體膜830b至少包含銦時，載子移動率變高，所以是較佳的。
如圖17B所示，氧化物半導體膜830c也可以設置為在導電膜832及導電膜833的上層與閘極絕緣膜831重疊。
<晶片的結構>
圖15A是示出使用引線框架型插板的封裝件的剖面結構的立體圖。
在圖15A所示的封裝件中，利用打線接合法使相當於根據本發明的一實施方式的半導體裝置的晶片351與插板350上的端子352連接。端子352配置在插板350的安裝有晶片351的一面上。晶片351可以在各端子352的一部分露出的狀態下由模塑樹脂353密封。
圖15B示出在電路基板上安裝有封裝件的電子裝置的模組的結構。
在圖15B所示的行動電話的模組中，在印刷線路板801上安裝有封裝件802及電池804。另外，在設置有顯示元件的面板800上利用FPC803安裝有印刷線路 板801。
<電子裝置的例子>
根據本發明的一實施方式的半導體裝置或可程式邏輯裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位通用磁片(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一實施方式的半導體裝置或可程式邏輯裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及音頻再生裝置等。在圖16A至圖16F中示出這些電子裝置的具體例子。
圖16A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。注意，雖然圖16A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖16B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部 5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。而且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中附加作為位置輸入裝置的功能。
圖16C示出筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。
圖16D示出電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。
圖16E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。而且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像 也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖16F示出普通轎車，其包括車體5101、車輪5102、儀表板5103及燈5104等。
實施方式2 <半導體裝置1101>
圖18示出半導體裝置1101。半導體裝置1101可以被用作可程式邏輯裝置的可程式邏輯元件的一部分。
半導體裝置1101至少具有MUX(多工器)1109、LUT(查找表)1115以及記憶體1114。
MUX1109至少具有電晶體1110、電晶體1111、電晶體1112、電晶體1113以及反相器1122。電晶體1110及電晶體1112可以被用作升壓用電晶體。電晶體1111及電晶體1113可以被用作傳送電晶體。
LUT1115至少具有MUX1150。記憶體1151具有記憶元件，其中儲存有組態資料。MUX1150被輸入多個信號1116。記憶體1151與MUX1150藉由總佈線連接。MUX1150將儲存在記憶體1151中的資料選出並將信號輸出到MUX1109。
MUX1109被輸入來自LUT1115的信號。MUX1109被輸入信號1117。另外，信號1117也可以輸入到LUT1115以使來自LUT1115的信號輸入到MUX1109。
MUX1109與記憶體1114電連接。記憶體1114 具有記憶元件，其中儲存有組態資料。
MUX1109根據組態資料選擇電晶體1111或電晶體1113。
圖19示出記憶體1114、記憶體1151的電路圖的一個例子。記憶體1114及記憶體1151具有電晶體M1至電晶體M5、電容元件C1。並且，記憶體1114及記憶體1151被輸入信號Sig1_0、信號Sig1_1、信號Sig2_0、信號Sig2_1、信號Sig3、信號Sig4以及信號Sig5。
在利用信號Sig5使電晶體M5導通時，進行組態工作(configuration)，來將組態資料與信號Sig3、信號Sig4、信號Sig2_0以及信號Sig2_1相應地寫入到電容元件C1中。另外，OUT成為GND。
另一方面，在電晶體M5截止時，將保持在電容元件C1中的組態資料藉由選擇上下文(context)的電晶體M3輸出到OUT。將組態資料輸出到圖18所示的電晶體1110的源極和汲極之一或反相器1122。
以下，說明MUX1109所具有的電晶體1110至1113、反相器1122。
電晶體1110的閘極與電源線1119電連接。電源線1119也可以被施加電源電壓(VDD)。VDD是指電源電壓的高電位一側的電壓。VSS是指電源電壓的低電位一側的電壓，低電位一側的電壓有時成為GND。這裡，各佈線或各端子的電壓是相對性的，重要的是該電壓是否 高於或者低於標準電壓。因此，GND不侷限於0V。這與圖式中的GND同樣，以GND表示的部分不侷限於0V。另外，在圖式中有時將電容元件中的一個端子連接於GND，但是只要能夠保持電壓就可以連接於VSS或VDD等電源線。另外，施加到電源線的電壓只要是能夠使電晶體1110導通的電壓即可。
電晶體1110的源極和汲極之一與記憶體1114電連接。
電晶體1110的源極和汲極之另一與電晶體1111的閘極電連接。
電晶體1111的源極和汲極之一與LUT1115的輸出電連接。
電晶體1111的源極和汲極之另一與MUX1109的輸出電連接。
反相器1122的輸入與記憶體1114電連接。反相器1122的輸出與電晶體1112的源極和汲極之一電連接。
反相器1122使來自記憶體1114的組態資料反轉。反轉了的組態資料輸入到電晶體1112的源極和汲極之一。
電晶體1112的閘極與電源線1119電連接。施加到電源線1119的電壓只要是能夠使電晶體1112導通的電壓即可。電晶體1112的閘極與電晶體1110的閘極電連接。
電晶體1112的源極和汲極之另一與電晶體1113的閘極電連接。
電晶體1113的源極和汲極之一被輸入信號1117。
電晶體1113的源極和汲極之另一與MUX1109的輸出電連接。電晶體1113的源極和汲極之另一與電晶體1111的源極和汲極之另一電連接。
半導體裝置1101所具有的電晶體1110至1113可以使用各種材料而製造。在將氧化物半導體膜用於電晶體的通道形成區時，可以得到電晶體的關態電流極小的效果。
半導體裝置1101根據需要還可以包括電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
<升壓效應>
在MUX1109中，在電晶體1110及電晶體1112截止(處於非導通狀態)時節點1140及1141成為浮動狀態，從而得到如下所述的升壓效應。
就是說，在節點1140及1141處於浮動狀態時，伴隨輸入節點1148或輸入節點1152的電位從低位準變成高位準，由形成在電晶體1111及電晶體1113的源極及汲極與閘極之間的電容Cgs使節點1140及1141的電位上升。
節點1140及1141的電位的上升幅度根據輸入到電晶體1111及電晶體1113的閘極的組態資料的邏輯位準而不同。
例如，在組態資料為“0”即L電位時，電晶體1111及電晶體1113成為弱反轉模式。因此，有助於節點1140及1141的電位上升的電容Cgs包括不依賴於閘極電極的電位，即節點1140及1141的電位的電容Cos。
注意，電容Cos包括形成在閘極電極與源極區重疊的區域的重疊電容、形成在閘極電極與源極電極之間的寄生電容等。
另一方面，在組態資料為“1”即H電位時，電晶體1111及電晶體1113成為強反轉模式。因此有助於節點1140及1141的電位上升的電容Cgs除了包括上述電容Cos之外，還包括形成在通道形成區與閘極電極之間的電容Cox的一部分。因此，在組態資料為“1”的情況下，有助於節點1140及1141的電位上升的電容Cgs大於組態資料為“0”的情況下的電容Cgs。
由此，在與組態資料為“0”的情況相比，在組態資料為“1”的情況下，伴隨輸入節點1148或輸入節點1152的電位的變化，可以進一步提高節點1140及1141的電位(即升壓效應)。
在組態資料為“1”的情況下，即使節點1140及1141的電位比原始電位低電晶體1110及電晶體1112的臨界電壓，也可以藉由升壓效應使節點1140及1141的 電位上升。由此，可以確保電晶體1111及電晶體1113的導通狀態，即開啟狀態。
在組態資料為“0”的情況下，可以確保電晶體1111及電晶體1113的非導通狀態，即截止狀態。
在電晶體1110的通道形成區包含氧化物半導體的情況下，可以使電晶體1110的關態電流極小。因此，藉由使用氧化物半導體膜，可以防止在電晶體1110截止時電晶體1111的閘極電位下降。在電晶體1112的通道形成區包含氧化物半導體膜的情況下，也可以防止在電晶體1112截止時電晶體1113的閘極電位下降。
如圖23所示，在採用在電晶體1110與電晶體1111之間電連接有電容元件1142的一個電極的結構或在電晶體1112與電晶體1113之間電連接有電容元件1143的一個電極的結構的情況下，有可能得不到升壓效應。因此，也可以不設置電容元件1142或電容元件1143。
<半導體裝置1101的工作>
以下說明半導體裝置1101的工作。圖20示出時序圖。
在時刻T100中，對半導體裝置1101開啟電源，由此電源線1119的電位成為VDD，使得節點1144及1145成為VDD。
在同一時刻中，開始進行組態工作 (configuration)。
此時，節點1146被固定為GND。電晶體1110成為導通，由此節點1140的電位成為“L”，即低電位。
另外，電晶體1112導通，節點1147的電位傳到節點1141，由此節點1141的電位成為“H”，即高電位。在節點1141成為“H”時(假設為電晶體1112的臨界電壓為(VDD-“H”))，電晶體1112截止。
因為節點1140為“L”，所以電晶體1111截止。另一方面，因為節點1141為“H”，所以電晶體1113導通。
結果，在多工器1109中，輸入節點1148與輸出節點1149處於非導通狀態。輸入節點1152與輸出(Out)成為導通狀態。因為在進行組態工作時輸入信號1117一直為“L”，所以輸出(Out)也一直為“L”。
在時刻T200中，組態工作(configuration)結束。
在時刻T201中，節點1146及節點1147擺脫電位固定狀態，根據組態記憶體的值而被施加電壓。
以下參照圖20說明節點1146和節點1147分別被施加“H”，即高電位和“L”，即低電位的情況。
因為電晶體1110已導通了，所以節點1146的電位傳到節點1140，由此節點1140的電位從“L”上升。然後，在節點1140成為“H”時(假設為電晶體1110的 臨界電壓為(VDD-“H”))，電晶體1110截止。
另一方面，電晶體1112導通，且節點1141的電位成為“L”，由此電晶體1113截止。
結果，電晶體1111導通，而電晶體1113的截止。
結果，輸入節點1148與輸出節點1149處於導通狀態，而輸入節點1152與輸出節點1149處於非導通狀態。就是說，選出來自LUT1115的輸入信號。
在同一時刻中，用戶可以使用。
以下說明在用戶使用時的時刻T202中輸入節點1148成為“H”的情況。
因為電晶體1111導通，所以形成電容Cgs(Cgs=Cos+Cox)。
此時，在“H”輸入到輸入節點1148時，浮動狀態下的節點1140的電位因上述電容而上升，成為“H+△V”。因此，輸出(Out)的電位在不下降了電晶體1111的臨界電壓而保持輸入節點1148的“H”電位的狀態下傳播(升壓效應)。
另一方面，以下說明在時刻T203中輸入節點1152成為“H”的情況。
因為電晶體1113截止，所以形成電容Cgs(Cgs=Cos)。
此時，在“H”輸入到輸入節點1152時，因上述電容而使節點1141的電位稍微上升，但是該電容比節 點1141的電位為“H”時的電容小，由此電位的上升幅度小。
結果，因為電晶體1113不導通，所以輸出節點1149的電位與輸出信號1132的電位相同。
<效果>
除了升壓效應以外，MUX1109還可以得到顯著的作用效果。以下說明電路規模、耗電量以及延遲時間的觀點上的作用效果。
首先，說明電路規模的觀點上的作用效果。這裡，比較MUX1109和使用邏輯電路構成的MUX200。
圖21示出使用邏輯電路構成的MUX200。MUX200具有反相器201、AND電路202、AND電路203以及OR電路204。
AND電路202被輸入信號205及信號208。
AND電路203被輸入信號206、來自反相器201的輸出信號，即信號208反轉的信號。
OR電路204被輸入AND電路202的輸出信號及AND電路203的輸出信號，並輸出信號207。
圖22A示出使用CMOS的AND電路220。AND電路220具有電晶體221、電晶體222、電晶體223、電晶體224、電晶體225以及電晶體226。AND電路220被輸入信號227及信號228，並從AND電路220輸出信號229。
圖22B示出使用CMOS的OR電路230。OR電路230具有電晶體231、電晶體232、電晶體233、電晶體234、電晶體235以及電晶體236。OR電路230被輸入信號237及信號238，並從OR電路230輸出信號239。
另一方面，MUX1109具有電晶體1110、電晶體1111、電晶體1112以及電晶體1113。因此，MUX1109所具有的電晶體的個數比MUX200所具有的電晶體的個數少。
因此，具有MUX1109的半導體裝置1101具有可以減小電路規模的效果。
接著，說明耗電量及延遲時間的觀點上的作用效果。
MUX200被輸入信號205及206，並輸出信號207。
AND電路202和OR電路204分別假設為如下：AND電路202像AND電路220那樣被構成，信號205為信號227，且信號208為信號228；OR電路204像OR電路230那樣被構成，來自AND電路220的信號229為信號237，且信號207為信號239。
信號205在輸入到AND電路220之後輸入到電晶體221及電晶體222的閘極，即使用第一閘級。
接著，電晶體221及電晶體222的輸出輸入到電晶體225及電晶體226的閘極，即使用第二閘級。
接著，電晶體225及電晶體226輸出信號229。
接著，信號229輸入到電晶體231及電晶體234的閘極，即使用第三閘級。
接著，電晶體234的輸出輸入到電晶體235及電晶體236的閘極，即使用第四閘級。
半導體裝置中的耗電量被分為動態耗電量和靜態耗電量。動態耗電量取決於儲存在電晶體的閘極電容中的電荷量，而靜態耗電量以靜態耗電流與電源電壓的積表示。
因此，閘級數越增大，動態耗電量越增大。以p為一級閘的動態耗電量，則MUX200的動態耗電量為4p。
另外，閘級數越增大，靜態耗電量也越增大。
以t為一級閘的延遲時間，則MUX200的延遲時間為4t。
另一方面，在MUX1109中，來自LUT1115的信號及信號1117都不輸入到閘級，而輸出信號1132。由此，不會發生使用閘級所導致的耗電量。另外，還不會發生閘延遲，從而可以提高工作速度。
<PLE911、PLD910>
圖24示出包括半導體裝置1101的PLE911的結構的 方塊圖。PLE911至少具有LUT1115、MUX1109、FF(正反器)913及MUX914。
如圖18所示，LUT1115至少具有MUX1150。MUX1150被輸入多個信號1116。MUX1150選出儲存在記憶體1151中的資料並將信號輸出到MUX1109。
MUX1109被輸入來自LUT1115的信號。MUX1109還被輸入信號1117。再者，MUX1109被輸入來自記憶體1114的包含用來控制MUX1109的工作的資訊的組態資料918。MUX1109根據組態資料918輸出來自LUT1115的信號或信號1117。
FF913被輸入來自MUX1109的輸出信號。FF913具有保持所輸入了的信號的功能。
MUX914被輸入包含用來控制MUX914的工作的資訊的組態資料919。組態資料919既可從記憶體1114輸出又可從其他記憶體輸出。
MUX914具有根據組態資料919選擇來自MUX1109的輸出信號和來自FF913的輸出信號中的任何一個的功能。MUX914輸出信號917。
與圖1B所示的PLE11同樣，圖24所示的PLE911可以應用於圖1A所示的PLD10。
實施方式3
圖25所示的半導體裝置1301可以用作PLE的一部 分，並至少具有MUX1309、LUT1315以及記憶體1314。
MUX1309被輸入來自LUT1315的信號。
LUT1315至少具有MUX1350。記憶體1351具有記憶元件，其中儲存有組態資料。MUX1350被輸入多個信號1316。記憶體1351與MUX1350藉由總佈線連接。MUX1350將儲存在記憶體1351中的資料選出並將信號輸出到MUX1309。
MUX1309被輸入來自LUT1315的信號。MUX1309被輸入信號1317。另外，信號1317也可以輸入到LUT1315以使來自LUT1315的信號輸入到MUX1309。
MUX1309與記憶體1314電連接。
記憶體1314具有記憶元件，其中儲存有組態資料。記憶體1314及記憶體1351可以使用實施方式2所示的記憶體。
MUX1309根據組態資料選擇電晶體1311或電晶體1313來輸出信號1332。
MUX1309至少具有電晶體1310、電晶體1311、電晶體1312以及電晶體1313。電晶體1310及電晶體1312可以被用作升壓用電晶體。電晶體1311及電晶體1313可以被用作傳送電晶體。
電晶體1310的閘極與電源線1319電連接。電晶體1310的閘極被施加VDD。施加到電源線1319的電壓只要是能夠使電晶體1310導通的電壓即可。
電晶體1310的源極和汲極之一與記憶體1314 電連接。
電晶體1310的源極和汲極之另一與電晶體1311的閘極電連接。
電晶體1311的源極和汲極之一與LUT1315的輸出電連接。
電晶體1311的源極和汲極之另一與MUX1309的輸出電連接。
電晶體1312的閘極與電源線1319電連接。施加到電源線1319的電壓只要是能夠使電晶體1312導通的電壓即可。電晶體1312的閘極與電晶體1310的閘極電連接。
電晶體1312的源極和汲極之一與記憶體1314電連接。
電晶體1312的源極和汲極之另一與電晶體1313的閘極電連接。
電晶體1313的源極和汲極之一被輸入信號1317。
電晶體1313的源極和汲極之另一與MUX1309的輸出電連接。電晶體1313的源極和汲極之另一與電晶體1311的源極和汲極之另一電連接。
因為MUX1309的結構與MUX1109類似，所以MUX1309得到MUX1109所得到的效果。
半導體裝置1301所具有的電晶體可以使用各種材料而製造。在將氧化物半導體膜用於電晶體的通道形 成區時，可以得到電晶體的關態電流極小的效果。
半導體裝置1301可以與半導體裝置1101同樣地工作。
實施方式4
在實施方式2的半導體裝置1101中，多工器1109具有以電晶體1110、電晶體1111、電晶體1112以及電晶體1113表示的四個電晶體。但是，本發明的一實施方式不侷限於此，也可以採用電晶體被配置為矩陣形狀的結構(參照圖26)。
半導體裝置2401可以用作可程式邏輯元件的一部分，至少具有MUX2490及LUT2482。
MUX2490與LUT2482的輸出電連接。
LUT2482至少具有MUX2484。記憶體2483具有記憶元件，其中儲存有組態資料。MUX2484被輸入信號2460、信號2461、信號2462以及信號2463。記憶體2483與MUX2484藉由總佈線連接。MUX2484將資料選出並將信號輸出到MUX2490。MUX2490也可以被輸入更多個信號。
MUX2490也被輸入信號2500及信號2501。另外，信號2500及信號2501也可以輸入到LUT2482以使來自LUT2482的信號輸入到MUX2490。
LUT2482可以使用實施方式2及實施方式3所示的LUT。
MUX2490藉由佈線2440、佈線2441以及佈線2442被輸入來自記憶體2481的組態資料。在記憶體2481中儲存有組態資料等。另外，也可以在佈線2441與佈線2442之間具有多個佈線，以將組態資料輸入到MUX2490。
記憶體2481可以使用實施方式2所示的記憶體。
MUX2490根據組態資料選擇電晶體2413至電晶體2415、電晶體2419至電晶體2421、電晶體2425至電晶體2427以及電晶體2431至電晶體2433並輸出信號2502。
MUX2490至少具有電晶體2410至電晶體2433。
電晶體2410至電晶體2412、電晶體2416至電晶體2418、電晶體2422至電晶體2424以及電晶體2428至電晶體2430可以用作升壓用電晶體。另外，也可以在電晶體2411與電晶體2412之間、電晶體2417與電晶體2418之間、電晶體2423與電晶體2424之間以及電晶體2429與電晶體2430之間具有多個電晶體。該多個電晶體的源極和汲極之一分別被輸入來自設置在佈線2441與佈線2442之間的佈線的信號，而該多電晶體的閘極與電源線2450電連接。
電晶體2413至電晶體2415、電晶體2419至電晶體2421、電晶體2425至電晶體2427以及電晶體 2431至電晶體2433可以用作傳送電晶體。對於一個輸入信號，串聯電連接有多個傳送電晶體。例如，對於信號2500，串聯電連接有電晶體2425至電晶體2427。另外，也可以在電晶體2414與電晶體2415之間、電晶體2420與電晶體2421之間、電晶體2426與電晶體2427之間以及電晶體2432與電晶體2433之間具有多個電晶體。
電晶體2410至電晶體2412、電晶體2416至電晶體2418、電晶體2422至電晶體2424以及電晶體2428至電晶體2430的閘極與電源線2450電連接，並被施加VDD。施加到電源線2450的電壓只要是能夠使電晶體2410至電晶體2412、電晶體2416至電晶體2418、電晶體2422至電晶體2424以及電晶體2428至電晶體2430導通的電壓即可。
在MUX2490中，對於一個傳送電晶體(如電晶體2413)，存在著一個升壓用電晶體(如電晶體2410)。MUX2490與MUX1109同樣地得到升壓效應。由此，經過電晶體2413的信號不會因電晶體2413的臨界值而衰減。例如，可以將輸入到電晶體2413的源極及汲極的信號經過電晶體2413至電晶體2415在不衰減的狀態下作為信號2502輸出。
除了上述以外，MUX2490還得到MUX1109所得到的效果。
實施方式5
圖33示出根據本發明的一實施方式的半導體裝置的剖面結構的一個例子，其中在由虛線A1-A2所示的區域中示出電晶體550及電晶體551的通道長度方向上的結構，在由虛線A3-A4所示的區域中示出電晶體550及電晶體551的通道寬度方向上的結構。注意，在本發明的一實施方式中，電晶體550的通道長度方向與電晶體551的通道長度方向不一定必須一致。
注意，通道長度方向是指在用作源極區及汲極區的一對雜質區域之間載子以最短距離遷移的方向，而通道寬度方向是指垂直於通道長度方向的方向。
在圖33中，例示出電晶體551形成在電晶體550上的情況，其中該電晶體551在氧化物半導體膜中具有通道形成區，而該電晶體550在單晶矽基板中具有通道形成區。
電晶體550也可以在處於非晶、微晶、多晶或單晶的狀態的矽或鍺等的半導體膜或半導體基板中具有通道形成區。或者，電晶體550也可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區。當在所有的電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區時，電晶體551也可以不層疊在電晶體550上，電晶體551和電晶體550也可以形成在同一個層中。
在使用薄膜矽形成電晶體550的情況下，該薄膜也可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化 的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
作為其中形成電晶體550的基板500，例如可以使用矽基板、鍺基板、矽鍺基板等。在圖33中例示出使用單晶矽基板作為基板500的情況。
另外，電晶體550藉由元件分離法而電分離。作為元件分離法，可以使用溝槽分離法(STI法：Shallow Trench Isolation)等。圖33示出利用溝槽分離法電分離電晶體550的情況。明確地說，圖33示出如下情況：在將包含氧化矽等的絕緣物嵌入藉由蝕刻等而形成在基板500中的溝槽之後，藉由蝕刻等去除該絕緣物的一部分，來形成元件分離區域501，以由該元件分離區域501對電晶體550進行元件分離。
另外，在存在於溝槽以外的區域中的基板500的凸部中設置有電晶體550的雜質區502、雜質區503以及夾在雜質區502與雜質區503之間的通道形成區504。再者，電晶體550具有覆蓋通道形成區504的絕緣膜505及隔著絕緣膜505與通道形成區504重疊的閘極電極506。
在電晶體550中，通道形成區504中的凸部的側部及頂部隔著絕緣膜505與閘極電極506重疊，使得載子在包括通道形成區504的側部及頂部的廣範圍內遷移。因此，可以在減小電晶體550的占基板面積的同時增加電晶體550中的載子遷移量。結果，電晶體550的通態 電流和場效移動率都得到提高。尤其是，在以W和T分別為通道形成區504中的凸部的通道寬度方向上的寬度(圍繞通道寬度)和通道形成區504中的凸部的厚度時，在相當於膜厚度T相對於通道寬度W的比例的縱橫比(aspect ratio)高的情況下，載子遷移的範圍變得更廣，從而可以進一步提高電晶體550的通態電流和場效移動率。
在電晶體550使用塊狀半導體基板的情況下，縱橫比較佳為0.5以上，更佳為1以上。
在電晶體550上設置有絕緣膜511。在絕緣膜511中形成有開口部。在上述開口部中形成有分別電連接於雜質區502和雜質區503的導電膜512和導電膜513及與閘極電極506電連接的導電膜514。
導電膜512與形成在絕緣膜511上的導電膜516電連接，導電膜513與形成在絕緣膜511上的導電膜517電連接，並且導電膜514與形成在絕緣膜511上的導電膜518電連接。
在導電膜516至導電膜518上設置有絕緣膜520。在絕緣膜520上設置有具有防止氧、氫、水擴散的阻擋效果的絕緣膜521。絕緣膜521的密度越高，越緻密，懸空鍵少而在化學上越穩定，阻擋效果越高。對具有防止氧、氫、水擴散的阻擋效果的絕緣膜521例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等形成。對具有防止氫、水擴散的阻擋效果的絕緣膜521例如可以使用氮化矽、氮氧化矽 等形成。
在絕緣膜521上設置有絕緣膜522，並在絕緣膜522上設置有電晶體551。
電晶體551具有絕緣膜522上的包含氧化物半導體的半導體膜530、與半導體膜530電連接的用作源極電極或汲極電極的導電膜532及導電膜533、覆蓋半導體膜530的閘極絕緣膜531以及隔著閘極絕緣膜531與半導體膜530重疊的閘極電極534。在絕緣膜520至絕緣膜522中設置有開口部，在該開口部中導電膜533與導電膜518連接。
在圖33中，電晶體551在半導體膜530的至少一側具有閘極電極534即可，但是還可以具有隔著絕緣膜522與半導體膜530重疊的閘極電極。
在電晶體551具有一對閘極電極的情況下，也可以處於如下狀態：對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，對另一個閘極電極施加來自其他元件的電位。在此情況下，既可以對一對閘極電極施加相同位準的電位，又可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
在圖33中，例示出電晶體551具有包括對應於一個閘極電極534的一個通道形成區的單閘極結構的情況。但是，電晶體551也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多 個通道形成區。
如圖33所示，例示出電晶體551中的半導體膜530具有在絕緣膜522上依次層疊的氧化物半導體膜530a至530c的情況。但是，在本發明的一實施方式中，也可以採用電晶體551中的半導體膜530由單膜的金屬氧化物膜構成的結構。
實施例
以下說明以電路計算驗證了本發明的一實施方式的PLD所具有的可程式邏輯元件的多工器所具有的優越性的結果及比較例。
在電路計算中使用由Silvaco,Inc.製造的類比電路電腦“SmartSpice”，對具有不同的電路結構的多工器的相對於輸入的輸出的延遲時間及耗電量進行了比較及評價。
圖27示出用於驗證的裝置600。
裝置600具有MUX630及緩衝器617。
MUX630具有電晶體601至612、反相器615及616。
為了明確表示作為半導體膜使用氧化物半導體膜的電晶體(以下也稱為OS電晶體)，對電晶體601、電晶體603、電晶體605、電晶體607、電晶體609以及電晶體611追加“OS”的符號。
上述以外的電晶體，即電晶體602、電晶體 604、電晶體606、電晶體608、電晶體610以及電晶體612是在其半導體膜中使用矽的電晶體(以下也稱為Si電晶體)。
電晶體601的閘極、電晶體603的閘極、電晶體605的閘極、電晶體607的閘極、電晶體609的閘極以及電晶體611的閘極被施加電源電壓VDD。
電晶體601的源極和汲極之一被輸入信號620。電晶體601的源極和汲極之另一與電晶體602的閘極電連接。
電晶體602的源極和汲極之一與緩衝器617的輸出電連接。電晶體602的源極和汲極之另一與電晶體606的源極和汲極之一電連接。
電晶體603的源極和汲極之一與反相器615的輸出電連接。反相器615被輸入信號620。電晶體603的源極和汲極之另一與電晶體604的閘極電連接。
電晶體604的源極和汲極之一被輸入信號623。電晶體604的源極和汲極之另一與電晶體606的源極和汲極之一電連接。
電晶體605的源極和汲極之一被輸入信號621。電晶體605的源極和汲極之另一與電晶體606的閘極電連接。
電晶體606的源極和汲極之一被輸入信號622或信號623。從電晶體606的源極和汲極之另一輸出的信號為MUX630的輸出信號。
電晶體607的源極和汲極之一被輸入信號620。電晶體607的源極和汲極之另一與電晶體608的閘極電連接。
電晶體608的源極和汲極之一被輸入信號624。電晶體608的源極和汲極之另一與電晶體612的源極和汲極之一電連接。
電晶體609的源極和汲極之一與反相器615的輸出電連接。電晶體609的源極和汲極之另一與電晶體610的閘極電連接。
電晶體610的源極和汲極之一被輸入信號625。電晶體610的源極和汲極之另一與電晶體612的源極和汲極之一電連接。
電晶體611的源極和汲極之一與反相器616的輸出電連接。反相器616被輸入信號621。電晶體611的源極和汲極之另一與電晶體612的閘極電連接。
電晶體612的源極和汲極之一被輸入信號624或信號625。從電晶體612的源極和汲極之另一輸出的信號為MUX630的輸出信號。
電晶體601、電晶體603、電晶體605、電晶體607、電晶體609以及電晶體611可以用作升壓用電晶體。
電晶體602、電晶體604、電晶體606、電晶體608、電晶體610以及電晶體612可以用作傳送電晶體。
注意，用於圖27所示的裝置600的計算中的參數如下所述。
輸入電壓條件如下：H位準的電位為2.5V，而L位準的電位為0V。
Si電晶體的尺寸如下：通道長度L為0.5μm，而通道寬度W為4.0μm(N型電晶體)、8.0μm(P型電晶體)。
OS電晶體的尺寸如下：通道長度L為1.0μm，而通道寬度W為4.0μm。
Si電晶體及OS電晶體的特性參數使用從實用裝置抽出的數值。
圖28示出信號622的波形。作為初期值的電壓輸入0V，然後，在時刻7μs中產生頻率為1MHz且工作比為1：1的矩形波。
作為信號620及信號621，從時刻0μs開始施加H位準的電位。
作為信號623、信號624以及信號625，從時刻0μs開始施加L位準的電位。
因為電晶體601導通，所以信號620輸入到電晶體602的閘極，使得電晶體602導通。因為電晶體602的源極和汲極之一被輸入藉由緩衝器617的信號622，所以電晶體602的源極和汲極之另一輸出信號622。
因為電晶體605導通，所以信號621輸入到 電晶體606的閘極，使得電晶體606導通。因為電晶體606的源極和汲極之一被輸入信號622，所以電晶體606的源極和汲極之另一輸出信號622。
因為電晶體603導通，所以信號620的反轉信號輸入到電晶體604的閘極，使得電晶體604截止。雖然電晶體604的源極和汲極之一被輸入信號623(L信號)，但是電晶體604截止，從而不輸出L信號。
因為電晶體607導通，所以信號620輸入到電晶體608的閘極，使得電晶體608導通。因為電晶體608的源極和汲極之一被輸入信號624(L信號)，所以電晶體608的源極和汲極之另一輸出L信號。
因為電晶體611導通，所以信號621的反轉信號輸入到電晶體612的閘極，使得電晶體612截止。雖然電晶體612的源極和汲極之一被輸入信號624(L信號)，但是電晶體612截止，從而不輸出L信號。
因為電晶體609導通，所以信號620的反轉信號輸入到電晶體610的閘極，使得電晶體610截止。雖然電晶體610的源極和汲極之一被輸入信號625(L信號)，但是電晶體610截止，從而不輸出L信號。
如上所述，MUX630選出並輸出信號622。
作為比較，使用邏輯電路構成MUX730。圖29示出具有MUX730的裝置700。另外，裝置700具有緩衝器717。
MUX730具有反相器715、反相器716、AND 電路701、AND電路703、AND電路704、AND電路705、AND電路707、AND電路709、OR電路702、OR電路706以及OR電路708。電晶體都是Si電晶體。
AND電路701被輸入信號720。另外，AND電路701被輸入藉由緩衝器717的信號722。AND電路701將信號輸出到OR電路702。
AND電路704被輸入信號720的反轉信號及信號723。AND電路704將信號輸出到OR電路702。
AND電路705被輸入信號720及信號724。AND電路705將信號輸出到OR電路706。
AND電路707被輸入信號720的反轉信號及信號725。AND電路707將信號輸出到OR電路706。
AND電路703被輸入信號721。另外，AND電路703被輸入OR電路702的輸出。AND電路703將信號輸出到OR電路708。
AND電路709被輸入信號721的反轉信號。另外，AND電路709被輸入OR電路706的輸出。AND電路709將信號輸出到OR電路708。
OR電路708的輸出信號為MUX730的輸出信號。
用於圖29所示的裝置700的計算中的參數如下所述。
輸入電壓條件如下：H位準的電位為2.5V，而L位準的電位為0V。
Si電晶體的尺寸如下：通道長度L為0.5μm，而通道寬度W為4.0μm(N型電晶體)、8.0μm(P型電晶體)。
Si電晶體的特性參數使用從實用裝置抽出的數值。
圖28示出信號722的波形。
作為初期值的電壓輸入0V，然後在時刻7μs中產生頻率為1MHz且工作比為1：1的矩形波。
另一方面，作為信號720及信號721，從時刻0μs開始施加H位準的電位。
作為信號723、信號724以及信號725，從時刻0μs開始施加L位準的電位。
AND電路701被輸入信號720(H信號)。另外，AND電路701被輸入藉由緩衝器717的信號722。在信號722為H電壓時AND電路701將H電壓輸出到OR電路702，在信號722為L電壓時AND電路701將L電壓輸出到OR電路702。
AND電路704被輸入信號720的反轉信號及信號723(L信號)。AND電路704將L信號輸出到OR電路702。
在來自AND電路701的輸出為H電壓時OR電路702輸出H電壓，在來自AND電路701的輸出為L電壓時OR電路702輸出L電壓。
AND電路705被輸入信號720(H信號)及信號 724(L信號)。AND電路705將L信號輸出到OR電路706。
AND電路707被輸入信號720的反轉信號及信號725(L信號)。AND電路707將L信號輸出到OR電路706。
OR電路706輸出L信號。
AND電路703被輸入信號721(H信號)。另外，AND電路703被輸入OR電路702的輸出。在OR電路702的輸出為H電壓時AND電路703輸出H電壓，在OR電路702的輸出為L電壓時AND電路703輸出L電壓。
AND電路709被輸入信號721的反轉信號。另外，AND電路709被輸入OR電路706的輸出(L信號)。AND電路709輸出L信號。
在來自AND電路703的輸出為H電壓時OR電路708輸出H電壓，在來自AND電路703的輸出為L電壓時OR電路708輸出L電壓。
因此，在信號722為H電壓時MUX730輸出H電壓，在信號722為L電壓時MUX730輸出L電壓。如上所述，MUX730選出並輸出信號722。
圖30示出裝置600及裝置700的輸出信號的波形(電壓(V)與時間(μs)的關係)。在圖30中，以粗線和細線分別表示裝置600的輸出信號和裝置700的輸出信號。另外，以□表示裝置600的節點640中的信號。節點 640相當於緩衝器617的輸出部分。
向裝置600的輸入信號和向裝置700的輸入信號都重複H電壓和L電壓，振盪頻率為1MHz。圖30示出輸入信號從L電壓變成H電壓時的輸出信號的波形。
比較裝置600的輸出信號和裝置700的輸出信號而得知：與裝置600的輸出信號相比，裝置700的輸出信號延遲。這是起因於如實施方式2所說明那樣的閘延遲的。
在裝置700中，因為信號在輸入到多個閘之後才輸出，所以發生閘延遲。另一方面，在裝置600中，因為信號622不會輸入到緩衝器617以外的閘，所以不發生閘延遲。由此，與裝置600的輸出信號相比，裝置700的輸出信號延遲。
另外，由圖30可知，裝置600的輸出信號的電壓(H電壓)與節點640中的輸出信號的電壓(H電壓)相等。這意味著如實施方式2所說明那樣借助於升壓效應，在其電壓不減小了傳送電晶體的臨界電壓的狀態下輸出輸入信號。
圖31示出裝置600及裝置700的耗電流(mA)與時間(μs)的關係。以粗線表示裝置600的耗電流與時間的關係，並以細線表示裝置700的耗電流與時間的關係。
向裝置600的輸入信號和向裝置700的輸入信號都重複H電壓和L電壓，振盪頻率為1MHz。因為裝 置600及裝置700的耗電流伴隨輸入信號的變化而變化，所以可以將上述耗電流視為動態耗電量。
圖32示出在圖31中由虛線圍繞的部分的放大圖。由圖31及圖32可知，裝置600的耗電流低於0.2mA，但是裝置700的耗電流增加到0.6mA左右。
如實施方式2所說明那樣，閘級數越增多，動態耗電量越增多。在裝置700中，信號在輸入到多個閘之後才輸出。由此，耗電流增加，且動態耗電量增加。另一方面，在裝置600中，因為信號622不會輸入到緩衝器617以外的閘，所以耗電流不會增加。由此，與裝置700的耗電流相比，裝置600的耗電流少。
總之，與由邏輯電路構成的裝置700相比，裝置600的工作速度快，且能夠以低耗電量工作。另外，借助於升壓效應，在其電壓不減小了的狀態下輸出輸入信號。
另外，如實施方式2所說明那樣，構成裝置600的電晶體的個數比構成裝置700的電晶體的個數小。因此，裝置600可以減小電路規模。
11‧‧‧PLE
12‧‧‧LUT
13‧‧‧FF
14‧‧‧MUX
16‧‧‧端子
17‧‧‧端子
18‧‧‧組態資料
19‧‧‧組態資料

Claims (25)

  1. 一種可程式邏輯裝置，包括：電連接由第一組態資料控制的多個可程式邏輯元件，該多個可程式邏輯元件的每一個包括：由第二組態資料決定輸入信號的邏輯位準與輸出信號的邏輯位準之間的關係的查找表；被輸入該查找表的該輸出信號的正反器；以及多工器，其中，該多工器包括至少兩個開關，該兩個開關的每一個包括第一電晶體和第二電晶體，該第二電晶體的閘極被供應藉由該第一電晶體的包含第三組態資料的信號，該第二電晶體的源極和汲極之一被供應該查找表的該輸出信號或該正反器的輸出信號，並且，該兩個開關之一包括的該第二電晶體的源極和汲極之另一與該兩個開關之另一包括的該第二電晶體的源極和汲極之另一電連接。
  2. 根據申請專利範圍第1項之可程式邏輯裝置，其中，該第一電晶體在氧化物半導體膜中含有通道形成區。
  3. 根據申請專利範圍第1項之可程式邏輯裝置，其中，該第一電晶體在氧化物半導體膜中含有通道形成區，且其中，該氧化物半導體膜含有In、Ga以及Zn。
  4. 根據申請專利範圍第1項之可程式邏輯裝置，該查找表包括多個邏輯閘，該多個邏輯閘的每一個包括：控制第一佈線與被供應第一電位的第二佈線之間的電連接的多個第三電晶體；控制該第一佈線與被供應高於該第一電位的第二電位的第三佈線之間的電連接的多個第四電晶體；連接於該多個第三電晶體之一的源極和汲極之一及該多個第三電晶體之另一的源極和汲極之一的第一節點；控制與被供應高於該第一電位的第三電位的第四佈線之間的電連接的第五電晶體；連接於該多個第四電晶體之一的源極和汲極之一及該多個第四電晶體之另一的源極和汲極之一的第二節點；以及根據該第一佈線的電位控制與被供應低於該第三電位的第四電位的第五佈線之間的電連接的第六電晶體。
  5. 一種半導體裝置，其包括根據申請專利範圍第1項之可程式邏輯裝置。
  6. 一種顯示裝置，其包括根據申請專利範圍第1項之可程式邏輯裝置。
  7. 一種發光裝置，其包括根據申請專利範圍第1項之可程式邏輯裝置。
  8. 一種電子裝置，其包括根據申請專利範圍第1項之可程式邏輯裝置。
  9. 一種多工器，包括：第一開關，包括第一電晶體和第二電晶體；以及第二開關，包括第三電晶體和第四電晶體，其中，該第一電晶體的源極和汲極之一者用以接收來自組態記憶體的第一信號，其中，該第一電晶體的該源極和該汲極之另一者電連接到該第二電晶體的閘極，其中，該第二電晶體的源極和汲極之一者電連接到第一佈線，其中，該第二電晶體的該源極和該汲極之另一者電連接到第二佈線，其中，該第三電晶體的源極和汲極之一者用以接收來自該組態記憶體的第二信號，其中，該第三電晶體的該源極和該汲極之另一者電連接到該第四電晶體的閘極，其中，該第四電晶體的源極和汲極之一者電連接到第三佈線，其中，該第四電晶體的該源極和該汲極之另一者電連接到該第二佈線，其中，第三信號經由該第一佈線被輸入到該第二電晶體的該源極和該汲極之該一者，其中，第四信號經由該第三佈線被輸入到該第四電晶體的該源極和該汲極之該一者，並且其中，該第三信號和該第四信號之一者經由該第二佈 線被輸出。
  10. 一種多工器，包括：第一開關，包括第一電晶體和第二電晶體；第二開關，包括第三電晶體和第四電晶體；以及反相器，其中，該第一電晶體的源極和汲極之一者用以接收來自組配記憶體的第一信號且電連接到該反相器，其中，該第一電晶體的該源極和該汲極之另一者電連接到該第二電晶體的閘極，其中，該第二電晶體的源極和汲極之一者電連接到第一佈線，其中，該第二電晶體的該源極和該汲極之另一者電連接到第二佈線，其中，該第三電晶體的源極和汲極之一者電連接到該反相器，其中，該第三電晶體的該源極和該汲極之另一者電連接到該第四電晶體的閘極，其中，該第四電晶體的源極和汲極之一者電連接到第三佈線，其中，該第四電晶體的該源極和該汲極之另一者電連接到該第二佈線，其中，第三信號經由該第一佈線被輸入到該第二電晶體的該源極和該汲極之該一者，其中，第四信號經由該第三佈線被輸入到該第四電晶 體的該源極和該汲極之該一者，並且其中，該第三信號和該第四信號之一者經由該第二佈線被輸出。
  11. 一種多工器，包括：第一開關，包括第一電晶體和第二電晶體；第二開關，包括第三電晶體和第四電晶體；以及反相器，其中，該第一電晶體的閘極電連接到第一佈線，其中，該第一電晶體的源極和汲極之一者電連接到第二佈線及該反相器，其中，該第一電晶體的該源極和該汲極之另一者電連接到該第二電晶體的閘極，其中，該第二電晶體的源極和汲極之一者電連接到第三佈線，其中，該第二電晶體的該源極和該汲極之另一者電連接到第四佈線，其中，該第三電晶體的閘極電連接到該第一佈線，其中，該第三電晶體的源極和汲極之一者電連接到該反相器，其中，該第三電晶體的該源極和該汲極之另一者電連接到該第四電晶體的閘極，其中，該第四電晶體的源極和汲極之一者電連接到第五佈線，其中，該第四電晶體的該源極和該汲極之另一者電連 接到該第四佈線，其中，第三信號經由該第一佈線被輸入到該第二電晶體的該源極和該汲極之該一者，其中，第四信號經由該第三佈線被輸入到該第四電晶體的該源極和該汲極之該一者，並且其中，該第三信號和該第四信號之一者經由該第二佈線被輸出。
  12. 根據申請專利範圍第9至11項中任一項之多工器，其中，該第一電晶體含有氧化物半導體膜。
  13. 根據申請專利範圍第12項之多工器，其中，該氧化物半導體膜含有In和Zn。
  14. 根據申請專利範圍第13項之多工器，其中，該氧化物半導體膜含有Ga。
  15. 根據申請專利範圍第9至11項中任一項之多工器，其中，該第一佈線不直接連接到該第三佈線。
  16. 一種半導體裝置，包括根據申請專利範圍第9至11項中任一項之多工器。
  17. 一種可程式邏輯元件，包括：查找表，包括多個斯密特觸發器型邏輯閘；以及多工器，包括第一電晶體和第二電晶體，其中，該查找表的輸出直接連接到該多工器的輸入，其中，該多工器的該輸入電連接到該第二電晶體的源極和汲極之一者，其中，該多工器的輸出電連接到該第二電晶體的該源 極和該汲極之另一者，並且其中，該第二電晶體的閘極用以被供應藉由該第一電晶體的組態資料。
  18. 根據申請專利範圍第17項之可程式邏輯元件，其中，該第一電晶體在通道形成區含有氧化物半導體膜。
  19. 根據申請專利範圍第17項之可程式邏輯元件，其中，該第二電晶體在通道形成區含有矽。
  20. 一種可程式邏輯元件，包括：查找表，包括多個斯密特觸發器型邏輯閘；以及多工器，包括第一開關和第二開關，其中，該第一開關包括第一電晶體和第二電晶體，其中，該第二開關包括第三電晶體和第四電晶體，其中，該查找表的第一輸出直接連接到該多工器的第一輸入，其中，該查找表的第二輸出直接連接到該多工器的第二輸入，其中，該多工器的該第一輸入電連接到該第二電晶體的源極和汲極之一者，其中，該多工器的該第二輸入直接連接到該第四電晶體的源極和汲極之一者，其中，該多工器的輸出電連接到該第二電晶體的該源極和該汲極之另一者以及該第四電晶體的該源極和該汲極之另一者，其中，該第二電晶體的閘極用以被供應藉由該第一電 晶體的組態資料，並且其中，該第四電晶體的閘極用以被供應藉由該第三電晶體的被反相的組態資料。
  21. 根據申請專利範圍第20項之可程式邏輯元件，其中，該第一電晶體和該第三電晶體在通道形成區含有氧化物半導體膜。
  22. 根據申請專利範圍第20項之可程式邏輯元件，其中，該第二電晶體和該第四電晶體在通道形成區含有矽。
  23. 根據申請專利範圍第18或21項之可程式邏輯元件，其中，該氧化物半導體膜含有In和Zn。
  24. 根據申請專利範圍第23項之可程式邏輯元件，其中，該氧化物半導體膜含有Ga。
  25. 一種半導體裝置，其包括根據申請專利範圍第17或20項之可程式邏輯元件。
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