TW201547210A - 半導體裝置的驅動方法 - Google Patents

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Abstract

本發明的一個實施例提供一種新穎的PLL。振盪電路包括：第一至第n反相器；第一電路；以及第二電路。第一及第二電路的第一端子與第i反相器的輸出端子電連接。第一及第二電路的第二端子與第i+1反相器的輸入端子電連接。第一電路能夠儲存第一資料。第一電路能夠切換是使第一端子與第二端子之間不導通，還是使第一端子與第二端子之間的電阻值成為基於第一資料的值，第二電路能夠儲存第二資料。第二電路能夠切換是使第一端子與第二端子之間不導通，還是使第一端子與第二端子之間的電阻值成為基於第二資料的值。

Description

半導體裝置的驅動方法
本發明的一個實施例係關於半導體裝置等的裝置或其驅動方法。
注意，本發明的一個實施例不侷限於上述技術領域。本說明書等所公開的發明的一個實施例的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施例係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。因此，更具體地，作為本說明書所公開的本發明的一個實施例的技術領域的一個例子，可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、它們的驅動方法或它們的製造方法。
PLL(Phase Locked Loop：鎖相迴路)的開發正日益火熱(參照非專利文獻1)。PLL用來在CPU(Central Processing Unit：中央處理器)或可程式邏輯裝置等電路中使電路以所希望的速度工作。
[非專利文獻1] X. Gao, A. M. Klumperink, P. F. J. Geraedts, B. Nauta, “Jitter Analysis and a Benchmarking Figure-of-Merit for Phase-Locked Loops” IEEE Trans. On Circuits and Systems-II,vol. 56, no. 2, pp. 117-121, Feb. 2009
習知的PLL電路難以在即刻間切換振盪頻率。
本發明的一個實施例的目的之一是提供一種新穎的電路結構。本發明的另一個實施例的目的之一是切換振盪頻率，或提供一種能夠實現切換振盪頻率的電路結構。
另外，本發明的一個實施例的目的之一是提供一種新穎的半導體裝置等。注意，這些目的的記載不妨礙其他目的的存在。注意，本發明的一個實施例並不需要達到所有上述目的。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述目的以外的目的，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述目的以外的目的。
本發明的一個實施例是包括振盪電路的裝置。振盪電路包括：第一至第n(n是3以上的奇數)反相器；第一電路；以及第二電路。第一電路的第一端子與 第i(i是1至n-1中的任一個)反相器的輸出端子電連接。第一電路的第二端子與第i+1反相器的輸入端子電連接。第二電路的第一端子與第i反相器的輸出端子電連接。第二電路的第二端子與第i+1反相器的輸入端子電連接。第一電路能夠儲存第一資料。第一電路能夠切換是使第一端子與第二端子之間不導通，還是使第一端子與第二端子之間的電阻值成為基於第一資料的值，第二電路能夠儲存第二資料。第二電路能夠切換是使第一端子與第二端子之間不導通，還是使第一端子與第二端子之間的電阻值成為基於第二資料的值。
在上述裝置中，所述第一資料及所述第二資料也可以是類比電位。
在上述裝置中，第一電路也可以包括第一電晶體及第一電容器。第二電路也可以包括第二電晶體及第二電容器。第一資料經過第一電晶體被輸入到第一電容器。第二資料經過第二電晶體被輸入到第二電容器。第一電晶體在其通道形成區包括氧化物半導體。第二電晶體在其通道形成區包括氧化物半導體。
在上述裝置中，第一電路也可以包括第三電晶體及第四電晶體。第二電路也可以包括第五電晶體及第六電晶體。第三電晶體與第四電晶體在第一電路的第一端子與第一電路的第二端子之間串聯地電連接。第五電晶體與第六電晶體在第二電路的第一端子與第二電路的第二端子之間串聯地電連接。第三電晶體的源極與汲極之間的電 阻值具有基於第一資料的值。第四電晶體能夠控制第一電路的第一端子與第一電路的第二端子之間的導通和非導通。第五電晶體的源極與汲極之間的電阻值具有基於第一資料的值。第六電晶體能夠控制第二電路的第一端子與第二電路的第二端子之間的導通和非導通。
在上述裝置中，也可以包括PLL。PLL包括振盪電路、分頻器、相位比較器及迴路濾波器。
本發明的一個實施例是包括振盪電路的裝置的驅動方法。振盪電路包括第一至第n(n是3以上的奇數)反相器；第一電路；以及第二電路。第一電路的第一端子與第i(i是1至n-1中的任一個)反相器的輸出端子電連接。第一電路的第二端子與第i+1反相器的輸入端子電連接。第二電路的第一端子與第i反相器的輸出端子電連接。第二電路的第二端子與第i+1反相器的輸入端子電連接。藉由將第一資料儲存在第一電路來將振盪電路的振盪頻率設定為第一值。藉由將第二資料儲存在第二電路來將振盪電路的振盪頻率設定為第二值。藉由將第三資料儲存在第一電路來將振盪電路的振盪頻率設定為與第一值大致相等的值。藉由將第四資料儲存在第二電路來將振盪電路的振盪頻率設定為與第二值大致相等的值。第三資料的值比第一資料大。第四資料的值比第二資料大。
在上述裝置中，第一資料、第二資料、第三資料及第四資料也可以是類比電位。
在上述裝置中，第一電路也可以包括第一電 晶體及第一電容器。第二電路也可以包括第二電晶體及第二電容器。第一電晶體在其通道形成區包括氧化物半導體。第二電晶體在其通道形成區包括氧化物半導體。第一資料或第三資料經過第一電晶體被輸入到第一電容器。第二資料或第四資料經過第二電晶體被輸入到第二電容器。
根據本發明的一個實施例可以提供一種新穎的電路結構。根據本發明的一個實施例可以切換振盪頻率或提供一種能夠實現切換振盪頻率的電路結構。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施例並不需要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述效果以外的效果。
10‧‧‧半導體裝置
21‧‧‧電路
22‧‧‧電晶體
23‧‧‧電晶體
90‧‧‧電晶體
91‧‧‧絕緣膜
92a‧‧‧氧化物半導體膜
92b‧‧‧氧化物半導體膜
92c‧‧‧氧化物半導體膜
93‧‧‧導電膜
94‧‧‧導電膜
95‧‧‧絕緣膜
96‧‧‧導電膜
97‧‧‧基板
101‧‧‧電路
102‧‧‧電路
103‧‧‧反相器
103A‧‧‧NAND電路
104‧‧‧電路
105‧‧‧電晶體
106‧‧‧電晶體
107‧‧‧電晶體
108‧‧‧電容器
201‧‧‧相位比較器
202‧‧‧迴路濾波器
203‧‧‧電壓控制振盪器
204‧‧‧分頻器
400‧‧‧基板
401‧‧‧元件分離區
402‧‧‧雜質區域
403‧‧‧雜質區域
404‧‧‧通道形成區
405‧‧‧絕緣膜
406‧‧‧閘極電極
411‧‧‧絕緣膜
412‧‧‧導電膜
413‧‧‧導電膜
414‧‧‧導電膜
416‧‧‧導電膜
417‧‧‧導電膜
418‧‧‧導電膜
420‧‧‧絕緣膜
421‧‧‧絕緣膜
422‧‧‧絕緣膜
430‧‧‧半導體膜
430a‧‧‧氧化物半導體膜
430c‧‧‧氧化物半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極電極
601‧‧‧半導體基板
610‧‧‧元件分離區
611‧‧‧絕緣膜
612‧‧‧絕緣膜
613‧‧‧絕緣膜
625‧‧‧導電膜
626‧‧‧導電膜
627‧‧‧導電膜
634‧‧‧導電膜
635‧‧‧導電膜
636‧‧‧導電膜
637‧‧‧導電膜
644‧‧‧導電膜
651‧‧‧導電膜
652‧‧‧導電膜
653‧‧‧導電膜
661‧‧‧絕緣膜
662‧‧‧閘極絕緣膜
663‧‧‧絕緣膜
701‧‧‧半導體膜
710‧‧‧區域
711‧‧‧區域
721‧‧‧導電膜
722‧‧‧導電膜
731‧‧‧閘極電極
801‧‧‧電路
802‧‧‧電路
803‧‧‧反相器
804‧‧‧電路
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧電晶體
808‧‧‧電容器
809a‧‧‧緩衝器
809b‧‧‧緩衝器
810‧‧‧緩衝器
812a‧‧‧電路
812b‧‧‧電路
813a‧‧‧反相器
813b‧‧‧反相器
813c‧‧‧反相器
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
A‧‧‧端子
B‧‧‧端子
BL‧‧‧佈線
CONTEXT‧‧‧佈線
OUT‧‧‧端子
SN‧‧‧節點
WL‧‧‧佈線
在圖式中：圖1是示出裝置的結構的圖；圖2是示出裝置的結構的圖；圖3是示出裝置的工作的圖；圖4是示出裝置的工作的圖；圖5是示出裝置的工作的圖；圖6是示出裝置的工作的圖；圖7是示出PLL的結構的圖； 圖8是示出裝置的剖面結構的圖；圖9A至圖9C是示出電晶體的結構的圖；圖10A至圖10C是示出電晶體的結構的圖；圖11是示出半導體裝置的剖面結構的圖；圖12A至圖12F是示出電子裝置的圖；圖13A及圖13B是說明裝置的工作的圖表；圖14A及圖14B是說明裝置的工作的圖表；圖15是說明裝置的工作的圖表；圖16是說明裝置的工作的圖表；圖17是示出根據實施例的裝置的結構的圖；圖18是示出根據實施例的裝置的照片；圖19是示出根據實施例的裝置的結構的示意圖；圖20A及圖20B是說明裝置的工作的圖表；圖21是說明裝置的工作的圖表；圖22是說明裝置的工作的圖表；圖23A及圖23B是說明裝置的工作的圖表；圖24A及圖24B是說明裝置的工作的圖表；圖25是說明裝置的工作的圖表；圖26是說明裝置的工作的圖表；圖27是示出裝置的結構的圖。
下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的 普通技術人員可以很容易地理解一個事實就是其實施例和詳細內容在不脫離本發明的精神及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。
本發明的一個實施例在其範疇內包括所有利用電晶體的半導體裝置，例如，積體電路、RF標籤以及半導體顯示裝置等。此外，積體電路在其範疇內包括：LSI(Large Scale Integrated Circuit：大型積體電路)，諸如微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)或微控制器等；以及可程式邏輯裝置(PLD：Programmable Logic Device)，諸如FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)和CPLD(Complex PLD：複雜可程式邏輯裝置)等。此外，在其驅動電路中設置有包含半導體膜的電路元件的半導體顯示裝置，諸如液晶顯示裝置、在每個像素中具備以有機發光元件(OLED)為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)、FED(Field Emission Display：場致發射顯示器)等包括在半導體顯示裝置的範疇中。
在本說明書中，半導體顯示裝置在其範疇內還包括在各像素中形成有液晶元件或發光元件等顯示元件的面板及對該面板安裝了包括控制器的IC等的模組。
例如，在本說明書等中，當明確地記載為“X 與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，也包括圖式或文中所示的連接關係以外的連接關係。
這裡，X和Y為物體(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件和負載等)。另外，開關具有控制導通和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在 X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，明確地記載為“電連接”的情況與只明確地記載為“連接”的情況相同。
注意，例如，在電晶體的源極(或第一端子等)經過Z1(或沒有經過Z1)與X電連接，電晶體的汲極(或第二端子等)經過Z2(或沒有經過Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表現為如下。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y 依次電連接”。或者，可以表現為“X經過電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表現方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種表現方法只是一個例子而已，不侷限於上述表現方法。在此，X、Y、Z1及Z2為物體(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
在本說明書中，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜連接的源極電極。同樣地，電晶體的汲極是指上述半導體膜的一部分的汲極區或與上述半導體膜連接的汲極電極。另外，閘極是指閘極電極。
電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而相互調換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，雖然為方便起見在一些情況下假定源極和汲極是固定的來描述電晶體的連接關係，但是實際上，源極和汲極的名稱可以根據電勢關係而相互調換。
實施例1
在本實施例中，對根據本發明的一個實施例的裝置進行說明。當將電晶體等半導體元件用於根據本發明的一個實施例的裝置時，可以將根據本發明的一個實施例的裝置稱為半導體裝置。
圖1示出根據本發明的一個實施例的裝置的結構的一個例子。圖1所例示的裝置能夠藉由振盪而產生時脈信號等交流信號，從而也可以被稱為振盪器(也稱為振盪電路)。尤其是，圖1所例示的裝置能夠根據輸入電壓改變信號的頻率(也稱為振盪頻率)，從而也可以被稱為電壓控制振盪器(也稱為電壓控制振盪電路)。
圖1所例示的裝置包括電路101[1]至[n](n是3以上的奇數)。電路101[1]至[n]連接成環狀。明確而言，電路101[1]至[n-1]的每一個的輸出端子都與下一級的電路的輸入端子連接。電路101[n]的輸出端子與電路101[1]的輸入端子連接。另外，電路101[n]的輸出端子與端子OUT連接。從端子OUT輸出由於圖1所例示的裝置振盪而產生的信號。
另外，由於圖1所例示的裝置振盪而產生的信號也可以經過緩衝器等被輸出。
電路101[1]至[n]的每一個都能夠輸出輸入信號的反轉信號。另外，電路101[1]至[n]的每一個都能夠儲存多個資料，並能夠根據所儲存的多個資料來設定延遲 時間。延遲時間是指輸出信號對於輸入信號所延遲的時間。由於電路101[1]至[n]的每一個都能夠儲存多個資料，所以可以切換延遲時間。
圖1所例示的裝置可以藉由切換電路101[1]至[n]的每一個的延遲時間來改變振盪頻率。
電路101[1]至[n]的每一個都包括電路102及反相器103。電路102的端子A與反相器103的輸出端子連接，端子B與下一級的反相器103的輸入端子連接。也就是說，n個反相器103連接成環狀而構成反相器環。並且，在各反相器103之間連接有電路102。另外，電路102與佈線BL、佈線CONTEXT[1]至[m](m是2以上的自然數)、佈線WL[1]至[m]連接。
另外，也可以在n個反相器103中的至少兩個之間連接電路102。
電路102能夠儲存多個資料，並能夠根據所儲存的多個資料來設定端子A與端子B之間的電阻值。由於電路102可以儲存多個資料，所以可以切換端子A與端子B之間的電阻值。
反相器103能夠輸出輸入信號的反轉信號。
另外，也可以不採用反相器103，而採用能夠輸出輸入信號的反轉信號的電路。作為這種電路有NAND電路或NOR電路等。
在圖1所例示的裝置中，藉由在電路101[1]至[n]的每一個中切換電路102的端子A與端子B之間的 電阻值，可以改變振盪頻率。明確而言，若切換電路102的端子A與端子B之間的電阻值，反相器103的負載則發生變化。因此，由於延遲時間在電路101[1]至[n]的每一個中變化，所以振盪頻率也變化。
參照圖2對電路102的具體例子進行說明。
圖2所例示的電路102包括電路104[1]至[m]。電路104[1]至[m]的每一個的端子C與電路102的端子A連接，端子D與電路102的端子B連接。另外，電路104[1]至[m]的每一個都與佈線BL、佈線CONTEXT[1]至[m]中的所對應的一個佈線以及佈線WL[1]至[m]中的所對應的一個佈線連接。佈線WL[1]至[m]中的所對應的一個佈線在電路104[j](j是1至m中的任一個)中相當於佈線WL[j]。另外，佈線CONTEXT[1]至[m]中的所對應的一個佈線在電路104[j]中相當於佈線CONTEXT[j]。
電路104[1]至[m]的每一個都包括電晶體105、電晶體106、電晶體107及電容器108。電晶體105的第一端子與佈線BL連接，電晶體105的第二端子與電晶體106的閘極連接，電晶體105的閘極與佈線WL[1]至[m]中的所對應的一個佈線連接。電晶體106的第一端子與端子C連接。電晶體107的第一端子與電晶體106的第二端子連接，第二端子與端子D連接，閘極與佈線CONTEXT[1]至[m]中的所對應的一個佈線連接。電容器108的第一端子與電晶體106的閘極連接，電容器108的第二端子與供應有指定的電位的佈線連接。
電晶體106與電晶體107只要在端子C與端子D之間串聯地連接即可，電晶體106與電晶體107的位置也可以是相反的。
電路102的端子A與端子B之間的電阻值與電路104[1]至[m]的每一個的端子C與端子D之間的電阻值的總電阻大致相等。因此，電路102的端子A與端子B之間的電阻值的切換可以藉由控制電路104[1]至[m]的每一個中的端子C與端子D之間的電阻值來進行。
電路104[1]至[m]的每一個都能夠將電位儲存在節點SN，並根據該電位設定電晶體106的源極與汲極之間的電阻值。藉由使電晶體105成為導通狀態且將佈線BL的電位輸入到節點SN，與此同時將基於佈線BL的電位的電荷儲存到電容器108，可以進行對節點SN的電位儲存。另外，電路104[1]至[m]的每一個都可以將類比電位儲存到節點SN。由此，在電路104[1]至[m]的每一個中都可以將不同的電位儲存到節點SN，從而使電晶體106的源極與汲極之間的電阻值不同。當電晶體106是N通道型時，節點SN的電位越高，電晶體106的源極與汲極之間的電阻值越小。另外，當電晶體106是P通道型時，節點SN的電位越低，電晶體106的源極與汲極之間的電阻值越小。
作為電晶體105，較佳為採用其通道形成區包含氧化物半導體的電晶體。如下所述，其通道形成區包含氧化物半導體的電晶體的關態電流(off-state current) 小，因此可以減少從電容器108漏出的電荷。尤其在將基於類比電位的電荷儲存在電容器108的情況下，作為電晶體105採用其通道形成區包含氧化物半導體的電晶體的效果會更加明顯。
此外，儲存到節點SN的電位較佳為使電晶體106成為導通狀態的電位。因此，也可以將電晶體106的源極與汲極之間的電阻值稱為電晶體106的通態電阻。
另外，若能夠將基於佈線BL的電位的電荷儲存到電晶體106的閘極電容等的節點SN的寄生電容中，則可以省略電容器108。
電路104[1]至[m]的每一個都能夠切換端子C與端子D之間的導通或非導通。端子C與端子D之間的導通或非導通的切換可以藉由控制電晶體107的導通或關閉來進行。當電晶體107成為導通狀態時，端子C與端子D之間成為導通狀態，由此端子C與端子D之間的電阻值成為依賴電晶體106的源極與汲極之間的電阻值的值。明確而言，端子C與端子D之間的電阻值與電晶體106的源極與汲極之間的電阻值和電晶體107成為導通狀態時的源極與汲極之間的電阻值的和大致相等。另一方面，當電晶體107關閉時，端子C與端子D之間也不導通，無論電晶體106的源極與汲極之間的電阻值如何，端子C和端子D都成為高阻抗狀態。
電路104[1]至[m]的每一個都能夠切換是使端子C與端子D之間不導通，還是將端子C與端子D之間 的電阻值設定為基於所儲存的資料的值。
可以使用各種方法切換電路102的端子A與端子B之間的電阻值。
電路102的端子A與端子B之間的電阻值的切換可以藉由從電路104[1]至[m]中選擇一個以上的使端子C與端子D之間成為導通狀態的電路，並控制該個數來進行。當電路104[1]至[m]的每一個都儲存有相同的資料時，在電路104[1]至[m]的每一個中，電晶體106的源極與汲極之間的電阻值都相同。於是，藉由控制電路104[1]至[m]中的使端子C與端子D之間導通的電路的個數，可以控制電路102的端子A與端子B之間的電阻值。
電路102的端子A與端子B之間的電阻值的切換可以藉由從電路104[1]至[m]中選擇一個使端子C與端子D之間成為導通狀態的電路，並根據儲存在該電路的資料來進行。當電路104[1]至[m]的每一個都儲存有不同的資料時，在電路104[1]至[m]的每一個中，電晶體106的源極與汲極之間的電阻值都不同。於是，根據選擇電路104[1]至[m]中的哪一個，可以控制電路102的端子A與端子B之間的電阻值。
也可以適當地組合上述兩個例子。也就是說，也可以藉由將不同的資料儲存到電路104[1]至[m]中的至少兩個以上，與此同時從電路104[1]至[m]中選擇一個以上的使端子C與端子D之間導通的電路，由此切換 電路102的端子A與端子B之間的電阻值。
另外，在端子A與端子B之間的電阻值中電晶體106的電阻值所占的比例越大，越可以使相對於電晶體106的源極與汲極之間的電阻值的振盪頻率的變化量變大。因此，電晶體106的W(通道寬度)/L(通道長度)較佳為比電晶體107的W/L小。也就是說，電晶體107的W/L較佳為比電晶體106的W/L大。或者，電晶體106的W/L較佳為比構成反相器103或能夠取代反相器103的電路的電晶體的任一個或所有電晶體的W/L小。也就是說，構成反相器103或能夠取代反相器103的電路的電晶體的任一個或所有電晶體的W/L較佳為比電晶體106的W/L大。
如上所述，可以不使用反相器103而使用NAND電路或NOR電路等。在NAND電路或NOR電路中，輸出端子對應於反相器103的輸出端子，第一輸入端子對應於反相器103的輸入端子。也就是說，NAND電路或NOR電路的輸出端子與電路102的端子A連接，輸入端子與上一級的電路102的端子B連接。另外，較佳為在電路101[1]至[n]的每一個中NAND電路或NOR電路的第二輸入端子都與相同的佈線連接。並且，藉由控制NAND電路或NOR電路的第二輸入端子所連接的佈線的電位，可以固定電路102的端子A的電位。因此，可以在固定電晶體106的第一端子的電位的狀態下將佈線BL的電位輸入到電晶體106的閘極，由此可以準確地設定電晶體106 的閘極與源極之間的電位差。因此，可以準確地設定電晶體106的源極與汲極之間的電阻值。
此外，圖27例示出不使用反相器103而使用NAND電路103A的情況。NAND電路103A的輸出端子對應於反相器103的輸出端子，且與端子A連接。NAND電路103A的第一輸入端子對應於反相器103的輸入端子，且與上一級的電路102的端子B連接。NAND電路103A的第二輸入端子與未圖示的佈線連接。較佳為在電路101[1]至[n]的每一個中NAND電路103A的第二輸入端子都與相同的佈線連接。
接著，參照圖3所示的時序圖對圖1所例示的裝置的工作的一個例子進行說明。圖3示出佈線BL、佈線CONTEXT[1]至[m]、佈線WL[1]至[m]、電路104[1]至[m]的節點SN的電位及輸出端子OUT的電位的一個例子。
另外，由於電路101[1]至[n]的工作相同，所以只說明電路101[1]至[n]中的任一個的工作。
首先，將資料儲存到電路104[1]至[m]的每一個，並根據該資料設定電晶體106的源極與汲極之間的電阻值。
在時刻t0，將佈線WL[1]設定為高位準，將佈線BL的電位設定為V1。由此，電路104[1]如下面所述那樣地工作。由於電晶體105成為導通狀態，所以佈線BL的電位V1經過電晶體105被輸入到節點SN，與此同 時，基於電位V1的電荷被儲存到電容器108。然後，藉由將佈線WL[1]設定為低位準而電晶體105成為關閉狀態，由此儲存在電容器108的電荷將節點SN的電位維持為V1。由此，基於電位V1的資料被儲存到電路104[1]。
在時刻t1，將佈線WL[2]設定為高位準，將佈線BL的電位設定為V2。由此，電路104[2]如下面所述那樣地工作。由於電晶體105成為導通狀態，所以佈線BL的電位V2經過電晶體105被輸入到節點SN，與此同時，基於電位V2的電荷被儲存到電容器108。然後，藉由將佈線WL[2]設定為低位準而電晶體105成為關閉狀態，由此儲存在電容器108的電荷將節點SN的電位維持為V2。由此，基於電位V2的資料被儲存到電路104[2]。
在時刻t2以後也將佈線WL[3]至[m-1]依次設定為高位準，並隨之適當地設定佈線BL的電位，由此基於佈線BL的電位的資料被儲存到電路104[3]至[m-1]。
在時刻t3，將佈線WL[m]設定為高位準，將佈線BL的電位設定為Vm。由此，電路104[m]如下面所述那樣地工作。由於電晶體105成為導通狀態，所以佈線BL的電位Vm經過電晶體105被輸入到節點SN，與此同時，基於電位Vm的電荷被儲存到電容器108。然後，藉由將佈線WL[m]設定為低位準而電晶體105成為關閉狀態，由此儲存在電容器108的電荷將節點SN的電位維持為Vm。由此，基於電位Vm的資料被儲存到電路104[m]。
如上所述，藉由將佈線WL[1]至[m]依次設定為高位準，並適當地設定佈線BL的電位，可以將基於佈線BL的電位的資料依次儲存到電路104[1]至[m]的每一個。
另外，在時刻t0至t4，即可以將佈線CONTEXT[1]至[m]設定為高位準，也可以設定為低位準。也就是說，在電路104[1]至[m]的每一個中，電晶體107即可以是導通狀態也可以是關閉狀態。圖3例示出在時刻t0至t4，藉由將佈線CONTEXT[1]至[m]設定為低位準而在電路104[1]至[m]的每一個中使電晶體107成為關閉狀態的情況。因此，由於在電路104[1]至[m]的每一個中端子C與端子D之間都不導通，所以電路102的端子A與端子B成為高阻抗狀態。由此，在時刻t0至t4，圖1所例示的裝置不振盪。另外，在電路104[1]至[m]的每一個中，藉由使電晶體107成為關閉狀態，端子B成為浮動狀態。因此，端子B的電位逐漸變為接地電位等指定的電位。例如，當端子B的電位為相當於低位準的電位時，下一級的反相器103的輸出則為高位準。也就是說，可以固定端子A的電位。因此，由於可以在固定電晶體106的第一端子的電位的狀態下將佈線BL的電位輸入到電晶體106的閘極，所以可以準確地設定電晶體106的閘極與源極之間的電位差。由此，可以準確地設定電晶體106的源極與汲極之間的電阻值。
另外，圖3例示出電位V1至Vm為相同值的 情況。但是，並不侷限於此。
將儲存在電路104[j]的佈線BL的電位表示為電位Vj。
雖然圖3例示出依次將佈線WL[1]至[m]設定為高位準的情況，但並不侷限於此。也可以以任意順序將佈線WL[1]至[m]設定為高位準。也可以將佈線WL[1]至[m]中的兩個以上的佈線同時設定為高位準。在佈線WL[1]至[m]中也可以有不成為高位準的佈線。另外，也可以組合上述事項。
另外，雖然圖3例示出藉由將佈線WL[1]至[m]設定為高位準而電晶體105成為導通狀態的情況，但並不侷限於此。也可以藉由將佈線WL[1]至[m]設定為低位準而使電晶體105成為導通狀態。可以將使電晶體105成為導通狀態的佈線WL[1]至[m]的電位稱為“活動(active)電位”，並將使電晶體105成為關閉狀態的佈線WL[1]至[m]的電位稱為“非活動(inactive)電位”。同樣地，也可以將使電晶體107成為導通狀態的佈線CONTEXT[1]至[m]的電位稱為“活動電位”，並將使電晶體107成為關閉狀態的佈線CONTEXT[1]至[m]的電位稱為“非活動電位”。
接著，在電路104[1]至[m]的每一個中，藉由控制端子C與端子D之間的導通或非導通來切換電路102的端子A與端子B之間的電阻值。並且，根據電路102的端子A與端子B之間的電阻值改變端子OUT的信號的 頻率。
在時刻t4，在將佈線CONTEXT[1]設定為高位準的同時，將佈線CONTEXT[2]至[m]設定為低位準。由此，在電路104[1]中，由於電晶體107成為導通狀態，所以端子C與端子D之間的電阻值成為基於電晶體106的源極與汲極之間的電阻值的值。也就是說，電路104[1]的端子C與端子D之間的電阻值為基於所儲存的資料的值。另外，在電路104[2]至[m]中，由於電晶體107成為導通狀態，所以端子C與端子D之間不導通。因此，端子OUT的信號的頻率根據儲存到電路104[1]的資料而決定。
在時刻t5，在將佈線CONTEXT[1]至[2]設定為高位準的同時，將佈線CONTEXT[3]至[m]設定為低位準。由此，在電路104[1]至[2]中，由於電晶體107成為導通狀態，所以端子C與端子D之間的電阻值成為基於電晶體106的源極與汲極之間的電阻值的值。也就是說，電路104[1]至[2]的端子C與端子D之間的電阻值為基於所儲存的資料的值。另外，在電路104[3]至[m]中，由於電晶體107成為導通狀態，所以端子C與端子D之間不導通。因此，端子OUT的信號的頻率根據儲存到電路104[1]至[2]的資料而決定。
在時刻t5，在電路104[1]至[m]中的兩個電路中端子C與端子D之間成為導通狀態，與此相比，在時刻t4，在電路104[1]至[m]中的一個電路中端子C與端子 D之間成為導通狀態。因此，在時刻t5所設定的電路102的端子A與端子B之間的電阻值比在時刻t4所設定的電路102的端子A與端子B之間的電阻值小，由此在時刻t5所決定的端子OUT的信號的頻率比在時刻t4所決定的端子OUT的信號的頻率高。
在時刻t6，將佈線CONTEXT[1]至[m]設定為高位準。由此，在電路104[1]至[m]中，由於電晶體107成為導通狀態，所以端子C與端子D之間的電阻值成為基於電晶體106的源極與汲極之間的電阻值的值。也就是說，電路104[1]至[m]的端子C與端子D之間的電阻值為基於所儲存的資料的值。因此，端子OUT的信號的頻率根據儲存到電路104[1]至[m]的資料而決定。
在時刻t6，在電路104[1]至[m]中的m個電路中端子C與端子D之間成為導通狀態，與此相比，在時刻t4，在電路104[1]至[m]中的一個電路中端子C與端子D之間成為導通狀態，在時刻t5，在電路104[1]至[m]中的兩個電路中端子C與端子D之間成為導通狀態。因此，在時刻t6所設定的電路102的端子A與端子B之間的電阻值比在時刻t4及t5所設定的電路102的端子A與端子B之間的電阻值小，由此在時刻t6所決定的端子OUT的信號的頻率比在時刻t4及t5所決定的端子OUT的信號的頻率高。
如上所述，可以根據電路104[1]至[m]中端子C與端子D之間成為導通狀態的電路的個數來改變端子 OUT的信號的頻率。
另外，雖然圖3例示出佈線BL的電位V1至Vm為相同值的情況，即對電路104[1]至[m]的每一個都儲存相同資料的情況，但是並不侷限於此。例如，佈線BL的電位V1至Vm可以是彼此不同的值。也就是說，可以對電路104[1]至[m]的每一個都儲存不同的資料。或者，可以將佈線BL的電位V1至Vm中的至少兩個設定為不同的值。也就是說，可以對電路104[1]至[m]中的至少兩個儲存不同的資料。
圖4例示出每當佈線WL[1]至[m]成為高位準時，佈線BL的電位則變高的情況。在電位V1至Vm中，如電位V2比電位V1高、電位Vm比電位Vm-1高那樣，有著電位Vj比電位Vj-1高且比電位Vj+1低的關係。
圖4例示出在時刻t4將佈線CONTEXT[1]設定為高位準，在時刻t5將佈線CONTEXT[2]設定為高位準，在時刻t6將佈線CONTEXT[m]設定為高位準的情況。也就是說，端子OUT的信號的頻率在時刻t4根據儲存到電路104[1]的資料決定，在時刻t5根據儲存到電路104[2]的資料決定，在時刻t6根據儲存到電路104[m]的資料決定。
電位V2比電位V1高，因此電路104[2]的電晶體106的源極與汲極之間的電阻值比電路104[1]的電晶體106的源極與汲極之間的電阻值小。因此，在時刻t5 所設定的電路102的端子A與端子B之間的電阻值比在時刻t4所設定的電路102的端子A與端子B之間的電阻值小，由此在時刻t5所決定的端子OUT的信號的頻率比在時刻t4所決定的端子OUT的信號的頻率高。
電位Vm比電位V1及電位V2高，因此電路104[m]的電晶體106的源極與汲極之間的電阻值比電路104[1]及[2]的電晶體106的源極與汲極之間的電阻值小。因此，在時刻t6所設定的電路102的端子A與端子B之間的電阻值比在時刻t4及t5所設定的電路102的端子A與端子B之間的電阻值小，由此在時刻t6所決定的端子OUT的信號的頻率比在時刻t4及t5所決定的端子OUT的信號的頻率高。
如上所述，可以根據儲存到電路104[1]至[m]中端子C與端子D之間成為導通狀態的電路的資料來改變端子OUT的信號的頻率。
圖5例示出將電位V1至Vm-1設定為相同的值，使電位Vm比電位V1至Vm-1低的情況。
圖5例示出在時刻t4將佈線CONTEXT[m]設定為高位準，在時刻t5將佈線CONTEXT[1]設定為高位準，在時刻t6將佈線CONTEXT[1]至[2]設定為高位準的情況。也就是說，端子OUT的信號的頻率在時刻t4根據儲存到電路104[m]的資料決定，在時刻t5根據儲存到電路104[1]的資料決定，在時刻t6根據儲存到電路104[1]至[2]的資料決定。
電位V1比電位Vm高，因此電路104[1]的電晶體106的源極與汲極之間的電阻值比電路104[m]的電晶體106的源極與汲極之間的電阻值小。因此，在時刻t5所設定的電路102的端子A與端子B之間的電阻值比在時刻t4所設定的電路102的端子A與端子B之間的電阻值小，由此在時刻t5所決定的端子OUT的信號的頻率比在時刻t4所決定的端子OUT的信號的頻率高。
在時刻t6，電路104[1]至[2]的端子C與端子D之間成為導通狀態，與此相比，在時刻t5，電路104[1]的端子C與端子D之間成為導通狀態。因此，在時刻t6所設定的電路102的端子A與端子B之間的電阻值比在時刻t5所設定的電路102的端子A與端子B之間的電阻值小，由此在時刻t6所決定的端子OUT的信號的頻率比在時刻t5所決定的端子OUT的信號的頻率高。
如上所述，也可組合圖3及圖4所例示的動作。
接著，參照圖6說明用來準確地設定端子OUT的信號的頻率的對電路104[1]至[m]的每一個儲存資料的方法。
為方便起見，對m為2的情況進行說明。也就是說，電路102包括電路104[1]及電路104[2]。
注意，作為初始狀態，以電路104[1]及電路104[2]中沒有儲存資料為前提。也就是說，在電路104[1]及電路104[2]的每一個中，節點SN的電位是使電晶體 106成為導通狀態的電位。
在時刻t0，將佈線CONTEXT[1]設定為高位準。由此，在電路104[1]中電晶體107成為導通狀態。但是，由於電晶體106是關閉狀態，端子C與端子D之間不導通。因此，圖1所例示的裝置不振盪。
在時刻t1，將佈線WL[1]設定為高位準，將佈線BL的電位設定為V1。由此，在電路104[1]中，由於電晶體105成為導通狀態，所以佈線BL的電位V1經過電晶體105被輸入到節點SN，與此同時，基於電位V1的電荷被儲存到電容器108。並且，電晶體106的源極與汲極之間的電阻值成為基於電位V1的值。另外，在電路104[1]中，由於電晶體107是導通狀態，圖1所例示的裝置振盪，而端子OUT的信號的頻率成為f(V1)。
在時刻t2，將佈線CONTEXT[1]設定為低位準。由此，在電路104[1]中，電晶體107成為關閉狀態。由此，圖1所例示的裝置停止振盪。
在時刻t3，將佈線CONTEXT[2]設定為高位準。由此，在電路104[2]中，電晶體107成為導通狀態。但是，由於電晶體106是關閉狀態，端子C與端子D之間不導通。由此，圖1所例示的裝置不振盪。
在時刻t4，將佈線WL[2]設定為高位準，將佈線BL的電位設定為V2。由此，在電路104[2]中，由於電晶體105成為導通狀態，所以佈線BL的電位V2經過電晶體105被輸入到節點SN，與此同時，基於電位V2的 電荷被儲存到電容器108。並且，電晶體106的源極與汲極之間的電阻值成為基於電位V2的值。另外，在電路104[2]中，由於電晶體107成為導通狀態，圖1所例示的裝置振盪，而端子OUT的信號的頻率成為f(V2)。
在時刻t5，將佈線CONTEXT[2]設定為低位準。由此，在電路104[2]中，電晶體107成為關閉狀態。由此，圖1所例示的裝置停止振盪。
在時刻t6，將佈線CONTEXT[1]設定為高位準。由此，在電路104[1]中，電晶體107成為導通狀態。由此，圖1所例示的裝置振盪。但是，由於在時刻t6，在電路104[2]中電晶體106是導通狀態，所以與時刻t1相比，電路102的端子A與端子B之間的負載增加。因此，時刻t6的端子OUT的信號的頻率比時刻t1的端子OUT的信號的頻率f(V1)低。
在時刻t7，將佈線WL[1]設定為高位準，將佈線BL的電位設定為V1’。由此，在電路104[1]中，由於電晶體105成為導通狀態，所以佈線BL的電位V1’經過電晶體105被輸入到節點SN，與此同時，基於電位V1’的電荷被儲存到電容器108。並且，電晶體106的源極與汲極之間的電阻值成為基於電位V1’的值。另外，在電路104[1]中，由於電晶體107是導通狀態，圖1所例示的裝置振盪。在此，電位V1’是使時刻t7的端子OUT的信號的頻率成為f(V1)的值，其是高於電位V1的值。因此，端子OUT的信號的頻率與f(V1)大概相 等。
在時刻t8，將佈線CONTEXT[1]設定為低位準。由此，在電路104[1]中，電晶體107成為關閉狀態。由此，圖1所例示的裝置停止振盪。
在時刻t9，將佈線CONTEXT[2]設定為高位準。由此，在電路104[2]中，電晶體107成為導通狀態。由此，圖1所例示的裝置振盪。但是，時刻t9的電路104[1]的節點SN的電位比時刻t4的電路104[1]的節點SN的電位高。也就是說，時刻t9的電路104[1]的電晶體106的源極與汲極之間的電阻值比時刻t4的電路104[1]的電晶體106的源極與汲極之間的電阻值小。或者，時刻t9的電路104[1]的電晶體106的閘極電容比時刻t4的電路104[1]的電晶體106的閘極電容大。因此，時刻t9的電路102的端子A與端子B之間的負載比時刻t4的有了增加。由此，時刻t9的端子OUT的信號的頻率比時刻t4的端子OUT的信號的頻率f(V2)低。
在時刻t10，將佈線WL[2]設定為高位準，將佈線BL的電位設定為V2’。由此，在電路104[2]中，由於電晶體105成為導通狀態，所以佈線BL的電位V2’經過電晶體105被輸入到節點SN，與此同時，基於電位V2’的電荷被儲存到電容器108。並且，電晶體106的源極與汲極之間的電阻值成為基於電位V2’的值。另外，在電路104[2]中，由於電晶體107成為導通狀態，圖1所例示的裝置振盪。在此，電位V2’是使時刻t7的端子OUT 的信號的頻率成為f(V2)的值，其是高於電位V2的值。因此，端子OUT的信號的頻率與f(V2)大概相等。
在時刻t11，將佈線CONTEXT[2]設定為低位準。由此，在電路104[2]中，電晶體107成為關閉狀態。由此，圖1所例示的裝置停止振盪。
然後，藉由反復時刻t6至t11的動作，可以使佈線CONTEXT[1]為高位準時的端子OUT的信號的頻率成為f(V1)，並使佈線CONTEXT[2]為高位準時的端子OUT的信號的頻率成為f(V2)。
本實施例可以與其他實施例等的本說明書等所公開的結構適當地組合而實施。
實施例2
在本實施例中，對使用實施例1所說明的裝置的PLL進行說明。
圖7所例示的PLL包括相位比較器201、迴路濾波器202、電壓控制振盪器203及分頻器204。
相位比較器201能夠檢測兩個輸入信號的相位差，並將檢測結果作為電壓信號而輸出。也就是說，其能夠將fin的頻率的信號與fout/N的頻率的信號的相位差作為電壓信號而輸出。
迴路濾波器202能夠產生用來輸入到電壓控制振盪器203的直流電壓信號DATA。另外，迴路濾波器 202能夠去除相位比較器201的輸出信號所包含的高頻成分。作為迴路濾波器202有低通濾波器。
電壓控制振盪器203能夠輸出根據DATA表示指定的振盪頻率的時脈信號。作為電壓控制振盪器203，可以採用圖1所例示的裝置。另外，DATA對應於佈線BL的電位。此外，如圖7所示，圖1所例示的裝置也可以經過緩衝器輸出信號。
分頻器204能夠產生時脈信號，該時脈信號是從電壓控制振盪器203輸出的表示指定的振盪頻率的時脈信號的1/N倍。
另外，DATA對應於佈線BL的電位。DATA可以藉由在分頻器204中改變N來控制。也就是說，儲存到電壓控制振盪器203的電路101[1]至[n]的每一個的資料可以藉由在分頻器204中改變N來控制。
本實施例可以與其他實施例等的本說明書等所公開的結構適當地組合而實施。
實施例3 〈半導體裝置的剖面結構的例子〉
圖8示出圖1所例示的裝置的剖面結構的一個例子。電晶體22對應於電晶體105，電晶體23對應於電晶體106。虛線A1-A2之間的剖面示出電晶體22及電晶體23的通道長度方向上的結構，虛線A3-A4之間的剖面示出電晶體22及電晶體23的通道寬度方向上的結構。但是， 在本發明的一個實施例中，電晶體22的通道長度方向與電晶體23的通道長度方向可以不一致。
注意，通道長度方向是指在源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間載子所移動的方向，通道寬度方向是指在與基板平行的面內垂直於通道長度方向的方向。
另外，在圖8中示出在氧化物半導體膜中包含通道形成區的電晶體22形成於在單晶矽基板中包含通道形成區的電晶體23上的例子。
電晶體23可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中包含通道形成區。另外，電晶體23可以在氧化物半導體膜或氧化物半導體基板中包含通道形成區。當所有的電晶體在氧化物半導體膜或氧化物半導體基板中包含通道形成區時，可以不將電晶體22層疊於電晶體23上而在同一層中形成電晶體22和電晶體23。
當使用矽薄膜形成電晶體23時，作為該薄膜可以使用：利用電漿CVD(化學汽相沉積)法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽；等等。
形成有電晶體23的基板400例如可以使用矽基板、鍺基板、矽鍺基板等。在圖8中示出將單晶矽基板用於基板400的例子。
另外，電晶體23利用元件隔離法被電隔離。作為元件隔離法，可以採用溝槽分離法(STI法：Shallow Trench Isolation)等。在圖8中示出利用淺溝分離法使電晶體23電隔離的例子。具體地，在圖8中，藉由蝕刻等在基板400中形成溝槽，將含有氧化矽等的絕緣物填埋於該溝槽中，然後利用蝕刻等部分去除該絕緣物來形成元件隔離區401，由此使電晶體23實現元件隔離。
在位於溝槽以外的區域的基板400的凸部中設置有電晶體23的雜質區402、雜質區403以及夾在雜質區402與雜質區403之間的通道形成區404。電晶體23還包括覆蓋通道形成區404的絕緣膜405以及隔著絕緣膜405與通道形成區404重疊的閘極電極406。
在電晶體23中，藉由使通道形成區404中的凸部的側部及上部隔著絕緣膜405與閘極電極406重疊，可以使載子流過包括通道形成區404的側部及上部的較廣的範圍。由此，可以縮小電晶體23在基板上所占的面積，並可以增加電晶體23中的載子的移動量。其結果，可以在增加電晶體23的通態電流(on-state current)的同時提高場效移動率。當將通道形成區404中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區404中的凸部的膜厚度設定為T時，當相當於膜厚度T與通道寬度W的比例的縱橫比較高時，載子流過的範圍變得更廣，因此可以增加電晶體23的通態電流並提高場效移動率。
當電晶體23使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。
電晶體23上設置有絕緣膜411。絕緣膜411中形成有開口部。並且，上述開口部中形成有與雜質區402電連接的導電膜412、與雜質區403電連接的導電膜413以及與閘極電極406電連接的導電膜414。
導電膜412與形成於絕緣膜411上的導電膜416電連接，導電膜413與形成於絕緣膜411上的導電膜417電連接，導電膜414與形成於絕緣膜411上的導電膜418電連接。
導電膜416至導電膜418上設置有絕緣膜420。絕緣膜420上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421。絕緣膜421的密度越高越緻密或者懸空鍵越少化學性質上越穩定，越具有更高的阻擋效果。作為具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421，例如可以採用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。另外，作為具有防止氫、水的擴散的阻擋效果的絕緣膜421，例如還可以採用氮化矽、氮氧化矽等。
絕緣膜421上設置有絕緣膜422，絕緣膜422上設置有電晶體22。
電晶體22在絕緣膜422上包括：含有氧化物半導體的半導體膜430；與半導體膜430電連接的用作源極電極或汲極電極的導電膜432及導電膜433；覆蓋半導 體膜430的閘極絕緣膜431；以及隔著閘極絕緣膜431與半導體膜430重疊的閘極電極434。另外，絕緣膜420至絕緣膜422中設置有開口部，導電膜433在上述開口部中與導電膜418連接。
在圖8中，雖然電晶體22只要至少在半導體膜430的一側具有閘極電極434即可，但是還可以具有隔著絕緣膜422與半導體膜430重疊的另一個閘極電極。
當電晶體22具有一對閘極電極時，可以對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，並對另一個閘極電極從外部施加電位。在該情況下，可以對一對閘極電極施加相同位準的電位，也可以只對另一個閘極電極施加接地電位等固定電位。可以藉由控制對另一個閘極電極施加的電位位準來控制電晶體的臨界電壓。
另外，在圖8中，電晶體22具有單閘極結構，即一個通道形成區對應於一個閘極電極434的結構。但是，電晶體22也可以具有多閘極結構，即具有彼此電連接的多個閘極電極且在一個活性層中具有多個通道形成區的結構。
另外，圖8示出電晶體22所具有的半導體膜430包括依次層疊於絕緣膜422上的氧化物半導體膜430a至氧化物半導體膜430c的例子。注意，在本發明的一個實施例中，電晶體22所具有的半導體膜430也可以由單層的金屬氧化物膜構成。
〈電晶體〉
接著，對在氧化物半導體膜中具有通道形成區的電晶體90的結構例子進行說明。
圖9A至圖9C示出在氧化物半導體膜中具有通道形成區的電晶體90的結構的一個例子。圖9A示出電晶體90的俯視圖。注意，在圖9A中，為了明確示出電晶體90的佈局，省略各種絕緣膜。此外，圖9B示出沿著圖9A所示的俯視圖的虛線A1-A2的剖面圖，圖9C示出沿著虛線A3-A4的剖面圖。
如圖9A至圖9C所示，電晶體90包括：在形成於基板97上的絕緣膜91上依次層疊的氧化物半導體膜92a及氧化物半導體膜92b；電連接於氧化物半導體膜92b且被用作源極電極或汲極電極的導電膜93及導電膜94；氧化物半導體膜92b、導電膜93及導電膜94上的氧化物半導體膜92c；被用作閘極絕緣膜且位於氧化物半導體膜92c上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。另外，基板97既可以是玻璃基板或半導體基板等，又可以是在玻璃基板或半導體基板上形成有半導體元件的元件基板。
此外，圖10A至圖10C示出電晶體90的具體結構的另一個例子。圖10A示出電晶體90的俯視圖。注意，在圖10A中，為了明確示出電晶體90的佈局，省略各種絕緣膜。此外，圖10B示出沿著圖10A所示的俯視 圖的虛線A1-A2的剖面圖，圖10C示出沿著虛線A3-A4的剖面圖。
如圖10A至圖10C所示，電晶體90包括：在絕緣膜91上依次層疊的氧化物半導體膜92a至氧化物半導體膜92c；電連接於氧化物半導體膜92c且被用作源極電極或汲極電極的導電膜93及導電膜94；被用作閘極絕緣膜且位於氧化物半導體膜92c、導電膜93及導電膜94上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。
另外，在圖9A至圖10C中，示出使用層疊的氧化物半導體膜92a至氧化物半導體膜92c的電晶體90的結構。電晶體90所包括的氧化物半導體膜不限於由層疊的多個氧化物半導體膜構成的結構，還可以由單膜的氧化物半導體膜構成。
當電晶體90包括氧化物半導體膜92a至氧化物半導體膜92c被依次層疊的半導體膜時，氧化物半導體膜92a及氧化物半導體膜92c為如下氧化物膜：在其構成要素中包含構成氧化物半導體膜92b的金屬元素的至少一個，並且其導帶底的能量比氧化物半導體膜92b更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當氧化物半導體膜92b至少包含銦時，載子移動率變高，所以是較佳的。
在電晶體90具有上述結構的半導體膜的情況下，藉由對閘極電極施加電壓，就可以在對半導體膜施加電場時使通道區形成在半導體膜中的導帶底的能量小的氧化物半導體膜92b中。也就是說，藉由在氧化物半導體膜92b與絕緣膜95之間設置有氧化物半導體膜92c，可以在與絕緣膜95分開的氧化物半導體膜92b中形成通道區。
另外，由於氧化物半導體膜92c在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92c的介面處不容易發生介面散射。因此，在該介面處載子的移動不容易被阻礙，所以電晶體90的場效移動率變高。
另外，當在氧化物半導體膜92b與氧化物半導體膜92a的介面處形成介面能階時，由於在介面附近的區域中也會形成通道區，因此電晶體90的臨界電壓變動。但是，由於氧化物半導體膜92a在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92a的介面處不容易形成介面能階。因此，藉由上述結構可以減少電晶體90的臨界電壓等的電特性的偏差。
另外，較佳的是，以不使因氧化物半導體膜間的雜質的存在而在各膜的介面形成有阻礙載子移動的介面能階的方式將多個氧化物半導體膜層疊。這是因為，當被層疊的氧化物半導體膜的膜間存在雜質時，氧化物半導體膜間的導帶底的能量失去連續性，於是在介面附近，載 子被俘獲或因再結合而消失。藉由減少膜間的雜質，與將作為主成分至少包含相同一種金屬的多個氧化物半導體膜單純地層疊相比，更容易形成連續接合(這裡尤其是指導帶底的能量具有在各膜之間連續地變化的U字型井結構的狀態)。
為了形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於大氣的情況下連續地層疊。在濺射裝置中的各處理室中，為了儘可能地去除成為氧化物半導體的雜質的水等，較佳為使用如低溫泵的吸附式的真空排氣泵進行高真空排氣(5×10-7Pa至1×10-4Pa左右)。或者，較佳為組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。
為了得到高純度的本質氧化物半導體，對各處理室不僅進行高真空排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以儘可能地防止水分等混入氧化物半導體膜。明確而言，當氧化物半導體膜92b包含In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)，並且用於形成氧化物半導體膜92b的靶材中的金屬元素的原子個數比為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為氧化物半導體膜92b容易形成 CAAC-OS膜。作為靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。
明確而言，當氧化物半導體膜92a及氧化物半導體膜92c包含In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)時，在用來形成氧化物半導體膜92a及氧化物半導體膜92c的靶材中的金屬元素的原子個數比為In：M：Zn=x2：y2：z2的情況下，較佳的是，x2/y2<x1/y1，z2/y2是1/3以上且6以下、更佳的是1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，容易形成用作氧化物半導體膜92a及氧化物半導體膜92c的CAAC-OS膜。作為靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8等。
氧化物半導體膜92a及氧化物半導體膜92c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。此外，氧化物半導體膜92b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，氧化物半導體膜92a至氧化物半導體膜92c既可以是非晶又可以是結晶。但是，由於當形成有通道區的氧化物半導體膜92b是結晶時可以賦予電晶體90穩定的電特性，因此氧化物半導體膜92b較佳為結晶。
注意，通道形成區是指在電晶體90的半導體 膜中與閘極電極重疊且被源極電極和汲極電極夾著的區域。另外，通道區是指在通道形成區中電流主要流動的區域。
例如，作為氧化物半導體膜92a及氧化物半導體膜92c，在使用由濺射法形成的In-Ga-Zn氧化物膜的情況下，在氧化物半導體膜92a及氧化物半導體膜92c的成膜時，可以使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子個數比])的靶材。作為成膜條件，例如作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為200℃，DC電力為0.5kW，即可。
另外，當作為氧化物半導體膜92b使用CAAC-OS膜時，在氧化物半導體膜92b的成膜時較佳為使用包含多晶的In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子個數比])的靶材。作為成膜條件，例如作為成膜氣體可以使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為300℃，DC電力為0.5kW。
雖然氧化物半導體膜92a至92c可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
因為其中的載子發生源少，所以藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)可以是i型(本質半導體)或實質上是i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形成有通道形成區的電晶體容易具有臨界電壓為正的電特性(也稱為常關閉(normally-off)特性)。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容器與電晶體連接且由該電晶體控制流入電容器或從電容器流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容器的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流要小得多。
另外，當作為半導體膜使用氧化物半導體膜 時，作為氧化物半導體膜，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體膜的電晶體的電特性的偏差的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn氧化物、In-Sn-Zn氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有容易大量生產等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，還可以應對基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn 氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Ce-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如，In-Ga-Zn氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，使用In-Sn-Zn氧化物比較容易得到高移動率。但是，在使用In-Ga-Zn氧化物時，也可以藉由降低塊體內缺陷密度而提高移動率。
另外，在電晶體90中，根據用於源極電極及汲極電極的導電性材料，有時源極電極及汲極電極中的金屬會抽出氧化物半導體膜中的氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而成為n型。因為成為n型的區域被用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型的區域，可以增大 電晶體90的移動率及通態電流，從而可以實現使用電晶體90的半導體裝置的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成n型的區域。作為上述導電材料，可以舉出例如Al、Cr、Cu、Ta、Ti、Mo、W等。
當將包括多個層疊的氧化物半導體膜的半導體膜用於電晶體90時，為了提高電晶體90的移動率及通態電流以實現半導體裝置的更高速的工作，n型的區域較佳為到達用作通道區的氧化物半導體膜92b。
絕緣膜91較佳為具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能。此外，較佳為絕緣膜91中的缺陷少，典型的是，藉由ESR測量所得到的在起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×1018spins/cm3以下。
由於絕緣膜91具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能，因此絕緣膜91較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜91可以利用電漿CVD(Chemical Vapor Deposition：化學汽相沉積)法或濺射法等形成。
注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
另外，圖9A至圖10C所示的電晶體90具有如下結構：在形成有通道區的氧化物半導體膜92b的端部中不與導電膜93及導電膜94重疊的端部(換言之，位於不同於導電膜93及導電膜94所在的區域的端部)與導電膜96重疊。在用來形成氧化物半導體膜92b的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧處於容易脫離的狀態，而形成氧缺陷，所以容易成為n型。然而，在圖9A至圖10C所示的電晶體90中，由於不與導電膜93及導電膜94重疊的氧化物半導體膜92b的端部與導電膜96重疊，因此藉由控制導電膜96的電位可以控制施加於該端部的電場。因此，可以由供應到導電膜96的電位控制經過氧化物半導體膜92b的端部流動在導電膜93與導電膜94之間的電流。將這種電晶體90的結構稱為Surrounded Channel(S-Channel：圍繞通道)結構。
明確而言，若採用S-Channel結構，當將使電晶體90關閉的電位供應到導電膜96時，可以使經過該端部流動在導電膜93與導電膜94之間的關態電流較小。因 此，在電晶體90中，即使為了得到大通態電流而縮短通道長度，其結果是，氧化物半導體膜92b的端部的導電膜93與導電膜94之間的長度變短，也可以降低電晶體90的關態電流。因此，在電晶體90中，藉由縮短通道長度，在處於導通狀態時可以得到較大的通態電流，在處於關閉狀態時降低關態電流。
明確而言，若採用S-Channel結構，當將使電晶體90導通的電位供應到導電膜96時，可以使經過該端部流動在導電膜93與導電膜94之間的電流較大。該電流有助於電晶體90的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜92b的端部與導電膜96重疊，氧化物半導體膜92b中的載子不僅在近於絕緣膜95的氧化物半導體膜92b的介面附近流動，還在氧化物半導體膜92b中的較廣的範圍內流動，所以電晶體90中的載子的移動量增加。其結果是，電晶體90的通態電流增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。
下面說明氧化物半導體膜的結構。
氧化物半導體膜可以分為非單晶氧化物半導體膜和單晶氧化物半導體膜。或者，氧化物半導體例如可以分為結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體，可以舉出CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。作為結晶氧化物半導體，可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
首先，說明CAAC-OS膜。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶 部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用出平面(out-of-plane)法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
注意，當利用出平面(out-of-plane)法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意， 包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺損有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺損的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其 是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的出平面(out-of-plane)法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶 氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用出平面(out-of-plane)法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為類非晶(amorphous-like)氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時 的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，a-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值，即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO4結晶的a-b面。
另外，有時氧化物半導體膜的密度因結構而不同。例如，當已知某個氧化物半導體膜的組成時，藉由以具有與該組成相同的組成的單晶的密度與其進行比較，可以估計該氧化物半導體膜的結構。例如，相對於單晶的密度，a-like OS膜的密度為78.6%以上且小於92.3%。例如，相對於單晶的密度，nc-OS膜的密度和CAAC-OS膜的密度為92.3%以上且小於100%。注意，形成其密度相對於單晶的密度小於78%的氧化物半導體膜是很困難的。
使用具體例子對上述內容進行說明。例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中， 具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，nc-OS膜的密度和CAAC-OS膜的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶，可以算出相當於所希望的組成的單晶的密度。根據組成不同的單晶的組合比例使用加權平均計算所希望的組成的單晶的密度即可。注意，較佳為儘可能減少所組合的單晶的種類來計算密度。
注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱 方晶系。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶 的In-Ga-Zn氧化物靶材。另外，X、Y及Z為任意正數。在此，InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、2：1：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。尤其是，在使用In：Ga：Zn=2：1：3[莫耳數比]的靶材形成的CAAC-OS膜中，可以提高在一定的範圍內觀察到CAAC-OS的繞射圖案的區域的比例(也稱為CAAC化率)，因此可以提高在該CAAC-OS膜中具有通道形成區的電晶體的頻率特性(f特性)。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通(normally-on)化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步較佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以 下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。
〈半導體裝置的剖面結構的例子〉
圖11示出圖1所例示的裝置的剖面結構的一個例子。
另外，在圖11中示出在氧化物半導體膜中具有通道形成區的電晶體22形成於在單晶矽基板中具有通道形成區的電晶體23上時的例子。
電晶體23可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中具有通道形成區。或者，電晶體23可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區。當所有電晶體都在氧化物半導體膜或氧化物半導體基板中具有通道形成區時，可以不將電晶體22層疊於電晶體23上而將電晶體22與電晶體23形成於同一層中。
當使用矽薄膜形成電晶體23時，作為該薄膜可以使用：利用電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；以及藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽，等等。
形成有電晶體23的半導體基板601例如可以使用矽基板、鍺基板、矽鍺基板等。在圖11中示出將單晶矽基板用於半導體基板601時的例子。
另外，電晶體23利用元件隔離法被電隔離。作為元件隔離法，可以採用局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法(STI法：Shallow Trench Isolation)等。在圖11中示出利用溝槽分離法使電晶體23電隔離時的例子。明確而言，在圖11中示出如下例子：在半導體基板601中利用蝕刻等形成溝槽，然後利用將包含氧化矽等的絕緣物埋入該溝槽來形成的元件分離區610使電晶體23元件隔離。
電晶體23上設置有絕緣膜611。絕緣膜611中形成有開口部。並且，在上述開口部中形成有與電晶體23的源極和汲極分別電連接的導電膜625和導電膜626、與電晶體23的閘極電連接的導電膜627。
並且，導電膜625與形成於絕緣膜611上的導電膜634電連接，導電膜626與形成於絕緣膜611上的導電膜635電連接，導電膜627與形成於絕緣膜611上的導電膜636電連接。
在導電膜634至導電膜635上形成有絕緣膜612。在絕緣膜612中形成有開口部，在上述開口部中形成有與導電膜636電連接的導電膜637。並且，導電膜637與形成在絕緣膜612上的導電膜651電連接。
另外，在導電膜651上形成有絕緣膜613。在絕緣膜613中形成有開口部，在上述開口部中形成有與導電膜651電連接的導電膜652。並且，導電膜652與形成在絕緣膜613上的導電膜653電連接。另外，在絕緣膜613上形成有導電膜644。
在導電膜653及導電膜644上形成有絕緣膜661。並且，在圖11中，在絕緣膜661上形成有電晶體22。
電晶體22包括：絕緣膜661上的包含氧化物半導體的半導體膜701；半導體膜701上的用作源極或汲極的導電膜721及導電膜722；半導體膜701、導電膜721及導電膜722上的閘極絕緣膜662；以及位於閘極絕緣膜662上且在導電膜721與導電膜722之間與半導體膜701重疊的閘極電極731。另外，導電膜722在設置於絕緣膜661的開口部與導電膜653電連接。
並且，在電晶體22的半導體膜701中，有重疊於導電膜721的區域與重疊於閘極電極731的區域之間的區域710。另外，在電晶體22中，半導體膜701包括重疊於導電膜722的區域與重疊於閘極電極731的區域之間的區域711。藉由以導電膜721、導電膜722及閘極電 極731為遮罩對區域710及區域711添加氬等稀有氣體、對半導體膜701賦予p型導電型的雜質或對半導體膜701賦予n型導電型的雜質，可以使半導體膜701中的區域710及區域711的電阻率降得比重疊於閘極電極731的區域低。
並且，在電晶體22上設置有絕緣膜663。
另外，在圖11中，雖然電晶體22只要在半導體膜701的一側至少具有閘極電極731即可，但是還可以具有夾著半導體膜701的一對閘極電極。
當電晶體22具有夾著半導體膜701的一對閘極電極時，可以對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，並對另一個閘極電極施加外部電位。在該情況下，可以對一對閘極電極施加相同位準的電位，也可以只對另一個閘極電極施加接地電位等固定電位。可以藉由控制對另一個閘極電極施加的電位位準來控制電晶體的臨界電壓。
另外，圖11例示出電晶體22具有單閘極結構的情況，即包括對應於一個閘極電極731的一個通道形成區。但是，電晶體22也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
本實施例可以與其他實施例等的本說明書等所公開的結構適當地組合而實施。
實施例4 〈電子裝置的例子〉
根據本發明的一個實施例的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠再現儲存媒體如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個實施例的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。在圖12A至圖12F中示出這些電子裝置的具體例子。
圖12A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個實施例的半導體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖12A所示的可攜式遊戲機包括兩個顯示部即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖12B示出可攜式資訊終端，該可攜式資訊 終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。可以將根據本發明的一個實施例的半導體裝置用於可攜式資訊終端的各種積體電路。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中來附加作為位置輸入裝置的功能。
圖12C示出筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將根據本發明的一個實施例的半導體裝置用於筆記本式個人電腦的各種積體電路。
圖12D示出電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。可以將根據本發明的一個實施例的半導體裝置用於電冷藏冷凍箱的各種積體電路。
圖12E示出視頻攝影機，該視頻攝影機包括 第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。可以將根據本發明的一個實施例的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖12F示出普通汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。可以將根據本發明的一個實施例的半導體裝置用於普通汽車的各種積體電路。
注意，在本說明書等中，當明確地記載為“X與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，也包括圖式或文中所示的連接關係以外的連接關係。
這裡，X和Y為物體(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二 極體、顯示元件、發光元件和負載等)。另外，開關具有控制導通和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，明確地記載為“電連接”的情況與只明確地記載為“連接”的情況相同。
注意，例如，在電晶體的源極(或第一端子等)經過Z1(或沒有經過Z1)與X電連接，電晶體的汲極(或第二端子等)經過Z2(或沒有經過Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表現為如下。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“X經過電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表現方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種表現方法只是一個例子而已，不侷限於上述表現方法。在此，X、Y、Z1及Z2為物體(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
另外，即使圖式示出在電路圖上獨立的構成要素彼此電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，在佈線的一部分還被用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
另外，在一個實施例中描述的內容(也可以是其一部分的內容)可以應用於、組合於或者替換成在該實施例中描述的其他內容(也可以是其一部分的內容)和/或在一個或多個其他實施例中描述的內容(也可以是其一部分的內容)。
注意，在實施例中描述的內容是指在各實施例中利用各種圖式說明的內容或在說明書的文章中所記載的內容。
另外，藉由在一個實施例中示出的圖式(也可以是其一部分)與該圖式的其他部分、在該實施例中示出的其他圖式(也可以是其一部分)和/或在一個或多個其他實施例中示出的圖式(也可以是其一部分)組合，可以構成更多圖式。
另外，可以構成不包括說明書中的圖式或文章所未規定的內容的發明的一個實施例。另外，當有某一個值的數值範圍的記載(上限值和下限值等)時，藉由任意縮小該範圍或者去除該範圍的一部分，可以構成去除該範圍的一部分的發明的一個實施例。由此，例如，可以規 定習知技術不包括在本發明的一個實施例的技術範圍內。
作為具體例子，在記載有包括第一至第五電晶體的電路的電路圖。在該情況下，可以將該電路不包含第六電晶體的情況規定為發明。也可以將該電路不包含電容器的情況規定為發明。再者，可以將該電路不包含具有特定連接結構的第六電晶體的情況規定為發明。還可以將該電路不包含具有特定連接結構的電容器的情況規定為發明。例如，可以將不包括其閘極與第三電晶體的閘極連接的第六電晶體的情況規定為發明。例如，可以將不包括其第一電極與第三電晶體的閘極連接的電容器的情況規定為發明。
作為其他具體例子，在關於某一個值，例如記載有“某一個電壓較佳為3V以上且10V以下”。在該情況下，例如，可以將不包括該電壓為-2V以上且1V以下的情況規定為發明的一個實施例。例如，可以將不包括該電壓為13V以上的情況規定為發明的一個實施例。例如，可以將該電壓為5V以上且8V以下的情況規定為發明。例如，可以將該電壓大約為9V的情況規定為發明。例如，可以將該電壓是3V以上且10V以下但不是9V的情況規定為發明。注意，即使記載有“某一個值較佳為某個範圍”、“某一個值最好滿足某個條件”，也不侷限於該記載。換而言之，“較佳為”、“最好”等的記載並不一定規定該值。
作為其他具體例子，在關於某一個值，例如 記載有“某一個電壓較佳為10V”。在該情況下，例如，可以將不包括該電壓為-2V以上且1V以下的情況規定為發明的一個實施例。例如，可以將不包括該電壓為13V以上的情況規定為發明的一個實施例。
作為其他具體例子，在關於某一個物質的性質，例如記載有“某一個膜為絕緣膜”。在該情況下，例如，可以將不包括該絕緣膜為有機絕緣膜的情況規定為發明的一個實施例。例如，可以將不包括該絕緣膜為無機絕緣膜的情況規定為發明的一個實施例。例如，可以將不包括該膜為導電膜的情況規定為發明的一個實施例。例如，可以將不包括該膜為半導體膜的情況規定為發明的一個實施例。
作為其他具體例子，在關於某一個層疊結構，例如記載有“在A膜與B膜之間設置有某一個膜”。在該情況下，例如，可以將不包括該膜為四層以上的疊層膜的情況規定為發明。例如，可以將不包括在A膜與該膜之間設置有導電膜的情況規定為發明。
此外，各種各樣的人可以實施在本說明書等中記載的發明的一個實施例。但是，有時多數人參與該發明的實施。例如，關於收發系統，A公司製造銷售發送器，而B公司製造銷售接收器。作為另一個例子，關於具有電晶體及發光元件的發光裝置，A公司製造銷售形成有電晶體的半導體裝置。而且，B公司購買該半導體裝置，在該半導體裝置中形成發光元件，而完成發光裝置。
在此情況下，可以構成可對A公司和B公司中的兩者主張侵犯專利的發明的一個實施例。換而言之，可以構成僅A公司所實施的發明的一個實施例，作為發明的另一個實施例，也可以構成僅B公司所實施的發明的一個實施例。另外，可對A公司或B公司主張侵犯專利的發明的一個實施例明確且可以判斷記載於本說明書等中。例如，關於收發系統，即使在本說明書等中沒有僅包含發送器的結構的記載或僅包含接收器的結構的記載，也可以僅由發送器構成發明的一個實施例，還可以僅由接收器構成發明的其他的一個實施例，這些發明的一個實施例明確且可以判斷記載於本說明書等中。作為另一個例子，關於包含電晶體及發光元件的發光裝置，即使在本說明書等沒有僅包含形成有電晶體的半導體裝置的結構的記載或僅包含具有發光元件的發光裝置的結構的記載，也可以僅由形成有電晶體的半導體裝置構成發明的一個實施例，還可以僅由具有發光元件的發光裝置構成發明的一個實施例，這些發明的一個實施例明確且可以判斷記載於本說明書等中。
另外，在本說明書等中，即使未指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻器等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個實施例。就是說，可以說，即使未指定連接目標，發明的一個實施例也是明確的。而且，當指定了連接目標的內容記載於本說明書等 中時，有時可以判斷未指定連接目標的發明的一個實施例記載於本說明書等中。尤其是在考慮出多個端子連接目標的情況下，該端子的連接目標不必限定在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻器等)等所具有的一部分的端子的連接目標，能夠構成發明的一個實施例。
另外，在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以構成發明。或者，只要至少指定某一個電路的功能，所屬技術領域的普通技術人員就有時可以構成發明。就是說，可以說，只要指定功能，發明的一個實施例就是明確的。另外，有時可以判斷指定了功能的發明的一個實施例記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個實施例，而可以構成發明的一個實施例。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個實施例，而可以構成發明的一個實施例。
注意，在本說明書等中，可以在某一個實施例中示出的圖式或者文章中取出其一部分而構成發明的一個實施例。從而，在記載有說明某一部分的圖式或者文章的情況下，取出圖式或者文章的一部分的內容也算是所公開的發明的一個實施例，所以能夠構成發明的一個實施例。並且，可以說該發明的一個實施例是明確的。因此，例如，可以在記載有主動元件(電晶體、二極體等)、佈 線、被動元件(電容器、電阻器等)、導電層、絕緣層、半導體層、有機材料、無機材料、零件、裝置、工作方法、製造方法等中的一個或多個的圖式或者文章中，可以取出其一部分而構成發明的一個實施例。例如，可以從由N個(N是整數)電路元件(電晶體、電容器等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容器等)來構成發明的一個實施例。作為其他例子，可以從由N個(N是整數)層構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個實施例。再者，作為其他例子，可以從由N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個實施例。作為其他的例子，當從“A包括B、C、D、E或F”的記載中任意抽出一部分的要素時，可以構成“A包括B和E”、“A包括E和F”、“A包括C、E和F”或者“A包括B、C、D和E”等的發明的一個實施例。
在本說明書等中，在某一個實施例中示出的圖式或文章示出至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的上位概念。從而，在某一個實施例中示出的圖式或文章示出至少一個具體例子的情況下，該具體例子的上位概念也是所公開的發明的一個實施例，可以構成發明的一個實施例。並且，可以說該發明的一個實施例是明確的。
另外，在本說明書等中，至少示於圖式中的 內容(也可以是其一部分)是所公開的發明的一個實施例，而可以構成發明的一個實施例。因此，即使在文章中沒有某一個內容的描述，如果該內容示於圖式中，就可以說該內容是所公開的發明的一個實施例，而可以構成發明的一個實施例。同樣地，取出圖式的一部分的圖式也是所公開的發明的一個實施例，而可以構成發明的一個實施例。並且，可以說該發明的一個實施例是明確的。
實施例1
在本實施例中，對試製的電壓控制振盪器(Voltage Controlled Osillator：下面稱為VCO)進行說明。使用在作為In-Ga-Zn氧化物的CAAC-OS膜中具有通道形成區的電晶體(OSFET)來試製VCO。
試製的VCO採用圖1及圖2的電路結構。試製的VCO包括電路101[1]至[n]，其中n=101。試製的VCO還包括電路102內的電路104[1]至[m]，其中m=4。
在電路104[1]至[m]中，以OSFET的通道寬度為4μm、SiFET的通道寬度為16μm的方式試製。將OSFET用於電晶體105，將SiFET用於電晶體106、107。
將VCO所包括的反相器103的驅動電壓切換為1.0V、1.5V、2.5V來進行測定。電晶體107的驅動電壓為2.5V。另外，在電晶體105中設置背閘極，並對背閘極施加-9.0V的電壓。將對電晶體105的寫入時間設定 為500μs。
圖13A及圖13B是示出經過佈線BL施加到節點SN的電壓(VDATA)與VCO的振盪頻率的關係的圖表。圖13A是線性刻度的圖表，圖13B是對數刻度的圖表。
只選擇電路104[1]，並切換VDATA來測定振盪頻率。由圖13A及圖13B可知，只需改變VDATA則能夠控制振盪頻率。
在振盪頻率的測定中，在反相器103的驅動電壓為1.5V的條件下，當VDATA為0.7V時振盪頻率為7.20Hz，當VDATA為2.5V時振盪頻率為7.83MHz。由此可知，藉由將VDATA設定為0.7V至2.5V的範圍，可以具有大約6位數的可變頻帶。
另外，在VDATA高的區域，也就是說在VDATA高於1.3V的區域，反相器103的延遲會佔優勢，而振盪頻率的VDATA依賴性小。另一方面，在VDATA低的區域，也就是說在VDATA為1.3V以下的區域，振盪頻率的VDATA依賴性大。
在反相器103的驅動電壓為1.0V、2.5V的情況下，最大振盪頻率分別為2.30MHz、9.09MHz。另外，在反相器103的驅動電壓為1.0V、2.5V的情況下，對於VDATA的振盪頻率的最大增加率分別為0.47decades/100mV、1.08decades/100mV。
較佳為根據所需要的VCO的用途來切換反相 器103的驅動電壓。可以舉出如下例子：對於需要寬頻帶的用途則將反相器103的驅動電壓設定得高，而對於需要細微的控制頻率的用途則將反相器103的驅動電壓設定得低。
圖14A及圖14B是示出將反相器103的驅動電壓設定為1.5V，並將VDATA設定為2.5V或1.5V時的VCO的振盪頻率的光譜以及其時間變化的圖表。換言之，圖14A及圖14B是示出由VCO切換的振盪頻率的保持特性的圖表。
圖14A是將VDATA設定為2.5V時的圖表。圖14A所示的三個光譜分別是在經過佈線BL對節點SN施加VDATA後經過0min後的光譜、經過90min後的光譜、經過180min後的光譜。
圖14B是將VDATA設定為1.5V時的圖表。圖14B所示的三個光譜分別是在經過佈線BL對節點SN施加VDATA後經過0min後的光譜、經過5min後的光譜、經過10min後的光譜。
將VDATA設定為2.5V或1.5V時的VCO的耗電量分別為795μW、336μW。由該耗電量可以推測FOM(figure of merit：優值係數)分別為-127.7dBc/Hz、-134.3dBc/Hz。
如圖14A所示，當VDATA為2.5V時，在經過90min時振盪頻率的峰值位置的變化也只停留在-1.2%。另一方面，如圖14B所示，當VDATA為1.5V時，在經過 5min時振盪頻率的峰值位置的變化也為-4.0%。
在VDATA為1.5V附近時，與VDATA為2.5V附近時相比，相對於VDATA的變動的振盪頻率的增加率大。因此，施加到節點SN的VDATA的微小的變動影響到振盪頻率的峰值位置的變化。
由上述結果看來，藉由以低頻率定期地進行更新工作來重新設定VDATA，可以保持VCO的振盪頻率為固定。另外，以對應於VDATA的方式改變進行更新工作的間隔也是有效的。
試製的VCO可以將類比電位保持於節點SN，並在切斷電源後重新啟動時也可以保持振盪頻率。作為一個例子，圖15示出當VDATA為2.5V時，從在電源切斷狀態下重新開機時的VCO的端子OUT得來的波形圖。
由圖15所示的波形圖可知，在時刻(α+1.0)μs，在電源切斷狀態下重新開機時，振盪在30ns以下重新開始。另外，在圖15中，α為15min。也就是說，由圖15可知，即使在經過15min後也重新開始良好的振盪。
此外，藉由在每個電路104[1]至[m]中都設定不同的類比電位VDATA，試製的VCO可以在即刻間切換振盪頻率。作為一個例子，圖16示出從在如下條件下切換電路104[1]與電路104[2]時的VCO的端子OUT得來的波形圖：將反相器103的驅動電壓設定為1.5V，將電路 104[1]的VDATA設定為2.5V，將電路104[2]的VDATA設定為1.8V。
由圖16所示的波形圖可知，能夠進行100ns以下的振盪頻率的切換。
在將試製的VCO用於PLL的情況下，在進行保持振盪頻率所需的低頻率的更新工作以外的期間，可以關閉VCO以外的結構電路的電源。因此，使用試製的VCO的PLL可以抑制耗電量。
另外，在將試製的VCO用於PLL的情況下，即使在電源切斷狀態下重新開機時，也可以保持用來輸出以前的振盪頻率的VDATA。因此，可以在即刻間重新啟動。
實施例2
在本實施例中，製造根據本發明的一個實施例的電壓控制振盪器(VCO：Voltage-Controlled Oscillator)，並對其評價結果進行說明。圖17示出根據本實施例的VCO的電路結構。圖17所示的VCO的結構與在上述實施例中的圖1所示的裝置中將電路101設置為101級的結構大致相同。
圖17所示的VCO包括電路801[1]至[101]，電路801[1]至[101]連接成環狀。明確而言，電路801[1]至[100]的每一個的輸出端子都與下一級的電路的輸入端子連接。電路801[101]的輸出端子與電路801[1]的輸入端 子連接。另外，電路801[101]的輸出端子與端子OUT連接。從端子OUT輸出由於圖17所示的VCO的振盪而產生的信號。
電路801[1]至[101]的每一個都包括電路802及反相器803。電路802的端子A與反相器803的輸出端子連接，端子B與下一級的反相器803的輸入端子連接。也就是說，101個反相器803連接成環狀而構成反相器環。並且，在各反相器803之間連接有電路802。另外，電路802與佈線BL、佈線CONTEXT[1]至[m]及佈線WL[1]至[m]連接。在本實施例中，製造m=2及m=8這兩種VCO。
在此，對反相器803作為低電源電位供應接地電位GND，作為高電源電位供應電位VRO。另外，對佈線BL作為低電源電位供應接地電位GND，作為高電源電位供應電位VDATA。另外，下面有時將從佈線BL輸入的信號稱為AVD(analog voltage data：類比電壓資料)。另外，對佈線WL[1]至[m]作為低電源電位供應電位VSS，作為高電源電位供應電位VDATA。另外，對佈線CONTEXT[1]至[m]作為低電源電位供應接地電位GND，作為高電源電位供應電位VCONTEXT。
電路802包括電路804[1]至[m]。電路804[1]至[m]的每一個的端子C與電路802的端子A連接，端子D與電路802的端子B連接。另外，電路804[1]至[m]的每一個都與佈線BL、佈線CONTEXT[1]至[m]中的所對應 的一個佈線以及佈線WL[1]至[m]中的所對應的一個佈線連接。佈線WL[1]至[m]中的所對應的一個佈線在電路804[j](j是1至m中的任一個)中相當於佈線WL[j]。另外，佈線CONTEXT[1]至[m]中的所對應的一個佈線在電路804[j]中相當於佈線CONTEXT[j]。
電路804[1]至[m]的每一個都包括電晶體805、電晶體806、電晶體807及電容器808。電晶體805的第一端子與佈線BL連接，電晶體805的第二端子與電晶體806的閘極連接，電晶體805的閘極與佈線WL[1]至[m]中的所對應的一個佈線連接。電晶體806的第一端子與端子C連接。電晶體807的第一端子與電晶體806的第二端子連接，第二端子與端子D連接，閘極與佈線CONTEXT[1]至[m]中的所對應的一個佈線連接。電容器808的第一端子與電晶體806的閘極連接，電容器808的第二端子與供應有指定的電位的佈線連接。
電晶體805的通道長度為1μm、通道寬度為4μm，電晶體806及電晶體807的通道長度為0.5μm、通道寬度為16μm。另外，電晶體806及電晶體807在其通道形成區使用矽。
電晶體805在其通道形成區使用作為In-Ga-Zn氧化物的CAAC-OS膜。由此，電晶體805的關態電流非常小，從而可以減少儲存於電容器808中的電荷的洩漏。並且，當使電晶體805成為關閉狀態時，藉由對電晶體805的閘極施加比接地電位GND低的電位VSS而使其 不導通，可以減少電晶體805的關態電流，並提高電容器808的電荷保持特性。
另外，電晶體805包括背閘極，藉由改變背閘極的電壓VBG可以控制電晶體805的臨界值。
此外，電晶體806的閘極電容為16fF，儲存電容為2fF，節點SN整體的閘極電容和儲存電容的合成電容為18fF。
接著，圖18示出採用m=2的結構的VCO的晶片照片。另外，圖19示出圖18所示的VCO的晶片的佈局的簡略圖。圖18所示的VCO包括緩衝器809a、緩衝器809b、緩衝器810、電路812a、電路812b、反相器813a、反相器813b及反相器813c。另外，在圖19中，將電路802的端子A與電路804[1]的端子C1之間的佈線長度表示為a，將電路802的端子A與電路804[2]的端子C2之間的佈線長度表示為b，將電路804[1]的端子D1與電路802的端子B之間的佈線長度表示為c，將電路804[2]的端子D2與電路802的端子B之間的佈線長度表示為d。
緩衝器809a及緩衝器809b由佈線BL、用來對佈線BL施加電位的緩衝器、該緩衝器周圍的佈線構成。緩衝器810由佈線WL[1]及[2]、佈線CONTEXT[1]及[2]、用來對這些佈線施加電位的緩衝器、該緩衝器周圍的佈線構成。
電路812a由從第1級到第51級的電路802 構成，電路812b由從第52級到第101級的電路802構成。另外，反相器813a由第2i1級(i1是1以上且25以下的自然數)的反相器803構成。反相器813b由第2i2-1級(i2是1以上且26以下的自然數)的反相器803以及第2i3級(i3是26以上且50以下的自然數)的反相器803構成。反相器813c由第2i4+1級(i4是26以上且50以下的自然數)的反相器803構成。
如圖19所示，在第1級的電路802中，端子A與反相器813b所包括的第1級的反相器803的輸出端子連接，端子B與反相器813a所包括的第2級的反相器803的輸入端子連接。藉由採用該結構，電路804[1]被選擇時的佈線長度a+c與電路804[2]被選擇時的佈線長度b+d變得大致相等。如此，可以無論選擇哪一個電路804都使佈線長度大致相等，由此可以防止因所選擇的電路804不同而發生的信號延遲。
圖20A及圖20B示出在m=2的VCO中，對與從佈線BL輸入的電位VDATA(AVD)相對的輸出的振盪頻率進行評價的結果。在圖20A中，橫軸表示電位VDATA[V]，縱軸以線性刻度表示輸出的振盪頻率[MHz]。在圖20B中，橫軸表示電位VDATA[V]，縱軸以對數刻度表示輸出的振盪頻率[MHz]。
在電位VRO=1.0V、1.2V及1.5V這三個條件下測定振盪頻率。在此，只選擇電路804[1]。關於其他條件，設定為VCONTEXT=3.0V、VBG=0V、VSS=-0.2V，並將 寫入時間設定為1.0ms。
由圖20A及圖20B可知，只需改變AVD則能夠控制振盪頻率。在VRO=1.5V的條件下，在電位VDATA=1.0以上且3.0V以下的範圍內振盪頻率為197mHz以上且9.65MHz以下，並具有超過7位數的可變振盪頻帶。
另外，振盪頻率的變化率根據AVD的變化而不同。例如，當VDATA為2.5V以上且3.0V以下時，振盪頻率的變化率為0.06decades/100mV，當VDATA為1.0V以上且1.5V以下時，振盪頻率的變化率為1.24decades/100mV。當VDATA為2.5V以上且3.0V以下時，這是因為：電晶體806的導電率相對性地變高，起因於反相器803的延遲佔優勢，相對於AVD的變化的經過電晶體806的延遲的變化小。另一方面，當VDATA為1.0V以上且1.5V以下時，這是因為：電晶體806的導電率相對性地變低，起因於電晶體806的延遲佔優勢，振盪頻率的AVD依賴變大。
在AVD高的區域，起因於反相器803的延遲佔優勢，因此電位VRO發生變化時的振盪頻率的變化量大。VDATA為1.0V以上且1.5V以下時的振盪頻率的平均增加率在VRO=1.0V、1.2V、1.5V時分別為0.82decades/100mV、1.10decades/100mV、1.24decades/100mV。因此，可以舉出如下例子：對於需要寬頻帶的用途則將反相器803的驅動電壓設定得高，而對於需要細微的控制頻率 的用途則將反相器803的驅動電壓設定得低。
接著，圖21示出圖20A及圖20B所示的各點的耗電量。在圖21中，橫軸表示電位VDATA[V]，縱軸表示耗電量[mW]。
在各條件下，可知耗電量對VRO及VDATA的依賴性與圖20A所示的振盪頻率對VRO及VDATA的依賴大致相關。因此，有效的是考慮所需要的振盪頻率及耗電量來設定VRO及VDATA。另外，若VDATA相對於VRO變小，則會存在經過電路804發生電壓的下降，並且中間電位施加到下一級的反相器，從而電力效率降低的區域。
接著，圖22示出對電路804[1]儲存VDATA=2.5V，在VRO=1.5V時使VCO振盪時的隨著時間經過的振盪頻率的變化。在圖22中，橫軸示出經過時間[hour]，縱軸示出振盪頻率[MHz]。
圖22示出VSS=0V、-0.2V這兩個條件下的測定結果。在初始狀態下，兩個條件下的振盪頻率都為9.10MHz，在VSS=0V的條件下，隨著時間經過而振盪頻率降低，經過5個小時後振盪頻率降低大約7.7%，而後振盪頻率則急劇下降。
與此相比，在VSS=-0.2V的條件下，幾乎沒有發生隨著時間經過的振盪頻率的降低。在經過24個小時後振盪頻率是9.02MHZ，只降低了0.87%。在與圖20A的圖表相對應下，可以推測在VDATA同樣地減少時，經過24小時後的VDATA的下降大約為30mV。
在此，當將時間表示為t(s)、將儲存電容表示為C(F)、將電壓變化量表示為△V(V)時，洩漏電流Ileak可以由如下公式(1)表示。
由t=86400(s)、C=18(fF)、△V=0.03V可以以公式(1)推算洩漏電流Ileak=6×10-21(A)。由此可知，藉由進行頻率極低的更新，能夠長期間保持AVD。下面的評價以經過24個小時時的振盪頻率的下降小於1%的條件進行，也就是說，設定為VSS=-0.2V。
接著，圖23A及圖23B示出以VRO=1.5V使VCO振盪時的振盪頻率的光譜變化。在圖23A及圖23B中，橫軸表示振盪頻率[MHz]，縱軸表示輸出[dBm]。
圖23A是將AVD設定為2.5V時的圖表。圖23A所示的三個光譜分別是在經過佈線BL對節點SN施加VDATA後經過0min後的光譜、經過90min後的光譜、經過180min後的光譜。
圖23B是將AVD設定為2.0V時的圖表。圖23B所示的三個光譜分別是在經過佈線BL對節點SN施加VDATA後經過0min後的光譜、經過90min後的光譜、經過180min後的光譜。
圖23A示出，當AVD=2.5V時，0min的光譜的峰值頻率是9.10MHz，經過180min時的峰值頻率是 9.07MHz。也就是說，振盪頻率下降了0.34%。另一方面，圖23B示出，當AVD=2.0V時，0min的光譜的峰值頻率是6.63MHz，經過180min時的峰值頻率是6.58MHz。也就是說，振盪頻率下降了0.74%。
由此可知，在VSS=-0.2V的條件下，無論AVD如何，振盪頻率的變化量都非常小，也就是說，AVD的資料保持特性極好。
並且，利用公式(2)由圖23A的光譜計算出將AVD設定為2.5V時的t=0min的FOM(figure of merit：優值係數)。
在此，Phn表示相位雜訊(phase noise)，Fc表示中心頻率，P表示耗電量。
表1示出本實施例、環形VCO的對比例子1、對比例子2的FOM。此外，對比例子1參照了文獻1(S. B. Anand and B. Razavi,“A CMOS clock recovery circuit for 2.5-Gb/s NRZ data,” IEEE. J. Solid-State Circuits, vol. 36, no. 3, pp. 432-439, Mar. 2001.)，對比例子2參照了文獻2(C. Zhai et al., “An N-path Filter Enhanced Low Phase Noise Ring VCO,” in Proc. VLSI Circuits Symp., 2014, pp. 187-188.)。
如表1所示，本實施例所示的VCO具有與其他環形VCO的FOM同等或其他環形VCO的FOM以上的性能。
本實施例所示的VCO可以將類比電位保持於節點SN，在切斷電源後的重新啟動時也可以保持振盪頻率。作為一個例子，圖24A及圖24B示出當VDATA為2.5V時，從在電源切斷狀態下重新開機時的端子OUT得來的波形圖。在此，在VRO=1.5V、VSS=-0.2V、VBG=0V的條件下進行評價。另外，圖24B是圖24A的重新啟動時附近的放大圖。
由圖24A及圖24B所示的波形圖可知，在時刻(α+1.0)μs，在電源切斷狀態下重新開機時，振盪在100ns以下重新開始。另外，在圖24A中，α為1hour。也就是說，由圖24A及圖24B可知，即使在經過1個小時後也重新開始良好的振盪。
如上所述，在將根據本實施例的VCO用於PLL的情況下，在進行保持振盪頻率所需的低頻率的更新 工作以外的期間，可以關閉VCO以外的結構電路的電源。因此，使用根據本實施例的VCO的PLL可以抑制耗電量。
另外，在將根據本實施例的VCO用於PLL的情況下，即使在電源切斷狀態下重新開機時，也可以保持用來輸出以前的振盪頻率的VDATA。因此，可以在即刻間重新啟動。
另外，在本實施例所示的VCO中，藉由在每個電路804[1]至[m]中都設定不同的類比電位VDATA，並切換電路804[1]至[m]的選擇，可以在短時間改變振盪頻率。圖25示出從在如下條件下切換電路804[1]與電路804[2]時的VCO的端子OUT得來的波形圖：將VRO設定為1.5V，將電路804[1]的VDATA=設定為1.8V，將電路804[2]的VDATA設定為2.5V。
在圖25中，在時刻t為0μsec以上且小於1.0μsec的期間，電路804[1]被選擇，基於1.8V的AVD的振盪頻率4.0MHz的信號被輸出。在t=1.0μsec時，若將所選擇的電路改變為電路804[2]，被輸出的信號的振盪頻率則在即刻間變為9.1MHz。
如此，由圖25所示的波形圖可知，根據本實施例的VCO能夠進行100ns以下的振盪頻率的切換。
接著，在m=8的VCO中，將電路804[1]至[8]設定為VDATA=2.5V，將所選擇的電路804的個數設定為1、2、3、4來進行振盪頻率的測定。在此，在VRO =3.0V、VSS=-0.2V、VBG=0V的條件下進行評價。圖26示出所選擇的電路804的個數與振盪頻率的關係的圖表。
當所選擇的電路804的個數為1時，振盪頻率是6.97MHz，對此，藉由使所選擇的電路804的個數為2、3、4，而振盪頻率增大為9.93MHz、10.80MHz、11.10MHz。這是因為：藉由增加所選擇的電路804的個數而電路802的導電率增高，從而延遲得到減少。也就是說，這表示能夠根據所選擇的電路804的個數來控制振盪頻率。
注意，在所選擇的電路804的個數增多時導電率增高，因此反相器的延遲時間對於VCO的振盪頻率的影響則會相對性地增大。因此，所選擇的電路804的個數越多，相對於所選擇的電路804個數的增加的VCO的振盪頻率的增加率越下降。
在使用具有多個類比記憶體組的VCO的情況下，能夠在各電路804中保持不同的AVD。因此，藉由進行改變上述所選擇的電路804個數的數位式控制和改變AVD值的類比式控制，能夠緻密地控制更寬的振盪頻帶。
101‧‧‧電路
102‧‧‧電路
103‧‧‧反相器
A‧‧‧端子
B‧‧‧端子
BL‧‧‧佈線
CONTEXT‧‧‧佈線
OUT‧‧‧端子
WL‧‧‧佈線

Claims (6)

  1. 一種半導體裝置的驅動方法，該半導體裝置包括振盪電路，該振盪電路包括第一至第n(n是大於或等於3的奇數)反相器、第一電路和第二電路，其中，該第一電路的第一端子與該第i(i是1至(n-1)中的任一個數字)反相器的輸出端子電連接，其中，該第一電路的第二端子與該第(i+1)反相器的輸入端子電連接，並且，其中，該第二電路的第一端子與該第i反相器的輸出端子電連接，其中，該第二電路的第二端子與該第(i+1)反相器的輸入端子電連接，該方法包括如下步驟：藉由將第一資料儲存在該第一電路來將該振盪電路的振盪頻率設定為第一值；藉由將第二資料儲存在該第二電路來將該振盪電路的該振盪頻率設定為第二值；藉由將第三資料儲存在該第一電路來將該振盪電路的該振盪頻率設定為與該第一值大致相等的值；以及藉由將第四資料儲存在該第二電路來將該振盪電路的該振盪頻率設定為與該第二值大致相等的值，其中，該第三資料具有比該第一資料之值大的值，並且，其中，該第四資料具有比該第二資料之值大的值。
  2. 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第一資料、該第二資料、該第三資料及該第四資料是類比電位。
  3. 根據申請專利範圍第1項之半導體裝置的驅動方法，其中，該第一電路包括第一電晶體和第一電容器，其中，該第二電路包括第二電晶體和第二電容器，其中，該第一電晶體在其通道形成區包括氧化物半導體，其中，該第二電晶體在其通道形成區包括氧化物半導體，其中，該第一資料或該第三資料經過該第一電晶體被輸入到該第一電容器，其中，該第二資料或該第四資料經過該第二電晶體被輸入到該第二電容器。
  4. 一種半導體裝置，該半導體裝置包括振盪電路，該振盪電路包括第一至第n(n是大於或等於3的奇數)反相器、第一電路和第二電路，其中，該第一電路的第一端子與該第i(i是1至(n-1)中的任一個數字)反相器的輸出端子電連接，其中，該第一電路的第二端子與該第(i+1)反相器的輸入端子電連接，其中，該第二電路的第一端子與該第i反相器的輸出端子電連接， 其中，該第二電路的第二端子與該第(i+1)反相器的輸入端子電連接，其中，該第一電路能夠儲存第一資料，其中，該第一電路具有切換該第一端子與該第二端子之間彼此電不導通，以及將該第一端子與該第二端子之間的電阻設定為基於該第一資料的值之功能，其中，該第二電路具有儲存第二資料之功能，並且，其中，該第二電路具有切換該第一端子與該第二端子之間彼此電不導通，以及將該第一端子與該第二端子之間的電阻設定為基於該第二資料的值之功能。
  5. 根據申請專利範圍第4項之半導體裝置，其中該第一資料和該第二資料是類比電位。
  6. 根據申請專利範圍第4項之半導體裝置，其中，該第一電路包括第一電晶體和第一電容器，其中，該第二電路包括第二電晶體和第二電容器，其中，該第一電晶體在其通道形成區包括氧化物半導體，其中，該第二電晶體在其通道形成區包括氧化物半導體，其中，該第一資料經過該第一電晶體被輸入到該第一電容器，並且，其中，該第二資料經過該第二電晶體被輸入到該第二電容器。
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