JP2003168959A - 発振回路、昇圧回路、不揮発性記憶装置、および半導体装置 - Google Patents

発振回路、昇圧回路、不揮発性記憶装置、および半導体装置

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JP2003168959A
JP2003168959A JP2001366839A JP2001366839A JP2003168959A JP 2003168959 A JP2003168959 A JP 2003168959A JP 2001366839 A JP2001366839 A JP 2001366839A JP 2001366839 A JP2001366839 A JP 2001366839A JP 2003168959 A JP2003168959 A JP 2003168959A
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oscillation
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Kazuki Matsue
一機 松江
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Abstract

(57)【要約】 【課題】 昇圧回路の出力電圧が高くなるにつれて発振
周波数が低くなるという特性を維持しながら、さらに電
源電圧、温度、製造ばらつきのいずれに対しても依存が
少ない発振回路を提供する。 【解決手段】 発振回路を構成するリングオシレータに
おいて、各インバータに接続される遅延回路として、抵
抗回路を用いる。すなわち、インバータＮＯＴ１〜ＮＯ
Ｔ９の直列接続において、各インバータ同士の間に抵抗
Ｒ１〜Ｒ９をそれぞれ直列に挿入する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばフラッシュ
メモリなどの不揮発性記憶装置において用いられる昇圧
回路の動作を制御する発振回路に関するものである。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性の記憶
領域を持つ半導体の一つとして、例えばフラッシュメモ
リがあげられる。図４に、フラッシュメモリの代表的な
メモリセルの構造を示す。このメモリセルは１セル／１
ビット構成であり、コントロールゲート５１、フローテ
ィングゲート５２、ソース５３、およびドレイン５４を
備えた構成となっている。このような構成のトランジス
タは、浮遊ゲート型電解効果トランジスタと呼ばれる。
【０００３】また、図５は、上記のメモリセルが複数設
けられたメモリセルアレイの構成の一部を示している。
同図に示すように、メモリセルアレイは、複数のメモリ
セルが縦方向にｍ個、横方向にｎ個並ぶようにマトリク
ス状に配置された構成となっている。また、横方向に並
ぶメモリセルのコントロールゲート５１…に共通に接続
するように、ｍ本のワード線ＷＬ１〜ＷＬｍが設けられ
ており、縦方向に並ぶメモリセルのドレイン５４…に共
通に接続するように、ｎ本のビット線ＢＬ１〜ＢＬｎが
設けられている。さらに、所定のブロックに含まれる全
てのメモリセルのソース５３…に共通に接続するよう
に、ソース線ＳＬが設けられている。
【０００４】次に、以上のような構成のメモリセルアレ
イにおける動作について簡単に述べる。メモリセルへの
書き込み動作は次のように行われる。まず、選択された
ワード線ＷＬからコントロールゲート５１に高電圧（例
えば１２Ｖ）が印加され、同様に選択されたビット線Ｂ
Ｌからドレイン５４に高電圧（例えば７Ｖ）が印加され
る。また、ソース５３に低電圧（例えば０Ｖ）が印加さ
れ、ドレイン接合近傍で発生されたホットエレクトロン
がフローティングゲート５２に注入される。これによ
り、メモリセルへの書き込み動作が完了する。
【０００５】一方、メモリセルへの消去動作は次のよう
に行われる。まず、コントロールゲート５１に低電圧
（例えば０Ｖ）が印加され、ドレイン５４に低電圧（例
えば０Ｖ）が印加され、ソース５３に高電圧（例えば１
２Ｖ）が印加される。そして、フローティングゲート５
２とソース５３との間に高電界を発生させ、トンネル現
象を利用してフローティングゲート内の電子がソース５
３側に引き抜かれる。これにより、メモリセルへの消去
動作が完了する。
【０００６】また、メモリセルからの読み出し動作は次
のように行われる。まず、コントロールゲート５１に高
電圧（例えば５Ｖ）が印加され、同様にドレイン５４に
低電圧（例えば１Ｖ）が印加され、ソース５３に低電圧
（例えば０Ｖ）が印加される。そして、この時に流れる
電流の大小を内部のセンスアンプによって増幅して、デ
ータの"１"および"０"の判定が行われる。
【０００７】なお、書き込み時にドレイン５４に印加す
る電圧をコントロールゲート５１に印加する電圧よりも
低めに設定しているのは、書き込みを行わないメモリセ
ルに対して寄生的な弱い書き込み（ソフトプログラム）
が行われることを極力防ぐためである。これは、前述し
たように、一本のワード線もしくはビット線に複数のメ
モリセルが接続されているためである。
【０００８】このように、信頼性が高い状態でフラッシ
ュメモリの書き込み動作および消去動作（以下簡単に書
き換え動作と称する）を行うためには、非常に複雑な制
御を必要とする。そのため、最近のフラッシュメモリを
搭載した半導体装置には、ユーザの見かけ上の使い勝手
をよくするために、ステートマシーンと呼ばれる制御回
路を内蔵しているものが多く、自動書き換えを実現して
いる。
【０００９】フラッシュメモリは、上記のようなメモリ
セルアレイに加えて、制御回路、昇圧回路、書き込み・
消去電圧発生回路、行デコーダ、および列デコーダなど
によって構成されている。昇圧回路は、データの書き込
み時に動作し、所定の高電圧を発生する回路である。こ
の昇圧回路によって発生された高電圧が、書き込み・消
去電圧発生回路によって、書き込み・消去動作時に必要
とされる電圧に変換され、行デコーダを介してメモリセ
ルアレイに入力される。このような書き換え動作、およ
び読み出し動作が、制御回路による制御のもとで行われ
る。
【００１０】以上のように、一般に単一の電源によって
動作を行うフラッシュメモリでは、必要とされる高電圧
を、内蔵の昇圧回路を用いて発生させている。昇圧回路
は、発振回路、ポンプセル回路、基準電圧発生回路、コ
ンパレータ、およびダイオードチェーンなどを備えた構
成となっている。
【００１１】一定の電圧を出力する基準電圧発生回路に
よって発生された電圧と、昇圧回路の出力をダイオード
チェーンを介して降圧した電圧とがコンパレータによっ
て比較され、この電圧値の差分に応じて発振回路の発振
周波数を調節するバイアス信号が出力される。発振回路
は、このバイアス信号に基づいて発振信号を出力し、ポ
ンプセル回路が、この発振信号に応じて電圧を昇圧し、
出力する。
【００１２】上記の発振回路の従来例を図９に示す。発
振回路は、主に奇数段（図９では９段）のインバータＮ
ＯＴ１〜９を直列に接続したリングオシレータからな
る。インバータの立ち上がり時間をＴｒ、立ち下がり時
間をＴｆ、インバータの段数を２ｎ＋１とすると、発振
回路の周期は（２ｎ＋１）（Ｔｒ＋Ｔｆ）と表すことが
できる。インバータと該インバータの次段に接続される
インバータとの配線を短くすれば、配線の負荷による遅
延時間はインバータの立ち上がり時間、および立ち下が
り時間と比較して小さいので、配線負荷による発振周期
のばらつきの影響を少なくすることができる。図中のキ
ャパシタＣ１〜Ｃ９は、発振周波数が速くなりすぎない
ように調整するためのものである。すなわち、キャパシ
タＣ１〜Ｃ９は、各容量を充放電するのに要する時間分
の遅延回路として機能する。
【００１３】上記のキャパシタとしては、例えば２層に
形成したポリシリコン（以下、ポリとも略称する）間の
容量が挙げられる。このような構成のキャパシタは、ゲ
ートポリを酸化した後にポリシリコンもしくはメタルを
積層したものであり、精度が良く、温度や電圧による変
動が少ない。図中のＣ１〜Ｃ９の値を配線の寄生容量よ
り十分に大きくすると（例えば０．１５ｐＦ）、寄生容
量の影響はほとんど無視できる程度となる。
【００１４】発振回路が動作しないときには、起動信号
ＥＮがＬｏｗ、ＢＩＡＳ信号がＨｉｇｈとなる。この
時、インバータＮＯＴ１〜ＮＯＴ９の電源ラインおよび
ＧＮＤラインに各々挿入されるトランジスタＰ１〜Ｐ９
およびＮ１〜Ｎ９がオフすることになり、インバータの
各入力あるいは出力が不定になる。しかしながら、トラ
ンジスタＮ１１、Ｎ１２、Ｎ１４（図示せず）、Ｎ１６
（図示せず）、Ｎ１８（図示せず）、Ｐ１３、Ｐ１５
（図示せず）、Ｐ１７（図示せず）、Ｐ１９がオンする
ことによって、各トランジスタが接続されるノードの電
位が確定される。
【００１５】発振回路によって得られた発振信号ＯＳＣ
は、インバータＮＯＴ２０を介して、ポンプセル回路に
向けて出力される。一例として図９に示す例では、イン
バータＮＯＴ１の出力から発振信号ＯＳＣを取り出して
いるが、リングオシレータを構成するインバータ（図９
中のＮＯＴ１〜ＮＯＴ９）の出力であれば、どのインバ
ータの出力から取り出しても良い。
【００１６】しかしながら、上記のように、温度や電圧
による変動が少ないキャパシタを用いたとしても、リン
グオシレータを構成するインバータＮＯＴ１〜ＮＯＴ９
のトランジスタ特性によって、このリングオシレータの
発振周波数は電源電圧の降下とともに低下することにな
る。また、製造時のトランジスタのしきい値変動、動作
温度によっても発振周波数は変動することになる。この
ために、例えば最低の電源電圧値で動作するように設計
された昇圧回路は、最大の電源電圧値では必要以上の電
流供給能力を持つことになり、電源パワーの無駄を生じ
る。
【００１７】上記の問題を解決する従来の技術として
は、特開平５−３２５５７８号公報に示されているもの
がある。この公報に示されている方法は、発振回路の発
振周波数が電源電圧の降下にともに高くなることによ
り、電源電圧依存性のない電流供給能力を得るものであ
る。
【００１８】この公報に記載されている回路構成は、不
揮発性メモリ本体と、電源電圧の降下とともに発振周波
数が高くなる発振回路と、前記発振回路の駆動により電
源電圧を昇圧して前記メモリ手段の書き込み／消去時に
必要な電圧を発生する昇圧回路とを有するものとなって
いる。昇圧回路の電流供給能力は、電源電圧の降下とと
もに低下する傾向があるが、これを駆動する発振回路の
発振周波数が電源電圧の降下とともに高くなることによ
って、この電流供給能力の低下が打消される。これによ
り、電源電圧依存性のない電流供給能力を持つ昇圧回路
が実現され、書き込み／消去時に、電源電圧の変動に伴
う電源パワーの無駄が生じることがなくなるとしてい
る。
【００１９】さらに特開平８−１９０７９８号公報で
は、製造ばらつきや温度変化にも依存しない昇圧能力を
もつ昇圧回路を搭載することにより、書き換え時におけ
る電源パワーの無駄が生じることのない不揮発性半導体
記憶装置が開示されている。回路構成としては、前述の
特開平５−３２５５７８号公報に開示されているものと
同様であるが、発振回路に特徴があるものとなってい
る。この発振回路におけるリングオシレータは、複数個
のインバータ回路が互いに電荷転送用のＭＯＳトランジ
スタを介して環状に接続された構成となっている。そし
て、このＭＯＳトランジスタのゲート電極は、出力電圧
が電源電圧の降下とともに当該ＭＯＳトランジスタの転
送能力を高める方向に変化する電圧変換用回路の出力端
に接続されている。
【００２０】しかしながら、上記したような２つの従来
技術であっても、次のような問題を避けることができな
かった。すなわち、書き換え時に昇圧回路が供給しなけ
ればならない電流量としては、負荷容量の充電とＤＣパ
スとの２種類があるが、負荷容量に関しては、一旦高電
圧に充電してしまえば、負荷容量を充電する電流量は不
要となる。また、書き換えの動作は前に述べたように複
雑であるので、常にＤＣパスが発生しているとは限ら
ず、高電位を保持するだけでよい期間が発生する。つま
り、昇圧回路が供給しなければならない電流量は一定で
はないことになる。この点に関して、上記２つの従来技
術では、書き換え時に必要な最大電流量を保持するよう
に回路設計されているので、必要な電流量が少なくても
よい状態では、電源パワーの無駄が発生することにな
る。
【００２１】
【発明が解決しようとする課題】このように、従来、昇
圧回路を有する不揮発性メモリでは、書き換え時におけ
る電源電圧の変動、製造ばらつき、および、動作温度に
よって引き起こされる昇圧回路の電流供給能力などが変
動するので、電流供給能力が最低となる条件でも動作を
保証するように設計されていた。よって、前述のように
大きな電流供給能力を必要としない場合には、電源パワ
ーの無駄が生じるという問題があった。
【００２２】また、この電流供給能力の変動の課題を解
決するために、特開平５−３２５５７８号公報ならびに
特開平８−１９０７９８号公報のような構成を採用して
も、昇圧回路に求められる電流供給量が書き換え等の一
連の動作中に変動する場合には、求められる電流供給量
の最大値に合わせて回路設計を行うことになり、電源パ
ワーの無駄が生じることになる。
【００２３】本発明は上記の問題点を解決するためにな
されたもので、その目的は、昇圧回路の出力電圧が高く
なるにつれて発振周波数が低くなるという特性を維持し
ながら、さらに電源電圧、温度、製造ばらつきのいずれ
に対しても依存が少ない発振回路、昇圧回路、不揮発性
記憶装置、および半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る発振装置は、複数のインバータが環
状に接続されたリングオシレータを備え、入力する電圧
値に応じて出力する信号の発振周波数を変化させる発振
回路であって、上記各インバータに接続された遅延回路
を備え、上記遅延回路が抵抗回路を備えており、該抵抗
回路の抵抗値によって遅延回路における時定数が設定さ
れることを特徴としている。
【００２５】上記の構成では、リングオシレータを構成
する各インバータに接続される遅延回路が、抵抗回路を
備えたものとなっている。ここで、まず、遅延回路が容
量によって構成されている従来の構成との比較について
説明する。遅延回路としてキャパシタを挿入した場合、
キャパシタの容量値は製造時のばらつき、動作温度の変
動、および電源電圧の変動は僅かなものであり、したが
ってキャパシタを充放電するための時間は、リングオシ
レータを構成するインバータの能力に影響される。した
がって、従来の構成のように、遅延回路が容量によって
構成されている場合、リングオシレータを構成するイン
バータの立ち上がり時間および立ち下がり時間の変動に
よる出力信号の発振周波数のばらつきを抑制することは
できない。
【００２６】これに対して、本発明の構成によれば、遅
延回路が抵抗回路を備えた構成となっている。抵抗回路
の抵抗値は、動作温度の変動、および電源電圧の変動が
僅かなものであり、また製造時のばらつきも比較的少な
いので、抵抗回路の遅延時間の変動を、インバータの立
ち上がり時間および立ち下がり時間の変動に比べて小さ
くすることができる。したがって、発振周期における抵
抗回路の遅延時間が占める割合を大きくすることによっ
て、出力信号の発振周波数のばらつきを抑制することが
可能となる。
【００２７】また、この発振回路を、電圧の昇圧を行う
昇圧回路に適用した場合には、発振回路における発振周
波数の変動を小さく抑えることができることにより、電
圧の立ち上がりの変動範囲を小さくすることが可能とな
る。したがって、電圧の立ち上がりが最も速い場合にお
ける消費電力のピーク値をかなり小さくすることが可能
となる。
【００２８】次に、例えば特開平８−１９０７９８号公
報に記載されている構成との比較について説明する。こ
の従来構成では、発振回路において、電源電圧の低下と
ともに発振周波数が高くなるように設計されている。こ
の構成の場合、電圧の立ち上がりとともに消費電流が上
昇し、ある電流値まで消費電流が到達すると、その消費
電流値が維持されるように発振回路が動作するようにな
っている。ここで、負荷容量を一旦高電圧に充電してし
まえば、負荷容量を充電する電流量は不要となるので、
必要以上の電流が消費されつづけることになる。すなわ
ち、この構成の場合には、電圧立ち上がり時の消費電流
を低減することができるが、定常的に電流を流すと、総
消費電流は必要以上に増大するという問題がある。
【００２９】これに対して、本発明の構成によれば、電
源電圧の低下とともに発振周波数が高くなるような設計
はされていないので、上記のような昇圧回路に適用した
場合、電圧が所定の値にまで到達した後は、この電圧を
維持することが可能な程度に消費電流が低下するので、
定常的な消費電流の増大を招くことはない。
【００３０】以上のように、本発明の構成によれば、定
常状態、および、電圧の立ち上がり時の両方において、
消費電流を低減することが可能となる。
【００３１】また、本発明に係る発振回路は、上記の構
成において、上記抵抗回路が、対応するインバータと、
該インバータの次段に接続されるインバータとの間に直
列に接続されている構成としてもよい。
【００３２】上記の構成によれば、直列に接続されたイ
ンバータ同士の間に抵抗回路が設けられることになるの
で、遅延回路における時定数に最も大きな影響を与える
インバータ間の配線による寄生抵抗のばらつきを効率よ
く抑制することが可能となる。よって、出力信号の発振
周波数のばらつきをより効果的に抑制することが可能と
なる。
【００３３】なお、本発明に係る発振回路は、上記の構
成において、上記抵抗回路が、対応するインバータの電
力供給配線および／または接地配線に設けられている構
成とすることも可能である。
【００３４】また、本発明に係る発振回路は、上記の構
成において、上記抵抗回路が、負の温度係数を有する構
成としてもよい。
【００３５】抵抗回路の温度係数が負の場合、温度が低
下するにしたがって抵抗値が大きくなり、発振周波数は
低下する方向に働く。ここで、例えば上記発振回路から
出力信号を、この信号の発振周波数に基づいて電圧の昇
圧を行う昇圧回路に適用した場合、昇圧動作を行うポン
プセル回路では、温度の低下に伴って低温時のトランジ
スタの能力が高くなる傾向がある。すなわち、温度の低
下に伴って、ポンプセル回路が供給可能な出力電流が増
え、消費電力も大きくなる。したがって、抵抗回路の温
度係数が負であれば、温度の低下にともなって発振周波
数が低下するので、ポンプセル回路における消費電力の
増大を相殺することができる。
【００３６】また、本発明に係る発振回路は、上記の構
成において、上記抵抗回路が、ポリシリコンによって形
成される構成としてもよい。
【００３７】ポリシリコンは、シート抵抗が比較的高い
ので、抵抗回路のレイアウト面積をより小さくすること
ができる。これにより、発振回路のサイズの低減を図る
ことが可能となり、サイズができるだけ小さいことが望
まれる携帯機器などに好適に用いることが可能となる。
【００３８】また、ポリシリコン抵抗の温度係数は、例
えばメタル配線のシート抵抗の温度係数よりも小さいの
で、発振周波数の動作温度の影響を低減することができ
る。
【００３９】また、ポリシリコン抵抗の製造ばらつき
は、例えばメタル配線のシート抵抗の製造ばらつきより
も小さいため、発振周波数の製造ばらつきの影響を低減
することができる。
【００４０】また、本発明に係る発振回路は、上記の構
成において、上記抵抗回路が、チタンシリサイドが積層
されたポリシリコンによって形成される構成としてもよ
い。
【００４１】チタンシリサイドが積層されたポリシリコ
ンは、単体のポリシリコンと比較して、抵抗値が小さく
なる。したがって、発振回路のサイズを小さくするため
に、配線の微細化が要求される場合にも、抵抗回路の抵
抗値が必要以上に大きくなることを防止することが可能
となる。すなわち、上記の構成によれば、抵抗回路の配
線の微細化が可能となり、発振回路のサイズを低減する
ことが可能となる。
【００４２】また、本発明に係る昇圧回路は、上記本発
明に係る発振回路と、上記発振回路から出力される信号
の発振周波数に応じて電圧の昇圧動作を行うポンプセル
回路とを備えたことを特徴としている。
【００４３】上記の構成では、本発明に係る上記発振回
路から出力される信号の発振周波数に基づいて、ポンプ
セル回路によって電圧の昇圧動作が行われる。ここで、
上記したように、本発明に係る発振回路によれば、発振
周波数の変動を小さく抑えることができるので、電圧の
立ち上がりの変動範囲を小さくすることが可能となる。
したがって、電圧の立ち上がりが最も速い場合における
消費電力のピーク値をかなり小さくすることが可能とな
る。
【００４４】また、上記したように、電圧が所定の値に
まで到達した後は、この電圧を維持することが可能な程
度に消費電流が低下するので、定常的な消費電流を低く
抑えることができる。
【００４５】なお、上記の昇圧回路は、電圧の正負に関
わらず、その絶対値を増大させる作用を有するものとす
る。
【００４６】また、本発明に係る不揮発性記憶装置は、
上記本発明に係る昇圧回路と、電気的に書き換え可能な
不揮発性記憶素子とを備え、上記昇圧回路によって生成
された電圧によって、上記不揮発性記憶素子に対する書
き換え動作が行われることを特徴としている。
【００４７】上記の構成では、本発明に係る上記昇圧回
路によって生成された電圧によって、不揮発性記憶素子
に対する書き換え動作が行われる。ここで、上記したよ
うに、本発明に係る昇圧回路によれば、定常状態、およ
び、電圧の立ち上がり時の両方において、消費電流を低
減することが可能となるので、このような効果を奏する
不揮発性記憶装置を提供することができる。
【００４８】また、本発明に係る不揮発性記憶装置は、
上記の構成において、上記不揮発性記憶素子が、複数の
フラッシュメモリセルからなるフラッシュメモリセルア
レイである構成としてもよい。
【００４９】上記の構成では、フラッシュメモリセルア
レイによって不揮発性記憶素子が構成されている。フラ
ッシュメモリセルは、書き込みおよび消去動作時におい
て、比較的高い電圧が必要とされる。したがって、上記
のような昇圧回路によって、単一電源で動作が可能とな
り、不揮発性メモリの書き換えに必要な高電圧をチップ
の外部で発生させることが不要となり、部品点数を削減
することが可能となる。
【００５０】また、本発明に係る半導体装置は、上記本
発明に係る不揮発性記憶装置と、上記不揮発性記憶装置
に対しての書き込み、消去、読み出し動作を制御する制
御部とを備えたことを特徴としている。
【００５１】上記の構成では、本発明に係る不揮発性記
憶装置の動作を制御する制御部が備えられている。ここ
で、上記したように、本発明に係る不揮発性記憶装置に
よれば、定常状態、および、電圧の立ち上がり時の両方
において、消費電流を低減することが可能となるので、
消費電流の少ない半導体装置を提供することが可能とな
る。
【００５２】また、本発明に係る半導体装置は、上記の
構成において、非接触によって外部装置から電力供給お
よびデータ通信を行う非接触インターフェイスをさらに
備えた構成としてもよい。
【００５３】上記の構成では、非接触によって外部装置
から電力供給およびデータ通信を行うようになってい
る。このように、電力供給を非接触によって行う構成の
場合、消費電力の低減化が重要な課題である。ここで、
本発明に係る不揮発性記憶手段を用いることによって消
費電力が低減され、電力供給に関するマージンを増大さ
せることが可能となる。よって、非接触通信の負担が軽
減されるため、より安定した通信を行うことが可能な半
導体装置を提供することができる。
【００５４】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図８に基づいて説明すれば、以下のとおりであ
る。
【００５５】本実施形態に係るフラッシュメモリの構成
を図３に示す。同図に示すように、このフラッシュメモ
リは、フラッシュマクロ２０によって構成されており、
制御回路１１と接続されている。フラッシュマクロ２０
は、昇圧回路３０、書き込み・消去電圧発生回路２１、
行デコーダ２２、列デコーダ２３、フラッシュメモリセ
ルアレイ２４、センスアンプ２５、アドレスレジスタ２
６、および入出力バッファ２７を備えた構成となってい
る。
【００５６】制御回路１１は、読み出し動作／書き換え
動作時に、制御バスを介して昇圧回路３０、書き込み・
消去電圧発生回路２１、行デコーダ２２、列デコーダ２
３、センスアンプ２５、入出力バッファ２７、およびア
ドレスレジスタ２６を必要に応じて制御する回路であ
る。
【００５７】フラッシュメモリセルアレイ２４は、従来
の技術において図５に示した構成のメモリセルアレイと
同様の構成となっており、ワード線は行デコーダ２２
と、ビット線は列デコーダ２３と接続される。
【００５８】昇圧回路３０は、データの書き込み時に動
作し、高電圧（例えば１２Ｖ）を発生する回路である。
書き込み・消去電圧発生回路２１は、昇圧回路３０によ
って発生された高電圧（例えば１２Ｖ）から、書き換え
動作時に必要な高電圧を発生する回路である。例えば書
き込み時においてフラッシュメモリセルのドレインに印
加される高電圧（例えば７Ｖ）は、昇圧回路３０から入
力された電圧を、書き込み・消去電圧発生回路２１内に
あるレギュレータ回路（図示せず）によって降圧させる
ことにより発生させる。また、近年では電源電圧の低電
圧化が進み、電源電圧３Ｖ単一で可能な製品も登場して
いる。この場合、読み出し時に必要な５Ｖは昇圧回路に
よって発生される。
【００５９】アドレスレジスタ２６は、書き換え動作お
よび読み出し動作を行う対象となるフラッシュメモリセ
ルアレイ２４内のアドレスを指定するアドレス信号を生
成するレジスタである。入出力バッファ２７は、フラッ
シュメモリセルアレイ２４に対して書き換え動作および
読み出し動作を行う際のデータを一次記憶するバッファ
である。センスアンプ２５は、フラッシュメモリセルア
レイ２４から読み出した信号を増幅する回路である。
【００６０】以上のように、本実施形態に係るフラッシ
ュメモリは、単一の電源によって動作を行うものとなっ
ており、必要とされる高電圧を、内蔵の昇圧回路３０を
用いて発生させている。ここで、昇圧回路３０の構成に
ついて図２を参照しながら説明する。昇圧回路３０は、
発振回路４０、駆動信号発生回路３３、ポンプセル回路
３４、基準電圧発生回路３１、コンパレータ３２、およ
びダイオードチェーン３５を備えた構成となっている。
【００６１】基準電圧発生回路３１は、電源電圧、温
度、製造ばらつきにほとんど影響せずに一定の電圧値か
らなる電圧Ｖ１３を出力する構成となっている。この電
圧Ｖ１３は、例えば２Ｖに設定される。
【００６２】この基準電圧発生回路３１によって発生さ
れた電圧Ｖ１３が、コンパレータ３２の一方の入力端子
に入力される。またコンパレータ３２の他方の入力端子
には、昇圧回路３０の出力Ｖ１１をダイオードチェーン
３５を介して降圧した電圧Ｖ１２が入力される。そし
て、コンパレータ３２は、Ｖ１２とＶ１３との電圧値を
比較し、発振回路４０の発振周波数を調節するバイアス
信号ＢＩＡＳを出力する。このバイアス信号ＢＩＡＳの
電圧は、Ｖ１２の電圧値が所望の出力電圧に近づくにつ
れて大きくなる。また、発振回路４０における発振周波
数は昇圧回路３０の出力電圧が所望の出力電圧に近づく
につれて低下する。
【００６３】発振回路４０は、コンパレータ３２から出
力されたＢＩＡＳに基づいて、発振信号ＯＳＣを出力す
る。さらに、駆動信号発生回路３３は、発振回路４０か
ら出力されたＯＳＣに基づいて、駆動信号ＰＣＬＫを出
力する。そして、このＰＣＬＫがポンプセル回路３４に
入力されることによって、電圧の昇圧動作が行われる。
【００６４】また、昇圧回路３０が所望の電圧（例えば
１２Ｖ）を出力したときに、上記のＶ１２の電圧値が上
記のＶ１３と同電圧になるようにダイオードチェーン３
５におけるコンパレータ３２との接続ポイントが設定さ
れる。例えば、基準電圧発生回路３０の出力電圧を２Ｖ
とすれば、ダイオードチェーン３５は、ダイオードを６
段にし、グランドより数えて１段目と２段目の間でコン
パレータ３２と接続するようにすれば良い。このように
接続した場合、Ｖ１２はＶ１１の１／６の電圧となるの
で２Ｖになる。
【００６５】なお、上記の例では、昇圧回路３０から出
力される電圧は正の値を想定しているが、これに限定さ
れるものではなく、昇圧回路３０から負の値の電圧を出
力する構成とすることも可能である。この場合、例えば
ダイオードチェーン３５において、ＧＮＤ電圧の代わり
に所定の正電圧を印加することによって、負の値の電圧
を出力する構成とすることができる。
【００６６】図１は、本実施形態に係る発振回路４０の
構成を示す回路図である。発振回路４０は、主に奇数段
（図１に示す例では９段）のインバータＮＯＴ１〜ＮＯ
Ｔ９を直列に接続したリングオシレータ、各インバータ
ＮＯＴ１〜ＮＯＴ９の電圧を制御するためのＰチャンネ
ルトランジスタＰ１〜Ｐ９およびＮチャネルトランジス
タＮ１〜Ｎ９、起動信号ＥＮ用のインバータＮＯＴ０、
バイアス信号ＢＩＡＳ用のトランジスタＰ０，Ｎ０、出
力用のインバータＮＯＴ２０、および、非起動時に内部
ノードの電圧を固定するトランジスタＮ１１、Ｎ１２、
Ｎ１４（図示せず）、Ｎ１６（図示せず）、Ｎ１８（図
示せず）、Ｐ１３、Ｐ１５（図示せず）、Ｐ１７（図示
せず）、Ｐ１９を備えた構成となっている。
【００６７】また、本実施形態に係る発振回路４０は、
リングオシレータにおける遅延回路として、キャパシタ
ではなく、抵抗Ｒ１〜Ｒ９設けたことを特徴としてい
る。この抵抗Ｒ１〜Ｒ９は、直列に接続されたインバー
タＮＯＴ１〜ＮＯＴ９の後段側にそれぞれ直列に接続さ
れている。例えば抵抗Ｒ１は、インバータＮＯＴ１とイ
ンバータＮＯＴ２との間に接続されており、以降、同様
に抵抗Ｒ２〜Ｒ９が設けられている。なお、この抵抗Ｒ
１〜Ｒ９の働きについては後述する。
【００６８】次に、上記のように、９段のインバータＮ
ＯＴ１〜ＮＯＴ９を直列に接続したリングオシレータに
ついて説明する。信号ＥＮは、このリングオシレータの
起動信号であり、Ｈｉｇｈ（例えばＶｐｐ）のときイネ
ーブル、Ｌｏｗ（例えばＧＮＤ）のときディスエーブル
になる。なお、上記のＶｐｐは、不揮発性記憶装置の書
き込み電圧であり、外部から供給される場合と、半導体
装置内部で昇圧される場合とがある。
【００６９】発振回路４０が動作しないときには、起動
信号ＥＮがＬｏｗ、バイアス信号ＢＩＡＳがＨｉｇｈと
なる。この時、インバータＮＯＴ１〜ＮＯＴ９の電源ラ
インおよびＧＮＤラインに各々挿入されるトランジスタ
Ｐ１〜Ｐ９，Ｎ１〜Ｎ９がオフすることになり、インバ
ータＮＯＴ１〜ＮＯＴ９の各入力あるいは出力が不定と
なる。しかしながら、起動信号ＥＮがＬｏｗとなると、
トランジスタＮ１１，Ｎ１２，Ｐ１３〜Ｐ１９がオン状
態となるので、各トランジスタが接続されるノードの電
位が確定されることになる。
【００７０】昇圧回路３０の出力電圧が上昇するにつれ
てＢＩＡＳの電位は上昇し、出力電圧が所望の電圧に到
達したときに、ＢＩＡＳの電位がＰチャネルトランジス
タのカットオフ電圧より高く（例えばＶｐｐ−｜Ｖｔｐ
｜より高く）なる。このとき、Ｐチャネルトランジスタ
Ｐ１〜Ｐ９がオフ状態となり、インバータＮＯＴ１〜Ｎ
ＯＴ９に電源が供給されなくなり発振が止まる。また、
所望の電圧に到達した後でも、昇圧回路３０の出力電圧
の電位が下がり、ＢＩＡＳが所定の電圧よりも低く（例
えばＶｐｐ−｜Ｖｔｐ｜より低く）なると再度発振が開
始される。
【００７１】次に、ＢＩＡＳの電位が低く、発振周波数
がもっとも速くなる場合に、電源電圧、温度、製造バラ
ツキに対する発振周波数の依存性が従来例より小さくな
ることについて説明する。なお、このように、ＢＩＡＳ
の電位が低く、発振周波数がもっとも速くなる場合に
は、通常、温度や製造バラツキの依存性が最も顕著とな
る。
【００７２】昇圧回路３０の出力電圧がまだ十分に高く
ないときには、発振周波数は最も速くなり消費電力も最
大となる。これは、前述のように、ＢＩＡＳの電位が低
い場合には、ＰチャネルトランジスタＰ１〜Ｐ９、およ
びＮチャネルトランジスタＮ１〜Ｎ９はオン状態となっ
ているので、十分な電圧が供給されており、発振周波数
が最も速くなり、逆に消費電流は最大となるからであ
る。
【００７３】リングオシレータにおける発振周波数は、
リングオシレータを構成するインバータの立ち上がり時
間および立ち下がり時間と、インバータと該インバータ
の次段のインバータとの間に挿入される遅延回路の遅延
時間によって決定される。ここで、図１に示す抵抗Ｒ１
〜Ｒ９と、インバータＮＯＴ１〜ＮＯＴ９とを接続する
配線を短くすると、配線負荷による遅延時間の影響はほ
とんど無視できる程度となる。このインバータの立ち上
がり時間および立ち下がり時間は、製造時のばらつき、
動作温度の変動、および電源電圧の変動によって大きく
ばらつくが（例えば約２．７倍）、製造時のばらつき、
動作温度の変動、および電源電圧の変動の小さい抵抗Ｒ
１〜Ｒ９の抵抗値を比較的大きい値にすると（例えば２
０ｋΩ）、発振周期における抵抗回路の遅延時間が占め
る割合が大きくなり、発振周期のばらつきを低減するこ
とができる。
【００７４】抵抗Ｒ１〜Ｒ９を構成する抵抗素子とし
て、例えばトランジスタのゲートを構成するのに使用さ
れているポリシリコンを用いれば、シート抵抗が高いの
で（数十〜数千Ω／□）、レイアウト面積を小さくする
ことができる。また、ポリシリコン抵抗は、一般的に動
作温度の変動および電源電圧の変動は僅かであり、発振
周波数の動作温度および電源電圧の影響を低減すること
ができる。さらに、ポリシリコン抵抗の製造ばらつき
（例えば±１０％）も比較的小さいため、発振周波数の
製造ばらつきの影響を低減することができる。
【００７５】次に、抵抗Ｒ１〜Ｒ９における抵抗値の温
度係数が負の場合について説明する。なお、シート抵抗
（例えば４．８ｋΩ／□）および抵抗値（例えば２０ｋ
Ω）の製造ばらつきはは上記と同様（例えば±１０％）
とする。ポリシリコン抵抗の温度係数が負の場合、温度
が低下するにしたがって抵抗値が大きくなり、発振周波
数は低下する方向に働く。しかしながら温度の低下に伴
って低温時のトランジスタの能力は高くなり、ポンプセ
ル回路が供給可能な出力電流も増え、消費電力も大きく
なる。すなわち、発振周波数が低下することによって消
費電力の増大を相殺することができる。このように、ポ
リシリコン抵抗の温度係数が正の場合でも、温度依存性
は小さいが、温度係数が負の場合はさらに安定する。
【００７６】なお、ポリシリコン抵抗の特性自体として
は、温度係数が負であるものであるので、ポリシリコン
抵抗を用いることは望ましいことである。しかしなが
ら、近年では配線の微細化が進んでおり、それに伴って
ポリシリコンの配線幅も細くなり、配線抵抗が増大する
という問題が生じている。配線抵抗を下げる方法の一例
としては、ポリシリコンの上にチタンシリサイドを積層
する方法がある。この方法を採用することによりポリシ
リコンのシート抵抗を下げる効果があるが、メタルを積
層することによって抵抗の温度係数が正になる場合があ
る。このように、抵抗の温度係数が正になったとして
も、本実施形態の構成によれば、上記したように、発振
周波数の温度依存性を改善する効果を有することにな
る。
【００７７】以上のように、図１に示すような構成のリ
ングオシレータを採用することによって、発振回路４０
における、電源電圧の変動、温度の変動、および、製造
ばらつきによる発振周波数の変動が、従来と比較して、
同一条件下で約３７．５％改善された。具体的には、例
えば従来では、発振周波数の周期が１５ｎｓｅｃ〜４０
ｎｓｅｃの間で変動しており、変動量としては２５ｎｓ
ｅｃであったのが、本実施形態では３０ｎｓｅｃ〜４０
ｎｓｅｃの間で変動するようになり、変動量としては１
０ｎｓｅｃとなり、発振周波数の変動が大幅に低減され
ていることがわかる。
【００７８】また、発振周波数の変動が抑制されること
によって、昇圧回路３０が最高速で動作するときの消費
電流を最大約６０％削減することが可能となる。例え
ば、従来では消費電流が約１６０ｍＡであったのが、本
実施形態では、約９０ｍＡに削減された。以下に、この
消費電流の削減について、図７（ａ）ないし図７（ｄ）
に基づいて説明する。
【００７９】図７（ａ）は、書き込み時においてフラッ
シュメモリのワードライン信号として印加される電圧の
立ち上がり波形を示している。図中において、ＴＡＲＧ
ＥＴで示される波形は、目標となる立ち上がり電圧波形
を示しており、実際の電圧の立ち上がり波形は、製造ば
らつき、電源電圧、動作温度により、ＢＥＳＴで示され
る波形からＷＯＲＳＴで示される波形の間で変動するこ
とになる。この電圧の変動は、発振回路４０における発
振周波数の変動によって、ポンプセル回路３４による電
圧の昇圧性能が変動することによって生じるものであ
る。昇圧回路の電流供給能力は、ＷＯＲＳＴで示される
波形を満足するように決定される。
【００８０】図７（ｂ）は、従来の技術において、特開
平８−１９０７９８号公報に開示されている構成による
昇圧回路における消費電流の波形を示している。この従
来技術では、書き換え時に必要な最大電流量を保持する
ように回路設計されているので、電圧の立ち上がりとと
もに消費電流が上昇し、ある電流値まで消費電流が到達
すると、その消費電流値が維持されるように発振回路が
動作するようになっている。この場合、電圧の立ち上が
り時には、必要以上に消費電流が上昇することがなくな
るので、消費電流低減の効果はあるが、一旦電圧が立ち
上がった後も、消費電流が同じ値で継続することにな
る。ここで、負荷容量を一旦高電圧に充電してしまえ
ば、負荷容量を充電する電流量は不要となるので、この
構成の場合には、必要以上の電流が消費されつづけるこ
とになる。すなわち、この構成の場合には、電圧立ち上
がり時の消費電流を低減することができるが、定常的に
電流を流すと、総消費電流は必要以上に増大するという
問題がある。
【００８１】図７（ｃ）は、従来の技術において、図９
に示す発振回路を用いた場合の消費電流の波形を示して
いる。この構成では、電圧の立ち上がりが速い場合に
は、消費電流が著しく上昇し（約１６０ｍＡ）、電圧が
所定電圧に落ち着いた後は、消費電流が下降し、一定の
消費電流に落ち着くことになる。一方、電圧の立ち上が
りが遅い場合には、消費電流の上昇は、電圧の立ち上が
りが速い場合と比較してかなり低い値となり（約５５ｍ
Ａ）、電圧が所定電圧に落ち着いた後は、消費電流が下
降し、一定の消費電流に落ち着くことになる。
【００８２】この図７（ｃ）に示す状態では、図７
（ｂ）に示す状態と比較すると、定常的な状態での消費
電流は低く抑えられているので、定常状態での総消費電
流は低くなる一方、電圧の立ち上がり時の消費電流が著
しく高くなっている。すなわち、この構成を採用する場
合には、電圧の立ち上がり時において最も消費電流が大
きくなる状態を考慮して、フラッシュメモリに対する電
力供給能力を設計しなければならないことになる。
【００８３】具体的には、電圧の立ち上がり時におい
て、電圧の立ち上がりの変動の中で最も消費電流が大き
くなった状態でも、フラッシュメモリ以外の構成が誤動
作を起こさない程度の電圧降下となるように、電源を確
保しなければならないことになる。ここで、詳細は後述
するが、このフラッシュメモリを非接触ＩＣカードに適
用するような場合には、非接触ＩＣカードにおける電力
供給能力は限られたものであるので、上記のように電圧
の立ち上がり時に著しく消費電力が大きくなる場合があ
ると、非接触ＩＣカードの電源部の設計が困難となる。
また、これは言い換えれば、上記のように電圧の立ち上
がり時に著しく消費電力が大きくなる場合があると、フ
ラッシュメモリ以外の構成に対して供給される電圧が低
下することによって、非接触ＩＣカードの誤動作が生じ
る可能性もあることになる。
【００８４】一方、図７（ｄ）は、本実施形態における
発振回路４０を用いた場合の消費電流の波形を示してい
る。本実施形態では、上記のように、発振回路４０にお
ける発振周波数の変動を小さく抑えることができるの
で、図７（ａ）に示す電圧の立ち上がりの変動範囲が小
さくなることになる。この場合、電圧の立ち上がりが最
も速い場合における消費電力のピーク値は、図７（ｃ）
と比較してかなり小さくすることができる。具体的に
は、消費電力のピーク値は約９０ｍＡ程度となる。
【００８５】すなわち、本実施形態によれば、定常状態
での総消費電流が低く、かつ、電圧の立ち上がり時の消
費電流も低くすることが可能となる。つまり、本実施形
態の構成によれば、定常状態、および、電圧の立ち上が
り時の両方において、消費電流を低減することが可能と
なり、上記したような電力供給能力に関する問題を解消
することができる。
【００８６】次に、図１に示す構成において、遅延回路
としての抵抗Ｒ１〜Ｒ９を挿入する個所について説明す
る。図１に示す構成では、直列に接続された各インバー
タ同士の間に直列に抵抗を接続した構成となっている。
しかしながら、この抵抗を挿入する箇所はこの例に限定
されるものではなく、例えば図８に示すような箇所に抵
抗を挿入してもよい。この構成では、インバータＮＯＴ
１〜ＮＯＴ９の電源ラインに接続されているトランジス
タＰ１〜Ｐ９と、インバータＮＯＴ１〜ＮＯＴ９との間
に抵抗Ｒ１１〜Ｒ９１が挿入され、インバータＮＯＴ１
〜ＮＯＴ９のＧＮＤラインに接続されているトランジス
タＮ１〜Ｎ９と、インバータＮＯＴ１〜ＮＯＴ９との間
に抵抗Ｒ１２〜Ｒ９２が挿入されている。
【００８７】ここで、抵抗Ｒ１〜Ｒ９を設けた場合と同
様に、抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗
値を配線の寄生抵抗よりも十分大きい値とすると、寄生
抵抗の影響はほとんど無視できる。したがってこの場
合、遅延時間は寄生容量と抵抗Ｒ１１〜Ｒ９１およびＲ
１２〜Ｒ９２の抵抗値とによって決定されることにな
る。また、抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の
抵抗値を比較的大きい値にすると（例えば十数ｋΩ）、
電源電圧の変動範囲内で、挿入した抵抗により電流が制
限され遅延時間もほぼ一定となり、電源電圧の影響を低
減することができる。つまり、図１に示す構成と同様
に、発振回路４０における、電源電圧の変動、温度の変
動、および、製造ばらつきによる発振周波数の変動を抑
制することが可能となる。
【００８８】なお、図８に示す構成では、抵抗Ｒ１１〜
Ｒ９１および抵抗Ｒ１２〜Ｒ９２を両方設けた構成とな
っているが、どちらか一方のみを設けた構成としても、
上記と同様の効果を奏することになる。
【００８９】また、図８に示すような位置に抵抗を挿入
すると、インバータＮＯＴ１〜ＮＯＴ９の立ち上がり時
間および立ち下がり時間が図１の構成よりも長くなり、
インバータＮＯＴ２０における貫通電流が若干増加する
ことが考えられるが、挿入する抵抗の抵抗値は十数ｋΩ
であるので、影響は少ないものである。
【００９０】なお、本発明は、上述した実施形態に限定
されるものではない。不揮発性の記憶容量としては、Ｅ
ＥＰＲＯＭ（electrically erasable/programmable rea
d only memory）など、書き換え時に昇圧電圧を必要と
するものに適用できる。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
【００９１】次に、本実施形態に係るフラッシュメモリ
を、非接触ＩＣカードへ適用した場合について、図６の
ブロック図を参照しながら以下に説明する。同図に示す
ように、非接触ＩＣカード（半導体装置）は、ＩＣモジ
ュール８０とアンテナ６７とから構成される。そして、
ＩＣモジュール８０は、非接触インターフェイス６０、
レギュレータ６５・６６、およびＣＰＵコア（制御部）
７０を備えた構成となっている。
【００９２】非接触インターフェイス６０は、外部のリ
ーダライタ装置との間で、無線による通信および電力供
給を行うためのインターフェイスとなる部分であり、整
流回路６１、変調回路６２、復調回路６３、およびクロ
ック分離回路６４を有している。また、ＣＰＵコア７０
は、前述した制御回路１１、フラッシュメモリとしての
フラッシュマクロ２０、ＲＯＭ７１、およびＲＡＭ７２
などによって構成される。
【００９３】リーダライタ装置から送信されたキャリア
波は、給電に最適に構成されたアンテナ６７によって受
信される。アンテナ６７における電磁誘導によって生じ
た電力は、整流回路６１によって整流される。整流回路
６１によって全波整流された電源電圧であるＶＣＣ電源
は、レギュレータ６５・６６に入力され、それぞれから
電圧Ｖｐｐおよび電圧Ｖｃｃが出力され、ＣＰＵコア７
０に供給される。また、整流回路６１からの搬送波形が
クロック分離回路６４によって抽出され、クロック信号
が生成される。
【００９４】さらに、変調回路６２および復調回路６３
によって、振幅変調により双方向でデータ通信が行われ
る。受信した信号は、復調回路６３によって復調信号に
変換されてＣＰＵコア７０に入力される。またＣＰＵコ
ア７０において送信信号が生成されると、この送信信号
が変調回路６２に入力され、変調回路６２において送信
に適した信号に変換された後に、アンテナ６７から送信
される。
【００９５】上記のような構成の非接触ＩＣカードで
は、電磁誘導による微弱な電力供給による動作が行われ
ており、消費電力の低減化が重要な課題である。ここ
で、本実施形態に係るフラッシュメモリを、非接触ＩＣ
カードにおける不揮発性記憶手段として用いることによ
って、消費電力が低減されることになる。よって、電力
供給に関するマージンが増えることによって非接触通信
の負担が軽減されるため、より安定した通信が行える。
なお、上記のような非接触型のインターフェイスと、端
子などによって電力供給および通信を行う接触型のイン
ターフェイスとを有する非接触型／接触型兼用のＩＣカ
ードであるコンビネーションＩＣカードに大しても、上
記と同様に本実施形態に係るフラッシュメモリを適用す
ることが可能であり、同様の効果が得られることは言う
までもない。
【００９６】
【発明の効果】以上のように、本発明に係る発振装置
は、上記各インバータに接続された遅延回路を備え、上
記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗
値によって遅延回路における時定数が設定される構成で
ある。
【００９７】これにより、出力信号の発振周波数のばら
つきを抑制することが可能となるという効果を奏する。
また、この発振回路を、電圧の昇圧を行う昇圧回路に適
用した場合には、発振回路における発振周波数の変動を
小さく抑えることができることにより、電圧の立ち上が
りが最も速い場合における消費電力のピーク値をかなり
小さくすることが可能となるという効果を奏する。
【００９８】また、同じくこの発振回路を、電圧の昇圧
を行う昇圧回路に適用した場合に、電圧が所定の値にま
で到達した後は、この電圧を維持することが可能な程度
に消費電流が低下するので、定常的な消費電流の増大を
招くことがないという効果を奏する。
【００９９】また、本発明に係る発振回路は、上記抵抗
回路が、対応するインバータと、該インバータの次段に
接続されるインバータとの間に直列に接続されている構
成としてもよい。
【０１００】これにより、上記の構成による効果に加え
て、遅延回路における時定数に最も大きな影響を与える
インバータ間の配線による寄生抵抗のばらつきを効率よ
く抑制することが可能となるので、出力信号の発振周波
数のばらつきをより効果的に抑制することが可能となる
という効果を奏する。
【０１０１】また、本発明に係る発振回路は、上記抵抗
回路が、負の温度係数を有する構成としてもよい。
【０１０２】これにより、上記の構成による効果に加え
て、抵抗回路の温度係数が負であれば、温度の低下にと
もなって発振周波数が低下するので、ポンプセル回路に
おける消費電力の増大を相殺することができるという効
果を奏する。
【０１０３】また、本発明に係る発振回路は、上記抵抗
回路が、ポリシリコンによって形成される構成としても
よい。
【０１０４】これにより、上記の構成による効果に加え
て、発振回路のサイズの低減、発振周波数に対する動作
温度による影響の低減、発振周波数に対する製造ばらつ
きによる影響の低減を図ることができるという効果を奏
する。
【０１０５】また、本発明に係る発振回路は、上記抵抗
回路が、チタンシリサイドが積層されたポリシリコンに
よって形成される構成としてもよい。
【０１０６】これにより、上記の構成による効果に加え
て、抵抗回路の配線の微細化が可能となり、発振回路の
サイズを低減することが可能となるという効果を奏す
る。
【０１０７】また、本発明に係る昇圧回路は、上記本発
明に係る発振回路と、上記発振回路から出力される信号
の発振周波数に応じて電圧の昇圧動作を行うポンプセル
回路とを備えた構成である。
【０１０８】これにより、電圧の立ち上がりの変動範囲
を小さくすることが可能となる。したがって、電圧の立
ち上がりが最も速い場合における消費電力のピーク値を
かなり小さくすることが可能で、かつ、定常的な消費電
流を低く抑えることが可能な昇圧回路を提供することが
できるという効果を奏する。
【０１０９】また、本発明に係る不揮発性記憶装置は、
上記本発明に係る昇圧回路と、電気的に書き換え可能な
不揮発性記憶素子とを備え、上記昇圧回路によって生成
された電圧によって、上記不揮発性記憶素子に対する書
き換え動作が行われる構成である。
【０１１０】これにより、定常状態、および、電圧の立
ち上がり時の両方において、消費電流を低減することが
可能な不揮発性記憶装置を提供することができるという
効果を奏する。
【０１１１】また、本発明に係る不揮発性記憶装置は、
上記不揮発性記憶素子が、複数のフラッシュメモリセル
からなるフラッシュメモリセルアレイである構成として
もよい。
【０１１２】これにより、上記の構成による効果に加え
て、フラッシュメモリセルは、書き込みおよび消去動作
時において、比較的高い電圧が必要とされるが、上記の
ような昇圧回路によって、書き込みおよび消去動作時に
必要とされる電圧を生成することによって、書き込みお
よび消去動作時における消費電力を低減することが可能
となるという効果を奏する。
【０１１３】また、本発明に係る半導体装置は、上記本
発明に係る不揮発性記憶装置と、上記不揮発性記憶装置
に対しての書き込み、消去、読み出し動作を制御する制
御部とを備えた構成である。
【０１１４】これにより、定常状態、および、電圧の立
ち上がり時の両方において、消費電流を低減することが
可能となるので、消費電流の少ない半導体装置を提供す
ることが可能となるという効果を奏する。
【０１１５】また、本発明に係る半導体装置は、非接触
によって外部装置から電力供給およびデータ通信を行う
非接触インターフェイスをさらに備えた構成としてもよ
い。
【０１１６】これにより、上記の構成による効果に加え
て、本発明に係る不揮発性記憶手段を用いることによっ
て消費電力が低減され、電力供給に関するマージンを増
大させることが可能となる。よって、非接触通信の負担
が軽減されるため、より安定した通信を行うことが可能
な半導体装置を提供することができるという効果を奏す
る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフラッシュメモリが
備える発振回路の概略構成を示す回路図である。
【図２】上記フラッシュメモリが備える昇圧回路の概略
構成を示すブロック図である。
【図３】上記フラッシュメモリの概略構成を示すブロッ
ク図である。
【図４】上記フラッシュメモリの代表的なメモリセルの
構造を示す回路図である。
【図５】上記のメモリセルが複数設けられたメモリセル
アレイの構成の一部を示す回路図である。
【図６】上記フラッシュメモリを備えた非接触ＩＣカー
ドの概略構成を示すブロック図である。
【図７】同図（ａ）は、フラッシュメモリのワードライ
ン信号として印加される電圧の立ち上がり波形、同図
（ｂ）は、従来の技術において、特開平８−１９０７９
８号公報に開示されている構成による昇圧回路における
消費電流の波形、同図（ｃ）は、図９に示す発振回路を
用いた場合の消費電流の波形、同図（ｄ）は、本実施形
態における発振回路を用いた場合の消費電流の波形をそ
れぞれ示す波形図である。
【図８】上記発振回路において、図１に示す構成とは異
なる構成の概略を示す回路図である。
【図９】従来の発振回路の概略構成を示す回路図であ
る。
【符号の説明】
１１ 制御回路 ２４ フラッシュメモリセルアレイ ３０ 昇圧回路 ３１ 基準電圧発生回路 ３２ コンパレータ ３３ 駆動信号発生回路 ３４ ポンプセル回路 ３５ ダイオードチェーン ４０ 発振回路 ６０ 非接触インターフェイス ７０ ＣＰＵコア（制御部） ８０ ＩＣモジュール ＮＯＴ１〜９・ＮＯＴ０・ＮＯＴ２０ イン
バータ Ｒ１〜Ｒ９・Ｒ１１〜Ｒ９１・Ｒ１２〜Ｒ９２ 抵抗 Ｐ１〜Ｐ９・Ｐ０・Ｐ１３〜Ｐ１９ トラ
ンジスタ Ｎ１〜Ｎ９・Ｎ０・Ｎ１１〜Ｎ１２ トラ
ンジスタ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】複数のインバータが環状に接続されたリン
    グオシレータを備え、入力する電圧値に応じて出力する
    信号の発振周波数を変化させる発振回路であって、 上記各インバータに接続された遅延回路を備え、 上記遅延回路が抵抗回路を備えており、該抵抗回路の抵
    抗値によって遅延回路における時定数が設定されること
    を特徴とする発振回路。
  2. 【請求項２】上記抵抗回路が、対応するインバータと、
    該インバータの次段に接続されるインバータとの間に直
    列に接続されていることを特徴とする請求項１記載の発
    振回路。
  3. 【請求項３】上記抵抗回路が、対応するインバータの電
    力供給配線および／または接地配線に設けられているこ
    とを特徴とする請求項１記載の発振回路。
  4. 【請求項４】上記抵抗回路が、負の温度係数を有するこ
    とを特徴とする請求項１、２、または３記載の発振回
    路。
  5. 【請求項５】上記抵抗回路が、ポリシリコンによって形
    成されることを特徴とする請求項１ないし４のいずれか
    一項に記載の発振回路。
  6. 【請求項６】上記抵抗回路が、チタンシリサイドが積層
    されたポリシリコンによって形成されることを特徴とす
    る請求項５記載の発振回路。
  7. 【請求項７】請求項１ないし６のいずれか一項に記載の
    発振回路と、 上記発振回路から出力される信号の発振周波数に応じて
    電圧の昇圧動作を行うポンプセル回路とを備えたことを
    特徴とする昇圧回路。
  8. 【請求項８】請求項７に記載の昇圧回路と、 電気的に書き換え可能な不揮発性記憶素子とを備え、 上記昇圧回路によって生成された電圧によって、上記不
    揮発性記憶素子に対する書き換え動作が行われることを
    特徴とする不揮発性記憶装置。
  9. 【請求項９】上記不揮発性記憶素子が、複数のフラッシ
    ュメモリセルからなるフラッシュメモリセルアレイであ
    ることを特徴とする請求項８記載の不揮発性記憶装置。
  10. 【請求項１０】請求項８または９記載の不揮発性記憶装
    置と、 上記不揮発性記憶装置に対しての書き込み、消去、読み
    出し動作を制御する制御部とを備えたことを特徴とする
    半導体装置。
  11. 【請求項１１】非接触によって外部装置から電力供給お
    よびデータ通信を行う非接触インターフェイスをさらに
    備えたことを特徴とする請求項１０記載の半導体装置。
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