JP2011509644A - ラッチ回路デバイスの条件付き制御のシステム及び方法 - Google Patents
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Abstract
Description
Claims (25)
- リセット制御信号を受信する第1の入力と、
ラッチの出力に応答する第2の入力と、
前記第1の入力における前記リセット制御信号の受信に応答して、前記第2の入力に基づいて、前記ラッチを条件付きでリセットするように構成されたロジック回路とを含む回路デバイス。 - 前記ロジック回路は、前記出力の状態が1の値を表す場合に、前記ラッチをリセットし、
前記出力の前記状態がゼロ値を表す場合に、前記ラッチをリセットしない請求項1の回路デバイス。 - 前記ロジック回路は、
NANDゲート、1又は複数のインバータ、及び、ORゲートを含む制御回路と、
前記ORゲートの出力に接続され且つ前記ラッチを既知の状態にリセットする前記制御回路に応答するゲート端子を含むトランジスタとを含む請求項1の回路デバイス。 - 前記NANDゲートは、前記リセット制御信号に応答する第1の入力と、前記ラッチの前記出力に応答する第2の入力とを含む請求項3の回路デバイス。
- 前記ラッチは、非同期ラッチ・デバイスを含む請求項1の回路デバイス。
- 前記ロジック回路は、前記ラッチの前記出力がリセット状態値以外の状態値を表す場合に、前記ラッチをリセットするように構成された請求項1の回路デバイス。
- 複数のラッチのためのリセット・オペレーションを指示するリセット信号を受信することと、
前記複数のラッチの各々に関連する状態値を検出することと、
前記リセット信号に応答して、前記検出された状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットすることを含む方法。 - 前記複数のラッチの各々は、電源に接続され、前記リセット・オペレーションは、対応する電源ノイズに関連する請求項7の方法。
- 前記複数のラッチのすべてではなく一部を選択的にリセットすることは、前記対応する電源ノイズを削減する請求項8の方法。
- 前記複数のラッチのすべてではなく一部を選択的にリセットすることは、選択されたラッチ(該選択されたラッチは前記複数のラッチのすべてではなく一部を含む)にリセット信号を選択的にイネーブルすることを含む請求項7の方法。
- 前記選択されたラッチは、リセット値とは異なる出力値をもつラッチを含む請求項10の方法。
- 第2のリセット信号を受信することと、
前記複数のラッチの各々に関連している第2の状態値を検出することと、
前記第2のリセット信号の受信に応答して、前記検出された第2の状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットすることを更に含む請求項7の方法。 - データを記憶するように構成された複数のラッチ回路(該複数のラッチ回路の各々は、ラッチ出力を含む)と、
複数のフィードバック経路(前記複数のフィードバック経路の各々は、前記複数のラッチ回路のそれぞれの一つに関連するそれぞれのラッチ出力に接続される)と、
前記複数のフィードバック経路の各々に応答するロジック回路(該ロジック回路は、前記複数のフィードバック経路により提供される値に応答する前記複数のラッチ回路の一つ又は複数を選択的にリセットするように構成される)とを含む回路デバイス。 - 前記ロジック回路は、前記複数のラッチ回路の各々の出力値を判定し、該判定された出力値に基づいて前記複数のラッチ回路の一つ又は複数を条件付きでリセットするように構成された請求項13の回路デバイス。
- 前記ロジック回路は、複数のロジック回路を含み、前記複数のロジック回路の各々は、前記複数のラッチのうちの対応するラッチのリセット入力に接続される請求項13の回路デバイス。
- 前記複数のロジック回路の各々のロジック回路は、リセット信号を受信する第1の入力及びそれぞれのフィードバック経路に接続された第2の入力を含む請求項15の回路デバイス。
- 前記ロジック回路は、前記複数のフィードバック経路のそれぞれのフィードバック経路に接続された少なくとも一つの論理ゲートを含み、
前記ロジック回路は、前記複数のラッチ回路の各々に接続された少なくとも一つのスイッチ・デバイスに接続され、
前記論理ゲートは、前記それぞれのフィードバック経路における値が非リセット値を指示する場合に、少なくとも一つのスイッチを条件付きでアクティベートするように構成された請求項13の回路デバイス。 - デジタル・シグナル・プロセッサと、
前記デジタル・シグナル・プロセッサに接続され且つ複数のラッチ回路デバイスを含む揮発性メモリと、
前記揮発性メモリに接続され且つ前記ラッチ回路デバイスのすべてでなく一部を選択的にリセットするために前記複数のラッチ回路デバイスからのフィードバックに応答するリセット・ロジック回路とを含む通信デバイス。 - 前記揮発性メモリは、データを記憶するためのデジタル・シグナル・プロセッサに応答する請求項18の通信デバイス。
- 前記デジタル・シグナル・プロセッサに接続され且つ無線で通信ネットワークと通信するように構成された無線トランシーバを更に含む請求項18の通信デバイス。
- 前記デジタル・シグナル・プロセッサに及び前記揮発性メモリに接続されたバッテリーを含む電源回路を更に含み、
前記リセット・ロジック回路は、前記不揮発性メモリにより全体的な電力消費を削減するように構成された請求項18の通信デバイス。 - 前記フィードバックは、前記複数のラッチ回路デバイスの各々の出力における値を含む請求項18の通信デバイス。
- 複数のラッチのためのリセット・オペレーションを指示するリセット信号を受信するための手段と、
前記複数のラッチの各々に関連する状態値を検出するための手段と、
前記リセット信号の受信に応答して、前記検出された状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットするための手段とを含む回路デバイス。 - 前記複数のラッチのすべてではなく一部を選択的にリセットするための手段は、前記複数のラッチのうちの選択されたラッチにリセット信号を選択的にイネーブルするための手段を含む請求項23の回路デバイス。
- 前記複数のラッチのすべてではなく一部を選択的にリセットするための手段は、電源ノイズを削減する請求項23の回路デバイス。
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