CN101911487A - 锁存电路装置的条件控制的系统和方法 - Google Patents

Abstract

一种电路装置包括用以接收复位控制信号的第一输入及耦合至锁存器的输出的第二输入。所述电路装置还包括逻辑电路，其适合于响应于接收到所述复位控制信号而基于所述输出的状态有条件地复位所述锁存器。

Description

锁存电路装置的条件控制的系统和方法

技术领域

本发明大体上涉及锁存电路装置的条件控制的系统及方法。

背景技术

一般而言，例如同步锁存器及异步锁存器以及触发器类型逻辑存储元件等顺序电路元件表示电路装置的基本构建块。锁存器可包括一对反相器，其交叉耦合以建立双稳态装置，所述双稳态装置可存储表示零或一的值。通过将例如反相器、与非(NAND)门及或(OR)门等其他逻辑门耦合至锁存器，可建立更复杂的逻辑电路。

可在电路内的多种位置处单独或以存储元件阵列来使用所述存储元件。例如，可在电路中使用所述存储元件以临时存储数据位，例如在接口处或在处理器内的执行级的输入或输出处接收到的数据位。在后续处理执行之前，通常需要将存储元件复位至后续操作之前的已知状态。对于处理器的执行单元的输出处的存储元件而言，可能需要在每一执行循环之前复位每一存储元件。所述复位操作可包括断定存储元件的复位输入处的逻辑高电压电平。

不幸地，逻辑高电压电平(亦即，复位信号)的断定导致非所要的功率耗散，所述功率耗散可由归因于导线迹线及切换晶体管的寄生电容产生。因此，需要经过改进的锁存器复位电路。

发明内容

在特定实施例中，揭示一种电路装置，其包括接收复位控制信号的第一输入，及响应于锁存器的输出的第二输入。所述电路装置进一步包括逻辑电路，其适合于响应于在所述第一输入处接收到所述复位控制信号基于所述第二输入有条件地复位所述锁存器。

在另一特定实施例中，揭示一种方法，其包括：接收复位信号，所述复位信号指示多个锁存器的复位操作；及检测与所述多个锁存器中的每一者相关联的状态值。所述方法还包括响应于所述复位信号基于所述检测到的状态值选择性地复位所述多个锁存器中的一些但非全部。

在又一特定实施例中，揭示一种电路装置，其包括适合于存储数据的多个锁存电路。所述多个锁存电路中的每一者包括锁存器输出。所述电路装置进一步包括多个反馈路径。所述多个反馈路径中的每一者耦合至与所述多个锁存电路中的相应锁存电路相关联的相应锁存器输出。所述电路装置还包括响应于所述多个反馈路径中的每一者的逻辑电路。所述逻辑电路适合于响应于由所述多个反馈路径提供的值选择性地复位所述多个锁存电路中的一者或一者以上。

在再一特定实施例中，揭示一种通信装置，其包括数字信号处理器，及易失性存储器，所述易失性存储器耦合至所述数字信号处理器且包括多个锁存电路装置。所述通信装置进一步包括复位逻辑电路，其耦合至所述易失性存储器且响应于来自所述多个锁存电路装置的反馈以选择性地复位所述锁存电路装置中的一些但非全部。

提供由基于相应输出状态值选择性地复位锁存器的条件复位逻辑电路的实施例提供的一个特定优点在于，减小了整体功率消耗。另外，由于每一复位操作可在电源电路处引入波动电流事件，因此减小复位操作的数目可带来功率波动电流事件的整体减小。

提供另一特定优点在于，减小的功率消耗可允许便携式装置的较长电池寿命。或者，减小的功率消耗允许制造商在不使装置的整体便携性降级的情况下利用较低廉(亦即，较短寿命)电池。

提供另一特定优点在于，减小了交叉耦合噪声。通过有条件地复位锁存器中的每一者，不必在同一时间复位邻近锁存器。因此，可减小交叉耦合噪声，且还可减小解耦电容器的数目。

本发明的其他方面、优点及特征在审阅包括以下章节的整个申请案之后将变得显而易见：【附图说明】、【具体实施方式】及【权利要求书】。

附图说明

图1为包括有条件地复位锁存电路的条件复位逻辑电路的电路装置的实施例的框图；

图2为包括有条件地复位锁存电路的条件复位逻辑电路的系统的实施例的图；

图3为包括有条件地复位多个锁存电路的条件复位控制逻辑电路的系统的实施例的图；

图4为有条件地控制数据锁存电路的方法的特定说明性实施例的流程图；以及

图5为包括电路装置的无线通信装置的说明性实施例的框图，所述电路装置具有有条件地复位多个锁存电路的条件复位控制逻辑电路。

具体实施方式

参看图1，描绘电路装置100，其包括数据锁存器102及条件复位逻辑电路110。数据锁存器102具有数据锁存器输入104，并提供数据输出106。在特定实施例中，数据锁存器102包含异步锁存器装置。数据锁存器102接收来自条件复位逻辑电路110的第二输入116。条件复位逻辑电路110具有接收复位控制信号114的第一输入及接收来自反馈路径112的反馈信号的第二输入，所述反馈路径112耦合至数据输出106。数据输出106经由电容器108耦合至电压源以保持数据输出106处的数据值。

在特定实施例中，条件复位逻辑电路110适合于基于复位控制信号114且基于数据锁存器102的数据输出106处的数据值来有条件地复位数据锁存器102，所述数据值是经由反馈路径112在条件复位逻辑电路110的第二输入处接收到。当数据输出106处的值表示非复位值时，条件复位逻辑电路110经配置以响应于接收到复位控制信号114来有条件地复位数据锁存器102。在特定实施例中，条件复位逻辑电路110在数据输出106的状态表示逻辑“1”值(亦即，非复位值)时复位数据锁存器102，且在数据输出106的状态表示逻辑“0”值(亦即，复位值)时不复位数据锁存器102。应理解，术语‘逻辑“0”’与‘逻辑“1”’用以区分逻辑信号值，且可表示如通过本文中所揭示的系统及方法的特定实施可确定的各种电压电平或信号特性。

由于仅在数据输出106处的数据值表示例如逻辑高数据值(例如，逻辑“1”数据值)的非复位值时，由逻辑电路110有条件地复位数据锁存器102，因此减小归因于数据锁存器102的数据锁存复位活动的功率消耗。在包括响应于条件复位逻辑的多个锁存电路的电路装置中，减小一个或一个以上数据锁存器元件的功率消耗，从而减小整体功率消耗。此外，也可减小交叉耦合噪声及电源噪声。

参看图2，展示系统200的特定实施例，所述系统200包括有条件地复位锁存电路的条件复位逻辑电路。系统200包括代表性数据锁存电路204，其具有数据输入206及数据输出208。系统200包括电容器210，其耦合至数据输出208以保持数据输出208处的值。系统200进一步包括具有第一输入212及第二输入214的条件复位逻辑电路202。条件复位逻辑电路202响应于在第一输入212处接收到的复位信号218，且进一步响应于在第二输入214处接收到的数据锁存电路204的数据输出208，以基于数据输出208处的数据值有条件地复位数据锁存器204。

在特定实施例中，控制输出216经由开关装置240(例如，经由经配置以响应于经由控制输出216在栅极端子处接收到的信号将输入203耦合至电源电压的晶体管)耦合至输入203。在另一特定实施例中，开关装置240可能并未包括于条件复位逻辑电路202中，且可替代地配置为单独控制装置、数据锁存电路204的一部分、一个或一个以上其他控制电路(未图示)的一部分，或其任何组合。

在特定实施例中，条件复位逻辑电路202包括逻辑NAND门222、逻辑OR门224及延迟电路226，所述延迟电路226包括串联布置的多个反相器228、230及232。逻辑OR门224在第一输入处接收来自逻辑NAND门222的输出234，且在第二输入处接收延迟电路226的输出236。逻辑NAND门222经耦合以接收响应于复位控制信号218的第一输入212，且进一步经耦合以接收响应于数据锁存电路204的数据输出208的第二输入214。

在特定说明性实施例中，在非复位阶段期间，第一输入212处的复位控制信号218的值处于逻辑“0”电平。逻辑NAND门222的输出234处的对应值为逻辑“1”值。第一反相器228将逻辑“1”值反转为逻辑“0”值。第二反相器230将逻辑“0”值反转为逻辑“1”值，且第三反相器232将逻辑“1”值反转为逻辑“0”值。逻辑OR门224接收来自NAND门222的输出234的逻辑“1”值，且还接收来自延迟电路226的输出236的逻辑“0”值，从而导致具有逻辑“1”值的控制输出216。当复位信号218在第一输入212处改变至逻辑“1”值时，仅在第二输入214也具有逻辑“1”值(亦即，数据锁存电路204的数据输出208处的值也处于逻辑“1”值)的情况下，NAND门222的输出234处的值改变。如果数据输出208处的数据值处于逻辑“0”电平，那么逻辑NAND门222的输出234保持于逻辑“1”电平，且逻辑OR门224的控制输出216保持于逻辑“1”值。

当在断定条件复位逻辑电路202的第一输入212处的复位信号218时数据输出208处的数据值处于逻辑“1”电平时，逻辑NAND门222的输出234处的数据值改变至逻辑“0”值，且延迟电路226的输出236处的值临时保持于逻辑“0”值。因此，逻辑OR门224的控制输出216临时改变至逻辑“0”电平。NAND门222的输出234处的逻辑“0”值由第一反相器228反转为逻辑“1”电平。第二反相器230将逻辑“1”反转为逻辑“0”，且第三反相器232将逻辑“0”反转为逻辑“1”。反相器228、230及232中的每一者包括门延迟。在此实例中，在三个门延迟之后，第三反相器232向逻辑OR门224的输入提供逻辑“1”值，且控制输出216处的电压电平返回至逻辑“1”电压电平。

当在输入203处接收到有条件的复位信号之后将数据锁存电路204的数据输出208复位为逻辑“0”值时，经由反馈路径将数据输出208处的逻辑值提供至NAND门222的第二输入214。NAND门222的输出234接着变为逻辑“1”值，且使逻辑OR门224的控制输出216保持于逻辑“1”值。

参看图3，展示包括电路装置的系统300，所述电路装置包括有条件地复位多个锁存电路的条件复位控制逻辑电路。系统300包括适合于存储数据的多个数据锁存电路304。数据锁存电路304中的每一者包括数据锁存器输入及锁存器输出。数据锁存电路304的代表性输入及输出通常分别指示于310及312处。个别锁存器输出在图3中表示于316及318处。系统300包括多个反馈路径314。多个反馈路径314中的每一者耦合至相应锁存器输出312，所述锁存器输出312与多个数据锁存电路304中的相应一者相关联。系统300还包括条件复位逻辑电路302，所述条件复位逻辑电路302响应于多个反馈路径314中的每一者，且包括响应于一个或一个以上复位控制信号308的输入。条件复位逻辑电路302适合于响应于由多个反馈路径314提供的值且响应于复位控制信号308来选择性地复位多个数据锁存电路304中的一者或一者以上。

在特定实施例中，条件复位逻辑电路302包括多个逻辑电路，其中多个逻辑电路中的每一者耦合至复位控制信号308中的特定一者，且也耦合至多个数据锁存电路304中的对应锁存电路。条件复位逻辑电路302内的每一逻辑电路包含用以接收复位信号308的第一输入及耦合至特定相应反馈路径314的第二输入，所述特定相应反馈路径314耦合至数据锁存电路304的特定输出(例如，输出316)。在特定实施例中，条件复位逻辑电路302的逻辑电路中的一者或一者以上可实施为图2中所示的条件复位逻辑电路202。

在特定说明性实施例中，条件复位逻辑电路302适合于响应于经由反馈路径314接收到对应于相应输出312的数据值而选择性地复位数据锁存电路304中的一者或一者以上。例如，条件复位逻辑电路302适合于响应于接收到复位信号308而选择性地将第一输出316及第二输出318复位为逻辑零值。另外，条件复位逻辑电路302适合于防止对在相应输出312处已具有零值的数据锁存电路304进行复位的复位信号308的断定。

参看图4，其展示有条件地控制一个或一个以上数据锁存电路的方法。在特定实施例中，所述方法包括：在402处接收指示多个数据锁存器的复位操作的复位信号，及如404处所示检测与多个数据锁存器中的每一者相关联的状态值。在特定实施例中，状态值为数据输出(例如，相应数据锁存器中的每一者的逻辑“1”或逻辑“0”)。如406处所示，所述方法进一步包括响应于接收到复位信号而基于检测到的状态值选择性地复位多个锁存器中的一些但非全部。在特定实施例中，条件复位逻辑复位具有为逻辑“1”值的数据输出的锁存器，且不复位具有为逻辑“0”的数据输出的锁存器。在特定实施例中，条件复位逻辑可为图1中所示的条件复位逻辑电路110、图2中所示的条件复位逻辑电路202，或图3中所示的条件复位逻辑电路302。

一般而言，多个锁存器中的每一者可耦合至电源，且包括选择性地复位锁存器中的一些的条件复位操作与对应电源噪声减小相关联。例如，在复位锁存器中的一些但非全部的情况下，仅经复位的锁存器贡献于电源噪声。以此方式，所揭示方法减小功率消耗，且减小耦合至多个数据锁存器中的每一者的电源处的对应电源噪声。另外，当复位锁存器中的一些但非全部时，可减小邻近锁存器之间的交叉耦合，进而减小归因于交叉耦合效应的电源噪声。

在特定实施例中，向经复位的锁存器中的每一者提供有条件地复位所选择锁存电路的启用信号。经选择以用于条件复位的锁存电路具有例如逻辑“1”值的输出值，所述输出值为不同于复位值(例如，逻辑“0”值)的值。虽然在此实例中已描述了逻辑“1”及逻辑“0”，但应理解，不同值可用以提供条件复位功能性。

在特定实施例中，方法进一步包括在408处接收第二复位信号，及如410处所示检测与多个锁存器中的每一者相关联的第二状态值。如412处所示，响应于接收到第二复位信号，方法包括基于检测到的第二状态值选择性地复位多个锁存器中的一些但非全部。响应于第二复位信号选择的锁存器的集合可相同于或不同于针对初始复位信号所选择的锁存器的集合。方法如414处所示终止。

参看图5，描绘包括电路装置的无线通信装置，并通常将其指定为500，所述电路装置具有有条件地复位多个锁存器的条件复位控制逻辑电路。无线通信装置500包括芯片上系统522，所述芯片上系统522包括例如以下各者的处理器：数字信号处理器510、通用处理器、其他类型处理器，或其任何组合。通信装置500还包括非易失性存储器562及易失性存储器564。数字信号处理器(DSP)510包括具有条件复位逻辑电路的锁存电路560，例如说明于图1至图3中的锁存电路及条件复位逻辑电路。此外，易失性存储器564包括多个锁存电路装置566。复位逻辑电路568耦合至易失性存储器564，且响应于来自多个锁存电路装置566的反馈以选择性地设定锁存电路装置566中的一些但非全部。在特定实施例中，复位逻辑电路568可包括于易失性存储器564中，包括于DSP510中，或与锁存电路装置566集成在一起。

通信装置500包括具有电池545的电源电路544。电源电路544耦合至包括DSP 510及易失性存储器564的芯片上系统522。此外，电源电路544也可耦合至通信装置500的其他组件。

图5也展示显示控制器526，其耦合至数字信号处理器510及显示器528。此外，输入装置530耦合至数字信号处理器510。编码器/解码器(编解码器)534也可耦合至数字信号处理器510。扬声器536及麦克风538可耦合至编解码器534。

图5也指示，无线控制器540可耦合至数字信号处理器510及无线天线542。此外，如图5中所说明，显示器528、输入装置530、扬声器536、麦克风538、无线天线542及电源544可在芯片上系统522外部。然而，每一者耦合至芯片上系统522的组件。

具有条件复位逻辑电路的锁存电路560可包括基于条件复位逻辑电路进行选择性地复位的多个锁存电路。类似地，可基于在复位逻辑电路568中实施的条件逻辑来选择性地复位锁存电路装置566。可如关于图1至图3的系统及装置、图4的方法或其任何组合所展示来实施所述子系统。虽然具有条件复位逻辑电路的锁存电路560展示为安置于DSP 510内，但应理解，具有条件复位逻辑电路的锁存电路560可安置于通信装置500的其他组件中，例如，安置于编解码器534内、非易失性存储器562内、易失性存储器564内、无线控制器540内、其他组件内，或其任何组合。

在特定说明性实施例中，具有条件复位逻辑电路的锁存电路560适合于响应于接收到复位启用信号而选择性地复位锁存电路中的一些但非全部。具有条件复位逻辑电路的锁存电路560通过减小响应于复位信号进行切换的锁存电路装置的数目来减小无线通信装置500的整体功率消耗。另外，具有条件复位逻辑电路的锁存电路560通过经由复位操作减小贡献于电源噪声的装置的数目来减小总体电源噪声。

在特定说明性实施例中，复位逻辑电路568适合于响应于接收到复位启用信号来选择性地复位锁存电路装置566中的一些但非全部。复位逻辑电路568可通过减小响应于复位信号进行切换的锁存电路装置566的数目来减小无线通信装置500的整体功率消耗。另外，可通过经由复位操作减小贡献于电源噪声的锁存电路装置566的数目来减小整体电源噪声。

所属领域技术人员将进一步了解，结合本文中所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此互换性，上文已大体上按照其功能性描述了各种说明性组件、块、配置、模块、电路及步骤。此功能性实施为硬件还是软件视特定应用及强加于整个系统的设计约束而定。所属领域技术人员可针对每一特定应用以不同方式实施所描述功能性，但此实施决策不应解释为导致偏离本发明的范围。

结合本文中所揭示的实施例描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现。软件模块可驻存于RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸式磁盘、CD-ROM或在所述技术中已知的任何其他形式的存储媒体中。示范性存储媒体耦合至处理器，使得处理器可从存储媒体读取信息，并将信息写入至存储媒体。在替代例中，存储媒体可与处理器成一体。处理器及存储媒体可驻留于ASIC中。ASIC可驻留于计算装置或用户终端中。在替代例中，处理器及存储媒体可作为离散组件驻留于计算装置或用户终端中。

提供所揭示实施例的先前描述以使所属领域技术人员能够制造或使用所揭示实施例。对这些实施例的各种修改对于所属领域技术人员易于为显而易见，且本文中所定义的一般原理可在不偏离本发明的精神或范围的情况下应用至其他实施例。因此，本发明无意限于本文中所展示的实施例，而是符合与如由所附权利要求书定义的原理及新颖特征一致的可能的最广泛范围。

Claims (25)

1.一种电路装置，其包含：

用以接收复位控制信号的第一输入；

响应于锁存器的输出的第二输入；以及

逻辑电路，其适合于响应于在所述第一输入处接收到所述复位控制信号而基于所述第二输入有条件地复位所述锁存器。

2.根据权利要求1所述的电路装置，其中所述逻辑电路在所述输出的状态表示为一的值时复位所述锁存器，且当所述输出的所述状态表示零值时不复位所述锁存器。

3.根据权利要求1所述的电路装置，其中所述逻辑电路包含：

控制电路，其包括NAND门、一个或一个以上反相器及OR门；以及

晶体管，其包括耦合至所述OR门的输出的栅极端子，且响应于所述控制电路以将所述锁存器复位至已知状态。

4.根据权利要求3所述的电路装置，其中所述NAND门包括响应于所述复位控制信号的第一输入及响应于所述锁存器的所述输出的第二输入。

5.根据权利要求1所述的电路装置，其中所述锁存器包含异步锁存器装置。

6.根据权利要求1所述的电路装置，其中所述逻辑电路适合于在所述锁存器的所述输出表示不同于复位状态值的状态值时复位所述锁存器。

7.一种方法，其包含：

接收复位信号，所述复位信号指示多个锁存器的复位操作；

检测与所述多个锁存器中的每一者相关联的状态值；以及

响应于所述复位信号，基于所述检测到的状态值选择性地复位所述多个锁存器中的一些但非全部。

8.根据权利要求7所述的方法，其中所述多个锁存器中的每一者耦合至电源，且其中所述复位操作与对应电源噪声相关联。

9.根据权利要求8所述的方法，其中选择性地复位所述多个锁存器中的一些但非全部减小所述对应电源噪声。

10.根据权利要求7所述的方法，其中选择性地复位所述多个锁存器中的一些但非全部包含选择性地对所选择锁存器启用复位信号，所述所选择锁存器包括所述多个锁存器中的一些但非全部。

11.根据权利要求10所述的方法，其中所述所选择锁存器包括具有输出值的锁存器，所述输出值不同于复位值。

12.根据权利要求7所述的方法，其进一步包含：

接收第二复位信号；

检测与所述多个锁存器中的每一者相关联的第二状态值；以及

响应于接收到所述第二复位信号，基于所述检测到的第二状态值选择性地复位所述多个锁存器中的一些但非全部。

13.一种电路装置，其包含：

适合于存储数据的多个锁存电路，所述多个锁存电路中的每一者包括锁存器输出；

多个反馈路径，所述多个反馈路径中的每一者耦合至相应锁存器输出，所述相应锁存器输出与所述多个锁存电路中的相应锁存电路相关联；以及

响应于所述多个反馈路径中的每一者的逻辑电路，所述逻辑电路适合于响应于由所述多个反馈路径提供的值选择性地复位所述多个锁存电路中的一者或一者以上。

14.根据权利要求13所述的电路装置，其中所述逻辑电路适合于确定所述多个锁存电路中的每一者的输出值，且基于所述所确定的输出值有条件地复位所述多个锁存电路中的所述一者或一者以上。

15.根据权利要求13所述的电路装置，其中所述逻辑电路包含多个逻辑电路，且其中所述多个逻辑电路中的每一者耦合至所述多个锁存器中的对应锁存器的复位输入。

16.根据权利要求15所述的电路装置，其中所述多个逻辑电路中的每一逻辑电路包含用以接收复位信号的第一输入及耦合至相应反馈路径的第二输入。

17.根据权利要求13所述的电路装置，其中所述逻辑电路包括耦合至所述多个反馈路径中的相应反馈路径的至少一个逻辑门，所述逻辑电路耦合至至少一个开关装置，所述至少一个开关装置耦合至所述多个锁存电路中的每一者，其中所述逻辑门适合于当所述相应反馈路径处的值指示非复位值时有条件地激活所述至少一个开关。

18.一种通信装置，其包含：

数字信号处理器；

易失性存储器，其耦合至所述数字信号处理器且包括多个锁存电路装置；以及

复位逻辑电路，其耦合至所述易失性存储器且响应于来自所述多个锁存电路装置的反馈以选择性地复位所述锁存电路装置中的一些但非全部。

19.根据权利要求18所述的通信装置，其中所述易失性存储器响应于所述数字信号处理器以存储数据。

20.根据权利要求18所述的通信装置，其进一步包含无线收发器，所述无线收发器耦合至所述数字信号处理器且适合于与通信网路无线地通信。

21.根据权利要求18所述的通信装置，其进一步包含电源电路，所述电源电路包含耦合至所述数字信号处理器且耦合至所述易失性存储器的电池，其中所述复位逻辑电路适合于减小所述非易失性存储器的整体功率消耗。

22.根据权利要求18所述的通信装置，其中所述反馈包含所述多个锁存电路装置中的每一者的输出处的值。

23.一种电路装置，其包含：

用于接收复位信号的装置，所述复位信号指示多个锁存器的复位操作；

用于检测与所述多个锁存器中的每一者相关联的状态值的装置；以及

用于响应于接收到所述复位信号而基于所述检测到的状态值选择性地复位所述多个锁存器中的一些但非全部的装置。

24.根据权利要求23所述的电路装置，其中所述用于选择性地复位所述多个锁存器中的一些但非全部的装置包含用于选择性地对所述多个锁存器中的所选择锁存器启用复位信号的装置。

25.根据权利要求23所述的电路装置，其中所述用于选择性地复位所述多个锁存器中的一些但非全部的装置减小电源噪声。

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