CN108872828B - 复位管理电路和用于复位管理电路的方法 - Google Patents

Abstract

一种信号管理电路包括第一输入端，所述第一输入端用以接收第一信号。第一逻辑部分耦合到所述第一输入端且被配置成提供第一输出信号。第二逻辑部分被耦合成接收第二信号且被配置成提供第二输出信号。所述第二信号是基于所述第一输出信号和所述第一信号。输出端被耦合成基于所述第一输出信号和所述第二输出信号而提供第三输出信号。

Description

复位管理电路和用于复位管理电路的方法

技术领域

本公开大体上涉及集成电路，且更具体来说，涉及用于控制集成电路中的复位的电路和方法。

背景技术

当今，许多集成电路利用测试技术来改进复杂数字电路系统的测试覆盖率。随着数字设计的复杂度增加，复位架构也已变得非常复杂。举例来说，在现代的芯片上系统(system-on-chip；SoC)装置中，系统复位通常会复位SoC的大部分。系统复位可包括可由软件或硬件生成的多个复位源。例如通电复位(power-on reset；POR)、低电压检测(lowvoltage detected；LVD)复位、看门狗超时复位、调试复位等等的复位源可造成系统复位信号的断言。然而，在测试复杂集成电路系统时，复位源可提供显著的挑战。

发明内容

根据本发明的第一方面，提供一种信号管理电路，包括：

第一输入端，所述第一输入端用以接收第一信号；

第一逻辑部分，所述第一逻辑部分耦合到所述第一输入端且被配置成提供第一输出信号；

第二逻辑部分，所述第二逻辑部分被耦合成接收第二信号且被配置成提供第二输出信号，所述第二信号是基于所述第一输出信号和所述第一信号；以及

输出端，所述输出端被耦合成基于所述第一输出信号和所述第二输出信号而提供第三输出信号。

在一个或多个实施例中，所述电路进一步包括：

第二输入端，所述第二输入端耦合到所述第二逻辑部分以接收启用信号；

在所述启用信号处于第一状态时，所述第三输出信号响应于接收到第一信号的第一边缘而转变为第一状态，且

在所述启用信号处于第二状态时，响应于接收到第一边缘而使所述第三输出信号延迟转变为第一状态，直到在接收到所述第一信号的第二边缘之后为止。

在一个或多个实施例中，所述启用信号被特性化为对应于测试模式的测试信号。

在一个或多个实施例中，所述第一信号对应于复位条件指示信号。

在一个或多个实施例中，所述复位指示信号对应于低电压检测信号。

在一个或多个实施例中，所述第一逻辑部分包括串联耦合的第一触发器和第二触发器，所述第一触发器和所述第二触发器各自被耦合成在复位输入处接收所述第一信号。

在一个或多个实施例中，所述第二逻辑部分包括串联耦合的第三触发器和第四触发器，所述第三触发器和所述第四触发器各自被耦合成在复位输入处接收所述第二信号。

在一个或多个实施例中，所述电路进一步包括第一逻辑电路，所述第一逻辑电路具有被耦合成接收所述第一输出信号的第一输入、被耦合成接收所述第一信号的第二输入和被耦合成提供所述第二信号的输出。

在一个或多个实施例中，所述电路进一步包括第二逻辑电路，所述第二逻辑电路具有被耦合成接收所述第一输出信号的第一输入、被耦合成接收所述第二输出信号的第二输入和耦合到所述输出端的输出。

根据本发明的第二方面，提供一种信号管理电路，包括：

第一输入端，所述第一输入端用以接收复位条件指示信号；

第二输入端，所述第二输入端被耦合成接收测试信号；以及

输出端，所述输出端被耦合成提供输出信号；

在所述测试信号处于第一状态时，所述输出信号响应于接收到所述复位条件指示信号的第一边缘而转变为第一状态，且

在所述测试信号处于第二状态时，响应于接收到所述复位条件指示信号的第一边缘而使所述输出信号延迟转变为第一状态，直到在接收到所述复位条件指示信号的第二边缘之后为止。

在一个或多个实施例中，所述电路进一步包括：

第一逻辑部分，所述第一逻辑部分耦合到所述第一输入端且被配置成提供第一信号；以及

第二逻辑部分，所述第二逻辑部分耦合到所述第二输入端且被配置成提供第二信号，所述输出信号是基于所述第一信号和所述第二信号。

在一个或多个实施例中，所述第一逻辑部分包括串联耦合的第一触发器和第二触发器，所述第一触发器和所述第二触发器各自被耦合成在复位输入处接收所述复位条件指示信号。

在一个或多个实施例中，所述第二逻辑部分包括串联耦合的第三触发器和第四触发器，所述第三触发器和所述第四触发器各自被耦合成在复位输入处接收第三信号，所述第三信号是基于所述第一信号和所述复位条件指示信号。

在一个或多个实施例中，所述电路进一步包括第一逻辑电路，所述第一逻辑电路具有被耦合成接收所述第一信号的第一输入、被耦合成接收所述复位条件指示信号的第二输入和被耦合成提供所述第三信号的输出。

在一个或多个实施例中，所述电路进一步包括第二逻辑电路，所述第二逻辑电路具有被耦合成接收所述第一信号的第一输入、被耦合成接收所述第二信号的第二输入和被耦合成在所述输出端处提供所述输出信号的输出。

在一个或多个实施例中，所述测试信号指示测试模式。

在一个或多个实施例中，所述复位条件指示信号对应于低电压检测信号。

根据本发明的第三方面，提供一种方法，包括：

接收复位条件活动的指示；

在测试信号的第一状态期间，响应于接收到所述复位条件活动的所述指示而执行复位操作；以及

在所述测试信号的第二状态期间，响应于接收到复位条件活动的所述指示而延迟所述复位操作，直到在接收到所述复位条件不再活动的指示之后为止。

在一个或多个实施例中，所述测试信号对应于测试模式，所述测试模式在所述测试信号的所述第一状态期间不活动且在所述测试信号的所述第二状态期间活动。

在一个或多个实施例中，复位条件活动的所述指示是基于低电压检测信号。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

本发明是借助于例子予以说明且并不受到附图限制，附图中的类似参考指示类似元件。图中的元件是出于简单和清晰起见而被示出且未必按比例绘制。

图1以简化框图形式示出根据本公开的实施例的示例性集成电路。

图2以简化框图形式示出根据本公开的实施例的示例性复位管理电路。

图3以时序图形式示出根据本公开的实施例的示例性加电信号时序。

图4以时序图形式示出根据本公开的实施例的示例性阻挡和延迟信号时序。

具体实施方式

一般来说，提供一种集成电路，集成电路包括复位管理电路系统，复位管理电路系统用以在测试操作期间选择性地阻挡或延迟复位条件的指示。举例来说，裕度测试操作通常包括系统地缩减供应到受测试的数字电路系统的电压，直到检测到故障为止。故障很可能会在低于被设计成防护此类电路系统的操作的电压监测器的预定阈值的电压电平下发生。可在测试操作期间安全地阻挡通过将所供应的电压缩减到低于预定阈值而启动的复位条件，从而允许测试操作不中断地完成且将数字电路系统的复位延迟直到测试操作完成为止。

图1以简化框图形式示出根据本公开的实施例的示例性集成电路处理系统100。在一些实施例中，处理系统100可被特性化为芯片上系统(system-on-a-chip；SoC)。处理系统100包括系统总线102、处理器104、存储器106、其它外围设备108、测试控制器110、复位控制器112和模拟电路块114。处理器104、存储器106、其它外围设备108、测试控制器110和复位控制器112各自借助于相应通信总线而双向耦合到系统总线102。在一些实施例中，模拟电路块114可借助于通信总线而耦合到系统总线102。在一些实施例中，模拟电路块114可形成在与包括复位电路块112的管芯分离的管芯上。在其它实施例中，处理系统100可包括其它块、外围设备和装置，和/或以其它配置而布置。

系统总线102可以是用于传达例如地址、数据、指令、时钟、复位和控制的任何类型的信息的任何类型的总线。系统总线102提供用于处理器104、存储器106、其它外围设备108、测试电路块110和复位电路块112之间的通信的通信主干。

处理器104可以是任何类型的处理器，包括用于处理、计算等等的电路，例如微处理器(microprocessor；MPU)、微控制器(microcontroller；MCU)、数字信号处理器(digitalsignal processor；DSP)或其它类型的处理核心。处理系统100可包括比如处理器104的多个处理器。处理器104被配置成执行指令，以便实行一个或多个指定任务。

举例来说，存储器106可包括任何合适类型的存储器阵列，例如静态随机存取存储器(static random access memory；SRAM)。存储器106还可直接耦合或紧密耦合到处理器104。处理系统100可包括比如存储器106的多个存储器，或不同存储器的组合。举例来说，处理系统100可包括除了存储器106之外的快闪存储器。

举例来说，处理系统100的其它外围设备108可包括任何数目个其它电路和功能硬件块，例如加速器、计时器、计数器、通信工具、接口、模/数转换器、数/模转换器、PLL等等。其它外围设备108各自借助于相应通信总线而双向耦合到系统总线102。

测试控制器110是用于控制处理系统100的一个或多个外围设备、处理器、存储器、功能块、单元、电路等等的测试的电路块。测试控制器110可提供用于确定制造缺陷、操作裕度等等的测试控制。测试控制器110包括用于将控制信号提供到外围设备、功能块、单元、电路等等的一个或多个输出。举例来说，控制信号116提供到复位控制器112。控制信号116可被特性化为对应于测试模式的测试信号，且用作用于复位控制器112电路系统的启用信号。

复位控制器112是用于控制处理系统100的一个或多个复位功能的电路块。复位控制器112可包括用于来自芯片上和/或芯片外源的复位检测且用于到处理系统100的外围设备、功能块、单元、电路等等的复位信号分布的电路系统。复位源信号可借助于系统总线102和通信总线而路由或传达。复位源信号可直接路由或传达到复位控制器112。举例来说，来自模拟电路块的被标记为118的复位源信号提供到复位控制器112。复位控制器112包括复位管理电路120，复位管理电路120具有用以接收例如118的复位源信号的第一输入、用以接收例如116的启用信号的第二输入和用以提供输出信号的输出。复位信号可借助于系统总线102和通信总线而分布到外围设备、功能块、单元、电路等等，或可直接路由到此类外围设备、功能块、单元、电路等等。

处理系统100的模拟电路块114可包括一个或多个模拟电路以执行任何数目个功能，例如温度检测、电压监测等等。在一些实施例中，模拟电路块114可包括借助于系统总线102和局部耦合通信总线而通信的特征和功能。在一些实施例中，模拟电路块114可形成在与包括复位电路块112的管芯分离的管芯上。在这个实施例中，模拟电路块114包括低电压检测(LVD)电路系统，且将被标记为118的输出信号提供到复位控制器112。在一些实施例中，LVD电路系统可位于处理系统100的其它部分中。

图2以简化框图形式示出根据本公开的实施例的示例性复位信号管理电路120。复位管理电路120可以是复位控制器112的部分。复位管理电路120包括用以接收被标记为CLK的时钟信号、被标记为IN的输入信号、被标记为ENABLE的启用信号的输入端，以及用以提供被标记为OUT的输出信号的输出端。信号IN和ENABLE分别在输入端IN和ENABLE处被接收。在这个实施例中，在测试模式期间，信号ENABLE(116)对应于测试信号。信号ENABLE可由位于测试控制器110中的控制寄存器输出、组合逻辑等等提供。在这个实施例中，信号IN(118)对应于复位条件活动或正在发生的指示(例如低电压检测信号)。信号IN可由例如位于模拟块114中的传感器输出、电压检测器或监测器输出、温度检测器或监测器输出等等的模拟电路系统输出提供。在一些实施例中，所述指示可对应于由处理系统100中的其它电路生成的其它复位条件。

在这个实施例中，复位管理电路120包括触发器202到208、“与非”门210和“或”门212。触发器202到208可被特性化为主从触发器、D型触发器(D-type flip-flop；DFF)等等。在一些实施例中，复位管理电路120可包括其它逻辑和电路系统配置。

每个触发器202到208包括被标记为D的数据输入、由V形符号指示的时钟输入、被标记为R的复位输入和被标记为Q的输出。触发器202到208可包括其它输入和输出。在这个实施例中，每个触发器的复位输入R包括在每个触发器符号处示出的“鼓泡”，以指示复位输入R是低态有效输入。举例来说，在此类复位输入R处提供的逻辑低信号将复位触发器，从而致使在对应输出Q处提供逻辑低信号。

复位管理电路120的第一逻辑部分包括触发器202和204。触发器202的输入D被耦合成借助于被标记为VDD的电源端而接收逻辑高信号。在这个实施例中，VDD电压可被特性化为用于数字逻辑的标称操作电压，且施加在VDD电源端处。如本文中所使用，术语VDD可与VDD电压和施加在VDD电源端处的电压互换地使用。触发器202的复位输入R被耦合成接收信号IN，且触发器202的输出Q耦合到触发器204的输入D。触发器204的复位输入R被耦合成接收信号IN，且触发器204的输出Q在被标记为A的节点处耦合到“或”门212的第一输入。

复位管理电路120的第二逻辑部分包括触发器206和208。触发器206的输入D被耦合成接收信号ENABLE。触发器206的复位输入R在被标记为INDB的节点处耦合到“与非”门210的输出，且触发器206的输出Q耦合到触发器208的输入D。触发器204的复位输入R在被标记为INDB的节点处耦合到“与非”门210的输出，且触发器208的输出Q在被标记为B的节点处耦合到“或”门212的第二输入。

“与非”门210的第一输入在节点A处耦合到触发器204的输出Q。在“与非”门210符号的第一输入处示出“鼓泡”，以指示第一输入是反相或否定输入。“与非”门210的第二输入被耦合成接收信号IN。“与非”门210被耦合成接收信号IN和节点A处的信号，且在输出处提供节点INDB处的信号。“或”门212被耦合成在节点A和B处接收信号，且在输出处提供信号OUT。

图3以时序图形式示出根据本公开的实施例的示例性加电信号时序300。加电信号时序300包括与图2所示出的示例性复位管理电路120一致的加电操作的各种信号波形相对于时间的关系。在这个实施例中，信号IN(例如图1的118)是由模拟电路块114的低电压检测电路系统提供，且信号ENABLE(例如图1的116)是由测试控制器110提供。信号IN和ENABLE分别在输入端IN和ENABLE处被接收。信号IN可被特性化为低电压指示(low voltageindication；LVI)信号、低电压检测(LVD)信号，或节电信号，其中逻辑低指示检测到低于预定阈值的电压且逻辑高指示检测到处于或高于预定阈值的电压。LVI、LVD或节电信号可能对于控制数字电路系统的有序复位或唤醒是合意的。借助于例子，用于加电操作的信号时序如下。

在时间t0，在加电操作期间，施加在VDD电源端处的电压斜升且低于预定阈值。因为电压尚未达到预定阈值，所以低电压检测电路系统的输出信号提供低电压指示作为在输入IN处接收的逻辑低信号。信号CLK处于逻辑低，且节点A、B、INDB和OUT处的信号是未知的。对于图3所描绘的加电操作，信号ENABLE(未示出)处于逻辑低。

在时间t1，在输入IN处接收的逻辑低信号产生在触发器202和204的输出Q处提供的逻辑低信号。又，节点A处的信号转变为逻辑低。在输入IN处接收的逻辑低信号致使“与非”门210的输出在节点INDB处转变为逻辑高信号。

在时间t2，信号IN转变为指示施加在VDD电源端处的电压符合或超过预定阈值的逻辑高信号。低电压检测电路系统的输出信号(信号IN)转变为在输入IN处接收的逻辑高信号。因为信号IN转变为逻辑高且节点A处的信号是逻辑低，所以“与非”门210的输出在节点INDB处转变为逻辑低信号。节点INDB处的逻辑低信号产生在触发器206和208的输出Q处提供的逻辑低信号。节点A和B处的逻辑低信号又致使“或”门212的输出在输出OUT处提供逻辑低信号。输出OUT处的所得逻辑低信号可单独地或与其它信号组合地提供复位条件可活动或正在发生的指示。

在时间t3，时钟信号CLK开始轮换。在这个实施例中，从低电压检测电路系统输出的逻辑高信号指示施加在VDD电源端处的电压处于或高于预定阈值，且足以提供数字电路系统的正常操作。因此，时钟电路系统可开始传播时钟信号CLK。

在时间t4，在输入IN处具有逻辑高信号的情况下，信号CLK对触发器进行计时，从而致使触发器202的输入D处的逻辑高传播通过触发器204的输出Q。节点A处的所得逻辑高信号致使“或”门212的输出信号在输出OUT处转变为逻辑高，且致使“与非”门210的输出信号在节点INDB处转变为逻辑高信号。输出OUT处的逻辑高信号可单独地或与其它信号组合地提供复位条件不再活动或正在发生的指示。

图4以时序图形式示出根据本公开的实施例的示例性阻挡和延迟信号时序400。阻挡和延迟信号时序400包括与图2所示出的示例性复位管理电路120一致的信号阻挡/延迟操作的各种信号波形相对于时间的关系。在这个实施例中，输入IN处的信号IN(例如图1的118)是由模拟电路块114的低电压检测电路系统提供，且ENABLE输入处的信号ENABLE(例如图1的116)是由测试控制器110提供。信号IN可被特性化为低电压指示(LVI)信号、低电压检测(LVD)信号，或节电信号，其中逻辑低指示检测到低于预定阈值的电压且逻辑高指示检测到高于预定阈值的电压。LVI、LVD或节电信号可能对于控制数字电路系统的有序复位或唤醒是合意的。信号ENABLE可被特性化为可在测试模式期间启用的测试信号或阻挡信号。信号ENABLE还可提供测试模式活动的指示。借助于例子，用于复位信号阻挡/延迟操作的信号时序如下。

在时间t0，在输入IN处接收到逻辑高信号，逻辑高信号指示施加在VDD电源端处的电压等于或大于预定阈值，且足以允许数字电路系统的正常操作。在正常操作期间，时钟信号CLK轮换，节点A处的信号处于逻辑高，节点INDB处的所得信号处于逻辑高，且输出信号OUT处于逻辑高。信号ENABLE处于逻辑低，且节点B处的信号处于逻辑低。输出OUT处的逻辑高信号可单独地或与其它信号组合地提供复位条件并不活动或正在发生的指示。

在时间t1，信号ENABLE转变为逻辑高。在这个实施例中，举例来说，信号ENABLE可以是来自测试控制器110的测试信号，测试信号被提供用于在测试模式期间阻挡例如低电压检测信号的另一信号。

在时间t2，在触发器206的输入D处接收的逻辑高信号ENABLE作为节点B处的逻辑高信号而传播通过触发器208的输出Q。输出信号OUT保持处于逻辑高。

在时间t3，信号IN转变为逻辑低。又，触发器202和204被复位，且在节点A处产生逻辑低信号。由模拟电路块114的低电压检测电路系统提供的逻辑低信号(信号IN)指示施加在VDD电源端处的电压低于预定阈值。

举例来说，在测试模式期间，可系统地降低施加在VDD电源端处的电压，使得可确定受测试的数字电路系统的最小操作电压。因为信号ENABLE被断言为逻辑高，所以可阻挡输入IN处的低电压检测信号到达复位管理电路120的输出OUT，使得可在低于预定阈值的VDD电压下确定数字逻辑的最小操作电压。

在一些实施例中，在输入IN处提供的信号可被特性化为由模拟电路块114的电压检测电路系统提供的高电压检测信号。举例来说，可阻挡输入IN处的高电压检测信号到达复位管理电路120的输出OUT，使得可在高于另一预定阈值的VDD电压下确定数字逻辑的最大操作电压。在一些实施例中，在输入IN处提供的信号可以是对于在ENABLE信号被断言为逻辑高时阻挡是合意的任何其它合适信号。

在时间t4，信号IN转变为指示施加在VDD电源端处的电压符合或超过预定阈值的逻辑高。低电压检测电路系统的输出信号转变为在输入IN处接收的逻辑高信号。因为信号IN转变为逻辑高且节点A处的信号处于逻辑低，所以“与非”门210的输出在节点INDB处转变为逻辑低信号。耦合到触发器206和208的复位输入R的节点INDB处的逻辑低信号产生在触发器206和208的输出Q处提供的逻辑低信号。节点A和B处的逻辑低信号又致使“或”门212的输出在输出OUT处提供逻辑低信号。

在这个实施例中，信号IN的逻辑低部分对应于被特性化为复位条件的低电压检测。信号的逻辑低部分从时间t3到时间t4被阻挡。在信号IN转变为逻辑高之后，输出OUT处的所得逻辑低可单独地或与其它信号组合地提供复位条件已发生的指示。通过从时间t3到时间t4阻挡复位条件，测试可不中断地继续。一旦电压恢复到处于或高于预定阈值的电平，就可允许经阻挡的复位条件作为输出OUT处的经延迟信号而传播。

举例来说，从时间t3到时间t4的时段可用以确定用于数字电路系统的最小操作电压。在此时段期间，可缩减施加在VDD电源端处的电压，使得可确定用于数字电路系统的最小操作电压。一旦已确定最小操作电压，就可增加施加在VDD电源端处的电压，直到符合或超过预定阈值为止，从而致使低电压检测电路系统的输出信号转变为逻辑高信号，逻辑高信号指示施加在VDD电源端处的电压足以提供数字电路系统的正常操作。因为数字电路系统可能已在最小操作电压确定期间变得无功能，所以一旦施加在VDD电源端处的电压足够用于正常操作，数字电路系统的复位就是合意的。因此，可在输出OUT处生成复位脉冲信号以恢复功能操作。

在时间t5，节点A处的信号转变为逻辑高。在信号IN转变为逻辑高之后，使用时钟信号CLK的两个时钟周期以将触发器202的输入D处的逻辑高传播通过节点A处的触发器204的输出Q。又，“或”门212和“与非”门210的输出处的信号分别在输出OUT和节点INDB处转变为逻辑高。输出OUT处的逻辑高信号可单独地或与其它信号组合地提供复位条件不再活动或正在发生的指示。

一般来说，提供一种信号管理电路，包括：第一输入端，所述第一输入端用以接收第一信号；第一逻辑部分，所述第一逻辑部分耦合到所述第一输入端且被配置成提供第一输出信号；第二逻辑部分，所述第二逻辑部分被耦合成接收第二信号且被配置成提供第二输出信号，所述第二信号是基于所述第一输出信号和所述第一信号；以及输出端，所述输出端被耦合成基于所述第一输出信号和所述第二输出信号而提供第三输出信号。所述电路可进一步包括：第二输入端，所述第二输入端耦合到所述第二逻辑部分以接收启用信号；在所述启用信号处于第一状态时，所述第三输出信号响应于接收到第一信号的第一边缘而转变为第一状态，且在所述启用信号处于第二状态时，响应于接收到第一边缘而使所述第三输出信号延迟转变为第一状态，直到在接收到所述第一信号的第二边缘之后为止。所述启用信号可被特性化为对应于测试模式的测试信号。所述第一信号可对应于复位条件指示信号。所述复位指示信号可对应于低电压检测信号。所述第一逻辑部分可包括串联耦合的第一触发器和第二触发器，所述第一触发器和所述第二触发器各自被耦合成在复位输入处接收所述第一信号。所述第二逻辑部分可包括串联耦合的第三触发器和第四触发器，所述第三触发器和所述第四触发器各自被耦合成在复位输入处接收所述第二信号。所述电路可进一步包括第一逻辑电路，所述第一逻辑电路具有被耦合成接收所述第一输出信号的第一输入、被耦合成接收所述第一信号的第二输入和被耦合成提供所述第二信号的输出。所述电路可进一步包括第二逻辑电路，所述第二逻辑电路具有被耦合成接收所述第一输出信号的第一输入、被耦合成接收所述第二输出信号的第二输入和耦合到所述输出端的输出。

在另一实施例中，提供一种信号管理电路，包括：第一输入端，所述第一输入端用以接收复位条件指示信号；第二输入端，所述第二输入端被耦合成接收测试信号；以及输出端，所述输出端被耦合成提供输出信号；在所述测试信号处于第一状态时，所述输出信号响应于接收到所述复位条件指示信号的第一边缘而转变为第一状态，且在所述测试信号处于第二状态时，响应于接收到所述复位条件指示信号的第一边缘而使所述输出信号延迟转变为第一状态，直到在接收到所述复位条件指示信号的第二边缘之后为止。所述电路可进一步包括：第一逻辑部分，所述第一逻辑部分耦合到所述第一输入端且被配置成提供第一信号；以及第二逻辑部分，所述第二逻辑部分耦合到所述第二输入端且被配置成提供第二信号，所述输出信号是基于所述第一信号和所述第二信号。所述第一逻辑部分可包括串联耦合的第一触发器和第二触发器，所述第一触发器和所述第二触发器各自被耦合成在复位输入处接收所述复位条件指示信号。所述第二逻辑部分可包括串联耦合的第三触发器和第四触发器，所述第三触发器和所述第四触发器各自被耦合成在复位输入处接收第三信号，所述第三信号是基于所述第一信号和所述复位条件指示信号。所述电路可进一步包括第一逻辑电路，所述第一逻辑电路具有被耦合成接收所述第一信号的第一输入、被耦合成接收所述复位条件指示信号的第二输入和被耦合成提供所述第三信号的输出。所述电路可进一步包括第二逻辑电路，所述第二逻辑电路具有被耦合成接收所述第一信号的第一输入、被耦合成接收所述第二信号的第二输入和被耦合成在所述输出端处提供所述输出信号的输出。所述测试信号可指示测试模式。所述复位条件指示信号可对应于低电压检测信号。

在又一实施例中，提供一种方法，包括：接收复位条件活动的指示；在测试信号的第一状态期间，响应于接收到所述复位条件活动的所述指示而执行复位操作；以及在所述测试信号的第二状态期间，响应于接收到复位条件活动的所述指示而延迟所述复位操作，直到在接收到所述复位条件不再活动的指示之后为止。所述测试信号可对应于测试模式，所述测试模式在所述测试信号的所述第一状态期间不活动且在所述测试信号的所述第二状态期间活动。复位条件活动的所述指示可基于低电压检测信号。

这时应了解，已提供一种集成电路，集成电路包括复位管理电路系统，复位管理电路系统用以在测试操作期间选择性地阻挡或延迟复位条件的指示。举例来说，裕度测试操作通常包括系统地缩减供应到受测试的数字电路系统的电压，直到检测到故障为止。故障很可能会在低于被设计成防护此类电路系统的操作的电压监测器的预定阈值的电压电平下发生。可在测试操作期间安全地阻挡通过将所供应的电压缩减到低于预定阈值而启动的复位条件，从而允许测试操作不中断地完成且将数字电路系统的复位延迟直到测试操作完成为止。

如本文中所使用，术语“总线”用以指代多个信号或导体，多个信号或导体可用以传送一个或多个各种类型的信息，例如数据、地址、控制或状态。如本文中所论述的导体可参考单个导体、多个导体、单向导体或双向导体予以说明或描述。然而，不同实施例可改变导体的实施方案。举例来说，可使用单独的单向导体而非双向导体，且反之亦然。并且，可用以连续方式或以时间复用方式传送多个信号的单个导体来替代多个导体。同样地，运载多个信号的单个导体可被分出成运载这些信号的子集的各种不同导体。因此，存在用于传送信号的许多选项。

本文中所描述的每个信号可被设计为正或负逻辑，其中负逻辑可由信号名称上方的横号、名称之后的星号(*)或信号名称末尾处的字母“B”指示。在负逻辑信号的情况下，信号是低态有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号是高态有效，其中逻辑真状态对应于逻辑电平1。应注意，本文中所描述的任何信号都可被设计为负或正逻辑信号。因此，在可替换的实施例中，被描述为正逻辑信号的那些信号可被实施为负逻辑信号，且被描述为负逻辑信号的那些信号可被实施为正逻辑信号。

因为实施本发明的设备在很大程度上是由本领域的技术人员所知的电子组件和电路构成，所以将不会以比上文所说明的被视为必要的程度更大的任何程度阐释电路细节，以理解和了解本发明的基础概念，且以免使本发明的教示模糊或分散。

尽管已关于特定导电类型或电位极性而描述了本发明，但本领域的技术人员应了解，可颠倒导电类型或电位极性。

此外，本领域的技术人员应认识到，上述操作的功能性之间的界限仅仅是说明性的。多个操作的功能性可组合成单个操作，和/或单个操作的功能性可分布在额外的操作中。此外，可替换的实施例可包括特定操作的多个实例，且操作次序可在各种其它实施例中进行更改。

尽管本文中参考特定实施例而描述了本发明，但可在不脱离如所附权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。因此，本说明书和附图应被看作是说明性的而非限制性的，且全部此类修改都意图包括在本发明的范围内。本文中关于特定实施例所描述的任何益处、优点或问题解决方案都不意图被认作任何或全部权利要求的决定性的、所需要的或必需的特征或要素。

此外，如本文中所使用，术语“一”被定义为一个或多于一个。并且，权利要求书中例如“至少一个”和“一个或多个”的介绍性短语的使用不应被认作暗示由不定冠词“一”介绍的另一权利要求要素将包含此类所介绍的权利要求要素的任何特定权利要求限于仅包含一个此类要素的发明，即使在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”的不定冠词时也是如此。定冠词的使用也是如此。

除非另有陈述，否则例如“第一”和“第二”的术语用以任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此类元件的时间或其它优先顺序。

Claims (9)

1.一种信号复位管理电路，其特征在于，包括：

第一输入端，所述第一输入端用以接收第一信号；

第一逻辑部分，所述第一逻辑部分耦合到所述第一输入端且被配置成提供第一输出信号；

第二逻辑部分，所述第二逻辑部分被耦合成接收第二信号且被配置成提供第二输出信号，所述第二信号是基于所述第一输出信号和所述第一信号；

输出端，所述输出端被耦合成基于所述第一输出信号和所述第二输出信号而提供第三输出信号；以及

第二输入端，所述第二输入端耦合到所述第二逻辑部分以接收启用信号；

在所述启用信号处于第一状态时，所述第三输出信号响应于接收到第一信号的第一边缘而转变为第一状态，且

在所述启用信号处于第二状态时，响应于接收到第一边缘而使所述第三输出信号延迟转变为第一状态，直到在接收到所述第一信号的第二边缘之后为止。

2.根据权利要求1所述的电路，其特征在于，所述启用信号被特性化为对应于测试模式的测试信号。

3.根据权利要求1所述的电路，其特征在于，所述第一信号对应于复位条件指示信号。

4.根据权利要求3所述的电路，其特征在于，所述复位条件 指示信号对应于低电压检测信号。

5.根据权利要求1所述的电路，其特征在于，所述第一逻辑部分包括串联耦合的第一触发器和第二触发器，所述第一触发器和所述第二触发器各自被耦合成在复位输入处接收所述第一信号。

6.根据权利要求5所述的电路，其特征在于，所述第二逻辑部分包括串联耦合的第三触发器和第四触发器，所述第三触发器和所述第四触发器各自被耦合成在复位输入处接收所述第二信号。

7.根据权利要求1所述的电路，其特征在于，进一步包括第一逻辑电路，所述第一逻辑电路具有被耦合成接收所述第一输出信号的第一输入、被耦合成接收所述第一信号的第二输入和被耦合成提供所述第二信号的输出。

8.一种信号复位管理电路，其特征在于，包括：

第一输入端，所述第一输入端用以接收复位条件指示信号；

第二输入端，所述第二输入端被耦合成接收测试信号；以及

输出端，所述输出端被耦合成提供输出信号；

在所述测试信号处于第一状态时，所述输出信号响应于接收到所述复位条件指示信号的第一边缘而转变为第一状态，且

在所述测试信号处于第二状态时，响应于接收到所述复位条件指示信号的第一边缘而使所述输出信号延迟转变为第一状态，直到在接收到所述复位条件指示信号的第二边缘之后为止。

9.一种用于如权利要求1至8中任一项所述的信号复位管理电路的方法，其特征在于，包括：

接收复位条件活动的指示；

在测试信号的第一状态期间，响应于接收到所述复位条件活动的所述指示而执行复位操作；以及

在所述测试信号的第二状态期间，响应于接收到复位条件活动的所述指示而延迟所述复位操作，直到在接收到所述复位条件不再活动的指示之后为止。

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