KR20100091263A - 스위칭 회로들을 사용하여 전력을 공급하는 시스템 및 방법 - Google Patents

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Abstract

특정한 실시예에서, 제 1 전력 스위칭 회로에 응답하는 제 1 전력 도메인 및 제 2 스위칭 회로에 응답하는 제 2 전력 도메인을 포함하는 시스템이 제시된다. 상기 시스템은 또한 상기 제 1 전력 스위칭 회로 및 상기 제 2 전력 스위칭 회로를 선택적으로 작동하도록 구성된 로직 회로를 포함한다. 상기 제 1 전력 스위칭 회로 및 상기 제 2 스위칭 회로 중 적어도 하나는 제 1 파워 업 스테이지 동안 작동시키기 위해 구성된 제 1 세트의 트랜지스터들을 포함하고 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 작동하도록 구성된 제 2 세트의 트랜지스터들을 포함한다.

Description

스위칭 회로들을 사용하여 전력을 공급하는 시스템 및 방법{SYSTEM AND METHOD OF PROVIDING POWER USING SWITCHING CIRCUITS}
본 개시내용은 일반적으로 스위칭 회로들을 사용하여 전력을 공급하는 시스템 및 방법에 관한 것이다.
일반적으로, 집적회로 디바이스들은 전력원으로부터 전력을 공급받는 다수의 회로 컴포넌트들을 포함할 수 있다. 기존에, 이동 전화기들 및 다른 휴대용 컴퓨팅(computing) 디바이스들은 배터리와 같은 휴대용 전력원에 의존하는 프로세서들, 메모리 회로들, 다른 형태의 회로들과 같은 집적회로들을 포함한다. 따라서, 상기 디바이스들의 배터리 수명을 증가시키기 위해 전체적인 전력 소비를 감소시키는 것이 바람직하다.
몇몇 회로들에서, 누설 전류는 전력 리소스들의 상당한 유출을 나타낸다. 헤드 스위치들(head switchs) 또는 풋 스위치들(foot switchs)은 누설 전류들을 감소시키기 위해 종종 사용되는 반면에, 이러한 스위치들의 작동(activation)과 작동해제(deactivation)는 큰 전류 스파이크를 발생(introduce)시킬 수 있다. 특히, 회로 디바이스의 파워 그리드(power grid)는 큰 커패시턴스(C)를 나타낸다. 헤드 스위치 또는 풋 스위치가 상기 파워 그리드의 충전을 인에이블시키위해 작동될 때, 큰 순간 전류(ipower _ up)가 발생될 수 있다. 예를 들어, 전기적 접지 전압 레벨 또는 이에 근접한 전압 레벨로부터 대략적으로 공급 전압 레벨(예를 들어, VDD)과 동일한 전압 레벨(VDDx)로 파워 그리드의 레일-대-레일 충전(rail-to-rail charging)은 상당한 전류
Figure pct00001
를 발생시킬 수 있다. 이러한 큰 순간 전류(ipower _ up)는 파워 서플라이 버클링(buckling) 및 가능한 금속 상호접속(interconnect) 일렉트로마이그레이션(electromigration)을 초래할 수 있다. 또한, 특정한 메모리 블록이 전력 사이클링을 통해 이동할 때 파워 서플라이 IR 드롭(drop)과 관련하여 이웃한 블록으로 노이즈가 유입될 수 있다.
특정한 예시적인 실시예에서, 제 1 전력 스위칭 회로에 대응하는 제 1 전력 도메인 및 제 2 전력 스위칭 회로에 응답하는 제 2 전력 도메인을 포함하는 시스템이 제시된다. 상기 시스템은 제 1 전력 스위칭 회로 및 제 2 전력 스위칭 회로를 선택적으로 작동시키도록 구성된 로직 회로 또한 포함한다. 상기 제 1 전력 스위칭 또는 상기 제 2 전력 스위칭 회로 중 적어도 하나는 제 1 파워 업(power up) 스테이지 동안 작동하도록 구성된 제 1 세트의 트랜지스터들 및 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 작동하도록 구성된 제 2 세트의 트랜지스터들을 포함한다.
다른 특정한 실시예에서, 파워 서플라이의 공급 전압 레벨보다 낮은 전압 레벨로 전력레일을 제 1 파워 업 스테이지 동안 프리차지(precharge)시키기 위한 제 1세트의 트랜지스터들을 선택적으로 작동시키는 디바이스에 전력을 공급하는 방법이 제시된다. 상기 방법은 제 1 세트의 트랜지스터들 중 적어도 하나가 제 1 파워 업 기간 동안 작동된 이후에 제 2 파워 업 스테이지 동안 제 2 세트의 트랜지스터들을 작동시키는 것 또한 포함한다.
또 다른 특정한 실시예에서, 제 1 스테이지 동안, 방법은 제 1 신호 특성을 갖는 제 1 전류를 드로잉(draw)하는 것을 포함한다. 제 2 스테이지 동안, 상기 방법은 톱니 타입 패턴을 포함하는 제 2 신호 특성을 갖는 제 2 전류를 드로잉하는 것을 포함한다.
또 다른 특정한 실시예에서, 안테나, 상기 안테나와 연결된 무선 제어기, 및 상기 무선 제어기와 연결된 프로세서를 포함하는 무선 통신 디바이스가 공개된다. 상기 무선 통신 디바이스는 또한 제 1 세트의 트랜지스터들, 제 2 세트의 트랜지스터들 및 상기 전력 스위칭 회로와 연결된 전력 제어 로직 회로를 포함하는 전력 스위칭 회로를 포함한다. 상기 전력 제어 로직 회로는 제 1 파워 업 스테이지 동안 제 1 세트의 트랜지스터들을 선택적으로 작동시키도록 구성되고, 제 2 파워 업 스테이지 동안 제 2 세트의 트랜지스터들을 작동시키도록 구성된다.
파워 그리드의 충전과 관련하여 서지(surge)전류가 감소되는 점에서 상기 전력 스위칭 회로의 실시예들에 의해 제공된 하나의 특정한 이점이 제공된다.
다른 특정한 이점은, 제 1 세트의 트랜지스터들(트리클(trickle) 디바이스)을 작동시키고 그 다음에 제 2 세트의 트랜지스터들(플러드(flood) 디바이스)을 작동시킴으로써, 파워 그리드가 공급 전압 레벨보다 낮은 전압 레벨로 프리차지될 수 있고 그 다음에 상기 파워 그리드가 공급 전압 레벨로 램핑(ramp)되어, 파워 그리드와 연관된 커패시턴스(C)에 기인한 서지 전류를 감소시키는 것이다. 특정한 예로, 상기 파워 그리드는 대략적으로 상기 공급 전압 레벨의 반 값(즉,VDD/2)으로 프리차지될 수 있다. 한번 파워 그리드가 프리차지 되면, 제 2 세트의 트랜지스터들은 파워 그리드를 상기 공급 전압 레벨(VDD)로 충전시키기 위해 작동될 수 있다. 스테이지들에서 상기 파워 그리드에 전력을 제공함으로써, 파워 업 프로세스 동안에 서지 전류는 감소된다.
또 다른 이점으로 회로의 파워 그리드와 연결된 저(low)전력 회로는 서지 전류와 관련된 파워 업 또는 웨이크 업으로부터 보호된다. 특히, 전력 스위칭 회로의 실시예들은 파워 서플라이 버클링 또는 금속 상호접속 일렉트로마이그레이션을 초래하지 않는 레벨로 파워 서플라이 서지 전류를 감소시키기 위해, 그리고 파워 서플라이 IR 드롭의 관련하여 이웃하는 블록들로 유입되는 노이즈를 감소시키기 위해, 제어된 파워 업 시퀀스를 제공할 수 있다.
상기 감소된 서지 전류들이 또한 상호(cross)-커플링(coupling) 노이즈를 감소시키고, 디바이스들의 인접한 뱅크들 사이에서 파워 서플라이 노이즈 면역성을 증가시킨다는 점에서 또 다른 특정한 이점이 제공된다.
2차원 그리드의 형태로 헤드 스위치들을 배치하는 것이 매우 낮은 순간 IR 드롭 및 고속의 스위칭을 가지는 파워 서플라이 그리드 디자인을 가능하게 한다는 점에서 또 다른 이점이 제공된다.
본 개시내용의 다른 양상들, 이점들, 및 특징들은 아래의 부분들인 도면의 간단한 설명, 발명의 상세한 설명, 및 특허청구범위를 포함한 전체적인 출원의 검토 이후에 명백해질 것이다.
도 1은 스위칭 회로들을 사용하여 전력을 공급하기 위한 회로 디바이스의 특정한 예시적인 실시예의 블록 다이어그램이다.
도 2는 스위칭 회로들을 사용하여 전력을 공급하기 위한 회로 디바이스의 특정한 예시적인 제 2의 실시예의 블록 다이어그램이다.
도 3은 회로에 전력을 공급하기 위한 회로 디바이스의 특정한 예시적인 제 3의 실시예의 블록 다이어그램이다.
도 4는 회로 디바이스의 전력 도메인에 전력을 공급하기 위한 회로 디바이스의 특정한 예시적인 제 3의 실시예의 블록 다이어그램이다.
도 5는 도 1-4의 전력 전달 회로 디바이스들 중 하나와 연결된 파워 서플라이에서의 파워 서플라이 전류의 특정한 예시적인 실시예의 블록 다이어그램이다.
도 6은 스위칭 회로들을 사용하기 위한 전력을 공급하는 방법의 특정한 예시적인 실시예의 흐름도이다.
도 7은 스위칭 회로들을 사용하기 위한 전력을 공급하는 방법의 특정한 예시적인 제 2의 실시예의 흐름도이다. 그리고,
도 8은 도 1-4에서 도시된 회로들 중 임의의 회로를 포함할 수 있는 전형적인 무선 통신 디바이스의 블록 다이어그램이다.
도 1은 스위칭 회로들을 사용하여 전력을 공급하기 위한 회로 디바이스(100)의 특정한 예시적인 실시예의 블록 다이어그램이다. 상기 회로 디바이스(100)는 제 1 전력 스위칭 회로(106) 및 제 2 전력 스위칭 회로(108)를 통해서 회로 디바이스에 응답하는 전력 제어 로직 회로(102)를 포함한다. 상기 전력 제어 로직 회로(102)는 제 1 전력 스위칭 회로(106) 및 제 2 전력 스위칭 회로(108)를 선택적으로 작동시키도록 구성된다. 회로 디바이스(104)는 제 1 전력 스위칭 회로(106)에 응답하는 제 1 전력 도메인(110) 및 제 2 전력 스위칭 회로(108)에 응답하는 제 2 전력 도메인(112)을 포함한다. 제 1 전력 스위칭 회로(106)는 제 1 세트의 트랜지스터들(114) 및 제 2 세트의 트랜지스터들(116)을 포함한다. 제 2 전력 스위칭 회로(108)는 제 3 세트의 트랜지스터들(118) 및 제 4 세트의 트랜지스터들(120)을 포함한다. 제 1 ,제 2 ,제 3, 제 4 세트의 트랜지스터들(114,116,118,및 120)은 p채널 트랜지스터들, n채널 트랜지스터들, 또는 이들의 임의적인 결합을 포함할 수 있다. 특정한 실시예에서, 제 1 ,제 2 ,제 3 ,제 4 세트의 트랜지스터들(114, 116, 118, 및 120)은 p채널 트랜지스터들이다.
특정한 실시예에서, 상기 회로 디바이스(104)는 다수의 회로들을 포함할 수 있다. 추가적으로, 제 1 및 2 전력 도메인들(110 및 112)은 회로 디바이스를 나타낼 수 있다. 특정한 예에서, 상기 회로 디바이스(104)는 메모리 어레이를 포함하는 메모리 디바이스일 수 있고, 상기 제 1 및 2 전력 도메인들(110 및 112)은 메모리 어레이 내에 있는 서브 어레이 또는 메모리 블록과 같은 메모리의 일부분들일 수 있다. 다른 특정한 예로, 상기 회로 디바이스(104)는 다수의 프로세서 회로들을 포함하는 디지털 신호 프로세서일 수 있고, 제 1 및 2 전력 도메인들(110 및 112)은 디지털 신호 프로세서의 서브 회로와 같은 디지털 프로세서의 일부분들을 나타낼 수 있다.
특정한 예시적인 실시예에서, 파워 업 프로세스 동안, 회로 디바이스(104)의 제 1 전력 도메인(110)으로 전력을 공급하기 위해 제 1 전력 스위칭 회로(106)의 제 1 세트의 트랜지스터들(114) 및 제 2 세트의 트랜지스터들(116) 중 적어도 하나를 선택적으로 작동시키도록 상기 전력 제어 로직 회로(102)가 구성된다. 다른 특정한 실시예에서, 파워 업 프로세스 동안, 상기 전력 제어 로직 회로(102)는 회로 디바이스(104)의 제 2 전력 도메인(112)으로 전력을 공급하기 위해 제 2 전력 스위칭 회로(108)의 제 3 세트의 트랜지스터들 및 제 4 세트의 트랜지스터들(120) 중 적어도 하나를 선택적으로 작동시킬 수 있다.
특정한 예시적인 실시예에서, 회로 디바이스(104)의 제 1 및 2 전력 도메인(110 및 112)들로 파워 스테이지들에 있는 파워 서플라이를 공급하기 위해 제 1 전력 스위칭 회로(106) 및 제 2 전력 스위칭 회로(108)가 전력 제어 로직 회로(102)에 의해 제어된다. 예를 들어, 제 1 파워 스테이지 동안, 제 1 세트의 트랜지스터들(114)은 회로 디바이스(104)의 파워 레일을 파워 서플라이와 관련된 공급 전압 레벨보다 낮은 전압 레벨로 프리차지시키기 위해 작동된다. 특정한 예로, 파워 서플라이는 파워 서플라이 레벨(VDD)을 가질 수 있고, 제 1 세트의 트랜지스터들(114)은 파워 레일을 대략적으로 상기 파워 서플라이 전압 레벨의 1/2 정도의 전압 레벨(즉, 대략적으로 VDD/2)로 프리차지시키도록 구성된다. 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에, 제 2 파워 스테이지 동안, 제 2 세트의 트랜지스터들(116)은 전력 레일에 전력을 공급하기 위해 작동된다.
특정한 예시적인 실시예에서, 상기 회로 디바이스(104)는 메모리 디바이스이고, 제 1 전력 도메인(110) 및 제 2 전력 도메인(112)은 상기 메모리 디바이스 내에 있는 독립적인 메모리 셀들을 나타낸다. 다른 특정한 실시예에서, 상기 제 1 전력 도메인(110)은 개별적인 회로 컴포넌트, 전기적 부하, 서브 회로, 회로 드라이버, 다른 회로 디바이스 또는 이들의 임의의 결합과 관련된다. 다른 특정한 실시예에서, 제 1 전력 스위칭 회로(106) 또는 제 2 전력 스위칭 회로(108)를 선택적으로 작동 해제시킴으로써 제 1 전력 도메인(110) 또는 제 2 전력 도메인(112)을 선택적으로 작동 해제시키기 위해 전력 제어 로직 회로(102)는 디코더를 포함한다.
특정한 예시적인 실시예에서, 비활성(inactivity) 기간 동안에 상기 회로 디바이스(104)의 제 1 전력 도메인(110)은 휴면 모드와 같은 감소된 전력 모드로 동작한다. 작동, 웨이크업 지시, 인터럽트, 다른 표시자 또는 이것들의 임의의 결합에 대응하여, 전력 제어 로직 회로(102)는 회로 디바이스(104)의 제 1 전력 도메인(110)과 관련된 파워 서플라이 레일을 프리차지시키기 위해 제 1 세트의 트랜지스터들(114)을 작동시키는 파워 업 신호를 제 1 전력 스위칭 회로(106)로 전송한다. 제 1 세트의 트랜지스터들(114) 중 적어도 하나가 작동한 이후에 파워 레일에 전력을 공급하기 위해 제 2 세트의 트랜지스터들(116)이 작동된다. 특정한 예로, 제 2 세트의 트랜지스터들(116)은 제 1 세트의 트랜지스터들(114)보다 넓고 더 많은 전류를 전달하는 다수의 트랜지스터들을 포함한다. 특정한 실시예에서, 제 1 및 제 2 세트들의 트랜지스터들(114 및 116)은 전력 제어 로직 회로(102)로부터의 제어 신호들을 통해 선택적으로 작동된다. 다른 특정한 실시예에서, 전력 제어 로직 회로(102)로부터의 단일 제어 신호가 제 1 세트의 트랜지스터들(114) 및 제 2 세트의 트랜지스터들(116)을 작동시키도록 제 1 및 2 세트들의 트랜지스터들(114 및 116)은 전기적으로 연결되어 있다. 특정한 실시예에서, 제 2 세트의 트랜지스터들(116)의 작동은 제 1 세트의 트랜지스터들(114)의 작동과 관련하여 지연될 수 있다.
특정한 실시예에서, 전력 제어 로직 회로(102)는 회로 디바이스(104)의 제 2 전력 도메인(112)과 관련된 제 2 파워 레일을 프리차지시키기 위해 제 1 파워 업 스테이지 동안 제 3 세트의 트랜지스터들(118)을 선택적으로 작동시킨다. 제 2 전력 레일은 대략적으로 파워 서플라이의 전압 레벨의 1/2 정도의 공급 전압 레벨로 충전될 수 있다. 제 3 세트의 트랜지스터(118)들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 제 4 세트의 트랜지스터(120)는 작동된다.
도 2는 스위칭 회로를 사용하여 전력을 공급하기 위한 회로 디바이스(200)의 특정한 예시적인 제 2 실시예의 블록 다이어그램이다. 파워 서플라이(202)는 전력 제어 로직 회로(206)에 응답하는 전력 스위칭 회로(204)와 연결된다. 전력 스위칭 회로(204)는 또한 전력 도메인(208)을 포함하는 회로 디바이스와 연결된다. 상기 전력 스위칭 회로(204)는 제 1 세트의 트랜지스터들(210), 제 2 세트의 트랜지스터들(212), 및 선택적인 지연 엘리먼트(222)를 포함한다. 상기 제 1 및 2 세트들의 트랜지스터들(210 및 212)은 터미널들(214)을 통해서 파워 서플라이(202)와 연결된다. 제 1 세트의 트랜지스터들(210)은 제어 터미널(216)을 통해서 전력 제어 로직 회로(206)와 연결된다. 제 1 세트의 트랜지스터들(210)은 피드백 루프(218)를 통해서 제 2 세트의 트랜지스터들(212)과 연결된다. 선택적으로, 제 1 세트의 트랜지스터들(210)은 상기 선택적인 지연 엘리먼트(222)를 통해서 제 2 세트의 트랜지스터들과 연결된다.
특정한 예시적인 실시예에서, 전력 제어 로직 회로(206)는 제어 라인(216)에서 제어 신호를 통해 제 1 세트의 트랜지스터들(210)을 선택적으로 작동시킨다. 제 1 세트의 트랜지스터들(210) 중 적어도 하나의 트랜지스터는 전력 도메인(208)을 포함하는 회로 디바이스의 파워 서플라이 레일을 나타낼 수 있거나 또는 이와 연결될 수 있는 노드(220)를 프리차지시키기 위해 작동된다. 제 1 세트의 트랜지스터들(210)의 트랜지스터들 중 적어도 하나의 작동 이후에, 원하는 파워 서플라이 전압 레벨로 상기 노드(220)를 완전히 충전시키도록 제 2 세트의 트랜지스터들(212)을 작동시키기 위해 제어신호는 피드백 루프(218)를 통해서 전파된다. 특정한 예시적인 실시예에서, 제 2 세트의 트랜지스터들(212)의 작동을 지연시키기 위해 피드백 루프(218)에서의 제어 신호는 선택적인 지연 엘리먼트(222)를 사용하여 지연될 수 있다. 예를 들어, 제 1 세트의 트랜지스터들(210)의 트랜지스터들의 크기에 따라서, 제 2 세트의 트랜지스터들(212)이 작동되기 전에 제 1 세트의 트랜지스터들(210)이 노드(220)를 프리차지시킬 시간을 허용하기 위한 지연이 바람직할 수 있다.
특정한 실시예에서, 스테이지들에서 노드(220)(즉, 전력 도메인(208)을 포함하는 상기 회로 디바이스의 파워 레일)를 충전시킴으로써, 파워 업 서지 전류는 감소된다. 파워 업 서지 전류를 감소시킴으로써, 노드 220과 연결된 저 전력 회로는 보호될 수 있다. 특히, 비활성 기간들 동안 전력 소비를 감소시키기 위해 이동 디바이스들은 종종 휴면 모드들 및 다른 감소된 전력 모드들을 사용하기 때문에, 휴면 모드로부터의 파워 업은 자주 발생하고, 상기 파워 업 프로세스가 제어되지 않는다면, 빈번한(반복된) 휴면/파워 업 시퀀스들은 순간적인 서지 전류들로 인하여 저 전력 회로를 손상시킬 수 있다. 파워 업 프로세스의 스테이징을 통해서 그러한 서지 전류들은 저 전력 회로를 보호하기 위해 제한된다.
도 3은 스위칭 회로들을 사용하여 전력을 제공하기 위한 회로 디바이스(300)의 특정한 예시적인 제 3 실시예의 다이어그램이다. 상기 회로 디바이스(300)는 전력 제어 로직 회로(304)와 연결된 제어 터미널(306)을 갖는 회로기판(302)을 포함한다. 상기 회로기판(300)은 또한 다수의 파워 서플라이 레일들(308)을 포함한다. 게다가, 상기 회로기판(300)은 관련된 회로의 하나 또는 그 이상의 전력 도메인들에게 선택적으로 전력을 공급하기 위해 독립적으로 작동될 수 있는 다수의 뱅크들(310, 312, 314, 316, 318, 320, 322, 324, 326, 328, 330, 332, 334, 및 336)을 포함한다. 상기 뱅크(324)는 제어 터미널(306) 및 제 1 세트의 트랜지스터들(339)과 연결된 제 1 드라이버 회로(338)를 포함하고 제 2 세트의 트랜지스터들(341) 및 제 1 세트의 트랜지스터들(339)과 연결된 피드백 루프(343)와 연결된 제 2 드라이버 회로(340)를 포함한다. 특히, 상기 피드백 루프는 제 1 세트의 트랜지스터들(339)의 게이트들과 제 2 세트의 트랜지스터들(341)의 게이트들을 연결한다. 일반적으로, 각각의 뱅크들(310, 312, 314, 316, 318, 320, 322, 324, 326, 328, 330, 332, 334, 및 336)은 제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들을 포함한다. 예를 들어, 상기 뱅크(336)는 제 1 세트의 트랜지스터들(358) 및 피드백 루프(362)에 의해서 제 1 세트의 트랜지스터들과 연결된 제 2 세트의 트랜지스터들(360)을 포함한다.
제 1 세트의 트랜지스터들(339)로부터의 제 1 트랜지스터(346) 및 제 2 세트의 트랜지스터들(341)로부터의 제 2 트랜지스터(352)는 분해도(342)에서 도시된다. 제 1 트랜지스터(346)는 파워 서플라이 레일(308)과 연결된 노드(344)와 연결된 제 1 터미널을 포함한다. 제 1 트랜지스터(346)는 또한 제 1 드라이버 회로(338)와 연결되는 제 1 세트의 트랜지스터들(339) 중 다른 트랜지스터들의 각각의 게이트들과 연결된 제어 터미널(348)을 포함한다. 제 1 트랜지스터(346)는 또한 노드(350)와 연결된 제 3 터미널을 포함한다. 제 1 트랜지스터(346)는 상기 노드(350)를 프리차지시키기 위해 전력 제어 로직 회로(304)로 부터의 제어신호에 의해 선택적으로 작동될 수 있다. 제 2 트랜지스터(352)는 노드(344)와 연결된 제 1 터미널을 포함한다. 상기 제 2 트랜지스터(352)는 또한 제 2 드라이버 회로(340)와 연결되는 제 2 세트의 트랜지스터들(341) 중 다른 트랜지스터들의 각각의 게이트들에 연결된 제어 터미널(354)을 포함한다. 제 2 트랜지스터(352)는 또한 노드(350)와 연결된 제 3 터미널을 포함한다. 제 1 트랜지스터(346)의 제어 터미널(348)을 포함하는 제 1 세트의 트랜지스터들(339)의 게이트들은 피드백 루프(343)를 통해서 제 2 트랜지스터(352)의 제어 터미널(354)을 포함하는 제 2 세트의 트랜지스터들(341)의 게이트들과 전기적으로 연결된다. 특정한 실시예에서, 제 1 세트의 트랜지스터들(339) 중 적어도 하나의 트랜지스터가 작동된 이후에 제 2 트랜지스터(352)는 작동된다. 특정한 예로, 제 1 세트의 트랜지스터들(339) 중 적어도 하나가 작동된 이후에 제 2 트랜지스터(352)가 작동되도록 피드백 루프(343)는 제 2 세트의 트랜지스터들(341)의 작동에 지연을 발생시킬 수 있다. 작동중에, 제 2 트랜지스터(352) 및 제 2 세트의 트랜지스터들(341)의 다른 트랜지스터들은 회로 블록(356)의 전력 도메인에게 전력을 공급하기 위해 노드(350)를 완전히 충전시키도록 구성된다.
특정한 예시적인 실시예에서, 선택된 전력 도메인에 전력을 공급하기 위해, 전력 제어 로직 회로(304)는 다수의 뱅크들(310, 312, 314, 316, 318, 320, 322, 324, 326, 328, 330, 332, 334, 및 336) 중 선택된 뱅크를 선택적으로 작동시키기 위한 디코더를 포함한다. 특정한 실시예에서, 제 1 및 2 세트들의 트랜지스터들(339 및 341)의 각각의 트랜지스터들은 p채널 금속 산화막 반도체 전계 효과 트랜지스터들(MOSFET or PMOS 디바이스들)일 수 있다.
도 4는 회로 디바이스에 전력을 공급하기 위한 디바이스(400)의 특정한 예시적인 제 3 실시예의 블록 다이어그램이다. 파워 서플라이 터미널(406)에서부터 회로 디바이스(408)의 하나 또는 그 이상의 전력 도메인들에게 전력을 선택적으로 공급하기 위해 상기 디바이스(400)는 전력 스위칭 회로(404)와 연결된 전력 제어 로직 회로(402)를 포함한다. 전력 스위칭 회로(404)는 파워 서플라이 노드들(436, 438 및 440)을 프리차지시키도록 구성된 트리클 회로(410)를 포함하고, 상기 파워 서플라이 노드들(436, 438, 및 440)을 완전히 충전시키기 위한 플러드 회로(412)를 포함한다. 상기 트리클 회로(410)는 p채널 트랜지스터들(418, 420, 및 422)의 제어 터미널(416)에 제어 신호를 공급하기 위한 제 1 드라이버 회로(414)를 포함한다. p채널 트랜지스터들(418, 420, 및 422)의 상기 제어 터미널들(즉, 게이트들)은 서로에 대하여 전기적으로 연결된다. 각각의 p채널 트랜지스터들(418, 420, 및 422)은 파워 서플라이 터미널(406)과 연결되고, 노드들(436, 438, 및 440) 중 하나와 각각 연결된다. 피드백 루프(424)는 p채널 트랜지스터(422)의 게이트와 상기 플러드 회로(412)의 제 2 드라이버 회로(426)를 연결한다. 플러드 회로(412)는 p채널 트랜지스터들(430, 432, 및 434)의 제어 터미널(428)에 제어 신호를 공급하기 위한 드라이버 회로(426)를 포함한다. p채널 트랜지스터들(430, 432, 및 434)의 제어 터미널들(즉, 게이트들)은 전기적으로 연결된다. 게다가, 각각의 p채널 트랜지스터들(430, 432, 및 434)은 파워 서플라이 터미널(406)과 연결되고, 노드들(436, 438, 및 440) 중 하나와 대응하여 각각 연결된다.
특정한 예시적인 실시예에서, 상기 전력 제어 로직 회로(402)는 제어 신호를 트리클 회로(410)로 공급함으로써 전력 스위칭 회로(404)를 선택적으로 작동시키도록 구성되며, 트리클 회로(410)는 각각의 노드들(436, 438, 및 440)을 상기 파워 서플라이 터미널(406)의 전압 레벨보다 낮은 전력레벨로 프리차지시키기 위해 각각의 트랜지스터들(418, 420, 및 422)을 작동시킨다. 트리클 회로(410)가 임의의 수의 각각의 노드들을 프리차지시키기 위해 임의의 수의 트랜지스터들을 포함할 수 있다는 점을 이해해야 할 것이다. 플러드 회로(402)의 제 2 드라이버 회로(426)는 피드백 루프(424)를 통해 수신되는 제어 신호를 위한 지연을 제공할 수 있다. 각각의 노드들(436, 438, 및 440)을 추가적으로 충전시키기 위해 플러드 회로(412)의 트랜지스터들(430, 432, 및 434)은 피드백 루프(424)를 통해 수신된 제어 신호에 의해 작동될 수 있다. 플러드 회로(412)가 임의의 수의 대응하는 노드들을 충전시키기 위해 임의의 수의 트랜지스터들을 포함할 수 있다는 점을 이해해야 할 것이다.
특정한 실시예에서, 플러드 회로(412)의 트랜지스터들(430, 432, 및 434)은 트리클 회로(410)의 트랜지스터들(418, 420, 및 422)보다 폭이 넓다. 상기 넓은 트랜지스터들(430, 432, 및 434)은 트리클 회로의 상기 트랜지스터들보다 더 많은 전류를 전달한다. 특정한 실시예에서, 트리클 회로는(410) 상기 노드들(436, 438, 및 440)에서의 실제적인(virtual) 파워 서플라이를 대략적으로 파워 서플라이 전압의 1/2값(즉, 대략적으로 Vdd/2)으로 프리차지시키기 위해 작동된다. 그 다음에 플러드 회로의 드라이버 회로(426)는 상기 노드들(436, 438, 및 440)에서의 상기 실질적인 파워 서플라이가 대략적으로 상기 파워 서플라이 전압(즉, 대략적으로 Vdd)으로 램핑하도록 작동되고, 그렇게 함으로써 파워 업 기간 동안 서지 전류를 제한한다.
일반적으로, 도 1-4의 회로 디바이스들이 트랜지스터들의 2개의 세트들(즉, 트리클 회로(410) 및 플러드 회로(412))을 도시하고 있지만, 추가적인 프리차지 전압 레벨들을 제공하기 위해 다수의 스테이지들이 전력 스위칭 회로들에 포함될 수 있다는 점을 이해해야 할 것이다. 예를 들어, 전력 스위칭 회로가 트랜지서터들의 4개의 세트들을 포함하는 경우에, 4개의 스테이지들 동안 전력 스위칭 디바이스는 노드에서 파워 레벨을 스위칭할 수 있고, 각각의 스테이지들은 회로 디바이스의 전력 도메인과 연결된 노드에 대한 파워 서플라이 전압 레벨의 대략적으로 1/4 정도를 기여한다. 특정한 구현에 따라서, 추가적인 프리차지 파워 스테이지들을 제공하기 위해 임의의 수의 트랜지스터들의 세트들이 포함될 수 있다.
도 5는 도 1-4의 회로 디바이스들 중 하나와 연결된 파워 서플라이에서의 파워 서플라이 전류의 특정한 예시적인 실시예의 다이어그램(500)이다. 상기 다이어그램(500)은 제 1 신호 특성을 포함하는 제 1 전류(504)를 갖는 제 1 스테이지(502)를 도시한다. 특정한 실시예에서, 상기 제 1 신호 특성은 실질적으로 일정한 전류까지의 램핑을 나타낸다. 상기 다이어그램(500)은 또한 제 2 신호특성을 포함하는 제 2 전류(508)를 갖는 제 2 스테이지(506)를 도시한다. 상기 제 2 신호 특성은 톱니 타입의 패턴을 나타낸다. 특정한 실시예에서, 상기 제 2 신호 특성은 제 1 톱니 신호 엘리먼트(512) 및 제 2 톱니 신호 엘리먼트(514)를 포함한다. 상기 다이어그램(500)은 또한 제 3 신호 특성(518)을 포함하는 제 3 스테이지(510)를 도시한다.
특정한 예시적인 실시예에서, 상기 제 1 스테이지(502)는 도 3에서 도시된 제 1 세트의 트랜지스터들(339)과 같은 제 1 세트의 트랜지스터들의 작동과 관련된 제 1 파워 업 스테이지를 나타낸다. 다른 특정한 예시적인 실시예에서, 상기 제 2 스테이지는 도 3에서 도시된 제 2 세트의 트랜지스터들(341)과 같은 제 2 세트의 트랜지스터들의 작동과 관련된 제 2 파워 업 스테이지를 나타낸다. 특정한 예시적인 실시예에서, 상기 톱니 타입 패턴은 제 1 및 2 톱니 신호 엘리먼트들(512 및 514)과 같은 다수의 톱니 신호 엘리먼트들을 포함한다. 제 2 스테이지는 점선(516)으로 표시된 바와 같은 임의의 수의 톱니 신호 엘리먼트들을 포함할 수 있다. 톱니 신호 엘리먼트들(512 및 514)과 같은 특정한 수의 톱니 신호 엘리먼트들은 적어도 트랜지스터들의 제 2 세트에 있는 트랜지스터들의 수를 나타낼 수 있다. 다른 특정한 실시예에서, 톱니 신호 엘리먼트들의 수는 또는 전력 스위칭 회로에 포함된 트랜지스터들의 스테이지들 또는 세트들의 수를 나타낼 수 있다.
도 6은 스위칭 회로들을 사용하여 전력을 공급하는 방법의 특정한 예시적인 실시예의 흐름도이다. 블록 602에서, 파워 서플라이의 공급 전압 레벨보다 낮은 전압 레벨로 파워레일을 프리차지시키기 위해 제 1 세트의 트랜지스터들은 제 1 파워 업 스테이지 동안 선택적으로 작동된다. 특정한 예시적인 실시예에서, 제 1 세트의 트랜지스터들의 각각의 게이트는 전기적으로 연결된다. 블록 604로 진행하여, 제 2 세트의 트랜지스터들의 각각의 게이트를 제 1 세트의 트랜지스터들의 적어도 하나의 게이트와 연결하도록 구성된 회로 지연 컴포넌트를 사용하여 제2 세트의 트랜지스터들에서의 피드백 루프로부터 피드백이 수신된다. 블록 606으로 이동하여, 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 제 1 세트의 트랜지스터들과 연결된 피드백 루프를 사용하여 제 2 세트의 트랜지스터들이 작동된다. 특정한 예시적인 실시예에서, 제 2 파워 업 스테이지 동안, 제 1 및 2 세트들의 트랜지스터들은 하나 또는 그보다 많은 서플라이 레일들을 충전시키기 위해 파워 서플라이에서부터 전류를 드로잉하도록 작동될 수 있고, 여기서 상기 전류는 톱니 타입 특성을 갖는다. 상기 방법은 블록 608에서 종료된다.
특정한 예시적인 실시예에서, 제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들은 p채널 트랜지스터 디바이스들을 포함한다. 다른 특정한 예시적인 실시예에서, 제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들을 n채널 트랜지스터 디바이스들을 포함한다. 특정한 예시적인 실시예에서, 제 1 세트의 트랜지스터들은 좁은 폭의 트랜지스터 디바이스들은 포함하고, 제 2 세트의 트랜지스터들을 넓은 폭의 트랜지스터 디바이스들을 포함한다. 또 다른 특정한 예시적인 실시예에서, 제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들은 파워 서플라이와 연결된다. 특정한 실시예에서, 제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들은 상기 파워 서플라이 및 회로 디바이스와 관련된 전력 도메인 사이에서 병렬로 연결된다. 특정한 예시적인 실시예에서, 제 1 및 2 세트의 트랜지스터들이 비활성 상태에 있는 경우에 제 1 및 2 세트들의 트랜지스터들은 파워 서플라이부터 회로 디바이스로의 누설 전류를 감소시킨다. 예를 들어, 제 1 및 2 세트들의 트랜지스터들이 비활성 상태에 있는 경우에는, 상기 파워 서플라이는 회로 디바이스의 서플라이 레일들에 전력을 공급하지 않는다. 제 1 및 제 2 세트들의 트랜지스터들은 파워 서플라이로부터 회로 디바이스로의 전류 플로우를 방지하기 위해서 풋 스위치 또는 헤드 스위치로서 동작한다. 비활성 기간들 동안, 제 1 및 2 세트들의 트랜지스터들은 전력원으로부터 회로 디바이스로의 전류 경로를 보호하기 위해 작동 해제될 수 있고, 그리하여 누설전류를 감소시킨다.
도 7은 파워 스테이지들을 이용하여 전력을 제공하는 방법의 특정한 예시적인 제 2 실시예의 흐름도이다. 블록 702에서, 제 1 스테이지 동안 제 1 전류는 제 1 신호 특성으로 드로잉된다. 특정한 예시적인 실시예에서, 제 1 신호 특성은 실질적으로 일정한 전류 레벨을 포함한다. 블록 704로 진행하여, 제 2 스테이지 동안 제 2 신호 특성을 갖는 제 2 전류가 드로잉 되며, 여기서 제 2 신호 특성은 톱니 타입의 패턴을 포함한다. 특정한 예시적인 실시예에서, 톱니 타입의 패턴은 적어도 트랜지스터들의 제 2 세트에 있는 트랜지스터들의 수와 대응하는 개수의 톱니 신호 엘리먼트들을 포함한다. 특정한 실시예에서, 제 1 스테이지는 제 1 세트의 트랜지스터들의 작동과 관련된 제 1 파워 업 스테이지를 포함하고, 제 2 스테이지는 제 2 세트의 트랜지스터들의 작동과 관련된 제 2 파워 업 스테이지를 포함한다. 블록 706를 진행하면서, 제 3 스테이지 동안에 제 3 전류는 드로잉되고, 여기서 제 3 전류는 제 3 신호 특성을 갖는다. 상기 방법은 블록 708에서 종료된다.
도 8은 도 1-4에서 도시된 상기 회로들을 포함할 수 있는 전형적인 무선 통신 디바이스(800)를 나타내는 블록 다이어그램이다. 상기 통신 디바이스(800)는 제어 로직 회로(861)와 연결된 하나 이상의 전력 스위칭 회로들(860)을 포함하고, 제어 로직 회로(868)와 연결된 하나 이상의 전력 스위칭 회로들(864)을 포함한다. 도 1-7 과 관련하여 설명된 바와 같이, 상기 하나 이상의 전력 스위칭 회로들(860 및 864) 및 제어 로직 회로들(864 및 868)은 각각의 전력 도메인들에게 전력을 공급하도록 구성된다. 특정한 예시적인 실시예에서, 상기 하나 이상의 전력 스위칭 회로들(860) 및 제어 로직 회로(861)는 디지털 신호 프로세서(DSP)(810)에 포함될 수 있다. 상기 하나 이상의 전력 스위칭 회로들(864)은 플래시 메모리, 하드 디스크, 다른 비휘발성 메모리 또는 이것들의 임의의 결합과 같은 비휘발성 메모리(862)에 포함될 수 있다. 또한, 상기 제어 로직 회로(868)는 비휘발성 메모리(862)에 포함될 수 있거나, 비휘발성 메모리(862)내에서 하나 이상의 전력 스위칭 회로들(864)과 통신하도록 구성될 수 있다. 다른 특정한 실시예에서, 상기 통신 디바이스(800)는 또한 랜덤 액세스 메모리(RAM), 자기 RAM(MRAM), 다른 휘발성 메모리 디바이스들, 또는 이들의 임의적인 결합과 같은 휘발성 메모리를 포함할 수 있고, 이러한 메모리들 중 임의의 메모리는 모두 도 1-4와 관련하여 설명된 전력 스위칭 회로들과 같은 하나 이상의 전력 스위칭 회로들을 포함할 수 있다. 그러한 휘발성 메모리(870)는 또한 상기 제어 로직(868)과 같은 제어 로직을 포함할 수 있다.
도 8은 또한 디지털 신호 프로세서(810) 및 디스플레이(828)와 연결된 디스플레이 제어기(826)를 도시한다. 코더/디코더(CODEC)(834)는 또한 상기 디지털 신호 프로세서(810)와 연결될 수 있다. 스피커(836) 및 마이크로폰(838)은 상기 CODEC(834)와 연결될 수 있다.
도 8 또한 무선 제어기(840)가 상기 디지털 신호 프로세서(810) 및 무선 안테나(842)와 연결될 수 있다는 것을 표시한다. 특정한 실시예에서, 입력 디바이스(830) 및 파워 서플라이(844)는 온칩(on-chip) 시스템(822)과 연결된다. 게다가, 특정한 실시예에서, 도 8에서 도시된 바와 같이, 디스플레이(828), 입력 디바이스(830), 스피커(836), 마이크로폰(838), 무선 안테나(842), 및 파워 서플라이(844)는 상기 온칩(on-chip) 시스템(822)의 외부에 있다. 그러나, 각각은 인터페이스 또는 제어기와 같은 온칩(on-chip) 시스템(822)의 컴포넌트와 연결될 수 있다. 특정한 실시예에서, 상기 파워 서플라이(844)는 배터리(845)를 포함할 수 있다.
여기서 공개되는 실시예들과 함께 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 그것들의 모두의 결합들로 수행될 수 있다는 점을 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자는 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 호환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 이들의 기능과 관련해서 위에서 일반적으로 설명되었다. 이러한 기능이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 특정한 애플리케이션 및 전체적인 시스템에 부과된 설계 제약들에 따라 좌우된다. 당해 출원발명이 속하는 기술분야에 있어서 통상의 지식을 가진자는 각각의 특정한 애플리케이션을 위해 다양한 방식으로 설명된 기능을 구현할 수 있으나, 이러한 구현 결정은 본 발명의 범위를 벗어나는 것으로 해석되어서는 안 될 것이다.
상기에 제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (25)

  1. 디바이스에 전력을 공급하는 방법으로서,
    전력 레일(power rail)을 파워 서플라이의 공급 전압 레벨보다 낮은 전압 레벨까지 프리차지(precharge)시키기 위해 제 1 파워 업 스테이지 동안 제 1 세트의 트랜지스터들을 선택적으로 작동(activate)시키는 단계; 및
    상기 제 1 파워 업 스테이지 동안 상기 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 제 2 세트의 트랜지스터들을 작동시키는 단계를 포함하는,
    디바이스에 전력을 공급하는 방법.
  2. 제 1항에 있어서,
    상기 제 2 파워 업 스테이지 동안, 상기 제 1 및 상기 제 2 세트의 트랜지스터들이 상기 파워 서플라이로부터 톱니 타입 특성을 갖는 전류를 드로잉(draw)하는,
    디바이스에 전력을 공급하는 방법.
  3. 제 1항에 있어서,
    상기 제 1 세트의 트랜지스터들은 좁은-폭(narrow-width)의 트랜지스터 디바이스들을 포함하고, 제 2 세트의 트랜지스터들은 넓은-폭(wide-width)의 트랜지스터 디바이스들을 포함하는,
    디바이스에 전력을 공급하는 방법.
  4. 제 1항에 있어서, 상기 제 1 세트의 트랜지스터들 및 상기 제 2 세트의 트랜지스터들은 상기 파워 서플라이에 연결되는,
    디바이스에 전력을 공급하는 방법.
  5. 제 1항에 있어서, 상기 제 1 세트의 트랜지스터들 및 상기 제 2 세트의 트랜지스터들은 상기 파워 서플라이 및 회로 디바이스와 관련된 전력 도메인 사이에서 병렬로 연결되는,
    디바이스에 전력을 공급하는 방법.
  6. 제 1항에 있어서, 상기 제 1 세트의 트랜지스터들의 각각의 게이트는 전기적으로 연결된,
    디바이스에 전력을 공급하는 방법.
  7. 제 6항에 있어서,
    상기 제 2 세트의 트랜지스터들의 각각의 게이트를 상기 제 1 세트의 트랜지스터들 중 적어도 하나의 게이트와 연결하도록 구성된 회로 지연 컴포넌트를 갖는 피드백 루프를 사용하는 피드백 지연 단계를 더 포함하는,
    디바이스에 전력을 공급하는 방법.
  8. 제 1항에 있어서,
    상기 제 1 세트의 트랜지스터들 및 상기 제 2 세트의 트랜지스터들은 p-채널(p-channel) 트랜지스터 디바이스들을 포함하는,
    디바이스에 전력을 공급하는 방법.
  9. 제 1항에 있어서,
    상기 제 1 세트의 트랜지스터들 및 상기 제 2 세트의 트랜지스터들은 n-채널(n-channel) 트랜지스터 디바이스들을 포함하는,
    디바이스에 전력을 공급하는 방법.
  10. 제 1항에 있어서,
    상기 제 1 세트의 트랜지스터들 및 상기 제 2 세트의 트랜지스터들이 인액티브(inactive)할 때 상기 제 1 세트의 트랜지스터들 및 상기 제 2 세트의 트랜지스터들은 상기 파워 서플라이로부터 회로 디바이스로의 누설 전류를 감소시키는,
    디바이스에 전력을 공급하는 방법.
  11. 제 1항에 있어서,
    제 2 전력 레일을 상기 파워 서플라이의 상기 전압 레벨의 1/2과 대략적으로 동일한 공급 전압 레벨로 프리차지시키기 위해 상기 제 1 파워 업 스테이지 동안 제 3 세트의 트랜지스터들을 선택적으로 작동시키는 단계; 및
    상기 제 4 세트의 트랜지스터들을 상기 제 3 세트의 트랜지스터들과 연결하는 피드백 루프를 사용하여 상기 제 3 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 상기 제 2 파워 업 스테이지 동안 제 4 세트의 트랜지스터들을 작동시키는 단계를 더 포함하는,
    디바이스에 전력을 공급하는 방법.
  12. 시스템으로서,
    제 1 전력 스위칭 회로에 응답하는 제 1 전력 도메인;
    제 2 전력 스위칭 회로에 응답하는 제 2 전력 도메인; 및
    상기 제 1 전력 스위칭 회로 및 상기 제 2 전력 스위칭 회로를 선택적으로 작동시키기 위해 구성된 로직 회로를 포함하며,
    상기 제 1 전력 스위칭 회로 및 상기 제 2 전력 스위칭 회로 중 적어도 하나는 제 1 파워 업 스테이지 동안 작동하도록 구성된 제 1 세트의 트랜지스터들 및 상기 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 작동하도록 구성된 제 2 세트의 트랜지스터들을 포함하는,
    시스템.
  13. 제 12항에 있어서,
    상기 제 1 전력 도메인은 복수의 메모리 셀들을 포함하는,
    시스템.
  14. 제 12항에 있어서,
    상기 제 1 전력 도메인은 개별적인 회로 디바이스, 전기적 부하, 서브 회로, 드라이버 회로, 다른 회로 디바이스, 또는 이것들의 임의의 조합을 포함하는,
    시스템.
  15. 제 12항에 있어서,
    상기 로직 회로는 상기 제 1 전력 도메인 및 제 2 전력 도메인 중 적어도 하나를 선택적으로 작동 해제(deactivate)하기 위한 디코더를 포함하는,
    시스템.
  16. 제 12항에 있어서,
    상기 제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들 각각은 파워 서플라이에 연결된 제 1 터미널, 제어 터미널, 및 회로의 전력 레일과 연결된 제 2 터미널을 포함하고, 상기 제 1 세트의 트랜지스터들의 상기 제어 터미널들은 상기 제 2 세트의 트랜지스터들의 상기 제어 터미널들과 직렬로 연결되는,
    시스템.
  17. 회로 디바이스에 전력을 공급하는 방법으로서,
    제 1 스테이지 동안, 제 1 신호 특성을 갖는 제 1 전류를 드로잉(draw)하는 단계; 및
    제 2 스테이지 동안, 톱니 타입 패턴을 포함하는 제 2 신호 특성을 갖는 제 2 전류를 드로잉하는 단계를 포함하는,
    회로 디바이스에 전력을 공급하는 방법.
  18. 제 17항에 있어서,
    제 3 스테이지 동안, 제 3 신호 특성을 갖는 제 3 전류를 드로잉 하는 단계를 포함하는,
    회로 디바이스에 전력을 공급하는 방법.
  19. 제 17항에 있어서,
    상기 제 1 신호 특성은 실질적으로 일정한 전류 레벨을 포함하는,
    회로 디바이스에 전력을 공급하는 방법.
  20. 제 17항에 있어서,
    상기 제 1 스테이지는 제 1 세트의 트랜지스터들의 작동과 관련된 파워 업 스테이지를 포함하고, 상기 제 2 스테이지는 제 2 세트의 트랜지스터들의 작동과 관련된 파워 업 스테이지를 포함하는,
    회로 디바이스에 전력을 공급하는 방법.
  21. 제 20항에 있어서,
    상기 톱니 타입 패턴은 적어도 상기 제 2 세트의 트랜지스터들 중 다수의 트랜지스터들에 대응하는 다수의 톱니 신호 엘리먼트들을 포함하는,
    회로 디바이스에 전력을 공급하는 방법.
  22. 무선 통신 디바이스로서,
    안테나;
    상기 안테나와 연결된 무선 제어기;
    상기 무선 제어기와 연결된 프로세서;
    제 1 세트의 트랜지스터들 및 제 2 세트의 트랜지스터들을 포함하는 전력 스위칭 회로; 및
    상기 전력 스위칭 회로와 연결되며 그리고 제 1 파워 업 스테이지 동안 상기 제 1 세트의 트랜지스터들을 선택적으로 작동시키고 상기 제 1 세트의 트랜지스터들 중 적어도 하나가 작동된 이후에 제 2 파워 업 스테이지 동안 상기 제 2 세트의 트랜지스터들을 작동시키도록 구성된 전력 제어 로직 회로를 포함하는,
    무선 통신 디바이스.
  23. 제 22항에 있어서,
    상기 전력 스위칭 회로는 회로 디바이스의 전력 도메인과 연결된,
    무선 통신 디바이스.
  24. 제 23항에 있어서,
    상기 회로 디바이스는 메모리의 일부를 포함하는,
    무선 통신 디바이스.
  25. 제 23항에 있어서,
    상기 회로 디바이스는 디지털 신호 프로세서의 일부를 포함하는,
    무선 통신 디바이스.
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