CN101842982B

CN101842982B - 锁存器结构和使用所述锁存器的自调整脉冲产生器

Info

Publication number: CN101842982B
Application number: CN2008801143344A
Authority: CN
Inventors: 马丁·圣劳伦特; 保罗·D·巴塞特
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-10-31
Filing date: 2008-10-30
Publication date: 2013-01-02
Anticipated expiration: 2028-10-30
Also published as: JP2011502443A; JP5893655B2; WO2009058995A2; WO2009058995A3; US20090108895A1; US7724058B2; CN101842982A; KR20100086023A; KR101263268B1; JP2014147074A; EP2215720B1; EP2215720A2; JP5840363B2

Abstract

本发明包含一种锁存器结构和使用所述锁存器的自调整脉冲产生器。在实施例中，所述系统包含第一锁存器和经耦合以将时序信号提供给所述第一锁存器的脉冲产生器。所述脉冲产生器包含具有与所述第一锁存器匹配的特性的第二锁存器。

Description

锁存器结构和使用所述锁存器的自调整脉冲产生器

技术领域

本发明大体上涉及顺序元件，例如锁存器装置。

背景技术

技术的进步已产生更小且更强大的个人计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)以及寻呼装置，其体积小、重量轻且容易由用户携带。更具体地说，例如蜂窝式电话和IP电话等便携式无线电话可经由无线网络传送语音和数据包。此外，许多此类无线电话包含并入其中的其它类型的装置。举例来说，无线电话还可包含数字静态相机、数字摄像机、数字记录器以及音频文件播放器。而且，此些无线电话可处理可执行指令，包含例如万维网浏览器应用程序等软件应用程序，其可用以接入因特网。由此，这些无线电话可包含相当大的计算能力。

便携式个人计算装置中所使用的数字集成电路，例如无线电话装置，可并入有脉冲锁存器。脉冲锁存器是将在输入处接收到的值输出的定时装置。脉冲锁存器可在时钟脉冲变为高时读取输入，且在时钟脉冲变为低时保持输出。由于脉冲锁存器的输入与输出之间的数据传播延迟，具有过短的持续时间的时钟脉冲可能导致脉冲锁存器无法输出输入处的值。然而，持续时间过长的时钟脉冲可能导致锁存器首先在时钟脉冲变为高时输出锁存器的输入处的信号，且在时钟脉冲变为低之前继续输出在所述输入处接收到的信号。当多个脉冲锁存器按顺序布置时，此情形可能导致数据每时钟脉冲通过一个以上顺序元件，称为竞态条件。

一般来说，可通过在较低电压下操作来减少便携式电子装置中的功率消耗。脉冲锁存器的性能可能受操作电压以及例如温度和制造工艺等其它条件影响。因此，在一组操作条件下以时钟脉冲正确操作的脉冲锁存器可能无法在另一组操作条件下以相同时钟脉冲正确操作。

发明内容

在特定实施例中，揭示一种系统，其包含：第一锁存器；以及脉冲产生器，其经耦合以将时序信号提供给所述第一锁存器。所述脉冲产生器包含第二锁存器，其具有与所述第一锁存器匹配的特性，例如延迟时间和根据环境因素的可变性。

在另一特定实施例中，揭示一种脉冲产生器。所述脉冲产生器包含响应时钟输入的锁存器。所述脉冲产生器还包含逻辑电路，其耦合到所述时钟输入且耦合到所述锁存器的输出。所述逻辑电路提供包含至少一个脉冲的脉冲输出，所述至少一个脉冲具有响应于所述锁存器的数据传播时间而变化的脉冲宽度。

在另一特定实施例中，揭示一种锁存器。所述锁存器包含：第一晶体管和第二晶体管。所述锁存器还包含数据线，其经由第一反相器耦合到所述第一晶体管的端子，且经由耦合到所述第一反相器的第二反相器而耦合到所述第二晶体管的端子。

在另一特定实施例中，揭示一种方法，其包含：在脉冲产生器中的延迟元件处接收时钟信号。所述方法还包含将来自所述脉冲产生器的输出脉冲信号提供给基于脉冲的锁存器。所述延迟元件具有跟踪所述基于脉冲的锁存器的数据传播延迟的时序延迟特性。所述基于脉冲的锁存器可为经配置以实现稳健的低压操作的脉冲锁存器。

在另一特定实施例中，揭示一种方法，其包含：在第一操作条件期间，将带有具第一脉冲宽度的脉冲的第一脉冲信号提供给多个串联耦合的锁存器。所述第一操作条件受环境因素影响。所述方法还包含：在第二操作条件期间，将带有具第二脉冲宽度的脉冲的第二脉冲信号提供给所述多个串联耦合的锁存器。所述第二操作条件受第二环境因素影响。所述第二脉冲宽度响应于所述第二环境因素与所述第一环境因素之间的差异，相对于所述第一脉冲宽度而变化。所述第二脉冲宽度的变化大体上与所述多个串联耦合锁存器中的至少一者的可变性匹配。

所揭示实施例所提供的特定优点是在一定范围的操作条件上改进的操作，因为脉冲产生器提供基于操作条件而变化的脉冲输出。

在审阅整个申请案之后将明白本发明的其它方面、优点和特征，整个申请案包含以下部分：附图说明、具体实施方式和权利要求书。

附图说明

图1是包含自调整脉冲产生器的系统的实施例的框图；

图2是自调整脉冲产生器的实施例的电路图；

图3是说明图2的系统的操作的时序图；

图4是锁存器结构的实施例的电路图；

图5是说明包含包括锁存器的自调整脉冲产生器的系统的操作的时序图；

图6是使用自调整脉冲产生器的方法的实施例的流程图；以及

图7是包含自调整脉冲产生器的通信装置的框图。

具体实施方式

参看图1，描绘包含自调整脉冲产生器的系统，且将其概括标明为100。系统100包含脉冲产生器电路102，其包含锁存器120。脉冲产生器电路102经耦合以将时钟脉冲信号提供给多个锁存器，例如多个串联耦合锁存器，包含第一锁存器104和第N锁存器106。第一锁存器104经由时钟输入108耦合到脉冲产生器102，且具有数据输入(D1)110和数据输出(Q1)112。第N锁存器106经由时钟输入114耦合到脉冲产生器102，且具有数据输入(Dn)116和数据输出(Qn)118。

在特定实施例中，第一锁存器104和第N锁存器106构成多个串联耦合锁存器的序列的第一和最后一个锁存器元件。举例来说，第一锁存器104的数据输出112可耦合到第二锁存器(未图示)的数据输入。同样，第二锁存器可具有耦合到第三锁存器(未图示)的数据输入的数据输出。第N锁存器106的数据输入116可耦合到一系列按顺序耦合锁存器的输出，且第N锁存器106的数据输出(Qn)118可表示顺序元件电路的输出。在特定实施例中，串联耦合顺序元件起延迟电路的作用。

在特定实施例中，第一锁存器104是脉冲锁存器，其操作以响应于在时钟输入108处接收到的脉冲信号而将数据输入110处的信号提供给数据输出112。脉冲锁存器操作可在时钟输入信号从低状态转变为高状态(例如，从逻辑“0”状态转变为逻辑“1”状态)时开始。在时钟输入信号保持为高的同时，数据输入110处的数据被传送到锁存器104的数据输出112。当时钟信号返回到低状态时，锁存器的输出112处的数据值保持作为锁存器输出，直到时钟信号返回到高状态为止。在特定实施例中，锁存器中的每一者(包含第N锁存器106)以大体上类似于第一锁存器104的方式起作用。

锁存器104、106作为顺序元件电路的适当操作需要具有恰当持续时间的时钟脉冲宽度。每一锁存器104、106具有相关联的延迟，其反映从数据输入110、116向相应的数据输出112、118传送信号的数据传播时间。过短的时钟脉冲(例如，时钟周期信号的处于高状态的部分)不为锁存器的数据输入处的数据传播到锁存器的数据输出提供充足的时间。同样，持续时间过长的时钟脉冲可能导致竞态条件，其中锁存器的数据输入处的信号传播到锁存器的输出，且在同一时钟脉冲期间，数据输入处的由先前锁存器输出的新信号也传播经过所述锁存器。

锁存器104、106的数据传播时间可取决于系统100的操作特性或环境而不同。举例来说，锁存器104、106中的每一者的数据传播时间可受温度、操作电压和制造工艺影响。紧密接近且具有相同制造工艺的锁存器将趋向于具有类似的操作特性，例如数据传播时间。举例来说，增加锁存器104、106中的一者的数据传播时间的操作温度变化将趋向于使锁存器104、106中的每一者的数据传播时间增加大体上相同的量。

为了适应锁存器104、106的可变传播时间，脉冲产生器102包含具有与锁存器104和106类似的特性的内部锁存器120。锁存器120用作延迟元件以实现作为自调整脉冲产生器102的操作。举例来说，锁存器120可使用与顺序元件电路的锁存器104、106中的每一者相同的制造工艺来制造，具有与顺序元件电路的锁存器104、106中的每一者相同的拓扑，且以其它方式与顺序元件电路的锁存器104、106中的每一者大体上相同。锁存器120的特性因此将大体上跟踪锁存器104、106中的每一者的特性，因为系统100的操作特性可变化。举例来说，因温度或电压而导致的传播时间变化可能对锁存器104、106和120中的每一者造成类似的变化。通过使用锁存器120的数据传播时间来产生输出时钟脉冲，脉冲产生器102可产生输出脉冲信号，其具有足够的宽度，以在各种操作条件下正确地定时数据通过多个串联耦合的锁存器104、106，而无需使用外部控制信号，且无需从锁存器104、106接收反馈信号。

举例来说，在特定实施例中，锁存器104、106和脉冲产生器102中的每一者在低压条件(例如，0.7伏或更低)下操作以减少功率消耗。自调整脉冲产生器102产生具有针对因低操作电压导致的锁存器104、106的数据传播时间的变化而调整的脉冲宽度的时钟脉冲信号。每一锁存器104、106和120均可并入有图4中所说明的锁存器结构400，其中数据输入由耦合到第一晶体管的第一反相器和耦合到第二晶体管的第二反相器完全不同地写入，以获得经改进的低功率性能。

参看图2，描绘自调整脉冲产生器的特定实施例，且将其概括标明为200。在特定实施例中，系统200并入图1的脉冲产生器102中。系统200包含时钟(CLK)输入202、启用(EN)输入204以及脉冲时钟(PCLK)输出212。时钟输入202耦合到反相器206的输入。反相器206的输出耦合到锁存器208的数据输入。锁存器208具有数据输出210，其耦合到“与”门214的输入。“与”门214具有耦合到时钟输入202的第二输入。启用输入204耦合到启用晶体管216，启用晶体管216又耦合到“与”门214。在特定实施例中，“与”门214起逻辑电路的作用，其对时钟输入202且对锁存器208的数据输出210执行逻辑“与”，以产生PCLK输出212。PCLK输出212包含至少一个脉冲，其具有响应于锁存器208的数据传播时间而变化的脉冲宽度。在特定实施例中，PCLK输出212包含脉冲信号，其中每一脉冲具有响应于锁存器208的数据传播时间而变化的脉冲宽度。

在特定实施例中，“与”门214包含第一晶体管220，其具有耦合到启用晶体管216的第一端子，且具有耦合到第二晶体管222的第一端子的第二端子。第二晶体管222具有经由第三晶体管224耦合到电源的第二端子。第四晶体管226进一步耦合到电源，且还耦合到第二晶体管222的第二端子。反相器228具有耦合到第二晶体管222的第二端子的输入，以及提供PCLK输出212的输出。锁存器输出210耦合到第一晶体管220的控制输入，且耦合到第三晶体管224的反相控制输入。时钟信号202耦合到第二晶体管222的控制输入，且耦合到第四晶体管226的反相控制输入。“与”门214响应启用输入204，启用输入204用以选择性地启用PCLK输出212处的脉冲输出的产生。

在操作期间，将时钟输入202提供给反相器206的输入，且将经反相的时钟信号提供给锁存器208的数据输入。锁存器208具有连接到电源电压的时钟输入，以为通过锁存器208的数据传播提供连续的高时钟信号。锁存器208的输出210的转变因此从原始时钟输入202的转变延迟某一时间量，所述时间量大体上等于反相器206的延迟时间和锁存器208的数据传播时间。

“与”门214操作以在时钟输入202转变为高信号时开始在输出212处提供逻辑高值，且维持高输出，直到来自时钟输入202的时钟转变传播通过锁存器208为止。因此，“与”门214在PCLK输出212处产生脉冲，其具有近似等于反相器206的延迟时间和锁存器208的数据传播时间的持续时间。因此，PCLK输出212提供具有实现一个或一个以上锁存器装置的适当操作的脉冲宽度的脉冲，所述锁存器装置由输出212定时，且具有大体上与锁存器208的配置匹配的配置。

因此，在特定实施例中，因为(例如)由温度、电压、制造工艺、另一条件或其任意组合引起的操作条件影响通过锁存器208的数据传播时间，所以输出212处所产生的脉冲宽度响应于通过锁存器208的数据传播时间而变化。例如图1的锁存器104、106等一个或一个以上顺序数据元件因此可使用脉冲来定时，所述脉冲自调整以按顺序跟踪通过顺序数据元件中的每一者的数据传播时间的变化。

参看图3，描绘说明图2的系统200的操作的时序图，且将其概括标明为300。时序图300包含时钟信号302、对应于图2的参考点A处(即，锁存器208的输出处)的信号的参考信号304，以及对应于图2的PCLK输出212的PCLK信号306。PCLK信号306由对时钟信号302和参考信号304操作的“与”门214产生。图3中描绘的关系仅用于说明目的，且可能未按比例绘制。

如所说明，时钟信号302和PCLK信号306各自在低状态处开始。参考信号304在高状态处开始，所述高状态对应于传播通过图2的锁存器208时的时钟信号302的经反相的输出。

在转变308处，时钟信号302转变为高状态。作为响应，PCLK信号306在由图2的“与”门214引入的延迟之后，在转变310处从低状态转变为高状态。而且响应于转变308，在近似等于通过反相器206的延迟时间加上通过图2的锁存器208的数据传播时间的延迟之后，参考信号304在转变316处转变为低状态。

响应于转变316，PCLK信号306在转变312处从高状态转变为低状态，从而导致由时钟信号转变308触发且具有取决于脉冲锁存器的数据传播时间的持续时间的脉冲。时钟信号302在转变314处返回到低状态。

参看图4，描绘锁存器结构的特定说明性实施例，且将其概括标明为400。锁存器结构400作为脉冲锁存器而操作，且可用作图2的锁存器208、图1的锁存器104、106和120，或其它系统中的脉冲锁存器。锁存器结构400包含数据输入402和PCLK输入404。锁存器结构400进一步包含响应第一晶体管408和第二晶体管410的输出(Q)406。第一晶体管408和第二晶体管410中的每一者具有耦合到PCLK输入404的控制输入。数据输入402经由第一反相器418耦合到第二晶体管410。数据输入402进一步经由第一反相器418和接收第一反相器418的输出的第二反相器420耦合到第一晶体管408的端子。第一晶体管408的第二端子经由交叉耦合的第三反相器412和第四反相器414耦合到第二晶体管410的第二端子。第二晶体管410的第二端子耦合到输出反相器416的输入，输出反相器416又提供输出(Q)406。

在操作期间，当PCLK输入404从低状态转变为高状态时，数据输入402经由第一晶体管408和第二晶体管410以及反相器418和420中的每一者提供到交叉耦合的反相器412和414。第一和第二晶体管408、410因此由PCLK输入404控制，且因此数据输入402由第一和第二反相器418、420在第一和第二晶体管408、410处完全不同地写入。在特定实施例，交叉耦合的反相器412和414以减小的尺寸制造，以减少响应于经由晶体管408和410的数据输入402处的转变的竞争，且还在PCLK 404输入返回到低状态之后维持输出406。因此，系统400提供低电压下的稳健操作，且可在可延伸到0.7伏或更低的电压范围内操作。

参看图5，描绘包含自调整脉冲产生器的系统的操作的说明性实施例，且将其概括标明为500。第一时序图502包含第一锁存器写入信号504和第一PCLK信号506。第二时序图520包含第二锁存器写入信号522和第二PCLK信号524。时序图502和520是说明性的，且可能未按比例绘制。

第一时序图502描绘包含处于第一操作条件的自调整脉冲产生器的系统的操作，且第二时序图描绘包含处于第二操作条件的自调整脉冲产生器的系统的操作。作为说明性实例，第一时序图502可表示在第一温度下图1的系统100的性能，而第二时序图520可表示在第二温度下系统100的性能。在特定实施例中，时序图502和520表示图1的系统100或图2的系统200相对于温度、电压或其它条件的一个或一个以上变化的性能。

在自调整时钟脉冲系统的操作期间，通过脉冲锁存器的数据传播时间可相对于一个或一个以上环境因素(例如电压、温度和制造工艺)而变化。此变化在处于第一操作条件的脉冲锁存器的第一锁存器写入信号504和处于第二操作条件的同一脉冲锁存器的第二锁存器写入信号522中反映。如由锁存器写入信号504和522的高状态说明，与第一条件下的数据传播时间相关联的锁存器延迟比与第二条件下的数据传播时间相关联的锁存器延迟短。

表示处于第一操作条件的自调整脉冲产生器的输出的第一PCLK信号506具有等于第一锁存器写入信号504的锁存器延迟加上由值X表示的额外延迟的脉冲宽度。在特定实施例中，值X可与反相器(例如图2的反相器206)的延迟时间以及其它延迟(例如图2的“与”门214的响应时间)成比例。

类似地，表示处于第二操作条件的自调整脉冲产生器的第二PCLK信号524具有等于第二锁存器写入信号522的锁存器延迟加上大体上与第一PCLK信号506的延迟X相同的延迟的脉冲宽度。因此，PCLK信号506和524在整个操作条件范围中跟踪锁存器的数据传播时间。在特定实施例中，第一时序图502的第一操作特性和第二时序图520的第二操作特性是第一和第二环境因素，例如温度、电压或半导体装置制造工艺。

在说明性实施例中，第一时序图502和第二时序图520中的每一者对应于处于不同操作条件的图1的系统100的操作。锁存器写入信号504和522可表示串联耦合的锁存器104、106中的一者或一者以上的数据传播时间，且PCLK信号506和524可表示脉冲产生器102的输出。脉冲产生器102的输出处的脉冲宽度的变化大体上与由环境因素引起的串联耦合锁存器的可变性匹配。因此通过自调整脉冲产生器来实现串联耦合的锁存器在许多种操作条件下的稳健操作，自调整脉冲产生器使脉冲宽度维持大体上等于锁存器写入延迟加上相对固定的延迟。

参看图6，描绘使用自调整脉冲产生器的方法的特定说明性实施例，且将其概括标明为600。在602处，在自调整脉冲产生器中的延迟元件处接收时钟信号。在特定实施例中，自调整脉冲产生器是图1的脉冲产生器102，且延迟元件是图1的锁存器元件120。

在604处，将输出脉冲信号从脉冲产生器提供给基于脉冲的锁存器。在特定实施例中，在606处，将输出脉冲信号提供给多个基于脉冲的锁存器。在说明性实施例中，所述多个串联耦合的基于脉冲的锁存器是图1的锁存器104到106。

在特定实施例中，延迟元件具有跟踪基于脉冲的锁存器中的每一者的数据传播延迟的时序延迟特性。数据传播延迟可为在锁存器处执行写入的时间，且延迟元件的延迟特性可在无外部或反馈控制信号的情况下变化。在特定实施例中，基于脉冲的锁存器的数据传播延迟基于环境因素而变化，且延迟元件的延迟特性大体上与基于脉冲的锁存器的可变性匹配。环境因素可包含制造工艺、电压和温度。

图7是概括标明为700的便携式通信装置的框图，在所述便携式通信装置中，可实施使用如参看图1到图6而描述的锁存器结构和自调整脉冲产生器的系统和方法。便携式通信装置700包含芯片上系统722，其包含处理器(例如数字信号处理器710)。数字信号处理器710包含具有如相对于图1到图6而描述的使用自调整脉冲产生器711的顺序电路元件的至少一个装置。顺序电路元件可为由脉冲产生器定时的逻辑锁存器电路，所述脉冲产生器使用锁存器结构来产生延迟，以与逻辑锁存器电路在较广操作条件范围上的数据传播延迟匹配。

图7还展示显示器控制器726，其耦合到数字信号处理器710和显示器728。而且，输入装置730耦合到数字信号处理器710。另外，存储器732耦合到数字信号处理器710。编码器/解码器(CODEC)734也可耦合到数字信号处理器710。扬声器736和麦克风738可耦合到CODEC 734。

图7还指示无线控制器740可耦合到数字信号处理器710，且耦合到无线天线742。在特定实施例中，电源744耦合到芯片上系统722。而且，在特定实施例中，如图7所说明，显示器728、输入装置730、扬声器736、麦克风738、无线天线742以及电源744在芯片上系统722的外部。然而，显示器728、输入装置730、扬声器736、麦克风738、无线天线742以及电源744中每一者均耦合到芯片上系统722的组件。

在特定说明性实施例中，使用自调整脉冲产生器711的顺序电路元件可用以增强便携式通信装置700的总体性能。明确地说，使用自调整脉冲产生器711的顺序电路元件可通过在较低电压下启用操作来实现减少装置700的功率消耗，进而延长电池寿命、改善功率效率且增强装置700的性能。

应理解，虽然使用自调整脉冲产生器711的顺序电路元件仅被展示于数字信号处理器710内，但使用自调整时钟脉冲711的顺序电路元件可被提供于其它组件中，包含显示器控制器726、无线控制器740、CODEC 734或包含顺序逻辑的任何其它组件，例如逻辑锁存器电路、逻辑触发器电路或其它定时电路。

所属领域的技术人员将进一步了解，结合本文所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的这种可互换性，上文已大体上依据各种说明性组件、块、配置、模块、电路和步骤的功能性描述了各种说明性组件、块、配置、模块、电路和步骤。将此功能性实施为硬件还是软件取决于特定应用和强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为造成与本发明的范围的脱离。

结合本文所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以两者的组合体现。软件模块可驻存在RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻存在ASIC中。ASIC可驻存在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻存在计算装置或用户终端中。

提供所揭示实施例的先前描述，以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不脱离本发明的范围的情况下，本文所界定的一般原理可应用于其它实施例。因此，本发明无意限于本文所示的实施例，而是将被赋予与如由所附权利要求书界定的原理和新颖特征一致的最宽范围。

Claims

1.一种系统，其包括：

第一锁存器；以及

脉冲产生器，其经耦合以将时序信号提供给所述第一锁存器，

其中所述脉冲产生器包含具有与所述第一锁存器匹配的特性的第二锁存器，所述脉冲产生器还包括：

锁存器，其响应于时钟输入；以及

逻辑电路，其耦合到所述时钟输入且耦合到所述锁存器的输出，所述逻辑电路用以提供包含至少一个脉冲的脉冲输出，所述至少一个脉冲具有响应于所述锁存器的数据传播时间而变化的脉冲宽度；

其中所述脉冲宽度与包含反相器延迟时间和所述锁存器的所述数据传播时间的延迟时间相关联，

其中所述逻辑电路包含相对于作为到达“与”的第一输入的所述锁存器的输出和作为到达所述“与”的第二输入的所述时钟输入来执行逻辑“与”功能的电路，

其中所述电路包含多个晶体管和一输出反相器，其中所述输出反相器提供所述脉冲输出，以及

其中所述逻辑电路进一步包含用以选择性地启用所述脉冲输出的产生的启用输入。

2.根据权利要求1所述的系统，其中所述时序信号响应所述“与”门的输出。

3.根据权利要求1所述的系统，其进一步包括具有与所述第一锁存器和所述第二锁存器中的每一者匹配的特性的多个锁存器。

4.根据权利要求3所述的系统，其中所述第一锁存器以及所述多个锁存器中的每一者是脉冲锁存器。

5.根据权利要求3所述的系统，其中所述第一锁存器、所述第二锁存器以及所述多个锁存器中的每一者包含第一晶体管、第二晶体管、第一反相器和第二反相器，所述第一反相器耦合到所述第一晶体管，且所述第二反相器耦合到所述第二晶体管。

6.根据权利要求5所述的系统，其中所述第一锁存器具有经由所述第一反相器耦合到所述第一晶体管的端子的数据线，且其中所述数据线进一步经由耦合到所述第一反相器的所述第二反相器而耦合到所述第二晶体管的端子。

7.一种脉冲产生器，其包括：

锁存器，其响应于时钟输入；以及

8.根据权利要求7所述的脉冲产生器，其中所述输出脉冲将被传送到锁存器装置，且其中所述锁存器具有与所述锁存器装置类似的特性。

9.根据权利要求7所述的脉冲产生器，其中所述锁存器具有数据线，所述数据线经由第一反相器耦合到第一晶体管的端子，且经由耦合到所述第一反相器的第二反相器而耦合到第二晶体管的端子。

10.根据权利要求7所述的脉冲产生器，所述锁存器包括：

第一晶体管；

第二晶体管；以及

数据线，其经由第一反相器耦合到所述第一晶体管的端子，且经由耦合到所述第一反相器的第二反相器而耦合到所述第二晶体管的端子。

11.根据权利要求10所述的脉冲产生器，其中数据可使用所述数据线写入，使得经锁存的数据是完全不同的。

12.一种方法，其包括：

在脉冲产生器中的延迟元件处接收时钟信号；以及

将来自所述脉冲产生器的输出脉冲信号提供给基于脉冲的锁存器；

其中所述延迟元件具有时序延迟特性，所述时序延迟特性跟踪所述基于脉冲的锁存器的数据传播延迟，其中所述脉冲产生器包括：

锁存器，其响应于时钟输入；以及

逻辑电路，其耦合到所述时钟输入且耦合到所述锁存器的输出，所述逻辑

电路用以提供包含至少一个脉冲的脉冲输出，所述至少一个脉冲具有响应于所述锁存器的数据传播时间而变化的脉冲宽度；

13.根据权利要求12所述的方法，其中所述基于脉冲的锁存器的所述数据传播延迟可基于环境因素而改变，且其中所述延迟元件的所述延迟特性大体上与所述基于脉冲的锁存器的可变性匹配。

14.根据权利要求13所述的方法，其中所述环境因素包含制造工艺、电压和温度。

15.根据权利要求13所述的方法，其进一步包括将所述输出脉冲信号提供给多个串联耦合的基于脉冲的锁存器。

16.根据权利要求13所述的方法，其中所述延迟元件的所述时序延迟特性在无外部或反馈控制信号的情况下变化。

17.根据权利要求12所述的方法，其中所述数据传播延迟是在所述基于脉冲的锁存器处执行写入的时间。

18.一种方法，其包括：

在第一操作条件期间，将带有具第一脉冲宽度的脉冲的脉冲信号提供给多个锁存器，所述第一操作条件受第一环境因素影响；以及

在第二操作条件期间，将带有具第二脉冲宽度的脉冲的脉冲信号提供给所述多个锁存器，所述第二操作条件受第二环境因素影响，

其中所述第二脉冲宽度响应于所述第二环境因素与所述第一环境因素之间的差异相对于所述第一脉冲宽度而变化，且其中所述第二脉冲宽度的所述变化实质上与所述多个串联耦合锁存器中的至少一者的可变性匹配，

其中所述脉冲信号由脉冲产生器提供，所述脉冲产生器包括：

锁存器，其响应于时钟输入；以及

19.根据权利要求18所述的方法，其中所述第二脉冲宽度在无外部控制的情况下自动变化。

20.根据权利要求18所述的方法，其中所述第一环境因素是温度、电压或半导体装置制造工艺中的一者或一者以上。