JP5893655B2 - ラッチ構造及びラッチを用いる自己調整パルス生成器 - Google Patents

Description

本開示は、一般にラッチデバイスなどの順序素子に関する。

技術の進歩は、より小さく、より強力なパーソナルコンピューティングデバイスに帰着している。例えば、ポータブル無線電話機、ＰＤＡ（personal digital assistant）及び小さく、軽量で、ユーザによって容易に運ばれるページングデバイスなどの無線コンピューティングデバイスを含む、種々のポータブルパーソナルコンピューティングデバイスが現在存在する。より具体的には、セルラ電話機、ＩＰ電話機などのポータブル無線電話機は、無線ネットワーク上で音声及びデータパケットを通信できる。更に、多くの係る無線電話機は、そこに組み込まれる他のタイプのデバイスを含む。例えば、無線電話機は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ及びオーディオファイルプレーヤを含むこともできる。同様に、係る無線電話機は、ウェブブラウザアプリケーションなどのインターネットにアクセスするために使用することのできるソフトウェアアプリケーションを含む、実行可能命令を処理できる。そのようなものとして、これらの無線電話機は、かなりのコンピューティングキャパビリティを含むことができる。

無線電話デバイスなどのポータブルパーソナルコンピューティングデバイスにおいて用いられるデジタル集積回路は、パルスラッチを組み込み得る。パルスラッチは、入力で受けた値を出力する、クロックされたデバイス（clocked device）である。パルスラッチは、クロックパルスが高くなるときに入力を読み込み、クロックパルスが低くなるときに出力を保持することができる。パルスラッチの入出力間のデータ伝搬遅延のために、短すぎる持続時間を持つクロックパルスは、パルスラッチに、入力における値を出力することを失敗させるかもしれない。しかしながら、持続時間の長すぎるクロックパルスは、ラッチに、クロックパルスが高くなるときにラッチの入力における信号をまず出力させ、クロックパルスが低くなるまで入力において受けた信号を出力させ続けるかもしれない。多数のパルスラッチが連続して並べられるときに、この状態は、競合状態（race condition）として知られるように、クロックパルスあたりに２以上の順序素子を通過するデータに帰着する可能性がある。

一般に、ポータブル電子デバイスにおける電力消費は、より低い電圧で動作することにより削減され得る。パルスラッチ性能は、温度及び製造プロセスなどの他の条件だけでなく動作電圧によって影響され得る。結果的に、１セットの動作条件下においてあるクロックパルスで正しく動作するパルスラッチが、別のセットの動作条件下において同一のクロックパルスで正しく動作することに失敗するかもしれない。

特定の実施形態において、第１のラッチと、第１のラッチにタイミング信号を供給するように連結されたパルス生成器とを含むシステムが開示される。パルス生成器は、第１のラッチと整合する、環境的な要因に対する遅延時間及び変動性などの特性を持つ第２のラッチを含む。

別の実施形態において、パルス生成器が開示される。パルス生成器は、クロック入力に応答するラッチを含む。パルス生成器は、同様に、クロック入力に連結され、かつ、ラッチの出力に連結される、論理回路を含む。論理回路は、ラッチのデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含むパルス出力を供給する。

別の実施形態において、ラッチが開示される。ラッチは、第１のトランジスタ及び第２のトランジスタを含む。ラッチは、同様に、第１のインバータを介して第１のトランジスタの端子に連結され、かつ、第１のインバータに連結される第２のインバータを介して第２のトランジスタの端子に連結される、データ線を含む。

別の実施形態において、パルス生成器の遅延素子においてクロック信号を受けることを含む方法が開示される。方法は、同様に、パルス生成器からパルスベースラッチに出力パルス信号を供給することを含む。遅延素子は、パルスベースラッチのデータ伝播遅延を追跡するタイミング遅延特性を持つ。パルスベースラッチは、ロバストな低電圧動作を可能にするように構成されたパルスラッチであり得る。

別の特定の実施形態において、第１の動作条件の間に、第１のパルス幅を持つパルスを備える第１のパルス信号を複数の直列に連結されたラッチに供給することを含む方法が開示される。第１の動作条件は、環境的な要因に影響される。方法は、同様に、第２の動作条件の間に、第２のパルス幅を持つパルスを備える第２のパルス信号を複数の直列に連結されたラッチに供給することを含む。第２の動作条件は、第２の環境的な要因に影響される。第２のパルス幅は、第２の環境的な要因と第１の環境的な要因との間の差に応じて、第１のパルス幅に関して変化する。第２のパルス幅の変動は、複数の直列に連結されたラッチのうちの少なくとも１つの変動性に実質的に整合する。

開示される実施形態によって提供される特定の利点は、パルス生成器が動作条件に基づいて変化するパルス出力を提供するが故の、動作条件の範囲にわたる改善された動作である。

本開示の他の態様、利点及び特徴は、次のセクション：図面の簡単な説明、詳細な説明及び特許請求の範囲、を含む全体の出願の検討の後に明らかとなるだろう。

図１は、自己調整パルス生成器を含むシステムの実施形態のブロック図である。 図２は、自己調整パルス生成器の実施形態の回路図である。 図３は、図２のシステムの動作を説明するタイミング図である。 図４は、ラッチ構造の実施形態の回路図である。 図５は、ラッチを含む自己調整パルス生成器を含むシステムの動作を説明するタイミング図である。 図６は、自己調整パルス生成器を用いる方法の実施形態のフロー図である。 図７は、自己調整パルス生成器を含む通信デバイスのブロック図である。

図１を参照すると、自己調整パルス生成器を含むシステムが描かれ、一般に１００と指定される。システム１００は、ラッチ１２０を含むパルス生成器回路１０２を含む。パルス生成器回路１０２は、複数の直列に連結されたラッチなどの、１番目のラッチ１０４及びＮ番目のラッチ１０６を含む複数のラッチにクロックパルス信号を供給するように連結される。１番目のラッチ１０４は、クロック入力１０８を介してパルス生成器１０２に連結され、データ入力（Ｄ１）１１０及びデータ出力（Ｑ１）１１２を持つ。Ｎ番目のラッチ１０６は、クロック入力１１４を介してパルス生成器１０２に連結され、データ入力（Ｄｎ）１１６及びデータ出力（Ｑｎ）１１８を持つ。

特定の実施形態において、１番目のラッチ１０４及びＮ番目のラッチ１０６は、多数の直列に連結されたラッチのシーケンスのうちの最初及び最後のラッチ素子を備える。例えば、第１のラッチ１０４のデータ出力１１２は、２番目のラッチ（示されない）のデータ入力に連結され得る。同様に、２番目のラッチは、３番目のラッチ（示されない）のデータ入力に連結されるデータ出力を持ち得る。Ｎ番目のラッチ１０６のデータ入力１１６は一連の連続して連結されたラッチの出力に連結され得るし、Ｎ番目のラッチ１０６のデータ出力（Ｑｎ）は順序素子回路の出力を表し得る。特定の実施形態において、直列に連結される順序素子は、遅延回路として機能する。

特定の実施形態において、第１のラッチ１０４は、クロック入力１０８で受けるパルス信号に応じて、データ入力１１０における信号をデータ出力１１２に供給するように動作するパルスラッチである。パルスラッチ動作は、クロック入力信号が低（low）状態から高（high）状態に（例えば、論理「０」状態から論理「１」状態に）遷移するときに、開始し得る。クロック入力信号が高のままである間、データ入力１１０におけるデータはラッチ１０４のデータ出力１１２に転送される。クロック信号が低状態に戻るときに、ラッチの出力１１２におけるデータ値はクロック信号が高状態に戻るまでラッチ出力として保持される。特定の実施形態において、Ｎ番目のラッチ１０６を含むラッチの各々は、１番目のラッチ１０４と実質的に同様の方法で機能する。

順次素子回路としてのラッチ１０４、１０６の適切な動作は、適切な持続時間を持つクロックパルス幅を必要とする。各ラッチ１０４、１０６は、データ入力１１０、１１６から各データ出力１１２，１１８への信号の転送のためのデータ伝播時間を反映する関連遅延（associated delay）を持つ。短すぎるクロックパルス（例えば、高状態にあるクロックサイクル信号の部分）は、ラッチのデータ入力におけるデータをラッチのデータ出力に伝播するために十分な時間を提供しない。同様に、持続時間の長すぎるクロックパルスは競合状態に帰着し得るが、ここで、ラッチのデータ入力における信号がラッチの出力に伝播し、同じクロックパルスの間に前のラッチによって出力されるデータ入力における新たな信号もまたラッチを通じて伝播する。

ラッチ１０４、１０６についてのデータ伝播時間は、システム１００の動作特性または環境に依存して異なり得る。例えば、ラッチ１０４、１０６の各々についてのデータ伝播時間は、温度、動作電圧及び製造プロセスによって影響され得る。ごく近く近接し、かつ、同じ製造プロセスを持つラッチは、同様のデータ伝搬時間などの動作特性を持つ傾向にあるだろう。例として、ラッチ１０４、１０６のうちの一方のデータ伝播時間を増大させる動作温度の変化は、実質的に同量だけラッチ１０４、１０６の各々のデータ伝播時間を増大させる傾向にあるだろう。

ラッチ１０４、１０６の可変伝播時間を適応させるために、パルス生成器１０２は、ラッチ１０４及び１０６と同様の特性を持つ内部ラッチ１２０を含む。ラッチ１２０は、自己調整パルス生成器１０２としての動作を可能にする遅延素子として用いられる。例えば、ラッチ１２０は、順序素子回路のラッチ１０４、１０６の各々と同じ製造プロセスを用いて製造され、同じトポグラフィーを持ち、他の点では実質的に同じであり得る。ラッチ１２０の特性は、故に、システム１００の動作特性が変化し得るときに、ラッチ１０４、１０６の各々の特性を追跡するだろう。例として、温度または電圧による伝播時間の変化は、ラッチ１０４、１０６及び１２０の各々に同様の変化をもたらし得る。出力クロックパルスを生成するためにラッチ１２０のデータ伝播時間を使用することによって、パルス生成器１０２は、外部制御信号を用いずに、かつ、ラッチ１０４、１０６からのフィードバック信号の受け取りを必要とせずに、種々の動作条件下で、多数の直列に連結されたラッチ１０４、１０６を通り抜けるデータを正しくクロックするのに十分な幅を持つ出力パルス信号を生成できる。

例えば、特定の実施形態において、ラッチ１０４、１０６の各々とパルス生成器１０２とは、電力消費を削減するために低電圧状態（例えば、０．７ボルト以下）で動作する。自己調整パルス生成器１０２は、低動作電圧によるラッチ１０４、１０６のデータ伝播時間の変動について調整されたパルス幅を持つクロックパルス信号を生成する。各ラッチ１０４、１０６及び１２０は、図４に例示されるラッチ構造４００を組み込み得るが、これにおいてデータ入力は、改善された低消費電力性能のために、第１のトランジスタに連結される第１のインバータ及び第２のトランジスタに連結される第２のインバータによって完全に差動的に（fully differentially）書き込まれる。

図２を参照すると、自己調整パルス生成器の特定の実施形態が描かれ、一般に２００と指定される。特定の実施形態において、システム２００は、図１のパルス生成器１０２に組み込まれ得る。システム２００は、クロック（ＣＬＫ）入力２０２、イネーブル（ＥＮ）入力２０４及びパルスクロック（ＰＣＬＫ）出力２１２を含む。クロック入力２０２は、インバータ２０６の入力に連結される。インバータ２０６の出力は、ラッチ２０８のデータ入力に連結される。ラッチ２０８は、ＡＮＤゲート２１４の入力に連結されるデータ出力２１０を持つ。ＡＮＤゲート２１４は、クロック入力２０２に連結される第２の入力を持つ。イネーブル入力２０４はイネーブルトランジスタ２１６に連結され、これは同様にＡＮＤゲート２１４に連結される。特定の実施形態において、ＡＮＤゲート２１４は、ＰＣＬＫ出力２１２を生成するために、クロック入力２０２とラッチ２０８のデータ出力２１０とに対して論理積を実行する論理回路として機能する。ＰＣＬＫ出力２１２は、ラッチ２０８のデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含む。特定の実施形態において、ＰＣＬＫ出力は、各パルスがラッチ２０８のデータ伝播時間に応じて変化するパルス幅を持つパルス信号を含む。

特定の実施形態において、ＡＮＤゲート２１４は、イネーブルトランジスタ２１６に連結される第１の端子を持ち、かつ、第２のトランジスタ２２２の第１の端子に連結される第２の端子を持つ、第１のトランジスタ２２０を含む。第２のトランジスタ２２２は、第３のトランジスタ２２４を介して電圧源に連結される第２の端子を持つ。第４のトランジスタ２２６は、電圧源に更に連結され、第２のトランジスタ２２２の第２の端子にも連結される。インバータ２２８は、第２のトランジスタ２２２の第２の端子に連結される入力と、ＰＣＬＫ出力２１２を供給する出力とを持つ。ラッチ出力２１０は、第１のトランジスタ２２０の制御入力と、第３のトランジスタ２２４の反転制御入力とに連結される。クロック信号２０２は、第２のトランジスタ２２２の制御入力と、第４のトランジスタ２２６の反転制御入力とに連結される。ＡＮＤゲート２１４はイネーブル入力２０４に応答するが、これはＰＣＬＫ出力２１２でのパルス出力の生成を選択的に可能にさせる機能を果たす。

動作中に、クロック入力２０２はインバータ２０６の入力に供給され、反転クロック信号はラッチ２０８のデータ入力に供給される。ラッチ２０８は、ラッチ２０８を通り抜けるデータ伝播のために継続的な高クロック信号を供給するために電源電圧につながれるクロック入力を持つ。ラッチ２０８の出力２１０の遷移は、故に、原クロック入力２０２の遷移から、インバータ２０６の遅延時間及びラッチ２０８のデータ伝播時間に実質的に等しい時間量だけ遅れる。

ＡＮＤゲート２１４は、クロック入力２０２が高信号へ遷移するときから出力２１２において論理高値を供給するように動作し、クロック入力２０２からのクロック遷移がラッチ２０８を通じて伝播するまで高出力を維持する。故に、ＡＮＤゲート２１４は、インバータ２０６の遅延時間及びラッチ２０８のデータ伝播時間におおよそ等しい持続時間を持つ、ＰＣＬＫ出力２１２でのパルスを生成する。結果として、ＰＣＬＫ出力２１２は、出力２１２によってクロックされ、かつ、ラッチ２０８の構成に実質的に整合する構成を持つ、１つまたは複数のラッチデバイスの適切な動作を可能にさせるパルス幅を持つパルスを供給する。

故に、特定の実施形態において、例えば温度、電圧、製造プロセス、別の条件、またはそれらの任意の組み合わせに起因する動作条件がラッチ２０８を通り抜けるデータ伝播時間に影響するときに、出力２１２で生成されるパルス幅はラッチ２０８を通り抜けるデータ伝播時間に応じて変化する。図１のラッチ１０４、１０６などの１つまたは複数の順序データ素子は、故に、順序データ素子の各々を通り抜けるデータ伝播時間の変化を実質的に追跡するように自己調整するパルスを用いてクロックされ得る。

図３を参照すると、図２のシステム２００の動作を例示するタイミング図が描かれ、一般に３００と指定される。タイミング図３００は、クロック信号３０２と、図２のリファレンスポイントＡにおける（即ち、ラッチ２０８の出力における）信号に相当するリファレンス信号３０４と、図２のＰＣＬＫ出力２１２に相当するＰＣＬＫ信号３０６とを含む。ＰＣＬＫ信号３０６は、クロック信号３０２及びリファレンス信号３０４で動作するＡＮＤゲートによって生成される。図３に描かれる関係は、例示的な目的のみのためにあり、スケールされなくてよい。

例示されるように、クロック信号３０２及びＰＣＬＫ信号３０６は、夫々、低状態で開始する。リファレンス信号３０４は、図２のラッチ２０８を通り抜けて伝播される通りに、クロック信号３０２の反転出力に相当する高状態で開始する。

遷移３０８において、クロック信号３０２は高状態に遷移する。応じて、ＰＣＬＫ信号３０６は、図２のＡＮＤゲート２１４によって導入される遅延の後に遷移３１０において低状態から高状態に遷移する。同様に遷移３０８に応じて、図２のラッチ２０８を通り抜けるデータ伝播時間を加えた、インバータ２０６を通り抜ける遅延時間におおよそ等しい遅延の後に、リファレンス信号３０４は遷移３１６において低状態に遷移する。

遷移３１６に応じて、ＰＣＬＫ信号３０６は、遷移３１２において高状態から低状態に遷移するが、これは、クロック信号遷移３０８にトリガされ、かつ、パルスラッチのデータ遅延時間に依存する持続時間を持つ、パルスに帰着する。クロック信号３０２は、遷移３１４において低状態に戻る。

図４を参照すると、ラッチ構造の特定の例示的な実施形態が描かれ、一般に４００と指定される。ラッチ構造４００は、パルスラッチとして動作し、図２のラッチ２０８として、図１のラッチ１０４、１０６及び１２０として、または、他のシステムにおけるパルスラッチとして用いられ得る。ラッチ構造４００は、データ入力４０２及びＰＣＬＫ入力４０４を含む。ラッチ構造４００は、第１のトランジスタ４０８及び第２のトランジスタ４１０に応答する出力（Ｑ）４０６を更に含む。第１のトランジスタ４０８及び第２のトランジスタ４１０の各々は、ＰＣＬＫ入力４０４に連結される制御入力を持つ。データ入力４０２は、第１のインバータ４１８を介して第２のトランジスタ４１０に連結される。データ入力４０２は、第１のインバータ４１８と、第１のインバータ４１８の出力を受ける第２のインバータ４２０とを介して第１のトランジスタ４０８の端子に更に連結される。第１のトランジスタ４０８の第２の端子は、クロスカップルされた（cross-coupled）第３のインバータ４１２及び第４のインバータ４１４を介して第２のトランジスタ４１０の第２の端子に連結される。第２のトランジスタ４１０の第２の端子は出力インバータ４１６の入力に連結され、これは同様に出力（Ｑ）４０６を提供する。

動作中に、ＰＣＬＫ入力４０４が低状態から高状態に遷移するとき、データ入力４０２は、第１のトランジスタ４０８及び第２のトランジスタ４１０の各々とインバータ４１８及び４２０とを介して、クロスカップルされたインバータ４１２及び４１４に供給される。第１及び第２のトランジスタ４０８、４１０は、斯くして、ＰＣＫＬ入力４０４によって制御され、斯くしてデータ入力４０２は第１及び第２のインバータ４１８、４２０によって第１及び第２のトランジスタ４０８、４１０において完全に差動的に書き込まれる。特定の実施形態において、クロスカップルされたインバータ４１２及び４１４は、トランジスタ４０８及び４１０を介するデータ入力４０２における遷移に応じた競合を低減させると共に、ＰＣＬＫ４０４入力が低状態に戻ってから出力４０６を維持するように、縮小された寸法を用いて製造される。従って、システム４００は、低電圧においてロバストな動作を提供するし、０．７ボルト以下に届き得る電圧範囲において動作し得る。

図５を参照すると、自己調整パルス生成器を含むシステムの動作の例示的な実施形態が描かれ、一般に５００と指定される。第１のタイミング図５０２は、第１のラッチ書き込み信号５０４及び第１のＰＣＬＫ信号５０６を含む。第２のタイミング図５２０は、第２のラッチ書き込み信号５２２及び第２のＰＣＬＫ信号５２４を含む。タイミング図５０２及び５２０は、例示的であり、スケールされなくてよい。

第１のタイミング図５０２は第１の動作条件での自己調整パルス生成器を含むシステムの動作を描き、第２のタイミング図は第２の動作条件での自己調整パルス生成器を含むシステムの動作を描く。説明に役立つ例として、第１のタイミング図５０２は第１の温度における図１のシステム１００の性能を表し得る一方、第２のタイミング図５２０は第２の温度でのシステム１００の性能を表し得る。特定の実施形態において、タイミング図５０２及び５２０は、温度、電圧または他の条件のうちの１つまたは複数の変化に関しての図１のシステムまたは図２のシステムの性能を表す。

自己調整クロックパルスシステムの動作中に、パルスラッチを通り抜けるデータ伝播時間は、電圧、温度及び製造プロセスなどの１つまたは複数の環境的な要因に関して変化し得る。この変化は、第１の動作条件におけるパルスラッチの第１のラッチ書き込み信号５０４及び第２の動作条件における同一のパルスラッチの第２のラッチ書き込み信号５２２に反映される。ラッチ書き込み信号５０４及び５２２の高状態によって説明されるように、第１の条件におけるデータ伝播時間に関連するラッチ遅延は、第２の条件におけるデータ伝播時間に関連するラッチ遅延に比べて短い。

第１の動作条件における自己調整パルス生成器の出力を表す、第１のＰＣＬＫ信号５０６は、値Ｘによって表される追加的な遅延を加えた第１のラッチ書き込み時間５０４に等しいパルス幅を持つ。特定の実施形態において、値Ｘは、図２のＡＮＤゲート２１４の応答時間などの他の遅延に加えて図２のインバータ２０６などのインバータの遅延時間に釣り合い得る。

同様に、第２の動作条件における自己調整パルス生成器を表す、第２のＰＣＬＫ信号５２４は、第１のＰＣＬＫ信号５０６の遅延Ｘと実質的に同じ遅延を加えた第２のラッチ書き込み時間５２２に等しいパルス幅を持つ。斯くして、ＰＣＬＫ信号５０６及び５２４は、動作条件の全範囲にわたってラッチのデータ伝播時間を追跡する。特定の実施形態において、第１のタイミング図５０２の第１の動作特性及び第２のタイミング図５２０の第２の動作特性は、温度、電圧または半導体デバイス製造プロセスなどの第１及び第２の環境的な要因である。

例示的な実施形態において、第１のタイミング図５０２及び第２のタイミング図５２０の各々は、異なる動作条件における図１のシステム１００の動作に対応する。ラッチ書き込み信号５０４及び５２２は直列に連結されたラッチ１０４、１０６のうち１つまたは複数のデータ伝播時間を表し得るし、ＰＣＬＫ信号５０６及び５２４はパルス生成器１０２の出力を表し得る。パルス生成器１０２の出力におけるパルス幅の変動は、環境的な要因から生ずる直列に連結されたラッチの変動性に実質的に整合する。動作条件の広範な変化の中での直列に連結されたラッチのロバストな動作は、斯くして、比較的固定の遅延を加えたラッチ書き込み遅延に実質的に等しいパルス幅を維持する自己調整パルス生成器によって可能にされる。

図６を参照すると、自己調整パルス生成器を用いる方法の特定の例示的な実施形態が描かれ、一般に６００と指定される。６０２において、クロック信号が、自己調整パルス生成器の遅延素子において受信される。特定の実施形態において、自己調整パルス生成器は図１のパルス生成器１０２であり、遅延素子は図１のラッチ素子１２０である。

６０４において、出力パルス信号が、パルス生成器からパルスベースラッチに供給される。特定の実施形態では、６０６において、出力パルス信号が、複数のパルスベースラッチに供給される。例示的な実施形態において、複数の直列に連結されたパルスベースラッチは図１のラッチ１０４−１０６である。

特定の実施形態において、遅延素子は、パルスベースラッチの各々のデータ伝播遅延を追跡するタイミング遅延特性を持つ。データ伝播遅延はラッチにおいて書き込みを行うための時間であり得るし、遅延素子の遅延特性は外部またはフィードバックの制御信号なしに変えられ得る。特定の実施形態において、パルスベースラッチのデータ伝播遅延は環境的な要因に基づいて変化し、遅延素子の遅延特性はパルスベースラッチの変動性に実質的に整合する。環境的な要因は、製造プロセス、電圧及び温度を含み得る。

図７は、図１−６を参照して記述された通りのラッチ構造及び自己調整パルス生成器を用いるシステム及び方法が組み込まれ得る、一般に７００として指定されるポータブル通信デバイスのブロック図である。ポータブル通信デバイス７００は、デジタルシグナルプロセッサなどのプロセッサを含むオンチップシステム７２２を含む。デジタルシグナルプロセッサ７１０は、図１−６を参照して記述された通りの自己調整パルス生成器７１１を用いる順序回路素子を持つ少なくとも１つのデバイスを含む。順序回路素子は、動作条件の広範囲に亘って論理ラッチ回路のデータ伝播遅延に整合する遅延を生成するためにラッチ構造を用いるパルス生成器によってクロックされる論理ラッチ回路であり得る。

図７は、同様に、デジタルシグナルプロセッサ７１０とディスプレイ７２８とに連結されるディスプレイコントローラ７２６を示す。更に、入力デバイス７３０は、デジタルシグナルプロセッサ７１０に連結される。加えて、メモリ７３２は、デジタルシグナルプロセッサ７１０に連結される。コーダ／デコーダ（ＣＯＤＥＣ）７３４もまた、デジタルシグナルプロセッサ７１０に連結され得る。スピーカ７３６及びマイクロホン７３８は、ＣＯＤＥＣ７３４に連結され得る。

図７は、同様に、無線コントローラ７４０がデジタルシグナルプロセッサ７１０と無線アンテナ７４２とに連結され得ることを示す。特定の実施形態において、電源７４４は、オンチップシステム７２２に連結される。更に、特定の実施形態において、図７に説明されるように、ディスプレイ７２８、入力デバイス７３０、スピーカ７３６、マイクロホン７３８、無線アンテナ７４２及び電源７４４は、オンチップシステム７２２の外部にある。しかしながら、各々がオンチップシステム７２２のコンポーネントに連結される。

特定の例示的な実施形態において、自己調整パルス生成器７１１を用いる順序回路素子は、ポータブル通信デバイス７００の全体的性能を強化するために使用され得る。特に、自己調整パルス生成器７１１を用いる順序回路素子は、低電圧での動作を可能にすることによるデバイス７００の削減された電力消費を可能にし、これによってバッテリ寿命を延ばし、電力効率を改善し、及び、デバイス７００の性能を強化する。

自己調整パルス生成器７１１を用いる順序回路素子がデジタルシグナルプロセッサ７１０内だけに示されているものの、自己調整クロックパルス７１１を用いる順序回路素子は、ディスプレイコントローラ７２６、無線コントローラ７４０、ＣＯＤＥＣ７３４、または、論理ラッチ回路、論理フリップフロップ回路、または他のクロックされる回路網（circuitry）などの順序ロジックを含む任意の他のコンポーネントを含む他のコンポーネント内に提供され得ることが理解されるべきである。

当業者は、本願において開示された実施形態に関連して記述された種々の例示的な論理ブロック、構成、モジュール、回路及びアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェアまたは両方の組み合わせとして実装され得ることを更に認識するだろう。このハードウェア及びソフトウェアの交換可能性を明確に説明するために、種々の例示的なコンポーネント、ブロック、構成、モジュール、回路及びステップはそれらの機能性に関して一般的に上述されてきた。係る機能性がハードウェアまたはソフトウェアとして実装されるかどうかは、全体のシステムに課される特定用途及び設計制約に依存する。熟練した技術者は、夫々の特定用途のために様々な方法で、記述された機能性を実装し得るが、係る実装決定は本開示の範囲からの逸脱を生じさせることとして解釈されるべきでない。

本願において開示された実施形態に関連して記述された方法またはアルゴリズムのステップは、直接的にハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、または、両者の組み合わせにおいて具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または、技術的に知られている任意の他の形式の記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサが情報を記憶媒体から読み出しまたは記憶媒体に書き込みできるように、プロセッサに連結される。代替的には、記憶媒体は、プロセッサと一体をなし得る。プロセッサ及び記憶媒体は、ＡＳＩＣにおいて存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末において存在し得る。代替的には、プロセッサ及び記憶媒体は、コンピューティングデバイスまたはユーザ端末においてディスクリートコンポーネントとして存在し得る。

開示された実施形態の先の説明は、任意の当業者に本開示を製造または使用することを可能にさせるために提供される。これらの実施形態に対する種々の変形は当業者にとって容易に明らかになるだろうし、本願において定められる包括的な原理は開示の範囲から逸脱することなく他の実施形態に適用され得る。故に、本開示は、本願に示される実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定められるような原理及び新規な特徴と調和した最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ 第１のラッチと、
前記第１のラッチにタイミング信号を供給するように連結されたパルス生成器と
を具備し、
前記パルス生成器は、前記第１のラッチに整合する特性を持つ第２のラッチを含む、
システム。
［Ｃ２］ 前記パルス生成器は、クロック信号に連結される第１の入力と、前記第２のラッチの出力に連結される第２の入力とを持つＡＮＤゲートを更に含み、
前記タイミング信号は、前記ＡＮＤゲートの出力に応答する、
請求項１のシステム。
［Ｃ３］ 前記第１のラッチ及び前記第２のラッチの各々に整合する特性を持つ複数のラッチを更に具備する、請求項１のシステム。
［Ｃ４］ 前記第１のラッチ及び前記複数のラッチの各々は、パルスラッチである、請求項３のシステム。
［Ｃ５］ 前記第１のラッチ、前記第２のラッチ及び前記複数のラッチの各々は、第１のトランジスタ、第２のトランジスタ、第１のインバータ及び第２のインバータを含み、
前記第１のインバータは、前記第１のトランジスタに連結され、
前記第２のインバータは、前記第２のトランジスタに連結される、
請求項３のシステム。
［Ｃ６］ 前記第１のラッチは、前記第１のインバータを介して、前記第１のトランジスタの端子に連結されるデータ線を持ち、
前記データ線は、前記第１のインバータに連結される前記第２のインバータを介して、前記第２のトランジスタの端子に更に連結される、
請求項５のシステム。
［Ｃ７］ クロック入力に応答するラッチと、
前記クロック入力に連結され、かつ、前記ラッチの出力に連結される、論理回路と
を具備し、
前記論理回路は、前記ラッチのデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含むパルス出力を供給する、
パルス生成器。
［Ｃ８］ 前記パルス幅は、インバータ遅延時間と前記ラッチの前記データ伝播時間とを含む遅延時間に関連する、請求項７のパルス生成器。
［Ｃ９］ 前記論理回路は、ＡＮＤへの第１の入力としての前記ラッチの出力と、前記ＡＮＤへの第２の入力としての前記クロック入力とに関して、論理ＡＮＤ関数を実行する回路網を含む、請求項８のパルス生成器。
［Ｃ１０］ 前記回路網は、多数のトランジスタと、出力インバータとを含み、
前記出力インバータは、前記パルス出力を供給する、
請求項９のパルス生成器。
［Ｃ１１］ 前記論理回路は、前記パルス出力の生成を選択的に可能にさせるイネーブル入力を更に含む、請求項１０のパルス生成器。
［Ｃ１２］ 前記パルス出力は、ラッチデバイスに伝達され、
前記ラッチは、前記ラッチデバイスと同様の特性を持つ、
請求項７のパルス生成器。
［Ｃ１３］ 前記ラッチは、第１のインバータを介して第１のトランジスタの端子に連結され、かつ、前記第１のインバータに連結される第２のインバータを介して第２のトランジスタの端子に連結される、データ線を持つ、請求項７のパルス生成器。
［Ｃ１４］ 第１のトランジスタと、
第２のトランジスタと、
第１のインバータを介して前記第１のトランジスタの端子に連結され、かつ、前記第１のインバータに連結される第２のインバータを介して前記第２のトランジスタの端子に連結される、データ線と
を具備する、ラッチ。
［Ｃ１５］ ラッチされるデータが完全に差動的であるように、前記データが前記データ線を用いて書き込み可能である、請求項１４のラッチ。
［Ｃ１６］ パルス生成器の遅延素子においてクロック信号を受け取ることと、
前記パルス生成器からパルスベースラッチへ出力パルス信号を供給することと
を具備し、
前記遅延素子は、前記パルスベースラッチのデータ伝播遅延を追跡するタイミング遅延特性を持つ、
方法。
［Ｃ１７］ 前記パルスベースラッチのデータ伝播遅延は、環境的な要因に基づいて可変であり、
前記遅延素子の前記遅延特性は、前記パルスベースラッチの変動性に実質的に整合する、
請求項１６の方法。
［Ｃ１８］ 前記環境的な要因は、製造プロセス、電圧及び温度を含む、請求項１７の方法。
［Ｃ１９］ 複数の直列に連結されたパルスベースラッチへ前記出力パルス信号を供給することを更に具備する、請求項１７の方法。
［Ｃ２０］ 前記遅延素子の前記タイミング遅延特性は、外部またはフィードバックの制御信号なしに変えられる、請求項１７の方法。
［Ｃ２１］ 前記データ伝播時間は、前記パルスベースラッチにおいて書き込みを行うための時間である、請求項１６の方法。
［Ｃ２２］ 環境的な要因によって影響される第１の動作条件の間に複数のラッチへ第１のパルス幅を持つパルスを備える第１のパルス信号を供給することと、
第２の環境的な要因によって影響される第２の動作条件の間に前記複数のラッチへ第２のパルス幅を持つパルスを備える第２のパルス信号を供給することと
を具備し、
前記第２のパルス幅は、前記第２の環境的な要因と第１の環境的な要因との間の差に応じて前記第１のパルス幅に関して変化し、
前記第２のパルス幅の変動は、複数の直列に連結されたラッチのうちの少なくとも１つの変動性に実質的に整合する、
方法。
［Ｃ２３］ 前記第２のパルス幅は、外部制御なしに自動的に変えられる、請求項２２の方法。
［Ｃ２４］ 前記環境的要因は、温度、電圧または半導体デバイス製造プロセスのうちの１つまたは複数である、請求項２２の方法。

Claims (20)

1. 第１のラッチと、
   前記第１のラッチに連結され、かつ前記第１のラッチにタイミング信号を供給するように構成されたパルス生成器と、
   を具備し、
   前記パルス生成器は、クロックのためのクロック入力に接続されるインバータと前記インバータの出力に接続され、前記クロックに応答し、かつ前記第１のラッチに整合する特性を持つ第２のラッチを含み、
   前記パルス生成器は更に、
   前記クロック入力に連結され、かつ前記第２のラッチの出力に連結される論理回路を含み、前記論理回路は、前記第２のラッチを亘るデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含むパルス出力を生成するように構成され、前記パルス幅は、前記インバータのインバータ遅延時間と前記第２のラッチの前記データ伝播時間とを含む遅延時間に関連し、前記論理回路は、回路網の第１の入力としての前記第２のラッチの出力と、前記回路網の第２の入力としての前記クロック入力とに関して、論理ＡＮＤ関数を実行する前記回路網を含み、前記回路網は、多数のトランジスタと、出力インバータとを含み、前記出力インバータは、前記パルス出力を生成し、前記論理回路は、前記パルス出力の生成を選択的に可能にさせるイネーブル入力を更に含む、
   システム。
2. 前記タイミング信号は、前記論理ＡＮＤ関数を実行する前記回路網の出力に応答する、請求項１のシステム。
3. 前記第１のラッチ及び前記第２のラッチは、同じ製造プロセスを用いて形成され、前記特性は、電圧の変化に応じた第１のデータ伝播時間の変化、温度の変化に応じた第２のデータ伝播時間の変化、またはそれらの組み合わせを含む、請求項１のシステム。
4. 前記第１のラッチ及び前記第２のラッチの各々は、第１のトランジスタ、第２のトランジスタ、第１のインバータ及び第２のインバータを含み、
   前記第１のインバータは、前記第１のトランジスタに連結され、
   前記第２のインバータは、前記第２のトランジスタに連結される、
   請求項１のシステム。
5. 前記第１のラッチは、前記第１のインバータを介して、前記第１のトランジスタの第１の端子に連結されるデータ線を持ち、
   前記データ線は、前記第１のインバータに連結される前記第２のインバータを介して、前記第２のトランジスタの第２の端子に更に連結される、
   請求項４のシステム。
6. クロックのためのクロック入力に結合されるインバータと、
   前記インバータの入力に結合され、前記インバータを介する前記クロックに応答するラッチと、
   前記クロック入力に連結され、かつ前記ラッチの出力に連結される論理回路と
   を具備し、
   前記論理回路は、前記ラッチを亘るデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含むパルス出力を生成するように構成され、前記パルス幅は、前記インバータのインバータ遅延時間と前記ラッチを亘る前記データ伝播時間とを含む遅延時間に関連し、前記論理回路は、回路網の第１の入力としての前記ラッチの出力と、前記回路網の第２の入力としての前記クロック入力とに関して、論理ＡＮＤ関数を実行する前記回路網を含み、前記回路網は、多数のトランジスタと、出力インバータとを含み、前記出力インバータは、前記パルス出力を生成し、前記論理回路は、前記パルス出力の生成を選択的に可能にさせるイネーブル入力を更に含む、
   パルス生成器。
7. 前記パルス出力は、ラッチデバイスに伝達され、
   前記ラッチは、前記ラッチデバイスと同様の特性を持つ、
   請求項６のパルス生成器。
8. 前記ラッチ及び前記ラッチデバイスは、同じ製造プロセスを用いて形成され、前記特性は、電圧の変化に応じた第１のデータ伝播時間の変化、温度の変化に応じた第２のデータ伝播時間の変化、またはそれらの組み合わせを含む、請求項７のパルス生成器。
9. 前記ラッチは、第１のインバータを介して第１のトランジスタの第１の端子に連結され、かつ、前記第１のインバータに連結される第２のインバータを介して第２のトランジスタの第２の端子に連結される、データ線を持つ、請求項６のパルス生成器。
10. 前記ラッチは、
    第１のトランジスタと、
    第２のトランジスタと、
    第１のインバータを介して前記第１のトランジスタの第１の端子に連結され、かつ、前記第１のインバータに連結される第２のインバータを介して前記第２のトランジスタの第２の端子に連結される、データ線と
    を具備する、請求項６のパルス生成器。
11. 前記ラッチに書き込まれるデータが完全に差動的であるように、前記データが前記データ線を用いて前記ラッチに書き込み可能である、請求項１０のパルス生成器。
12. パルス生成器の遅延素子においてクロック信号を受け取ることと、
    前記パルス生成器からパルスベースラッチへ出力パルス信号を供給することと
    を具備し、
    前記遅延素子は、前記パルスベースラッチのデータ伝播遅延を追跡するタイミング遅延特性を持ち、
    前記パルス生成器は、
    クロックのためのクロック入力に結合されるインバータと、
    前記クロックに応答するラッチと、
    前記クロック入力に連結され、かつ前記ラッチの出力に連結される論理回路とを含み、前記論理回路は、前記ラッチを亘るデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含む前記出力パルス信号を生成するように構成され、前記パルス幅は、前記インバータのインバータ遅延時間と前記ラッチを亘る前記データ伝播時間とを含む遅延時間に関連し、前記論理回路は、回路網の第１の入力としての前記ラッチの出力と、前記回路網の第２の入力としての前記クロック入力とに関して、論理ＡＮＤ関数を実行する前記回路網を含み、前記回路網は、多数のトランジスタと、出力インバータとを含み、前記出力インバータは、前記出力パルス信号を生成し、前記論理回路は、前記出力パルス信号の生成を選択的に可能にさせるイネーブル入力を更に含む、
    方法。
13. 前記パルスベースラッチのデータ伝播遅延は、環境的な要因に基づいて可変であり、
    前記遅延素子の遅延特性の変動性は、前記パルスベースラッチのデータ伝播遅延の変動性に実質的に整合する、
    請求項１２の方法。
14. 前記環境的な要因は、電圧及び温度を含む、請求項１３の方法。
15. 複数の直列に連結されたパルスベースラッチへ前記出力パルス信号を供給することを更に具備する、請求項１３の方法。
16. 前記遅延素子の前記タイミング遅延特性は、外部制御信号またはフィードバック制御信号なしに変えられる、請求項１３の方法。
17. 前記データ伝播遅延は、前記パルスベースラッチにおいて書き込みを行うための時間量である、請求項１２の方法。
18. 第１のパルス幅を持つパルスを備える第１のパルス信号を生成し、第１の環境的な要因によって影響される第１の動作条件の間に複数のラッチへ前記第１のパルス信号を供給することと、
    第２のパルス幅を持つパルスを備える第２のパルス信号を生成し、第２の環境的な要因によって影響される第２の動作条件の間に前記複数のラッチへ前記第２のパルス信号を供給することと
    を具備し、
    前記第２のパルス幅は、前記第２の環境的な要因と前記第１の環境的な要因との間の差に基づいて前記第１のパルス幅に関して変化し、
    前記第２のパルス幅の変動は、前記複数のラッチのうちの少なくとも１つのデータ伝播時間の変動性に実質的に整合し、
    前記第１及び第２のパルス信号の各パルス信号は、パルス生成器よって生成され、
    前記パルス生成器は、
    クロックのためのクロック入力に結合されるインバータと、
    前記クロックに応答するラッチと、
    前記クロック入力に連結され、かつ前記ラッチの出力に連結される論理回路とを含み、前記論理回路は、前記ラッチのデータ伝播時間に応じて変化するパルス幅を持つ少なくとも１つのパルスを含む前記パルス信号を生成するように構成され、前記パルス幅は、前記インバータのインバータ遅延時間と前記ラッチを亘る前記データ伝播時間とを含む遅延時間に関連し、前記論理回路は、回路網の第１の入力としての前記ラッチの出力と、前記回路網の第２の入力としての前記クロック入力とに関して、論理ＡＮＤ関数を実行する前記回路網を含み、前記回路網は、多数のトランジスタと、出力インバータとを含み、前記出力インバータは、前記パルス信号を生成し、前記論理回路は、前記パルス信号の生成を選択的に可能にさせるイネーブル入力を更に含む、
    方法。
19. 前記第２のパルス幅は、外部制御なしに自動的に変えられる、請求項１８の方法。
20. 前記第１の環境的な要因は、温度、電圧または半導体デバイス製造プロセスのうちの１つまたは複数である、請求項１８の方法。

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