KR101263268B1 - 래치 구조 및 래치를 사용하는 자체­조절 펄스 생성기 - Google Patents

래치 구조 및 래치를 사용하는 자체­조절 펄스 생성기 Download PDF

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Abstract

본 발명은 래치 구조 및 래치를 사용하는 자체-조절(self-adjusting) 펄스 생성기를 포함한다. 일 실시예에서, 시스템은 제 1 래치 및 제 1 래치에 타이밍 신호를 제공하도록 연결된 펄스 생성기를 포함한다. 펄스 생성기는 제 1 래치와 매칭되는 특성들을 가진 제 2 래치를 포함한다.

Description

래치 구조 및 래치를 사용하는 자체­조절 펄스 생성기{LATCH STRUCTURE AND SELF-ADJUSTING PULSE GENERATOR USING THE LATCH}
본 발명은 일반적으로 래치 장치들과 같은 순차 엘리먼트들에 관한 것이다.
기술의 진보는 개인 컴퓨팅 장치들을 더 작고 더 강력하게 만들었다. 예컨대, 소형 경량이어서 사용자가 용이하게 휴대할 수 있는, 휴대용 무선 전화들, 개인휴대단말들(PDA), 및 페이징 장치들과 같은, 무선 컴퓨팅 장치들을 포함하는 다양한 휴대용 개인 컴퓨팅 장치들이 현재 존재하고 있다. 특히, 셀룰라 전화들 및 IP 전화들과 같은, 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 게다가, 이러한 많은 무선 전화들은 여기에 통합되는 다양한 타입들의 장치들을 포함한다. 예컨대, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷을 액세스하기 위하여 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능 명령들을 처리할 수 있다. 따라서, 이들 무선 전화들은 중요한 컴퓨팅 능력들(capability)을 포함할 수 있다.
무선 전화 장치들과 같은 휴대용 개인 컴퓨팅 장치들에서 사용되는 디지털 집적회로들은 펄스 래치들을 통합할 수 있다. 펄스 래치들은 입력에서 수신되는 값을 출력하는 클록형 장치들(clocked device)이다. 펄스 래치는 클럭 펄스가 하이(high)로 전환될때 입력을 판독하고, 클럭 펄스가 로우(low)로 전환될때 출력을 유지할 수 있다. 펄스 래치의 입력 및 출력간의 데이터 전파 지연으로 인하여, 너무 짧은 지속기간을 가진 클럭 펄스는 펄스 래치가 입력에서의 값을 출력하지 못하도록 할 수 있다. 그러나, 너무 긴 지속기간을 가진 클럭 펄스는 클럭 펄스가 하이로 전환될때 래치가 래치의 입력의 신호를 먼저 출력하고 클럭 펄스가 로우로 전환될때 입력에서 수신된 신호들을 출력하는 것을 계속하도록 할 수 있다. 다수의 펄스 래치들이 순차적으로 배열될때, 이러한 조건(condition)은 데이터가 클럭 펄스당 2개 이상의 순차 엘리먼트를 통과하는 데이터를 야기할 수 있으며, 이는 레이스 조건(race condition)로 알려져 있다.
일반적으로, 휴대용 전자장치들의 전력 소비는 저전압에서 동작함으로써 감소될 수 있다. 펄스 래치 성능(performance)은 동작 전압 뿐만아니라, 온도 및 제조 공정과 같은 다른 조건들에 의하여 영향을 받을 수 있다. 결과적으로, 동작 조건들의 하나의 세트 하에서 클록 펄스로 정확하게 동작하는 펄스 래치는 동작 조건들의 다른 세트하에서 동일한 클록 펄스로 정확하게 동작하지 않을 수 있다.
특정 실시예에서는 제 1 래치; 및 제 1 래치에 타이밍 신호를 제공하도록 연결된 펄스 생성기를 포함하는 시스템이 개시된다. 펄스 생성기는 제 1 래치와 매칭되는, 환경 인자들에 대한 변동성(variability) 및 지연 시간과 같은 특성들을 가진 제 2 래치를 포함한다.
다른 특정 실시예에서는 펄스 생성기가 개시된다. 펄스 생성기는 클럭 입력에 응답하는 래치를 포함한다. 펄스 생성기는 또한 클럭 입력에 연결되고 래치의 출력에 연결되는 논리 회로를 포함한다. 논리 회로는 래치의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 가진 적어도 하나의 펄스를 포함하는 펄스 출력을 제공한다.
또 다른 특정 실시예에서는 래치가 개시된다. 래치는 제 1 트랜지스터; 및 제 2 트랜지스터를 포함한다. 래치는 또한 제 1 인버터를 통해 제 1 트랜지스터의 단자(terminal)에 연결되고 제 1 인버터에 연결되는 제 2 인버터를 통해 제 2 트랜지스터의 단자에 연결되는 데이터 라인을 포함한다.
또 다른 특정 실시예에서는 펄스 생성기의 지연 엘리먼트에서 클록 신호를 수신하는 단계를 포함하는 방법이 개시된다. 본 방법은 또한 펄스 생성기로부터 펄스 기반 래치에 출력 펄스 신호를 제공하는 단계를 포함한다. 지연 엘리먼트는 펄스 기반 래치의 데이터 전파 지연을 추적하는 타이밍 지연 특성들(characteristic)을 가진다. 펄스 기반 래치는 견고한(robust) 저전압 동작을 인에이블하도록 구성되는 펄스 래치일 수 있다.
또 다른 특정 실시예에서는 제 1 동작 조건동안 다수의 직렬로 연결된 래치들에 제 1 펄스폭을 가진 펄스들을 가진 제 1 펄스 신호를 제공하는 단계를 포함하는 방법이 개시된다. 제 1 동작 조건은 환경 인자(environmental factor)에 의하여 영향을 받는다. 본 방법은 또한 제 2 동작 조건동안 다수의 직렬로 연결된 래치들에 제 2 펄스 폭을 가진 펄스들을 가진 제 2 펄스 신호를 제공하는 단계를 포함한다. 제 2 동작 조건은 제 2 환경 인자에 의하여 영향을 받는다. 제 2 펄스 폭은 제 2 환경 인자 및 제 1 환경 인자간의 차이에 응답하여 제 1 펄스 폭에 대하여 변화한다. 제 2 펄스 폭의 변동은 다수의 직렬로 연결된 래치들 중 적어도 하나의 래치의 변동성과 실질적으로 매칭된다.
개시된 실시예들에 의하여 제공된 특정 장점은 펄스 생성기가 동작 조건들에 기초하여 변화하는 펄스 출력을 제공하기 때문에 동작 조건들의 범위에 걸쳐 동작이 개선된다.
본 발명의 다른 양상들, 장점들 및 특징들은 이하의 단락들, 즉 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 출원을 검토한후에 더욱더 명백해 질 것이다.
도 1은 자체-조절 펄스 생성기를 포함하는 시스템의 일 실시예의 블록도이다.
도 2는 자체-조절 펄스 생성기의 일 실시예의 회로도이다.
도 3은 도 2의 시스템의 동작을 예시한 타이밍도이다.
도 4는 래치 구조의 일 실시예의 회로도이다.
도 5는 래치를 포함하는 자체-조절 펄스 생성기를 포함하는 시스템의 동작을 예시한 타이밍도이다.
도 6은 자체-조절 펄스 생성기를 사용하기 위한 방법의 일 실시예에 대한 흐름도이다.
도 7은 자체-조절 펄스 생성기를 포함하는 통신 장치의 블록도이다.
도 1을 참조하면, 자체-조절(self-adjusting) 펄스 생성기를 포함하는 시스템이 도시되며 일반적으로 도면부호 100으로 표시된다. 시스템(100)은 래치(120)를 포함하는 펄스 생성기 회로(102)를 포함한다. 펄스 생성기 회로(102)는 제 1 래치(104) 및 제 N 래치(106)를 포함하는 다수의 직렬로 연결된 래치들과 같은 다수의 래치들에 클럭 펄스 신호를 제공하도록 연결된다. 제 1 래치(104)는 클럭 입력(108)을 통해 펄스 생성기(102)에 연결되며, 데이터 입력(D1)(110) 및 데이터 출력(Q1)(112)을 가진다. 제 N 래치(106)는 클럭 입력(114)을 통해 펄스 생성기(102)에 연결되며, 데이터 입력(Dn)(116) 및 데이터 출력(Qn)(118)을 가진다.
특정 실시예에서, 제 1 래치(104) 및 제 N 래치(106)는 다수의 직렬로 연결된 래치들의 시퀀스의 첫번째 및 마지막 래치 엘리먼트들을 포함한다. 예컨대, 제 1 래치(104)의 데이터 출력(112)은 제 2 래치(도시안됨)의 데이터 입력에 연결될 수 있다. 마찬가지로, 제 2 래치는 제 3 래치(도시안됨)의 데이터 입력에 연결되는 데이터 출력을 가질 수 있다. 제 N 래치(106)의 데이터 입력(116)은 일련의 순차적으로 연결된 래치들의 출력에 연결될 수 있으며, 제 N 래치(106)의 데이터 출력(Qn)(118)은 순차적 엘리먼트 회로의 출력을 나타낼 수 있다. 특정 실시예에서, 직렬로 연결된 순차 엘리먼트들은 지연 회로로서 기능을 한다.
특정 실시예에서, 제 1 래치(104)는 클럭 입력(108)에서 수신되는 펄스 신호에 응답하여 데이터 출력(112)에 데이터 입력(110)의 신호를 제공하도록 동작하는 펄스 래치이다. 펄스 래치 동작은 클럭 입력 신호가 로우 상태(state)로부터 하이 상태로(예컨대, 논리 "0" 상태로부터 논리 "1" 상태로) 전환(transition)할때 시작할 수 있다. 클록 입력 신호가 하이를 유지하는 동안, 데이터 입력(110)의 데이터는 래치(104)의 데이터 출력(112)에 전송된다. 클록 신호가 로우 상태로 리턴할때, 래치의 출력(112)의 데이터 값은 클럭 신호가 하이 상태로 리턴할때까지 래치 출력으로서 유지된다. 특정 실시예에서, 제 N 래치(106)를 포함하는 래치들의 각각은 제 1 래치(104)와 실질적으로 유사한 방식으로 기능을 한다.
순차 엘리먼트 회로로서 래치들(104, 106)의 적절한 동작은 적절한 지속기간을 가진 클록 펄스 폭을 필요로 한다. 각각의 래치(104, 106)는 데이터 입력(110, 116)으로부터 각각의 데이터 출력(112, 118)으로 신호를 전송하는 데이터 전파 시간을 반영한 연관된 지연을 가진다. 너무 짧은 클럭 펄스(예컨대, 하이 상태에 있는 클럭 사이클 신호의 부분)는 래치의 데이터 입력의 데이터가 래치의 데이터 출력으로 전파되기에 충분한 시간을 제공하지 않는다. 마찬가지로, 지속기간이 너무 긴 클럭 펄스는 레이스 조건을 야기할 수 있으며, 여기서 래치의 데이터 입력의 신호가 래치의 출력으로 전파하며 동일한 클럭 펄스동안 이전 래치에 의하여 출력되는 데이터 입력의 새로운 신호가 또한 래치를 통해 전파한다.
래치들(104, 106)에 대한 데이터 전파 시간은 시스템(100)의 동작 특성 또는 환경에 따라 상이할 수 있다. 예컨대, 래치들(104, 106) 각각에 대한 데이터 전파 시간은 온도, 동작 전압 및 제조 공정에 의하여 영향을 받을 수 있다. 서로 매우 근접해 있고 동일한 제조 공정을 가진 래치들은 데이터 전파 시간과 같은 유사한 동작 특성들을 가지는 경향이 있을 것이다. 예로서, 래치들(104, 106) 중 하나의 래치의 데이터 전파 시간을 증가시키는 동작 온도의 변화는 실질적으로 동일한 양만큼 래치들(104, 106) 각각의 데이터 전파 시간을 증가시키는 경향이 있을 것이다.
래치들(104, 106)의 가변 전파 시간을 달성하기 위하여, 펄스 생성기(102)는 래치들(104, 106)과 유사한 특성들을 가진 내부 래치(120)를 포함한다. 래치(120)는 자체-조절 펄스 생성기(102)로서 동작을 인에이블하기 위하여 지연 엘리먼트로서 사용된다. 예컨대, 래치(120)는 동일한 토포그라피(topography)를 가진 동일한 제조 공정을 사용하여 제조될 수 있으며, 그렇치 않은 경우에 순차 엘리먼트 회로의 래치들(104, 106)의 각각과 실질적으로 동일할 수 있다. 예로서, 온도 또는 전압에 의한 전파 시간의 변화들은 래치들(104, 106, 120) 각각에 대하여 유사한 변화들을 유발할 수 있다. 따라서, 래치(120)의 특성들은 시스템(100)의 동작 특성들이 변화할 수 있기 때문에 래치들(104, 106) 각각의 특성들을 실질적으로 추적(track)할 것이다. 출력 클록 펄스를 생성하기 위하여 래치(120)의 데이터 전파 시간을 사용함으로써, 펄스 생성기(102)는, 외부 제어 신호들을 사용하지 않고 그리고 래치들(104, 106)로부터의 피드백 신호의 수신을 필요로 하지 않고, 다양한 동작 조건들하에서 다수의 직렬로 연결된 래치들(104, 106)을 통해 데이터를 정확하게 클록(clock)하기에 충분한 폭을 가진 출력 펄스 신호를 생성할 수 있다.
예컨대, 특정 실시예에서, 래치들(104, 106)의 각각과 펄스 생성기(102)는 전력 소비를 감소시키기 위하여 저전압 조건(예컨대, 0.7 볼트 또는 이 이하의 볼트)에서 동작한다. 자체-조절 펄스 생성기(102)는 낮은 동작 전압으로 인한 래치들(104, 106)의 데이터 전파 시간의 변화에 대하여 조절되는 펄스 폭을 가진 클록 펄스 신호들을 생성한다. 각각의 래치(104, 106, 120)는 도 4에 예시된 래치 구조(400)를 통합할 수 있으며, 래치 구조(400)에서 데이터 입력은, 개선된 저전력 성능을 위하여, 제 1 트랜지스터에 연결된 제 1 인버터 및 제 2 트랜지스터에 연결된 제 2 인버터에 의하여 완전히 상이하게 기록된다.
도 2를 참조하면, 자체-조절 펄스 생성기의 특정 실시예가 도시되며 일반적으로 도면부호 200으로 표시된다. 특정 실시예에서, 시스템(200)은 도 1의 펄스 생성기(102)에 통합된다. 시스템(200)은 클록(CLK) 입력(202), 인에이블(EN) 입력(204) 및 펄스 클럭(PCLK) 출력(212)을 포함한다. 클럭 입력(202)은 인버터(206)의 입력에 연결된다. 인버터(206)의 출력은 래치(208)의 데이터 입력에 연결된다. 래치(208)는 AND 게이트(214)의 입력에 연결되는 데이터 출력(210)을 가진다. AND 게이트(214)는 클럭 입력(202)에 연결된 제 2 입력을 가진다. 인에이블 입력(204)은 AND 게이트(214)에 연결되는 인에이블 트랜지스터(216)에 연결된다. 특정 실시예에서, AND 게이트(214)는 PCLK 출력(212)을 생성하기 위하여 래치(208)의 데이터 출력(210)과 클럭 입력(202)에 대하여 논리 AND를 수행하는 논리 회로로서 기능을 한다. PCLK 출력(212)은 래치(208)의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 가진 적어도 하나의 펄스를 포함한다. 특정 실시예에서, PCLK 출력(212)은 각각의 펄스가 래치(208)의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 가지는 펄스 신호를 포함한다.
특정 실시예에서, AND 게이트(214)는 인에이블 트랜지스터(216)에 연결된 제 1 단자와 제 2 트랜지스터(222)의 제 1 단자에 연결된 제 2 단자를 가진 제 1 트랜지스터(220)를 포함한다. 제 2 트랜지스터(222)는 제 3 트랜지스터(224)를 통해 전원에 연결된 제 2 단자를 가진다. 제 4 트랜지스터(226)는 전원에 추가로 연결되고 제 2 트랜지스터(222)의 제 2 단자에 연결된다. 인버터(228)는 제 2 트랜지스터(222)의 제 2 단자에 연결된 입력과 PCLK 출력(212)을 제공하는 출력을 가진다. 래치 출력(210)은 제 1 트랜지스터(220)의 제어 입력과 제 3 트랜지스터(224)의 반전 제어 입력에 연결된다. 클록 신호(202)는 제 2 트랜지스터(222)의 제어 입력과 제 4 트랜지스터(226)의 반전 제어 입력에 연결된다. AND 게이트(214)는 PCLK 출력(212)에서 펄스 출력의 생성을 선택적으로 인에이블하는 기능을 하는 인에이블 입력(204)에 응답한다.
동작동안, 클록 입력(202)은 인버터(206)의 입력에 제공되며, 반전된 클록 신호는 래치(208)의 데이터 입력에 제공된다. 래치(208)는 래치(208)를 통한 데이터 전파에 대하여 연속적인 하이 클록 신호를 제공하기 위하여 전원에 고정된(tied) 클록 입력을 가진다. 따라서, 래치(208)의 출력(210)의 전환은 인버터(206)의 지연 시간과 래치(208)의 데이터 전파 시간과 실질적으로 동일한 시간량만큼 원래의 클록 입력(202)의 전환으로부터 지연된다.
AND 게이트(214)는 클록 입력(202)이 하이 신호로 전환될때 시작하는 논리적 하이 값을 출력(212)에서 제공하도록 동작하며, 클록 입력(202)으로부터의 클록 전환이 래치(208)를 통해 전파할때까지 하이 출력을 유지한다. 따라서, AND 게이트(214)는 인버터(206)의 지연 시간과 래치(208)의 데이터 전파 시간과 대략 동일한 지속기간을 가진 펄스를 PCLK 출력(212)에 생성한다. 결과적으로, PCLK 출력(212)은 출력(212)에 의하여 클록되며 래치(208)의 구성과 실질적으로 매칭하는 구성을 가진 하나 이상의 래치 장치들의 적절한 동작을 인에이블하는 펄스 폭을 가진 펄스들을 제공한다.
따라서, 특정 실시예에서, 온도, 전압, 제조 공정, 다른 조건 또는 이들의 조합으로부터 발생하는 것과 같은 동작 조건이 래치(208)를 통한 데이터 전파 시간에 영향을 미치기 때문에, 출력(212)에서 생성되는 펄스 폭은 래치(208)를 통한 데이터 전파 시간에 응답하여 변화한다. 따라서, 도 1의 래치들(104, 106)과 같은 하나 이상의 순차적인 데이터 엘리먼트들은 순차적인 데이터 엘리먼트들의 각각을 통한 데이터 전파 시간의 변동들을 실질적으로 추적하기 위하여 자체-조절하는 펄스를 사용하여 클록될 수 있다.
도 3를 참조하면, 도 2의 시스템(200)의 동작을 예시한 타이밍도가 도시되며 일반적으로 도면부호 300으로 표시된다. 타이밍도(300)는 클록 신호(302), 도 2의 기준 포인트 A(즉, 래치(208)의 출력)의 신호에 대응하는 기준 신호(304), 및 도 2의 PCLK 출력(212)에 대응하는 PCLK 신호(306)를 포함한다. PCLK 신호(306)는 클록 신호(302) 및 기준 신호(304)에 대하여 동작하는 AND 게이트(214)에 의하여 생성된다. 도 3에 도시된 관계들은 단지 예시적이며 실제대로 도시되지 않을 수 있다.
예시된 바와같이, 클록 신호(302) 및 PCLK 신호(306)는 각각 로우 상태에서 시작한다. 기준 신호(304)는 도 2의 래치(208)를 통해 전파되는 클록 신호(302)의 반전된 출력에 대응하는 하이 상태에서 시작한다.
전환(308)시에, 클록 신호(302)는 하이 상태로 전환된다. 이에 응답하여, PCLK 신호(306)는 도 2의 AND 게이트(214)에 의하여 도입된 지연후에 전환(310) 시에 로우 상태로부터 하이 상태로 전환된다. 또한, 전환(308)에 응답하여, 인버터(206)를 통한 지연 시간 + 도 2의 래치(208)를 통한 데이터 전파 시간과 대략 동일한 지연후에, 기준 신호(304)는 전환(316)시에 로우 상태로 전환된다.
전환(316)에 응답하여, PCLK 신호(306)는 전환(312)시에 하이 상태로부터 로우 상태로 전환되며, 따라서 클록 신호 전환(308)에 의하여 트리거되며 펄스 래치의 데이터 전파 시간에 따르는 지속기간을 가진 펄스가 발생된다. 클록 신호(302)는 전환(314)시에 로우 상태로 리턴한다.
도 4를 참조하면, 래치 구조의 특정한 예시적인 실시예가 기술되며 일반적으로 도면부호 400으로 표시된다. 래치 구조(400)는 펄스 래치로서 동작하며, 도 2의 래치(208), 도 1의 래치들(104, 106, 120) 또는 다른 시스템들의 펄스 래치들로서 사용될 수 있다. 래치 구조(400)는 데이터 입력(402) 및 PCLK 입력(404)을 포함한다. 래치 구조(400)는 제 1 트랜지스터(408) 및 제 2 트랜지스터(410)에 응답하는 출력(Q)(406)을 더 포함한다. 제 1 트랜지스터(408) 및 제 2 트랜지스터(410)의 각각은 PCLK 입력(404)에 연결된 제어 입력을 가진다. 데이터 입력(402)은 제 1 인버터(418)를 통해 제 2 트랜지스터(410)에 연결된다. 데이터 입력(402)은 제 1 인버터(418) 및 제 1 인버터(418)의 출력을 수신하는 제 2 인버터(420)를 통해 제 1 트랜지스터(408)의 단자에 추가로 연결된다. 제 1 트랜지스터(408)의 제 2 단자는 교차-결합된(cross-coupled) 제 3 인버터(412) 및 제 4 인버터(414)를 통해 제 2 트랜지스터(410)의 제 2 단자에 연결된다. 제 2 트랜지스터(410)의 제 2 단자는 출력(Q)(406)을 제공하는 출력 인버터(416)의 입력에 연결된다.
동작중에, PCLK 입력(404)이 로우 상태로부터 하이 상태로 전환될때, 데이터 입력(402)은 제 1 트랜지스터(408) 및 제 2 트랜지스터(410)의 각각과 인버터들(418, 420)을 통해 교차-결합된 인버터들(412, 414)에 제공된다. 제 1 및 제 2 트랜지스터들(408, 410)은 PCLK 입력(404)에 의하여 제어되며, 따라서 데이터 입력(402)은 제 1 및 제 2 인버터들(418, 420)에 의하여 제 1 및 제 2 트랜지스터들(408, 410)에 완전하게 구별하여 기록된다. 특정 실시예에서, 교차-결합된 인버터들(412, 414)은 트랜지스터들(408, 410)을 통해 데이터 입력(402)의 전환에 응답하여 경합(contention)을 감소시키고 또한 PCLK(404) 입력이 로우 상태로 리턴한후에 출력(406)을 유지하기 위하여 감소된 디멘션들(dimension)로 제조된다. 결과적으로, 시스템(400)은 저전압들에서 견고한 동작(robust operation)을 제공하며, 0.7 볼트 또는 이 이하의 볼트까지 확장할 수 있는 전압 범위에서 동작할 수 있다.
도 5를 참조하면, 자체-조절 펄스 생성기를 포함하는 시스템의 동작에 대한 예시적인 실시예가 도시되며 일반적으로 도면부호 500으로 표시된다. 제 1 타이밍도(502)는 제 1 래치 기록 신호(504) 및 제 1 PCLK 신호(506)를 포함한다. 제 2 타이밍도(520)는 제 2 래치 기록 신호(522) 및 제 2 PCLK 신호(524)를 포함한다. 타이밍도들(502, 520)은 예시적이며 실제대로 도시되지 않을 수 있다.
제 1 타이밍도(502)는 제 1 동작 조건에서 자체-조절 펄스 생성기를 포함하는 시스템의 동작을 도시하며, 제 2 타이밍도는 제 2 동작 조건에서 자체-조절 펄스 생성기를 포함하는 시스템의 동작을 도시한다. 예시적인 예에서, 제 1 타이밍도(502)는 제 1 온도에서 도 1의 시스템(100)의 성능을 나타낼 수 있는 반면에, 제 2 타이밍도(520)는 제 2 온도에서 시스템(100)의 성능을 나타낼 수 있다. 특정 실시예에서, 타이밍도들(502, 520)은 온도, 전압 또는 다른 조건의 하나 이상의 변동들에 대하여 도 1의 시스템(100) 또는 도 2의 시스템(200)의 성능을 나타낸다.
자체-조절 클록 펄스 시스템의 동작 동안, 펄스 래치를 통한 데이터 전파 시간은 전압, 온도 및 제조 공정과 같은 하나 이상의 환경 인자들에 대하여 변화할 수 있다. 이러한 변화는 제 1 동작 조건에서 펄스 래치의 제 1 래치 기록 신호(504) 및 제 2 동작 조건에서 동일한 펄스 래치의 제 2 래치 기록 신호(522)에 반영된다. 래치 기록 신호들(504, 522)의 하이 상태에 의하여 예시된 바와같이, 제 1 조건에서 데이터 전파 시간과 연관된 래치 지연은 제 2 조건에서 데이터 전파 시간과 연관된 래치 지연보다 더 짧다.
제 1 동작 조건에서 자체-조절 펄스 생성기의 출력을 나타내는 제 1 PCLK 신호(506)는 제 1 래치 기록 신호(504)의 래치 지연 + 값 X에 의하여 표현되는 추가 지연과 동일한 펄스 폭을 가진다. 특정 실시예에서, 값 X는 도 2의 AND 게이트(214)의 응답 시간과 같은 다른 지연들 외에 도 2의 인버터(206)와 같은 인버터의 지연 시간에 비례할 수 있다.
유사하게, 제 2 동작 조건에서 자체-조절 펄스 생성기를 나타내는 제 2 PCLK 신호(524)는 제 2 래치 기록 신호(522)의 래치 지연 + 제 1 PCLK 신호(506)의 지연 X와 실질적으로 동일한 지연과 동일한 펄스 폭을 가진다. 따라서, PCLK 신호들(506, 524)은 동작 조건들의 범위 전반에 걸쳐 래치의 데이터 전파 시간을 추적한다. 특정 실시예에서, 제 1 타이밍도(502)의 제 1 동작 특성 및 제 2 타이밍도(520)의 제 2 동작 특성은 온도, 전압 또는 반도체 장치 제조 공정과 같은 제 1 및 제 2 환경 인자들이다.
예시적인 실시예에서, 제 1 타이밍도(502) 및 제 2 타이밍도(520)의 각각은 상이한 동작 조건들에서 도 1의 시스템(100)의 동작에 대응한다. 래치 기록 신호들(504, 522)은 직렬로 연결된 래치들(104, 106) 중 하나 이상의 래치의 데이터 전파 시간을 나타낼 수 있으며, PCLK 신호들(506, 524)은 펄스 생성기(102)의 출력을 나타낼 수 있다. 펄스 생성기(102)의 출력에서의 펄스 폭의 변동은 환경 인자들로부터 발생하는, 직렬로 연결된 래치들의 변동성(variability)과 실질적으로 매칭된다. 따라서, 다양한 동작 조건들에서 순차적으로 연결된 래치들의 견고한 동작은 래치 기록 지연 + 비교적 고정된 지연과 실질적으로 동일한 펄스 폭을 유지하는 자체-조절 펄스 생성기에 의하여 인에이블된다.
도 6를 참조하면, 자체-조절 펄스 생성기를 사용하는 방법의 특정 예시적인 실시예가 도시되며 일반적으로 도면부호 600으로 표시된다. 단계(602)에서, 클록 신호는 자체-조절 펄스 생성기의 지연 엘리먼트에서 수신된다. 특정 실시예에서, 자체-조절 펄스 생성기는 도 1의 펄스 생성기(102)이며, 지연 엘리먼트는 도 1의 래치 엘리먼트(120)이다.
단계(604)에서, 출력 펄스 신호는 펄스 생성기로부터 펄스 기반 래치로 제공된다. 특정 실시예에 있어서, 단계(606)에서, 출력 펄스 신호는 다수의 펄스 기반 래치들에 제공된다. 예시적인 실시예에서, 다수의 직렬로 연결된 펄스 기반 래치들은 도 1의 래치들(104-106)이다.
특정 실시예에서, 지연 엘리먼트는 펄스 기반 래치들 각각에 대한 데이터 전파 지연을 추적하는 타이밍 지연 특성들을 가진다. 데이터 전파 지연은 래치에 기록을 수행하기 위한 시간일 수 있으며, 지연 엘리먼트의 지연 특성들은 외부 또는 피드백 제어 신호들 없이 변화될 수 있다. 특정 실시예에서, 펄스 기반 래치의 데이터 전파 지연은 환경 인자들에 기초하여 변화하며, 지연 엘리먼트의 지연 특성들은 펄스 기반 래치의 변동성에 실질적으로 매칭된다. 환경 인자들은 제조 공정, 전압 및 온도를 포함할 수 있다.
도 7은 도 1-6과 관련하여 기술된 바와같이 래치 구조 및 자체-조절 펄스 생성기를 사용하기 위한 시스템들 및 방법들이 구현될 수 있는 휴대용 통신 장치(700)의 블록도이다. 휴대용 통신 장치(700)는 디지털 신호 프로세서(710)와 같은 프로세서를 포함하는 온-칩 시스템(722)을 포함한다. 디지털 신호 프로세서(710)는 도 1-6과 관련하여 기술된 바와같이 자체-조절 펄스 생성기(711)를 사용하는 순차 회로 엘리먼트를 가진 적어도 하나의 장치를 포함한다. 순차 회로 엘리먼트는 동작 조건들의 넓은 범위에 걸쳐 논리 래치 회로의 데이터 전파 지연을 매칭시키기 위한 지연을 생성하기 위하여 래치 구조를 사용하는 펄스 생성기에 의하여 클록되는 논리 래치 회로일 수 있다.
도 7은 또한 디지털 신호 프로세서(710) 및 디스플레이(728)에 연결되는 디스플레이 제어기(726)를 도시한다. 더욱이, 입력 장치(730)는 디지털 신호 프로세서(710)에 연결된다. 부가적으로, 메모리(732)는 디지털 신호 프로세서(710)에 연결된다. 코더/디코더(CODEC)(734)는 또한 디지털 신호 프로세서(710)에 연결될 수 있다. 스피커(736) 및 마이크로폰(738)은 CODEC(734)에 연결될 수 있다.
도 7은 무선 제어기(740)가 디지털 신호 프로세서(710) 및 무선 안테나(742)에 연결될 수 있다는 것을 표시한다. 특정 실시예에서, 전원(744)은 온-칩 시스템(722)에 연결된다. 더욱이, 특정 실시예에서, 도 7에 기술된 바와같이, 디스플레이(728), 입력 장치(730), 스피커(736), 마이크로폰(738), 무선 안테나(742) 및 전원(744)은 온-칩 시스템(722) 외부에 있다. 그러나, 각각은 온-칩 시스템(722)의 컴포넌트에 연결된다.
특정한 예시적인 실시예에서, 자체-조절 펄스 생성기(711)를 사용하는 순차 회로 엘리먼트는 휴대용 통신 장치(700)의 전체 성능을 향상시키기 위하여 사용될 수 있다. 특히, 자체-조절 펄스 생성기(711)를 사용하는 순차적인 회로 엘리먼트는 저전압에서 동작을 인에이블하여 장치(700)의 전력 소비를 감소시킬 수 있으며, 따라서 배터리 수명을 연장시키고 전력 효율성을 개선하며 장치(700)의 성능을 향상시킨다.
자체-조절 펄스 생성기(711)를 사용하는 순차 회로 엘리먼트가 디지털 신호 프로세서(710)내에만 도시될지라도 자체-조절 클록 펄스(711)를 사용하는 순차 회로 엘리먼트는 디스플레이 제어기(726), 무선 제어기(740), CODEC(734), 또는 논리 래치 회로, 논리적 플립-플롭 회로 또는 다른 클록 회로와 같은 순차적인 로직을 포함하는 임의의 다른 컴포넌트를 포함하는 다른 컴포넌트들에 제공될 수 있다는 것이 이해되어야 한다.
당업자는 여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 그들의 기능적 관점에서 앞서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 기술된 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 범위를 벗어나는 것으로 해석되지 않아야 한다.
여기에서 제시된 실시예들과 관련하여 기술된 알고리즘 또는 방법의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 RAM 메모리; 플래시 메모리; ROM 메모리; PROM 메모리; EPROM 메모리; EEPROM 메모리; 레지스터들; 하드디스크; 휴대용 디스크; CD-ROM; 또는 공지된 저장 매체의 임의의 다른 형태로서 존재할 수 있다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하고 저장매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC에 위치할 수 있다. ASIC는 컴퓨팅 장치 또는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 장치 또는 사용자 단말에서 이산 컴포넌트들로서 존재할 수 있다.
제시된 실시예들에 대한 이전 설명은 당업자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 수정들은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 이하의 청구범위에 의하여 한정된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (24)

  1. 동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템으로서,
    제 1 래치; 및
    상기 제 1 래치에 타이밍 신호를 제공하도록 연결된 펄스 생성기를 포함하며;
    상기 펄스 생성기는 상기 제 1 래치와 매칭되는 특성들을 가진 제 2 래치를 포함하며, 상기 펄스 생성기는 추가로,
    클록 입력에 응답하는 상기 제 2 래치; 및
    상기 클록 입력에 연결되고 상기 제 2 래치의 출력에 연결되는 논리 회로
    를 포함하며,
    상기 논리 회로는 상기 제 2 래치의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 갖는 적어도 하나의 펄스를 포함하는 펄스 출력을 제공하며, 상기 펄스 폭은 상기 제2 래치의 데이터 전파 시간 및 인버터 지연 시간을 포함하는 지연 시간과 연관되며, 상기 논리 회로는 논리 AND 함수에 대한 제 1 입력으로서 상기 제 2 래치의 출력과 상기 논리 AND 함수에 대한 제 2 입력으로서 상기 클록 입력에 대하여 상기 논리 AND 함수를 수행하는 회로를 포함하며, 상기 논리 AND 함수를 수행하는 회로는 다수의 트랜지스터들 및 출력 인버터를 포함하며, 상기 출력 인버터는 상기 펄스 출력을 제공하며, 상기 논리 회로는 상기 펄스 출력의 생성을 선택적으로 인에이블하기 위한 인에이블 입력을 더 포함하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템.
  2. 제 1항에 있어서,
    상기 타이밍 신호는 상기 논리 AND 함수의 출력에 응답하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템.
  3. 제 1항에 있어서,
    상기 제 1 래치 및 상기 제 2 래치 각각과 매칭되는 특성들을 가진 다수의 래치들을 더 포함하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템.
  4. 제 3항에 있어서,
    상기 제 1 래치 및 상기 다수의 래치들 각각은 펄스 래치들인,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템.
  5. 제 3항에 있어서,
    상기 제 1 래치, 상기 제 2 래치 및 상기 다수의 래치들 각각은 제 1 트랜지스터, 제 2 트랜지스터, 제 1 인버터 및 제 2 인버터를 포함하며, 상기 제 1 인버터는 상기 제 1 트랜지스터에 연결되며, 상기 제 2 인버터는 상기 제 2 트랜지스터에 연결되는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템.
  6. 제 5항에 있어서,
    상기 제 1 래치는 상기 제 1 인버터를 통해 상기 제 1 트랜지스터의 단자에 연결되는 데이터 라인을 가지며, 상기 데이터 라인은 상기 제 1 인버터에 연결된 상기 제 2 인버터를 통해 상기 제 2 트랜지스터의 단자에 추가적으로 연결되는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 시스템.
  7. 펄스 생성기로서,
    클럭 입력에 응답하는 래치; 및
    상기 클럭 입력에 연결되고 상기 래치의 출력에 연결되는 논리 회로를 포함하며,
    상기 논리 회로는 상기 래치의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 가진 적어도 하나의 펄스를 포함하는 펄스 출력을 제공하며, 상기 펄스 폭은 상기 래치의 데이터 전파 시간 및 인버터 지연 시간을 포함하는 지연 시간과 연관되며, 상기 논리 회로는 논리 AND 함수에 대한 제 1 입력으로서 상기 래치의 출력과 상기 논리 AND 함수에 대한 제 2 입력으로서 상기 클럭 입력에 대하여 상기 논리 AND 함수를 수행하는 회로를 포함하며, 상기 논리 AND 함수를 수행하는 회로는 다수의 트랜지스터들 및 출력 인버터를 포함하며, 상기 출력 인버터는 상기 펄스 출력을 제공하며, 상기 논리 회로는 상기 펄스 출력의 생성을 선택적으로 인에이블하기 위한 인에이블 입력을 더 포함하는,
    펄스 생성기.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 7항에 있어서,
    상기 펄스 출력은 래치 장치로 전달되며, 상기 래치는 상기 래치 장치와 동일한 특성들을 가지는,
    펄스 생성기.
  13. 제 7항에 있어서,
    상기 래치는 제 1 인버터를 통해 제 1 트랜지스터의 단자에 연결되며 상기 제 1 인버터에 연결된 제 2 인버터를 통해 제 2 트랜지스터의 단자에 연결되는 데이터 라인을 가지는,
    펄스 생성기.
  14. 제 7 항에 있어서,
    상기 래치는,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    제 1 인버터를 통해 상기 제 1 트랜지스터의 단자에 연결되고 상기 제 1 인버터에 연결되는 제 2 인버터를 통해 상기 제 2 트랜지스터의 단자에 연결되는 데이터 라인을 포함하는,
    펄스 생성기.
  15. 제 14 항에 있어서,
    데이터는 래치된 데이터가 완전하게 구별되도록(fully differential) 상기 데이터 라인을 사용하여 기록가능한,
    펄스 생성기.
  16. 동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법으로서,
    펄스 생성기의 지연 엘리먼트에서 클록 신호를 수신하는 단계; 및
    상기 펄스 생성기로부터 펄스 기반 래치에 출력 펄스 신호를 제공하는 단계를 포함하며;
    상기 지연 엘리먼트는 상기 펄스 기반 래치의 데이터 전파 지연을 추적하는 타이밍 지연 특성들을 가지며, 상기 펄스 생성기는,
    클록 입력에 응답하는 래치; 및
    상기 클록 입력에 연결되고 상기 래치의 출력에 연결되는 논리 회로
    를 포함하며,
    상기 논리 회로는 상기 래치의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 갖는 적어도 하나의 펄스를 포함하는 펄스 출력을 제공하며, 상기 펄스 폭은 상기 래치의 데이터 전파 시간 및 인버터 지연 시간을 포함하는 지연 시간과 연관되며, 상기 논리 회로는 논리 AND 함수에 대한 제 1 입력으로서 상기 래치의 출력과 상기 논리 AND 함수에 대한 제 2 입력으로서 상기 클록 입력에 대하여 상기 논리 AND 함수를 수행하는 회로를 포함하며, 상기 논리 AND 함수를 수행하는 회로는 다수의 트랜지스터들 및 출력 인버터를 포함하며, 상기 출력 인버터는 상기 펄스 출력을 제공하며, 상기 논리 회로는 상기 펄스 출력의 생성을 선택적으로 인에이블하기 위한 인에이블 입력을 더 포함하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  17. 제 16항에 있어서,
    상기 펄스 기반 래치의 상기 데이터 전파 지연은 환경 인자들에 기초하여 변화가능하며, 상기 지연 엘리먼트의 상기 지연 특성들은 상기 펄스 기반 래치의 변화가능성(variability)과 매칭되는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  18. 제 17항에 있어서,
    상기 환경 인자들은 제조 공정, 전압 및 온도를 포함하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  19. 제 17항에 있어서,
    다수의 직렬로 연결된 펄스 기반 래치들에 상기 출력 펄스 신호를 제공하는 단계를 더 포함하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  20. 제 17항에 있어서,
    상기 지연 엘리먼트의 상기 타이밍 지연 특성들은 외부 또는 피드백 제어 신호들 없이 변화되는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  21. 제 16항에 있어서,
    상기 데이터 전파 지연은 상기 펄스 기반 래치에 기록을 수행하는 시간인,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  22. 동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법으로서,
    제 1 동작 조건(condition) 동안 다수의 래치들에 제 1 펄스폭을 가진 펄스들을 가진 펄스 신호를 제공하는 단계 ― 상기 제 1 동작 조건은 제 1 환경 인자에 의하여 영향을 받음 ―; 및
    제 2 동작 조건 동안 상기 다수의 래치들에 제 2 펄스 폭을 가진 펄스들을 가진 상기 펄스 신호를 제공하는 단계 ― 상기 제 2 동작 조건은 제 2 환경 인자에 의하여 영향을 받음 ―
    를 포함하며,
    상기 제 2 펄스 폭은 상기 제 2 환경 인자 및 상기 제 1 환경 인자 간의 차이에 응답하여 상기 제 1 펄스 폭에 대하여 변화하며, 상기 제 2 펄스 폭의 변화는 다수의 직렬로 연결된 래치들 중 적어도 하나의 래치의 변화가능성과 매칭되며, 상기 펄스 신호는 펄스 생성기에 의해 제공되며, 상기 펄스 생성기는:
    클록 입력에 응답하는 래치; 및
    상기 클록 입력에 연결되고 상기 래치의 출력에 연결되는 논리 회로
    를 포함하며,
    상기 논리 회로는 상기 래치의 데이터 전파 시간에 응답하여 변화하는 펄스 폭을 갖는 적어도 하나의 펄스를 포함하는 펄스 출력을 제공하며, 상기 펄스 폭은 상기 래치의 데이터 전파 시간 및 인버터 지연 시간을 포함하는 지연 시간과 연관되며, 상기 논리 회로는 논리 AND 함수에 대한 제 1 입력으로서 상기 래치의 출력과 상기 논리 AND 함수에 대한 제 2 입력으로서 상기 클록 입력에 대하여 상기 논리 AND 함수를 수행하는 회로를 포함하며, 상기 논리 AND 함수를 수행하는 회로는 다수의 트랜지스터들 및 출력 인버터를 포함하며, 상기 출력 인버터는 상기 펄스 출력을 제공하며, 상기 논리 회로는 상기 펄스 출력의 생성을 선택적으로 인에이블하기 위한 인에이블 입력을 더 포함하는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  23. 제 22항에 있어서,
    상기 제 2 펄스 폭은 외부 제어 없이 자동적으로 변화되는,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
  24. 제 22항에 있어서,
    상기 제 1 환경 인자는 온도, 전압 또는 반도체 장치 제조 공정 중 하나 이상인,
    동작 조건들에 기초하여 변하는 펄스 출력을 제공하기 위한 방법.
KR1020107011959A 2007-10-31 2008-10-30 래치 구조 및 래치를 사용하는 자체­조절 펄스 생성기 KR101263268B1 (ko)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583103B2 (en) * 2007-03-30 2009-09-01 Altera Corporation Configurable time borrowing flip-flops
DE102007027068B3 (de) * 2007-06-12 2008-12-18 Texas Instruments Deutschland Gmbh Daten-Pipeline mit großem Abstimmbereich für Taktsignale
US7746137B2 (en) * 2007-08-28 2010-06-29 Qualcomm Incorporated Sequential circuit element including a single clocked transistor
US7902878B2 (en) * 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
US8363485B2 (en) * 2009-09-15 2013-01-29 Qualcomm Incorporated Delay line that tracks setup time of a latching element over PVT
CN102355254B (zh) * 2010-07-20 2014-02-12 威盛电子股份有限公司 无时钟状态回归骨牌逻辑门及相关的集成电路与估算方法
US8436668B2 (en) * 2011-01-04 2013-05-07 Oracle International Corporation Min-time hardended pulse flop
US8564354B2 (en) * 2011-08-03 2013-10-22 Qualcomm Incorporated Circuits and methods for latch-tracking pulse generation
CN104639124B (zh) * 2013-11-08 2018-07-10 联芯科技有限公司 提高时序器件输入信号的建立时间和保持时间裕量的方法和电路
US9384851B2 (en) * 2014-02-06 2016-07-05 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
KR102216807B1 (ko) * 2015-03-25 2021-02-19 삼성전자주식회사 반도체 회로
US9564881B2 (en) 2015-05-22 2017-02-07 Qualcomm Incorporated Area-efficient metal-programmable pulse latch design
US9979394B2 (en) * 2016-02-16 2018-05-22 Qualcomm Incorporated Pulse-generator
TWI658697B (zh) * 2018-08-02 2019-05-01 崛智科技有限公司 資料閂鎖電路及其脈波信號產生器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275441A1 (en) * 2004-06-15 2005-12-15 Via Telecom Co., Ltd. Method and/or apparatus for generating a write gated clock signal

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188515A (ja) 1986-02-14 1987-08-18 Matsushita Electric Works Ltd 画像信号処理用タイミング発生回路
US4768167A (en) 1986-09-30 1988-08-30 International Business Machines Corporation High speed CMOS latch with alternate data storage and test functions
JP2540934B2 (ja) * 1989-03-09 1996-10-09 三菱電機株式会社 論理回路装置
US5072132A (en) 1989-06-09 1991-12-10 Digital Equipment Corporation Vsli latch system and sliver pulse generator with high correlation factor
JP2831788B2 (ja) * 1990-03-20 1998-12-02 富士通株式会社 フリップフロップ回路
US5557225A (en) * 1994-12-30 1996-09-17 Intel Corporation Pulsed flip-flop circuit
US5764089A (en) 1995-09-11 1998-06-09 Altera Corporation Dynamic latching device
JPH09205360A (ja) * 1996-01-25 1997-08-05 Sony Corp 論理回路
US5825225A (en) * 1996-02-09 1998-10-20 Intel Corporation Boosted differential latch
JPH09232919A (ja) * 1996-02-23 1997-09-05 Nippon Telegr & Teleph Corp <Ntt> ラッチ回路およびフリップフロップ回路
JP3851375B2 (ja) 1996-04-18 2006-11-29 アジレント・テクノロジーズ・インク インピーダンス測定装置
JP3528413B2 (ja) * 1996-04-19 2004-05-17 ソニー株式会社 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路
JPH10190416A (ja) * 1996-12-24 1998-07-21 Toshiba Corp フリップフロップ回路
JPH10276069A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp データラッチ回路
US6701339B2 (en) 2000-12-08 2004-03-02 Intel Corporation Pipelined compressor circuit
JP2003133916A (ja) 2001-10-23 2003-05-09 Matsushita Electric Ind Co Ltd パルストリガ型ラッチを用いたデータ処理装置
JP2003173361A (ja) * 2001-12-05 2003-06-20 Seiko Epson Corp 半導体集積回路のレイアウト設計方法及び装置
US6937079B1 (en) 2003-07-28 2005-08-30 University Of Louisiana At Lafayette Single-transistor-clocked flip-flop
US7042267B1 (en) * 2004-05-19 2006-05-09 National Semiconductor Corporation Gated clock circuit with a substantially increased control signal delay
US7256621B2 (en) 2005-03-25 2007-08-14 Fujitsu Limited Keeper circuits having dynamic leakage compensation
JP4950458B2 (ja) * 2005-08-19 2012-06-13 株式会社東芝 半導体集積回路装置
JP2007281756A (ja) * 2006-04-05 2007-10-25 Toshiba Corp 半導体集積回路
US7746137B2 (en) 2007-08-28 2010-06-29 Qualcomm Incorporated Sequential circuit element including a single clocked transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275441A1 (en) * 2004-06-15 2005-12-15 Via Telecom Co., Ltd. Method and/or apparatus for generating a write gated clock signal

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