KR100960541B1 - 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법과 장치, 머신 판독 가능한 매체 및 데이터 프로세싱 시스템 - Google Patents

직렬 링크를 위한 신호 천이 특성 기반 코딩 방법과 장치, 머신 판독 가능한 매체 및 데이터 프로세싱 시스템 Download PDF

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Abstract

직렬 링크를 위한 신호 천이 특성 기반 코딩이 기술되어 있다. 일 실시예에 따르면, 직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 데이터 스트림의 신호 천이의 주파수에 근거하여 결정된 비트 순서에 따라 데이터 스트림의 하나 이상의 비트가 인코딩된다. 이에 따라, 인코딩 이전의 상기 데이터 스트림의 신호 천이의 상기 주파수에 대해, 보다 적은 수의 비트 천이를 갖는 인코딩된 데이터 스트림의 시퀀스가 생성된다. 따라서, 인코딩된 데이터 시퀀스가 직렬 통신 링크 상으로 전송된다.

Description

직렬 링크를 위한 신호 천이 특성 기반 코딩 방법과 장치, 머신 판독 가능한 매체 및 데이터 프로세싱 시스템{SIGNAL TRANSITION FEATURE BASED CODING FOR SERIAL LINK}
본 발명의 실시예는 데이터 프로세싱 시스템에 관한 것으로서, 보다 구체적으로, 직렬 링크를 위한 신호 천이 특성(feature) 기반 코딩에 관한 것이다.
저 전력을 위해 최적화된 회로에 대해, I/O(입/출력 회로)에서 소비된 전력은 전형적으로 총 전력 소비의 약 50%이다. 이러한 I/O 전력 소비는 I/O 패드에 있어 장치의 상대적으로 큰 치수의 결과 및 I/O 핀, 와이어 및 접속된 회로로 인한 외부 캐패시턴스의 결과이다. 큰 외부 캐패시턴스를 구동하기 위해 I/O의 장치는커질 필요가 있으며 이는 그 자신의 기생 캐패시턴스를 더욱 증가시킨다. 인쇄 회로 기판 상의 캐패시턴스는 칩의 내부보다 약 2단위(orders) 큰 크기이다. 이들 캐패시턴스를 동적으로 충방전시키는 것은 I/O 핀이 상대적으로 많은 양의 전력을 소비하게 한다.
낮은 전력 소비를 위해 I/O를 코딩하는 것이 최근 이용되어 왔다. 낮은 전 력을 위해 I/O를 코딩하는 것이 실용적이며 상업적인 칩으로 구현되어 왔다. 그러나, 대부분의 통상적인 방법은 병렬 버스를 위해 설계된다.
도면의 간단한 설명
본 발명의 실시예는 후술하는 설명 및 본 발명의 실시예를 도시하도록 사용되는 첨부 도면을 참조함으로써 가장 잘 이해될 수 있다.
도 1은 일 실시예와 함께 사용될 수 있는 직렬 링크를 나타내는 오디오 링크를 도시하는 도면이고,
도 2a 내지 도 2c는 특정의 실시예에 따른 데이터 스트림의 상이한 비트 구성을 도시하는 블록도이며,
도 3은 병렬 대 직렬 변환기를 도시하는 블록도이고,
도 4는 일 실시예에 따른 인코더의 예를 도시하는 블록도이며,
도 5는 다른 실시예에 따른 인코더의 예를 도시하는 블록도이고,
도 6은 일 실시예에 따른 인코딩 데이터 스트림을 위한 프로세스의 예를 도시하는 흐름도이며,
도 7은 일 실시예에 따른 인코딩 데이터 스트림을 위한 장치의 예를 도시하는 블록도이고,
도 8은 일 실시예와 함께 사용될 수 있는 데이터 프로세싱 시스템의 블록도이다.
본 명세서에서는 직렬 링크를 위한 신호 천이 특성 기반 코딩이 기술되어 있다. 후술하는 설명에서, 본 발명의 실시예에 대한 보다 철저한 설명을 제공하기 위해 각종 세부 사항이 개시되어 있다. 그러나, 당 분야에서 통상의 지식을 가지 자에게는, 이들 특정의 세부 사항 없이 본 발명의 실시예가 실시될 수 있음이 명백할 것이다. 다른 사례에서, 본 발명의 실시예를 불명확하게 하는 것을 방지하기 위해 잘 알려진 구조 및 장치는, 세부 사항이 아니라, 블록도 형태로 도시되어 있다.
본 명세서에서 "일 실시예" 또는 "실시예"란, 실시예와 결합하여 기술된 특정의 특성, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 본 명세서의 각종 부분에서 "일 실시예에서"란 어구의 출현은 반드시 모두 동일한 실시예를 지칭하는 것은 아니다.
따라서, 일 실시예에서, 직렬 링크를 위한 저 전력 코딩 기법이 이용된다. 직렬 링크의 예는 각종 데이터 프로세싱 시스템에서 널리 사용되는 오디오 링크이다. 이러한 코딩 기법을 이용함으로써, 특정의 구성에서, 링크 전력 소비의 대략 12.5%는, 그 전력 소비가 무시될 수 있는, 칩 내부에 부가된 단지 2개의 간단한 회로를 비용으로 저감될 수 있다.
본 출원 전반에 걸쳐, 오디오 링크는 직렬 링크의 예로서 이용된다. 그러나, 이러한 기법은 오디오 링크로 제한되는 것은 아니다. 이러한 기법은 링크 전력 소비를 감소시키도록 이러한 코딩 기법을 적용하는데 적절한 다른 직렬 링크에 적용될 수 있다.
일반적으로, CMOS(complementary metal oxide semiconductor) 회로에서 소비된 전력은 정적 전력 소비(예를 들어, 중첩 전류 및 DC 또는 정적 직류) 및 동적 전력 소비로 분류될 수 있다. CMOS 회로에 의해 소비된 동적 전력은 다음과 같이 결정될 수 있다.
Figure 112008035951982-pct00001
(1)
회로의 모든 N개 노드에 걸쳐 합산이 계산되는 경우, Cloadi는 노드 i에서의 부하 캐패시턴스이고, Vdd는 전원 전압이며, f는 신호 천이 주파수이고, pti는 노드 i에서의 활성 인자이다. 회로에서의 저 전력을 달성하기 위해, Vdd, Cloadi, f 및 pti 중 하나 이상이 감소될 수 있다. Vdd 및 Cloadi이 고정인 경우 전력 감소의 관점에서 pti를 감소시키는 것이 효과적이다. 특정의 시간 구간 동안 통신 링크 또는 채널에 대해, 활성 인자는 신호가 둘중 한 방향으로 채널 또는 링크에 존재하는 시간의 퍼센티지를 나타낸다.
저 전력 VLSI(very large-scale integration) 설계의 경우, 성능(면적, 레이턴시 및 주기)에 너무 많은 영향을 주지 않고 저 전력 회로를 개발하는데 초점이 맞추어져 있다. 전력 소비를 감소시키는 기법의 실시예에 바탕이 되는 개념은 저 캐패시턴스 측(예를 들어, 내부 회로) 상에서 천이의 수를 약간 증대시키는 것을 감수하더라도 큰 캐패시턴스 측(I/O) 상에서 노드의 활성 인자 pti를 감소시키기 위해 신호 천이 특성에 따라 데이터를 코딩하는 것이다.
예를 들어, 도 1에 도시한 바와 같이, HD(high definition) 오디오의 링크 아키텍처는 데이터 프로세싱 시스템 상에서의 차세대 오디오 링크이다. HD 오디오는 동적 캐패시턴스 충전 및 방전으로 인해 신호 천이 동안 상대적으로 큰 I/O 전력 소비를 초래하는 상대적으로 큰 I/O 캐패시턴스를 갖는, 칩들(예를 들어 칩셋 및 오디오 코덱) 간의 직렬 링크이다. 전용 입력 및 출력 직렬 데이터 신호(예를 들어, 직렬 데이터 입력을 위한 SDIN 및 직렬 데이터 출력을 위한 SDOUT)가 존재한다. 각각의 오디오 샘플(예를 들어, 샘플 당 8 비트, 16 비트 또는 24 비트)은 직렬 링크 상에서 전송되도록 병렬 대 직렬 변환 쉬프터를 통과하고 수신기 측에서 직렬 대 병렬 변환 쉬프터를 통과한다.
8 비트 해상도(예를 들어, 0-255 범위)를 갖는 오디오 샘플에 대해, 예를 들어, 샘플의 값은 피크 값 255의 절반보다 적은 정수가 더 많다(예를 들면, 미부호(unsigned) 코딩만 간주함). 마찬가지로, 오디오 변환의 경우, 시간의 거의 절반은 침묵(quiet) 상태이며, 샘플의 값은 더욱 작다. 이는 각각의 오디오 샘플의 최대 유효 비트(most significant bit)가 0인 퍼센티지가 상대적으로 높다는 것을 의미한다(적어도 약 75%).
특정의 실시예에 따라, 병렬 및 직렬 간의 변환을 위한 쉬프터 뿐만 아니라, 각각의 오디오 샘플의 MSB가 연속되는 0인 퍼센티지가 높다는 것을 이용하면, 도 2a에 도시한 바와 같이 인터레이싱하는 각 샘플에서의 비트의 전송 시퀀스는 I/O 신호 활성 인자 pfi를 감소시킬 수 있다. 도 2b에 도시한 바와 같은 통상적인 전송의 경우, 데이터는 원래의 시퀀스에 의해 전송된다.
본 발명의 특정의 실시예에 따르면, 데이터 스트림의 특정의 세그먼트의 특정의 비트는 특정의 순서에 따라 코딩될 수 있다. 코딩 순서는 세그먼트의 활성 인자에 근거하여 결정될 수 있으며, 여기서 활성 인자는 데이터 스트림이 수신되는 실시간에서 결정될 수 있다. 일 실시예에서, 데이터 스트림의 특정의 세그먼트의 특정의 비트는 동일한 논리 값(예를 들어, 논리 값 0 또는 1)을 갖는 연속적인 비트의 수가 코딩 이전에 시퀀스보다 크도록 코딩될 수 있다. 따라서, 데이터 스트림의 천이 수(예를 들어, 활성 인자)가 감소될 수 있다.
특정의 실시예에서, 도 2c에 도시한 바와 같이, 제 1 샘플에 대해 MSB 및 LSB의 시퀀스가 변환되고, 그 다음에 제 2 샘플에 대해 통상적인 시퀀스가 변환되며, 그후 통상으로(예를 들어, 샘플 하나 걸러 변환됨) 진행될 수 있다. 변환된 시퀀스에서, 일 실시예에 따르면, 제 1 샘플의 MSB는 다음 샘플의 MSB에 인접하여 코딩된다. 이들의 값이 이러한 시점에서 동일하면(사례의 75%), 신호 천이가 감소될 수 있다.
통상적인 원래의 시퀀스에 대해, 도 2b에 도시한 바와 같이, MSB는 LSB에 인접하고 있다. MSB가 0일 확률은 75%이며 LSB의 값은 0 및 1 사이에 랜덤하게 분포된다. 특정의 실시예에서, MSB 및 LSB 사이의 활성 인자(천이 인자라고도 함)는 다음과 같은 표 1에 도시한 바와 같이 계산될 수 있다.
Figure 112008035951982-pct00002
변환된 시퀀스에 대해, 샘플 사이의 경계 4개 중 한번은 MSB가 다음 샘플의 MSB에 인접하고 있다. MSB가 0인 확률이 75%이며 LSB의 값은 0 및 1 사이에 랜덤하게 분포된다. 2개의 MSB 및 2개의 LSB 사이의 활성 인자는 다음과 같은 표 2에 도시한 바와 같이 계산될 수 있다.
Figure 112008035951982-pct00003
상기 도시한 바와 같이, 랜덤하게 분포되는 LSB의 값으로 인해, 변환된 시퀀스는 LSB의 활성 인자에 대해 상대적으로 덜 영향을 준다. 그러나, 변환된 시퀀스는 이웃하는 두 샘플마다 MSB의 활성 인자를 대략 1/2로부터 3/8로 감소시킬 수 있다. 따라서 특정의 실시예에 따르면, 각각의 샘플들 간의 신호 활성 인자가 약 12.5% 감소될 수 있다.
예를 들어, 전형적으로 직렬 링크인 오디오 링크 구성에서, 데이터 스트림은 병렬 버스로부터 수신될 수 있고 직렬 링크 상으로 전송하기 이전에 직렬 데이터 스트림으로 변환될 필요가 있다. 전형적으로, 병렬의 데이터 스트림을 직렬 데이터 스트림으로 변환하도록 병렬 대 직렬 변환이 이용될 수 있다.
도 3은 통상적인 오디오 링크 인터페이스 회로에서 사용되는 병렬 대 직렬 변환기이다. 도 3을 참조하면, 장치(300)는 래치 회로(301) 및 쉬프터 회로(302)를 포함한다. 입력 데이터 스트림(304)이 병렬로 수신될 때, 일단 부하 신호(303)가 가해지면, 래치 회로(301)는 입력 데이터 스트림(304)을 래치한다. 그후, 수신된 클록 신호(305)의 클록 사이클마다, 쉬프터 회로(302)는 쉬프팅 연산을 통해, 래치된 병렬 데이터 스트림을 직렬 링크 상으로 전송될 직렬 데이터 스트림(306)으로 변환한다. 통상적으로, 데이터 세그먼트는 이러한 배치에서 LSB로부터 MSB로 쉬프트된다.
일 실시예에 따르면, 디렉션 제어 로직(direction control logic)은 데이터 세그먼트를 LSB로부터 MSB로 쉬프트하거나 또는 MSB로부터 LSB로 쉬프트하는 병렬 대 직렬 변환기에서 이용된다. 도 4는 일 실시예에 따른 병렬 대 직렬 변환기의 예를 도시하는 블록도이다. 장치 예(400)는 하드웨어, 소프트웨어, 또는 두 가지의 결합으로 구현될 수 있음에 주목해야 한다.
도 4를 참조하면, 도 3의 장치(300)와 유사하며, 장치(400)는 래치 회로(401) 및 쉬프터 회로(402)를 포함한다. 입력 데이터 스트림(400)이 병렬로 수신되는 경우, 래치 회로(401)는 입력 데이터 스트림(404)을 래치한다. 이후, 클록 사이클마다, 쉬프터 회로(402)는 쉬프팅 연산을 통해, 래치된 병렬 데이터 스트림을 직렬 링크 상으로 전송될 직렬 데이터 스트림(406)으로 변환한다.
또한, 장치(400)는 래치 회로(401)에 결합된 디렉션 제어 로직(407)을 더 포함하여 디렉션 제어 신호(408)에 응답하여, 쉬프터 모듈(402)에 의해 쉬프트되도록 래치된 데이터의 비트 디렉션을 제어한다. 디렉션 제어 신호(408)는 실시간으로 결정될 수 있는 데이터 스트림(404)의 하나 이상의 활성 인자에 근거하여 생성될 수 있다. 따라서, 데이터 스트림은 LSB로부터 MSB로 쉬프트되거나 또는 MSB로부터 LSB로 쉬프트될 수 있다.
일 실시예에서, 직렬 버스에 대해, 오디오 샘플 병렬 대 직렬 변환을 위한 쉬프터(예를 들어, 단일 방향으로의 좌측 또는 우측)가 이미 존재하므로, 좌측 및 우측 방향으로 제어된 로직이 쉬프터에 부가될 수 있다. 예를 들어, 리세트 후에, 어느 샘플 전송 시퀀스가 변환되었는지를 식별하기 의해, 제 1 샘플이 비변환되고, 제 2 샘플이 변환되며, 그 다음에 이러한 패턴을 따른다.
도 5는 다른 실시예에 따른 병렬 대 직렬 인코더의 예를 도시하는 블록도이다. 예를 들어, 장치(500)는 도 4의 장치(400)의 일부로서 구현될 수 있다. 이 예에서, 8 비트 데이터 폭을 갖는 데이터 스트림이 예시를 위해 사용된다. 도 5를 참조하면, 장치(500)는 래치 회로(501) 및 쉬프터 회로(502)를 포함하며, 이들로만 제한되지 않는다. 입력 데이터 스트림(504)이 병렬로 수신될 때, 일단 부하 신호(500)가 가해지면, 래치 회로(501)는 입력 데이터 스트림(504)을 래치한다. 이후, 수신된 클록 신호(505)의 클록 사이클마다, 쉬프터 회로(502)는 쉬프팅 연산을 통해, 래치된 병렬 데이터 스트림을 직렬 링크 상으로 전송될 직렬 데이터 스트림(506)으로 변환한다. 일 실시예에서, 쉬프터 회로(502)는 디렉션 제어 신호(508)에 응답하여, 디렉션 제어 로직(507)의 출력에 따라, 좌측으로부터 우측으로 또는 우측으로부터 좌측으로 래치된 데이터를 쉬프트할 수 있다. 디렉션 제어 신호(508)는 래치된 데이터의 하나 이상의 활성 인자에 근거하여 결정될 수 있다. 다른 구성요소가 또한 포함될 수 있다.
쉬프터 및 추가된 디렉션 제어 로직이 칩 내부에 있으므로, 추가적인 코어 로직의 전력이 소비되는 것으로 추정된다. 특정의 실시예에서, 쉬프터를 위한 디렉션 제어 코어 로직은 전력의 대략 2.57㎼를 소비할 수 있다. 동등한 성능에 대해, FPGA는 ASIC의 전력의 약 20배의 전력을 소비하게 된다. 따라서 칩 내부의 추가적인 로직의 전력 소비는 약 0.1285㎼이다.
정상적인 원래의 시퀀스로 전송된 오디오 샘플에 대해, MSB 및 LSB의 신호 천이 퍼센티지는 약 50%일 수 있다. SDIN의 I/O 핀 캐패시턴스는 약 7.5㎊이고, 24MHz의 클록 속도이며, Vdd는 3.3V이고, pfi는 50%이며, 통상적인 원래의 시퀀스 하에서 2개의 I/O 핀 신호 천이의 전력 소비는 다음과 같이 결정될 수 있다.
Figure 112008035951982-pct00004
변환된 코딩 전송 시퀀스에 의해, MSB 및 LSB의 천이의 대략 12.5%가 감소될 수 있으므로, 감소된 전력 소비에 비해 무시될 수 있는 대략 0.1285㎼ 전력 소비의 내부 추가 제어 로직만을 감수함으로써, 245㎼ ×12.5% = 30.6㎼ I/O 전력 소비가 감소될 수 있다.
도 6은 일 실시예에 따른 데이터 인코딩을 위한 프로세스의 예를 도시하는 흐름도이다. 프로세스(600)는 하드웨어(회로, 전용 로직 등), 소프트웨어(범용 컴퓨터 시스템 또는 전용 머신 상에서 실행되는 것과 같은), 또는 두 가지의 결합을 포함할 수 있는 프로세싱 로직에 의해 수행될 수 있다. 예를 들어, 프로세서 예(600)는 도 4의 장치(400) 및/또는 도 5의 장치(500)에 의해 수행될 수 있다.
일 실시예에서, 프로세스(600)는 직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 인코딩된 데이터 스트림의 천이 횟수가 인코딩 이전의 데이터 스트림의 비트 천이 횟수보다 적게 되도록 상기 데이터 스트림의 하나 이상의 비트를 사전 결정된 방식으로 인코딩함으로써, 직렬 통신 링크를 통해 전송될 수 있는 데이터 스트림의 시퀀스를 형성하는 것과, 이 데이터 스트림의 시퀀스를 직렬 통신 링크 상으로 전송하는 것을 포함하지만, 이에 한정되는 것은 아니다.
도 6을 참조하면, 프로세싱 로직은 직렬 링크 상으로 전송될 데이터 스트림을 수신하며, 여기서 데이터 스트림은 제 1 세그먼트 및 제 2 세그먼트를 포함한다(블록 602). 데이터 스트림은, 예를 들어, 병렬 버스를 통해 수신된 오디오 데이터 스트림의 일부일 수 있다. 데이터 스트림은, 예를 들어, 8 비트, 16 비트, 32 비트 폭 등과 같이, 특정의 실시예에 따른 각종 포맷 또는 데이터 폭일 수 있다. 데이터 스트림에 응답하여, 프로세싱 로직은, 예를 들어, 제 1 및 제 2 세그먼트에 대해 데이터 스트림의 하나 이상의 활성 인자를 결정한다(블록 604). 활성 인자는 제 1 및 제 2 세그먼트의 비트 패턴(예를 들어, 논리 값 "0"으로부터 "1"로、 또는"1"로부터 "0"으로의 천이)을 나타낼 수 있다. 활성 인자는 실시간으로 결정될 수 있다. 대안적으로, 활성 인자는, 예를 들어, 데이터 스트림과 연관된 메타데이터와 같은 데이터 스트림 내에 내장될 수 있다.
프로세싱 로직은 활성 인자 또는 인자들에 근거하여 결정된 방식에 따라 제 1 및 제 2 세그먼트 중 적어도 하나의 비트 순서를 재배열한다(블록 606). 일 실시예에서, 제 1 및 제 2 세그먼트 중 적어도 하나의 비트 순서는 전술한 하나 이상의 기법을 이용하여 수행될 수 있다. 예를 들어, 제 1 및 제 2 샘플은 이들을 직렬화하기 이전에 반전됨에 따라, 동일한 논리 값을 갖는 연속적인 비트의 수가 활성 인자(예를 들어, 논리 값 "0" 및 "1" 사이의 천이의 수, 또는 논리 값 "1" 및 "0" 사이의 천이의 수)를 감소시키도록 증대될 수 있다. 이후 제 1 및 제 2 세그먼트의 배열된 비트 순서가 인코딩되어 직렬 링크 상으로 전송되는데 적합한 데이터 스트림의 시퀀스를 형성한다(블록 608). 다른 연산이 또한 포함될 수 있다.
도 7은 일 실시예에 따른 전술한 하나 이상의 기법이 사용할 수 있는 시스템 구성의 예를 도시하는 블록도이다. 예를 들어, 시스템(700)은 도 4의 장치(400) 및/또는 도 5의 장치(500)를 갖는 데이터 프로세싱 시스템의 일부로서 구현될 수 있다. 시스템(700)은 도 6의 프로세스(600)의 하나 이상의 연산을 수행할 수 있다.
도 7을 참조하면, 시스템(700)은 메모리 콘트롤러 허브(memory controller hub : MCH)(706) 및 입/출력(I/O) 콘트롤러 허브(I/O controller hub : ICH)(707)를 갖는 칩셋(701)을 포함하지만, 이로만 제한되지 않는다. MCH(706)는 DRAM(dynamic random-access memory) 등일 수 있는 메인 메모리에 결합될 수 있다. ICH(707)는 도 4의 장치(400) 및/또는 도 5의 장치(500)의 일부 또는 전부를 포함할 수 있는 직렬 통신 로직(708)을 포함할 수 있다. 일 실시예에서, 직렬 통신 로직(708)은, 통신 프로토콜 등에 의존하는 버스 또는 인터커넥트(interconnect)일 수 있는 직렬 통신 링크(703)를 통해 하나 이상의 직렬 통신 인터페이스 장치(704-705)에 결합될 수 있다. 일 실시예에서, 직렬 통신 로직은 도 6의 프로세스(600)의 연산의 일부 또는 전부를 수행할 수 있다.
일 실시예에서, 칩셋(701)은, 직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 데이터 스트림의 신호 천이의 주파수에 근거하여 결정된 비트 순서에 따라 데이터 스트림의 하나 이상의 비트를 인코딩하는 연관된 인코더를 구비하는 입/출력(I/O) 회로를 포함하지만, 이로만 제한되지 않는다. 인코더는 데이터 스트림의 비트 재배열을 통한 인코딩 이전의 데이터 스트림의 신호 천이의 주파수에 대해 보다 적은 수의 비트 천이를 갖는 인코딩된 데이터 스트림의 시퀀스를 형성하도록 구성된다. 장치는 인코더에 결합되어 직렬 통신 링크 상으로 인코딩된 데이터 시퀀스를 전송하는 직렬 통신 인터페이스를 더 포함한다. 다른 구성이 존재할 수도 있다.
도 8은 전술한 특성 중 적어도 하나를 갖는 실시예를 사용할 수 있는 예시적인 컴퓨터 시스템의 블록도이다. 일 실시예에서, 컴퓨터 시스템(800)은 정보를 통신하기 위한 통신 메커니즘, 버스 또는 인터커넥트(811), 및 정보를 프로세스하기 위한 버스(811)에 결합된 메인 프로세싱 유닛(812)과 같은 집적 회로 구성요소를 포함한다. 메인 프로세싱 유닛(812) 또는 칩셋(836)과 같은, 컴퓨터 시스템(800)내의 하나 이상의 구성요소 또는 장치는 전술한 기법의 실시예를 사용할 수 있다. 메인 프로세싱 유닛(812)은 유닛으로서 함께 작동하는 하나 이상의 프로세서 또는 프로세서 코어로 구성될 수 있다.
컴퓨터 시스템(800)은 위해 버스(811)에 결합되며 메인 프로세싱 유닛(812)에 의해 실행될 인스트럭션 및 정보를 저장하기 위한 RAM(random access memory) 또는 다른 동적 저장 장치(804)(메인 메모리라고도 함)를 더 포함한다. 메인 메모리(804)는 메인 프로세싱 유닛(812)에 의한 인스트럭션의 실행 동안 임시적인 변수 또는 다른 중간 정보를 저장하기 위해 또한 사용될 수 있다.
펌웨어(803)는 EPROM(Electrically Programmable Read-Only Memory) 상에 기록된 루틴을 위한 연산을 갖는 EPROM와 같은 소프트웨어 및 하드웨어의 결합일 수 있다. 펌웨어(803)는 기본 코드, BIOS(basic input/output system) 코드, 또는 다른 유사한 코드를 내장할 수 있다. 펌웨어(803)는 컴퓨터 시스템(800) 자신이 부트할 수 있도록 할 수 있다.
컴퓨터 시스템(800)은 버스 또는 인터커넥트(811)에 결합되며 메인 프로세싱 유닛(812)을 위한 정적 정보 및 인스트럭션을 저장하기 위한 ROM(read-only memory) 또는 다른 정적 저장 장치(806)를 또한 포함할 수 있다. 정적 저장 장치(806)는 OS 레벨 및 애플리케이션 레벨 소프트웨어를 저장할 수 있다. 컴퓨터 시스템(800)은 컴퓨터 사용자에게 정보를 디스플레이하기 위해, 버스(811)에 결합된 CRT(cathode ray terminal) 또는 LCD(liquid crystal display)와 같은 디스플레이 장치(821)에 더 결합될 수 있다. 칩셋은 디스플레이 장치(821)와 인터페이스할 수 있다.
영숫자 및 다른 키를 포함하는 영숫자 입력 장치(키보드)(822)가 메인 프로세싱 유닛(812)에 대해 정보 및 커맨드 선택을 통신하도록 버스(811)에 또한 결합될 수 있다. 추가적인 사용자 입력 장치는 버스(811)에 결합되며 메인 프로세싱 유닛(812)에 대해 디렉션 정보 및 커맨드 선택을 통신하고, 디스플레이 장치(821) 상에서의 커서 이동을 제어하기 위한 마우스, 트랙볼, 트랙패드, 스타일러스, 또는 커서 디렉션 키와 같은 커서 제어 장치(823)이다. 칩셋은 입/출력 장치와 인터페이스할 수 있다.
버스(811)에 결합될 수 있는 다른 장치는 종이, 필름, 또는 유사한 유형의 매체와 같은 매체 상에 인스트럭션, 데이터, 또는 다른 정보를 프린트하기 위해 사용될 수 있는 하드 카피 장치(824)이다. 또한, 스피커 및/또는 마이크로폰(도시하지 않음)과 같은 사운드 기록 및 플레이백(playback) 장치는 컴퓨터 시스템(800)과의 오디오 인터페이스를 위해 버스(811)에 선택 사양적으로 결합될 수 있다. 버스(811)에 결합될 수 있는 다른 장치는 유선/무선 통신 설비(825)이다.
일 실시예에 따르면, 칩셋(836)은 도 4의 장치(400) 및/또는 도 5의 장치(500)의 일부 또는 전부를 포함할 수 있으며, 이는 도 6의 프로세스(600)에 수반된 하나 이상의 연산을 수행할 수 있다. 다른 구성요소가 또한 포함될 수 있다.
이상, 본 명세서에서 직렬 링크를 위한 신호 천이 특성 기반 코딩이 기술되어 있다. 선행하는 상세한 설명의 몇몇 부분은 컴퓨터 메모리 내의 데이터 비트에 대한 연산 및 상징적 표시 및 알고리즘의 관점에서 제시되었다. 이들 알고리즘 설명 및 표시는 데이터 프로세싱 분야에서 통상의 지식을 가진 자가 당 분야의 다른 사용자에게 그들의 작업의 요지를 가장 효과적으로 전달하게 사용하는 방식이다. 알고리즘은 본 명세서에서, 그리고, 일반적으로, 원하는 결과를 초래하는 자체 일관적인 연산의 시퀀스로서 이해된다. 연산은 물리적 양의 물리적 조작을 필요로 하는 것이다. 반드시 그러한 것은 아니지만, 통상적으로, 이들 양은 저장되고, 전달되며, 결합되고, 비교되며, 또한 달리 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 주로 통상적인 용도를 위해, 이들 신호를 비트, 값, 엘리먼트, 심볼, 캐릭터, 용어, 숫자 등으로 지칭하는 것이 편리한 것으로 판명되었다.
그러나, 이들 용어 및 유사한 용어의 모두는 적절한 물리적 양과 연관되며 이들 양에 적용된 단지 통상적인 레이블이라는 것을 명심해야 한다. 상기 설명으로부터 명백한 바와 같이 구체적으로 달리 언급하지 않는 한, 상세한 설명 전반에 걸쳐 "프로세싱" 또는 "연산" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어를 이용하는 설명은, 컴퓨터 시스템의 레지스터 및 메모리 내에서 물리적(전자적) 양으로서 표현된 데이터를 조작하여, 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 이러한 정보 저장, 전송 또는 디스플레이 장치 내의 물리적 양으로서 마찬가지로 표현된 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 연산 장치의 액션 및 프로세스를 지칭함이 이해될 것이다.
본 발명의 실시예는 또한 본 명세서의 연산을 수행하기 위한 장치에 관한 것이다. 이러한 장치는 요구된 목적을 위해 특별히 구성될 수 있거나, 혹은 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 또는 재구성된 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은 플로피 디스크, 광 디스크, CD-ROM, 자기 광 디스크를 포함하는 임의의 유형의 디스크, ROM, RAM, EPROM, EEPROM(electrically erasable programmable ROM), 자기 또는 광 카드, 또는 컴퓨터 시스템 버스에 각각 결합되며, 전자 인스트럭션을 저장하는데 적합한 임의의 유형의 매체와 같은 컴퓨터 판독 가능한 저장 매체에 저장될 수 있으며, 이들로만 제한되지 않는다.
본 명세서에서 제시된 알고리즘 및 디스플레이는 임의의 특정의 컴퓨터 또는 기타 장치에 본질적으로 관련되지 않는다. 각종 범용 시스템은 본 명세서의 개시 내용에 따라 프로그램과 함께 사용될 수 있거나, 혹은, 요구되는 방법 연산을 수행하기 위해 보다 특화한 장치를 구성하는 것이 편리한 것으로 판명될 수 있다. 다양한 이들 시스템에 대해 요구되는 구조는 이하의 설명으로부터 알 수 있을 것이다. 또한, 본 발명의 실시예는 임의의 특정의 프로그래밍 언어를 참조하여 기술되지 않는다. 각종 프로그래밍 언어가 본 명세서에서 기술된 바와 같이 본 발명의 실시예의 개시 내용을 구현하도록 사용될 수 있다는 것이 이해될 것이다.
머신 판독 가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 머신 판독 가능한 매체는 ROM, RAM, 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 장치, 전기, 광학, 어쿠스틱 또는 다른 형태의 전파된 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등) 등을 포함한다.
전술한 설명에서, 본 발명의 실시예는 특정의 예시적인 실시예를 참조하여 기술되었다. 후술하는 청구 범위에 개시된 바와 같은 본 발명의 실시예의 폭넓은 사상 및 범위로부터 벗어나지 않고 각종 수정이 이루어질 수 있음이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 이미로 간주되어야 한다.

Claims (20)

  1. 직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 인코딩된 데이터 스트림의 천이 횟수가 인코딩 이전의 데이터 스트림의 비트 천이 횟수보다 적게 되도록 상기 데이터 스트림의 하나 이상의 비트를 사전 결정된 방식으로 인코딩함으로써, 직렬 통신 링크를 통해 전송될 수 있는 상기 데이터 스트림의 시퀀스를 형성하는 단계와,
    상기 데이터 스트림의 시퀀스를 상기 직렬 통신 링크 상으로 전송하는 단계를 포함하는
    직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  2. 제 1 항에 있어서,
    상기 방법은 상기 데이터 스트림의 하나 이상의 활성 인자를 결정하는 단계를 더 포함하며,
    상기 데이터 스트림의 하나 이상의 비트를 인코딩하는 단계는 상기 하나 이상의 활성 인자의 하나 이상의 값을 감소시키도록 수행되는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  3. 제 1 항에 있어서,
    상기 데이터 스트림의 하나 이상의 비트를 인코딩하는 단계는, 동일한 논리 값을 갖는 연속적인 비트의 수를 증가시키도록 상기 데이터 스트림의 하나 이상의 비트를 재배열하는 단계를 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  4. 제 3 항에 있어서,
    상기 데이터 스트림은 제 1 세그먼트 및 제 2 세그먼트를 포함하며, 상기 데이터 스트림의 하나 이상의 비트를 인코딩하는 단계는,
    상기 제 1 세그먼트 및 제 2 세그먼트 내에서 상기 동일한 논리 값을 갖는 상기 연속적인 비트이 수에 대해 상기 제 1 세그먼트 및 제 2 세그먼트 중 적어도 하나의 하나 이상의 비트를 인코딩하는 단계와,
    상기 직렬 링크 상으로 전송되는데 적합한 상기 인코딩된 데이터 시퀀스의 부분으로서 상기 제 1 세그먼트 및 제 2 세그먼트를 나타내는 비트 시퀀스를 생성하도록, 상기 제 1 세그먼트 및 제 2 세그먼트 중 상기 인코딩된 적어도 하나를 직렬화하는 단계를 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  5. 제 4 항에 있어서,
    상기 제 1 세그먼트의 비트를 제 1 비트 순서로 인코딩하는 단계와,
    상기 제 2 세그먼트의 비트를 상기 제 1 비트 순서와 상이한 제 2 비트 순서로 인코딩하는 단계와,
    상기 제 1 세그먼트 및 제 2 세그먼트를 나타내는 상기 비트 시퀀스를 형성하도록 인코딩된 상기 제 1 세그먼트 및 제 2 세그먼트를 직렬화하는 단계를 더 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  6. 제 5 항에 있어서,
    상기 제 1 세그먼트는 최소 유효 비트(least significant bit : LSB)로부터 최대 유효 비트(most significant bit : MSB)로 인코딩되고, 상기 제 2 세그먼트는 MSB로부터 LSB로 인코딩되는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  7. 제 5 항에 있어서,
    상기 데이터 스트림은 병렬 버스부터 수신되고,
    상기 데이터 스트림의 하나 이상의 비트를 인코딩하는 단계는, 상기 데이터 스트림을 상기 병렬 버스에 대해 적합한 제 1 포맷으로부터 상기 직렬 통신 링크에 적합한 제 2 포맷으로 변환하는 단계를 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  8. 제 7 항에 있어서,
    상기 데이터 스트림을 상기 제 1 포맷으로부터 상기 제 2 포맷으로 변환하는 단계는 데이터 프로세싱 시스템의 칩셋 내의 병렬 대 직렬 변환기에 의해 수행되는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  9. 제 8 항에 있어서,
    상기 병렬 대 직렬 변환기는 상기 데이터 스트림의 세그먼트가 상기 제 1 및 제 2 비트 순서 중 하나에 따라 인코딩되는지 여부를 제어하기 위한 디렉션 제어 로직(direction control logic)을 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  10. 제 1 항에 있어서,
    상기 데이터 스트림은 오디오 데이터를 포함하며, 상기 직렬 통신 링크는 오디오 링크를 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 방법.
  11. 직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 인코딩된 데이터 스트림의 비트 천이 횟수가 인코딩 이전의 데이터 스트림의 비트 천이 횟수보다 적게 되도록 상기 데이터 스트림의 하나 이상의 비트를 사전 결정된 방식으로 인코딩함으로써, 직렬 통신 링크를 통해 전송될 수 있는 상기 데이터 스트림의 시퀀스를 형성하는 연관된 인코더를 구비하는 입/출력(I/O) 회로와,
    상기 인코더에 결합되어 상기 직렬 통신 링크 상으로 상기 데이터 스트림의 시퀀스를 전송하는 직렬 통신 인터페이스를 포함하는
    직렬 링크를 위한 신호 천이 특성 기반 코딩 장치.
  12. 제 11 항에 있어서,
    상기 인코더는,
    상기 데이터 스트림의 하나 이상의 활성 인자를 결정하고,
    상기 결정된 하나 이상의 활성 인자에 근거하여 동일한 논리 값을 갖는 연속적인 비트의 수를 증가시키도록 상기 데이터 스트림의 하나 이상의 비트를 재배열하도록 구성되는, 직렬 링크를 위한 신호 천이 특성 기반 코딩 장치.
  13. 제 12 항에 있어서,
    상기 데이터 스트림은 제 1 세그먼트 및 제 2 세그먼트를 포함하며, 상기 인코더는,
    상기 제 1 세그먼트의 비트를 제 1 비트 순서로 인코딩하고,
    상기 제 2 세그먼트의 비트를 상기 제 1 비트 순서와 상이한 제 2 비트 순서로 인코딩하며,
    상기 제 1 세그먼트 및 제 2 세그먼트를 나타내는 상기 비트 시퀀스를 형성하도록 인코딩된 상기 제 1 세그먼트 및 제 2 세그먼트를 직렬화하도록 더 구성되는 직렬 링크를 위한 신호 천이 특성 기반 코딩 장치.
  14. 제 13 항에 있어서,
    상기 인코더는 상기 제 1 및 제 2 세그먼트 중 적어도 하나가 상기 제 1 및 제 2 비트 순서 중 하나에 따라 인코딩되는지 여부를 제어하기 위한 디렉션 제어 로직을 포함하는 직렬 링크를 위한 신호 천이 특성 기반 코딩 장치.
  15. 머신에 의해 실행되는 경우, 머신이 방법을 수행하도록 하는 인스트럭션을 저장하는 머신 판독 가능한 매체로서, 상기 방법은,
    직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 인코딩된 데이터 스트림의 천이 횟수가 인코딩 이전의 데이터 스트림의 비트 천이 횟수보다 적게 되도록 상기 데이터 스트림의 하나 이상의 비트를 사전 결정된 방식으로 인코딩함으로써, 직렬 통신 링크를 통해 전송될 수 있는 상기 데이터 스트림의 시퀀스를 형성하는 단계와,
    상기 데이터 스트림의 시퀀스를 상기 직렬 통신 링크 상으로 전송하는 단계를 포함하는
    머신 판독 가능한 매체.
  16. 제 15 항에 있어서,
    상기 데이터 스트림의 하나 이상의 비트를 인코딩하는 단계는, 동일한 논리 값을 갖는 연속적인 비트의 수를 증가시키도록 상기 데이터 스트림의 하나 이상의 비트를 재배열하는 단계를 포함하고,
    상기 데이터 스트림은 제 1 세그먼트 및 제 2 세그먼트를 포함하며, 상기 데이터 스트림의 하나 이상의 비트를 인코딩하는 단계는,
    상기 제 1 세그먼트 및 제 2 세그먼트 내에서 상기 동일한 논리 값을 갖는 상기 연속적인 비트의 수에 대해 상기 제 1 세그먼트 및 제 2 세그먼트 중 적어도 하나의 하나 이상의 비트를 인코딩하는 단계와,
    상기 직렬 링크 상으로 전송되는데 적합한 상기 제 1 세그먼트 및 제 2 세그먼트를 나타내는 비트 시퀀스를 생성하도록 상기 제 1 세그먼트 및 제 2 세그먼트 중 상기 인코딩된 적어도 하나를 직렬화하는 단계를 포함하는 머신 판독 가능한 매체.
  17. 제 15 항에 있어서,
    상기 방법은,
    상기 제 1 세그먼트의 비트를 제 1 비트 순서로 인코딩하는 단계와,
    상기 제 2 세그먼트의 비트를 상기 제 1 비트 순서와 상이한 제 2 비트 순서로 인코딩하는 단계와,
    상기 제 1 세그먼트 및 제 2 세그먼트를 나타내는 상기 비트 시퀀스를 형성하도록 인코딩된 상기 제 1 세그먼트 및 제 2 세그먼트를 직렬화하는 단계를 더 포함하는 머신 판독 가능한 매체.
  18. 프로세서와,
    상기 프로세서에 결합되는 칩셋을 포함하되,
    상기 칩셋은
    직렬 통신 링크 상으로 전송될 데이터 스트림에 응답하여, 인코딩된 데이터 스트림의 비트 천이 횟수가 인코딩 이전의 데이터 스트림의 비트 천이 횟수보다 적게 되도록 상기 데이터 스트림의 하나 이상의 비트를 사전 결정된 방식으로 인코딩함으로써, 직렬 통신 링크를 통해 전송될 수 있는 상기 데이터 스트림의 시퀀스를 형성하는 연관된 인코더를 구비하는 입/출력(I/O) 회로와,
    상기 인코더에 결합되어 상기 직렬 통신 링크 상으로 상기 데이터 스트림의 시퀀스를 전송하는 직렬 통신 인터페이스를 포함하는
    데이터 프로세싱 시스템.
  19. 제 18 항에 있어서,
    상기 인코더는,
    상기 데이터 스트림의 하나 이상의 활성 인자를 결정하고,
    상기 결정된 하나 이상의 활성 인자에 근거하여 동일한 논리 값을 갖는 연속적인 비트의 수를 증가시키도록 상기 데이터 스트림의 하나 이상의 비트를 재배열하도록 구성되는 데이터 프로세싱 시스템.
  20. 제 19 항에 있어서,
    상기 데이터 스트림은 제 1 세그먼트 및 제 2 세그먼트를 포함하며, 상기 인코더는,
    상기 제 1 세그먼트의 비트를 제 1 비트 순서로 인코딩하고,
    상기 제 2 세그먼트의 비트를 상기 제 1 비트 순서와 상이한 제 2 비트 순서로 인코딩하며,
    상기 제 1 세그먼트 및 제 2 세그먼트를 나타내는 상기 비트 시퀀스를 형성하도록 인코딩된 상기 제 1 세그먼트 및 제 2 세그먼트를 직렬화하도록 또한 구성되는 데이터 프로세싱 시스템.
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