JP2000032082A - 通信故障監視装置 - Google Patents
通信故障監視装置Info
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- JP2000032082A JP2000032082A JP10213496A JP21349698A JP2000032082A JP 2000032082 A JP2000032082 A JP 2000032082A JP 10213496 A JP10213496 A JP 10213496A JP 21349698 A JP21349698 A JP 21349698A JP 2000032082 A JP2000032082 A JP 2000032082A
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Abstract
(57)【要約】
【課題】 簡素な回路構成で故障を検出する通信故障監
視装置を提供すること。 【解決手段】 内部回路間でシリアル通信を行う装置に
おける通信故障監視装置であって、送信すべきシリアル
データの特定のビット位置に固定ビット列と、その反転
ビット列とを交互に送信する送信回路と、送信回路から
送信されるシリアルデータを受信し、シリアルデータ中
の固定ビット列およびその反転ビット列とを検出する受
信回路とを備え、受信回路は、固定ビット列およびその
反転ビット列を交互に検出するか否かによって通信故障
を検出する故障検出回路を有するように構成するように
構成する。
視装置を提供すること。 【解決手段】 内部回路間でシリアル通信を行う装置に
おける通信故障監視装置であって、送信すべきシリアル
データの特定のビット位置に固定ビット列と、その反転
ビット列とを交互に送信する送信回路と、送信回路から
送信されるシリアルデータを受信し、シリアルデータ中
の固定ビット列およびその反転ビット列とを検出する受
信回路とを備え、受信回路は、固定ビット列およびその
反転ビット列を交互に検出するか否かによって通信故障
を検出する故障検出回路を有するように構成するように
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、通信の正常性を監
視する通信故障監視装置の分野に関する。
視する通信故障監視装置の分野に関する。
【０００２】
【従来の技術】従来、伝送装置等の装置では、その装置
内のパッケージ間でシリアルデータ通信を行うものがあ
る。このような装置では、一般に、各パッケージ内でパ
ラレル−シリアル変換器およびシリアル−パラレル変換
器を備えている。そして、各変換器をアクティブにする
ための入出力選択信号を生成する入出力選択信号生成回
路によって、いずれか一方側の変換器をアクティブと
し、通信を行っていた。
内のパッケージ間でシリアルデータ通信を行うものがあ
る。このような装置では、一般に、各パッケージ内でパ
ラレル−シリアル変換器およびシリアル−パラレル変換
器を備えている。そして、各変換器をアクティブにする
ための入出力選択信号を生成する入出力選択信号生成回
路によって、いずれか一方側の変換器をアクティブと
し、通信を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の伝送装置等の装置にあっては、運用上、実動
パッケージの他に予備パッケージが設けられており、異
常時には故障パッケージを予備パッケージに切り替える
という、冗長構成をとっていた。このため、あえてパッ
ケージ間通信を監視するという必要性がなかった。
うな従来の伝送装置等の装置にあっては、運用上、実動
パッケージの他に予備パッケージが設けられており、異
常時には故障パッケージを予備パッケージに切り替える
という、冗長構成をとっていた。このため、あえてパッ
ケージ間通信を監視するという必要性がなかった。
【０００４】ところが、予備パッケージによってシステ
ムは運用可能であるものの、故障パッケージの原因をは
っきりさせておかなければ、再発する可能性がある。す
なわち、従来、パッケージ間でシリアルデータ通信を行
うとき、特に通信の正常性を監視することは行なってい
なかったため、装置内においてＩＣ（Integrated Circu
it）の故障やプリント基板のパターン損傷等の故障があ
った場合には、故障原因をつきとめ、これらを発見する
のに時間を要し、装置の保守上の問題があった。
ムは運用可能であるものの、故障パッケージの原因をは
っきりさせておかなければ、再発する可能性がある。す
なわち、従来、パッケージ間でシリアルデータ通信を行
うとき、特に通信の正常性を監視することは行なってい
なかったため、装置内においてＩＣ（Integrated Circu
it）の故障やプリント基板のパターン損傷等の故障があ
った場合には、故障原因をつきとめ、これらを発見する
のに時間を要し、装置の保守上の問題があった。
【０００５】本発明の課題は、上記問題点を解決するた
めになされたものであり、簡素な回路構成で故障を検出
する通信故障監視装置を提供することにある。
めになされたものであり、簡素な回路構成で故障を検出
する通信故障監視装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の通信故障監視装
置は、内部回路間でシリアル通信を行う装置における通
信故障監視装置であって、送信すべきシリアルデータの
特定のビット位置に固定ビット列と、その反転ビット列
とを交互に送信する送信回路と、送信回路から送信され
るシリアルデータを受信し、シリアルデータ中の固定ビ
ット列およびその反転ビット列とを検出する受信回路と
を備え、受信回路は、固定ビット列およびその反転ビッ
ト列を交互に検出するか否かによって通信故障を検出す
る故障検出回路を有するように構成されている。
置は、内部回路間でシリアル通信を行う装置における通
信故障監視装置であって、送信すべきシリアルデータの
特定のビット位置に固定ビット列と、その反転ビット列
とを交互に送信する送信回路と、送信回路から送信され
るシリアルデータを受信し、シリアルデータ中の固定ビ
ット列およびその反転ビット列とを検出する受信回路と
を備え、受信回路は、固定ビット列およびその反転ビッ
ト列を交互に検出するか否かによって通信故障を検出す
る故障検出回路を有するように構成されている。
【０００７】また、内部回路間でシリアル通信を行う装
置における通信故障監視装置であって、送信すべきシリ
アルデータの特定のビット位置に固定ビット列と、その
反転ビット列とを交互に送信する送信回路と、送信回路
から送信されるシリアルデータを受信し、シリアルデー
タ中の固定ビット列およびその反転ビット列とを検出す
る受信回路とを備え、受信回路は、固定ビット列または
その反転ビット列を連続して検出する回数が所定数を越
える場合を通信故障として検出する故障検出回路を有す
るように構成されている。
置における通信故障監視装置であって、送信すべきシリ
アルデータの特定のビット位置に固定ビット列と、その
反転ビット列とを交互に送信する送信回路と、送信回路
から送信されるシリアルデータを受信し、シリアルデー
タ中の固定ビット列およびその反転ビット列とを検出す
る受信回路とを備え、受信回路は、固定ビット列または
その反転ビット列を連続して検出する回数が所定数を越
える場合を通信故障として検出する故障検出回路を有す
るように構成されている。
【０００８】
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。
いて本発明を詳細に説明する。
【０００９】図１は、本実施形態における通信故障監視
装置の要部構成を示すブロック図である。本例では、装
置内２．０４８ＭＨｚのクロック信号に同期したシリア
ル通信を行うものとして説明する。同図に示すように、
装置１内には、パッケージ回路２およびパッケージ回路
３と、クロック生成回路４とが設けられている。そし
て、パッケージ回路２およびパッケージ回路３間の装置
内シリアル多重データ通信においては、特にフレームの
同期バイト（ビット）を用いることなく、クロック生成
回路４によって生成される装置内クロック信号に同期し
てデータ転送が可能となっている。
装置の要部構成を示すブロック図である。本例では、装
置内２．０４８ＭＨｚのクロック信号に同期したシリア
ル通信を行うものとして説明する。同図に示すように、
装置１内には、パッケージ回路２およびパッケージ回路
３と、クロック生成回路４とが設けられている。そし
て、パッケージ回路２およびパッケージ回路３間の装置
内シリアル多重データ通信においては、特にフレームの
同期バイト（ビット）を用いることなく、クロック生成
回路４によって生成される装置内クロック信号に同期し
てデータ転送が可能となっている。
【００１０】図２は、クロック生成回路によって生成さ
れるクロック信号とパッケージ回路間で転送されるデー
タとの関係を示す。このように簡易的な装置内シリアル
データ転送において、ＩＣの故障あるいは何らかの原因
によるパターン断等の故障を検出するために、ある特定
のバイトに故障を監視するためのビット列を設けておく
ことで、装置内の通信異常を監視する。
れるクロック信号とパッケージ回路間で転送されるデー
タとの関係を示す。このように簡易的な装置内シリアル
データ転送において、ＩＣの故障あるいは何らかの原因
によるパターン断等の故障を検出するために、ある特定
のバイトに故障を監視するためのビット列を設けておく
ことで、装置内の通信異常を監視する。
【００１１】通信異常を監視するためのビット列として
は、以下に示す３つが考えられる。 （１）ある固有のビット列を用いる （２）ある生成多項式による巡回符号を用いる （３）ある２通りのビット列を交互に用いる
は、以下に示す３つが考えられる。 （１）ある固有のビット列を用いる （２）ある生成多項式による巡回符号を用いる （３）ある２通りのビット列を交互に用いる
【００１２】本例では、（３）の用いた場合について述
べる。この方式では、“１０１０１０１０”と“０１０
１０１０１”の２通りのパターンを交互に付加して送出
するものである。受け側の検出方法については様々な手
法が考えられるが、本例では、２種類のパターンのう
ち、いずれか一方でも４回連続して不一致であった場合
に故障と判定するようにしている。これは、２種類のパ
ターンの規則性を考慮することなく、単純に個々のパタ
ーンの一致あるいは不一致を検出するだけで、検出が可
能であるため、回路を簡素化することができるという利
点がある。
べる。この方式では、“１０１０１０１０”と“０１０
１０１０１”の２通りのパターンを交互に付加して送出
するものである。受け側の検出方法については様々な手
法が考えられるが、本例では、２種類のパターンのう
ち、いずれか一方でも４回連続して不一致であった場合
に故障と判定するようにしている。これは、２種類のパ
ターンの規則性を考慮することなく、単純に個々のパタ
ーンの一致あるいは不一致を検出するだけで、検出が可
能であるため、回路を簡素化することができるという利
点がある。
【００１３】図３は、送信側パッケージ回路の要部構成
を示す。同図において、パッケージ回路２には、シリア
ル通信を行う上で必要なカウンタ２１と、デコーダ２２
と、フリップフロップ２３と、エクスクルーシブオアゲ
ート２４と、アンドゲート２５と、オアゲート２６とを
備えている。
を示す。同図において、パッケージ回路２には、シリア
ル通信を行う上で必要なカウンタ２１と、デコーダ２２
と、フリップフロップ２３と、エクスクルーシブオアゲ
ート２４と、アンドゲート２５と、オアゲート２６とを
備えている。
【００１４】カウンタ２１は、２．０４８ＭＨｚのクロ
ック信号で８ｋＨｚのクロック信号に同期し、２５６の
カウントを行うものであり、デコーダ２２は、故障を検
出するために用いるビット列の挿入位置を生成するため
のものである。フリップフロップ２３は、固有のビット
列を反転するために用いるトグルタイプのフリップフロ
ップであり、エクスクルーシブオアゲート２４、アンド
ゲート２５、オアゲート２６は、それぞれ固有の論理を
有する論理ゲートである。
ック信号で８ｋＨｚのクロック信号に同期し、２５６の
カウントを行うものであり、デコーダ２２は、故障を検
出するために用いるビット列の挿入位置を生成するため
のものである。フリップフロップ２３は、固有のビット
列を反転するために用いるトグルタイプのフリップフロ
ップであり、エクスクルーシブオアゲート２４、アンド
ゲート２５、オアゲート２６は、それぞれ固有の論理を
有する論理ゲートである。
【００１５】図４は、図３に示すパッケージ回路の各ノ
ードにおける信号のタイミング図である。同図では、
２．０４８ＭＨｚのクロック信号、８ｋＨｚのクロック
信号、オアゲート２６の出力信号ＤＯ、デコーダ２２の
出力信号Ａ、フリップフロップ２３の出力信号Ｂ、カウ
ンタ２１の出力信号Ｃを示す。このようにして、“１０
１０１０１０”および“０１０１０１０１”のビット列
パターンを交互に送信する。
ードにおける信号のタイミング図である。同図では、
２．０４８ＭＨｚのクロック信号、８ｋＨｚのクロック
信号、オアゲート２６の出力信号ＤＯ、デコーダ２２の
出力信号Ａ、フリップフロップ２３の出力信号Ｂ、カウ
ンタ２１の出力信号Ｃを示す。このようにして、“１０
１０１０１０”および“０１０１０１０１”のビット列
パターンを交互に送信する。
【００１６】図５は、受信側パッケージ回路の要部構成
を示す。同図において、パッケージ回路３には、送信側
と同様にシリアル通信を行う上で必要なカウンタ３１
と、デコーダ３２と、バッファ３３と、アンドゲート３
４と、比較器３５、３６と、一致検出回路３７、３８
と、オアゲート３９とを備えている。
を示す。同図において、パッケージ回路３には、送信側
と同様にシリアル通信を行う上で必要なカウンタ３１
と、デコーダ３２と、バッファ３３と、アンドゲート３
４と、比較器３５、３６と、一致検出回路３７、３８
と、オアゲート３９とを備えている。
【００１７】カウンタ３１は、２．０４８ＭＨｚのクロ
ック信号で８ｋＨｚのクロック信号に同期し、２５６の
カウントを行うものであり、デコーダ３２は、故障を検
出するために用いるビット列の挿入位置を生成するため
のものである。バッファ３３は、入力されるデータ信号
を増幅するものであり、アンドゲート３４は、入力され
るデータ信号とデコーダ３２からの出力との論理積を比
較器３５および比較器３７に出力するものである。
ック信号で８ｋＨｚのクロック信号に同期し、２５６の
カウントを行うものであり、デコーダ３２は、故障を検
出するために用いるビット列の挿入位置を生成するため
のものである。バッファ３３は、入力されるデータ信号
を増幅するものであり、アンドゲート３４は、入力され
るデータ信号とデコーダ３２からの出力との論理積を比
較器３５および比較器３７に出力するものである。
【００１８】比較器３５および比較器３６は、故障の有
無を検出するためのビット列の正常性を確認するための
ものであり、比較器３５は、ビット列“１０１０１０１
０”との比較を行い、比較器３６は、ビット列“０１０
１０１０１”との比較を行う。一致検出回路３７および
一致検出回路３８は、比較器３５または比較器３６から
出力される不一致信号をカウントするとともに、一致信
号でカウントをリセットする４段のレジスタであり、こ
れによって不一致信号を４回連続して検出すると、それ
ぞれ不一致検出信号を出力する。オアゲート３９は、一
致検出回路３７および一致検出回路３８から出力される
各不一致検出信号の論理和を故障検出信号として出力す
るものである。
無を検出するためのビット列の正常性を確認するための
ものであり、比較器３５は、ビット列“１０１０１０１
０”との比較を行い、比較器３６は、ビット列“０１０
１０１０１”との比較を行う。一致検出回路３７および
一致検出回路３８は、比較器３５または比較器３６から
出力される不一致信号をカウントするとともに、一致信
号でカウントをリセットする４段のレジスタであり、こ
れによって不一致信号を４回連続して検出すると、それ
ぞれ不一致検出信号を出力する。オアゲート３９は、一
致検出回路３７および一致検出回路３８から出力される
各不一致検出信号の論理和を故障検出信号として出力す
るものである。
【００１９】図６は、図５に示す回路中に設けられた検
出回路の要部構成を示す。同図において、検出回路４０
は、エクスクルーシブオアゲート４１、４２と、インバ
ータ４３と、ノアゲート４４、４５と、アンドゲート４
６、４７と、Ｄラッチ回路４８〜５１と、４段シフトレ
ジスタ５２、５３と、オアゲート５４とから構成されて
いる。
出回路の要部構成を示す。同図において、検出回路４０
は、エクスクルーシブオアゲート４１、４２と、インバ
ータ４３と、ノアゲート４４、４５と、アンドゲート４
６、４７と、Ｄラッチ回路４８〜５１と、４段シフトレ
ジスタ５２、５３と、オアゲート５４とから構成されて
いる。
【００２０】図７は、図５に示すパッケージ回路の各ノ
ードにおける信号のタイミング図であり、図８は、正常
パターンの受信動作を示し、図９は、異常パターンを受
信することによって故障判定を行う場合の動作を示す。
なお、図７〜図９において、ＣＬＫは２．０４８ＭＨｚ
の基準クロック信号、ＤＡＴＡは受信データ、ＥＮおよ
びＥＮ２はイネーブル信号、ＣＭＰは比較信号、Ｃ８ｋ
は８ｋＨｚのクロック信号、ＡＬＭ１は一致検出信号、
ＺＡＬＭ１は不一致検出信号、ＡＬＭ４は４回連続一致
検出信号、ＺＡＬＭ４は４回連続不一致検出信号を示
す。
ードにおける信号のタイミング図であり、図８は、正常
パターンの受信動作を示し、図９は、異常パターンを受
信することによって故障判定を行う場合の動作を示す。
なお、図７〜図９において、ＣＬＫは２．０４８ＭＨｚ
の基準クロック信号、ＤＡＴＡは受信データ、ＥＮおよ
びＥＮ２はイネーブル信号、ＣＭＰは比較信号、Ｃ８ｋ
は８ｋＨｚのクロック信号、ＡＬＭ１は一致検出信号、
ＺＡＬＭ１は不一致検出信号、ＡＬＭ４は４回連続一致
検出信号、ＺＡＬＭ４は４回連続不一致検出信号を示
す。
【００２１】このように本例では、故障検出のためのビ
ット列として、“１０１０１０１０”と“０１０１０１
０１”との交番パターンを使用しているため、正常な場
合でも一致と不一致とを繰り返す。ここで、一致検出回
路３７および一致検出回路３８は、４回連続して不一致
検出信号を受信した場合に故障と判断するように構成し
ているため、“１０１０１０１０”または“０１０１０
１０１”のパターンが連続して３まで検出された場合で
も誤って故障と判断することがない。
ット列として、“１０１０１０１０”と“０１０１０１
０１”との交番パターンを使用しているため、正常な場
合でも一致と不一致とを繰り返す。ここで、一致検出回
路３７および一致検出回路３８は、４回連続して不一致
検出信号を受信した場合に故障と判断するように構成し
ているため、“１０１０１０１０”または“０１０１０
１０１”のパターンが連続して３まで検出された場合で
も誤って故障と判断することがない。
【００２２】以上説明したように、本実施形態では、交
番パターンを用いた故障検出を行うことで、簡素な回路
構成で通信エラーを容易に検出することができる。これ
によって、低価格かつ容易な保守が可能となる。
番パターンを用いた故障検出を行うことで、簡素な回路
構成で通信エラーを容易に検出することができる。これ
によって、低価格かつ容易な保守が可能となる。
【００２３】なお、前述の実施形態では、交番パターン
として“１０１０１０１０”と“０１０１０１０１”と
のビット列を用いているが、ビット長およびビット内容
についてはこれに限らず、任意のビット列を使用するこ
とができる。また、故障検出と判定するための連続一致
あるいは連続不一致の検出回数も４回に限らず、目的に
応じて自由に設定可能であることは言うまでもない。
として“１０１０１０１０”と“０１０１０１０１”と
のビット列を用いているが、ビット長およびビット内容
についてはこれに限らず、任意のビット列を使用するこ
とができる。また、故障検出と判定するための連続一致
あるいは連続不一致の検出回数も４回に限らず、目的に
応じて自由に設定可能であることは言うまでもない。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、簡素な構成で通信エラーを検出できるので、
低コストに保守管理を行うことができる。
によれば、簡素な構成で通信エラーを検出できるので、
低コストに保守管理を行うことができる。
【図１】本実施形態における通信故障監視装置の要部構
成を示すブロック図である。
成を示すブロック図である。
【図２】クロック生成回路によって生成されるクロック
信号とパッケージ回路間で転送されるデータとの関係を
示す図である。
信号とパッケージ回路間で転送されるデータとの関係を
示す図である。
【図３】図１に示す送信側パッケージ回路の要部構成を
示す図である。
示す図である。
【図４】図３に示すパッケージ回路の各ノードにおける
信号のタイミングを示す波形図である。
信号のタイミングを示す波形図である。
【図５】図１に示す受信側パッケージ回路の要部構成を
示す図である。
示す図である。
【図６】図５に示す回路中に設けられた検出回路の要部
構成を示す回路図である。
構成を示す回路図である。
【図７】図５に示すパッケージ回路の各ノードにおける
信号のタイミングを示す波形図である。
信号のタイミングを示す波形図である。
【図８】図７で示される受信信号パターンが正常パター
ンの場合の受信動作を示す波形図である。
ンの場合の受信動作を示す波形図である。
【図９】図７で示される受信信号パターンとして異常パ
ターンを受信することによって故障判定を行う場合の動
作を示す波形図である。
ターンを受信することによって故障判定を行う場合の動
作を示す波形図である。
１ 装置 ２ パッケージ回路 ３ パッケージ回路 ４ クロック生成回路 ２１ カウンタ ２２ デコーダ ２３ フリップフロップ ２４ エクスクルーシブオアゲート ２５ アンドゲート ２６ オアゲート ３１ カウンタ ３２ デコーダ ３３ バッファ ３４ アンドゲート ３５、３６ 比較器 ３７、３８ 一致検出回路 ３９ オアゲート ４０ 検出回路 ４１、４２ エクスクルーシブオアゲート ４３ インバータ ４４、４５ ノアゲート ４６、４７ アンドゲート ４８〜５１ Ｄラッチ回路 ５２、５３ ４段シフトレジスタ ５４ オアゲート
Claims (2)
- 【請求項１】内部回路間でシリアル通信を行う装置にお
ける通信故障監視装置であって、 送信すべきシリアルデータの特定のビット位置に固定ビ
ット列と、その反転ビット列とを交互に送信する送信回
路と、 前記送信回路から送信されるシリアルデータを受信し、
シリアルデータ中の固定ビット列およびその反転ビット
列とを検出する受信回路と、を備え、 前記受信回路は、固定ビット列およびその反転ビット列
を交互に検出するか否かによって通信故障を検出する故
障検出回路を有することを特徴とする通信故障監視装
置。 - 【請求項２】内部回路間でシリアル通信を行う装置にお
ける通信故障監視装置であって、 送信すべきシリアルデータの特定のビット位置に固定ビ
ット列と、その反転ビット列とを交互に送信する送信回
路と、 前記送信回路から送信されるシリアルデータを受信し、
シリアルデータ中の固定ビット列およびその反転ビット
列とを検出する受信回路と、を備え、 前記受信回路は、固定ビット列またはその反転ビット列
を連続して検出する回数が所定数を越える場合を通信故
障として検出する故障検出回路を有することを特徴とす
る通信故障監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10213496A JP2000032082A (ja) | 1998-07-13 | 1998-07-13 | 通信故障監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10213496A JP2000032082A (ja) | 1998-07-13 | 1998-07-13 | 通信故障監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000032082A true JP2000032082A (ja) | 2000-01-28 |
Family
ID=16640169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10213496A Pending JP2000032082A (ja) | 1998-07-13 | 1998-07-13 | 通信故障監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000032082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516272A (ja) * | 2005-11-22 | 2009-04-16 | インテル コーポレイション | シリアル・リンクの信号遷移特性ベースのコード化 |
-
1998
- 1998-07-13 JP JP10213496A patent/JP2000032082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516272A (ja) * | 2005-11-22 | 2009-04-16 | インテル コーポレイション | シリアル・リンクの信号遷移特性ベースのコード化 |
| JP4902662B2 (ja) * | 2005-11-22 | 2012-03-21 | インテル コーポレイション | シリアル・リンクの信号遷移特性ベースのコード化 |
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