JPS62202238A - クロツク障害検出回路 - Google Patents
クロツク障害検出回路Info
- Publication number
- JPS62202238A JPS62202238A JP61043854A JP4385486A JPS62202238A JP S62202238 A JPS62202238 A JP S62202238A JP 61043854 A JP61043854 A JP 61043854A JP 4385486 A JP4385486 A JP 4385486A JP S62202238 A JPS62202238 A JP S62202238A
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- JP
- Japan
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- clock
- flip
- failure
- detection circuit
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 20
- 230000005856 abnormality Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置の障害検出回路に関し、特にク
ロックパルスの不良によって発生する障害を検出するた
めのクロック障害検出回路に関する。
ロックパルスの不良によって発生する障害を検出するた
めのクロック障害検出回路に関する。
（従来の技術）
従来、クロックパルス（以後、単にクロックと称する。
）に同期して動作するデータ処理システムにおいて障害
が発生した場合には、通常はシステム内部に付加されｔ
障害検出回路によシ障害を検出できるように構成されて
いる。障害検出回路としてはパリティチェック回路が多
く使用され、パリティチェック回路全システム内部に多
数句加することにより障害が検出された場合には直ちに
障害の内ｙｋ知ることができ、その内容をもとにして障
害箇所を指摘できるようになっている。
が発生した場合には、通常はシステム内部に付加されｔ
障害検出回路によシ障害を検出できるように構成されて
いる。障害検出回路としてはパリティチェック回路が多
く使用され、パリティチェック回路全システム内部に多
数句加することにより障害が検出された場合には直ちに
障害の内ｙｋ知ることができ、その内容をもとにして障
害箇所を指摘できるようになっている。
（発明が解決しようとする問題点）
上述した従来のデータ処理システムにおける障害検出回
路は主としてクロックにより動作する回路の障害検出を
目的としており、クロック分配回路の障害については考
慮されていない。
路は主としてクロックにより動作する回路の障害検出を
目的としており、クロック分配回路の障害については考
慮されていない。
したがって、クロック分配回路に障害が発生した場合に
は、従来の障害検出回路でに検出できないか、あるいは
検出できても障害箇所を指摘することが非常に困難であ
ると云う欠点がある。
は、従来の障害検出回路でに検出できないか、あるいは
検出できても障害箇所を指摘することが非常に困難であ
ると云う欠点がある。
本発明の目的は、ひとつのクロック発振器から複数のモ
ジュールに同位相のクロックパルスを分配し、このクロ
ックパルスに同期して上記複数のモジュールに実装され
たディジタル回路が動作するように構成されたデータ処
理システムにおいて、複数のフリップフロップにエリ上
記クロックパルスに同期して保持状態全反転し、上記複
数のフリップフロップの出力全比較し、比較により不一
致が検出された場合には障害を報告することにより上記
欠点を除去し、障各箇所全指摘できるように構成したク
ロック障害検出回路全提供することにある。
ジュールに同位相のクロックパルスを分配し、このクロ
ックパルスに同期して上記複数のモジュールに実装され
たディジタル回路が動作するように構成されたデータ処
理システムにおいて、複数のフリップフロップにエリ上
記クロックパルスに同期して保持状態全反転し、上記複
数のフリップフロップの出力全比較し、比較により不一
致が検出された場合には障害を報告することにより上記
欠点を除去し、障各箇所全指摘できるように構成したク
ロック障害検出回路全提供することにある。
（問題点を解決するための手段〉
本発明によるクロック障害検出回路は、ひとつのクロッ
ク発生モジュールから複数の論理モジュールに同位相の
クロックパルス全分配し、クロックパルスに同期して複
数の論理モジュールに実装されたディジタル回路が動作
するように構成されたデータ処理システムに備えられた
ものであって、複数のフリップフロップと、比較手段と
、障害報告手段とを具備して構成したものである。
ク発生モジュールから複数の論理モジュールに同位相の
クロックパルス全分配し、クロックパルスに同期して複
数の論理モジュールに実装されたディジタル回路が動作
するように構成されたデータ処理システムに備えられた
ものであって、複数のフリップフロップと、比較手段と
、障害報告手段とを具備して構成したものである。
複数のフリップフロップは複数のモジュールのそれぞれ
に設けられ、クロックパルスに同期して保持状態全反転
するためのものである。
に設けられ、クロックパルスに同期して保持状態全反転
するためのものである。
比較手段は、複数のフリップフロップの出力を相互に比
較するためのものである。
較するためのものである。
障害報告手段は、比較手段により不一致が検出されたと
きには不一致を障害であると認識して報告するためのも
のである。
きには不一致を障害であると認識して報告するためのも
のである。
（実施例〕
次に、本発明について図面全参照して説明する。
第１図は、本発明によるクロック障害検出回路の一実施
例を部分的に示すブロック図である。
例を部分的に示すブロック図である。
第１図において、１はクロック発生モジュール、２はク
ロック発振器、３−１〜３−ｎはドライバ、４−１〜４
−ｎは論理モジュール、５−１〜５−ｎはレシーバ、６
−１〜６−ｎはフリップフロップ、７−１〜７−ｎｉＮ
ＯＴゲート、８はオール０検出回路、９はオール１検出
回路、１０にＮ ＯＲゲート、１１は診断プロセサ、１
２はエラー報告信号線、１３はリセット信号線である。
ロック発振器、３−１〜３−ｎはドライバ、４−１〜４
−ｎは論理モジュール、５−１〜５−ｎはレシーバ、６
−１〜６−ｎはフリップフロップ、７−１〜７−ｎｉＮ
ＯＴゲート、８はオール０検出回路、９はオール１検出
回路、１０にＮ ＯＲゲート、１１は診断プロセサ、１
２はエラー報告信号線、１３はリセット信号線である。
第１図において、クロック発生モジュール１ハ論理モジ
ユール４−１〜４−ｎにクロックを供給するための回路
を含むモジュールであり、このモジュールに含まれる回
路が故障した場合にはモジュールごとに又換される。
ユール４−１〜４−ｎにクロックを供給するための回路
を含むモジュールであり、このモジュールに含まれる回
路が故障した場合にはモジュールごとに又換される。
クロック発振器はクロックを発生させるための回路であ
り、ドライバ３−１〜３−ｎはｎ個の論理モジュールに
クロックを分配するためのドライバ回路である。論理モ
ジュール４−１〜４−ｎはデータ処理を行うための論理
回路が実装されているモジュールで、各論理モジュール
に実装された論理回路にすべてクロック発生モジュール
１から供給される同じ位相４４するクロックに同期して
動作する。
り、ドライバ３−１〜３−ｎはｎ個の論理モジュールに
クロックを分配するためのドライバ回路である。論理モ
ジュール４−１〜４−ｎはデータ処理を行うための論理
回路が実装されているモジュールで、各論理モジュール
に実装された論理回路にすべてクロック発生モジュール
１から供給される同じ位相４４するクロックに同期して
動作する。
各論理モジュール間にはさまざオな論理信号が接続され
ているが、第１図ではこれらを省略している。
ているが、第１図ではこれらを省略している。
各論理モジュールに（２以下に述べるレシーバ５−１〜
５−ｎ１フリップフロップ６−１〜６−ｎ、ならびにＮ
ＯＴゲート７−１〜７−ｎが実装されている。レシーバ
５−１〜５−ｎ１ｄ各論理モジユールに供給されるクロ
ックを受け、各論理モジュールの内部の論理回路にクロ
ックを分配する。フリップフロップ６−１〜６−ｎは、
クロックに異常があることを検出するために設けられて
いる。
５−ｎ１フリップフロップ６−１〜６−ｎ、ならびにＮ
ＯＴゲート７−１〜７−ｎが実装されている。レシーバ
５−１〜５−ｎ１ｄ各論理モジユールに供給されるクロ
ックを受け、各論理モジュールの内部の論理回路にクロ
ックを分配する。フリップフロップ６−１〜６−ｎは、
クロックに異常があることを検出するために設けられて
いる。
フリップフロップ６−１〜６−ｎｉ第２図に示す真理値
表に従って動作する。各フリップフロップのＺ出力は、
それぞれＮＯＴゲート７−１〜７−ｎｆ通って各フリッ
プフロップのＤ入力に接続されている。オール０検出回
路８は、フリップフロップ６−１〜６−ｎの出力論理値
がすべて”０”である場合に論理値“工ＩＩを出力する
。オール１検出回路９は、フリップフロップ６−１〜６
−ｎの出力がすべて論理値″１″である場合に論理値゛
１”を出力する。オール０検出回路８、およびオール１
検出回路９の出力がともに０”であつｔ場合には、ＮＯ
Ｒゲート１０から信号線１２上に出力されたエラー報告
信号の論理値が１″となり、診断プロセサ１１にエラー
が報告される。
表に従って動作する。各フリップフロップのＺ出力は、
それぞれＮＯＴゲート７−１〜７−ｎｆ通って各フリッ
プフロップのＤ入力に接続されている。オール０検出回
路８は、フリップフロップ６−１〜６−ｎの出力論理値
がすべて”０”である場合に論理値“工ＩＩを出力する
。オール１検出回路９は、フリップフロップ６−１〜６
−ｎの出力がすべて論理値″１″である場合に論理値゛
１”を出力する。オール０検出回路８、およびオール１
検出回路９の出力がともに０”であつｔ場合には、ＮＯ
Ｒゲート１０から信号線１２上に出力されたエラー報告
信号の論理値が１″となり、診断プロセサ１１にエラー
が報告される。
次に、第１図のクロック発生モジュール１に障害が発生
した場合の処理について具体的に説明する。
した場合の処理について具体的に説明する。
第１図のフリップフロップ６−１〜６−ｎは、電源がオ
ンになったときには状態が不定１０″になっているか、
あるいは１”になっているかであり、どちらか一方には
決定されていなへ）となっている。従って、電源がオン
となった場合には直ちに診断プロセサ１１からリセット
信号が信号線１３上に送出され、第２図の真理値表に示
されるようにフリップフロップ６−１〜６−ｒ＋はすべ
て論理値″０″にされる。信号線１３上のリセット信号
の論理値がｏ Ｈになって以後は、フリップフロップ６
−１〜６−ｎはクロックが入力されるごとに０″の状態
と１″の状態とを繰返す。
ンになったときには状態が不定１０″になっているか、
あるいは１”になっているかであり、どちらか一方には
決定されていなへ）となっている。従って、電源がオン
となった場合には直ちに診断プロセサ１１からリセット
信号が信号線１３上に送出され、第２図の真理値表に示
されるようにフリップフロップ６−１〜６−ｒ＋はすべ
て論理値″０″にされる。信号線１３上のリセット信号
の論理値がｏ Ｈになって以後は、フリップフロップ６
−１〜６−ｎはクロックが入力されるごとに０″の状態
と１″の状態とを繰返す。
第３図は、論理モジュール４−２に分配されるクロック
が１１のタイミングに１パルス分にわたって出力されな
かった場合を示すタイミングチャートである。
が１１のタイミングに１パルス分にわたって出力されな
かった場合を示すタイミングチャートである。
ここで、論理モジュール４−２以外に分配されるクロッ
クは正常であるものとする。第３図で（り、論理モジュ
ール４−１を代表として記載しである。第３図から明ら
かなように、フリップフロップ６−１とフリップフロッ
プ６−２との内容１’ｃ ｔ １以後でくい違っている
。
クは正常であるものとする。第３図で（り、論理モジュ
ール４−１を代表として記載しである。第３図から明ら
かなように、フリップフロップ６−１とフリップフロッ
プ６−２との内容１’ｃ ｔ １以後でくい違っている
。
従って、前述のように、信号線１２上のエラー報告信号
が診断プロセサエ１に出力されることにより、クロック
を分配するクロック発生モジュールｌに障害のあったこ
とを知ることができる。
が診断プロセサエ１に出力されることにより、クロック
を分配するクロック発生モジュールｌに障害のあったこ
とを知ることができる。
第４図は、クロック異常のあったモジュールを指摘する
ための回路である。第１図の実施例に第４図に示す回路
を付加すれば、どの論理モジュールに分配されるクロッ
クに異常があったかを直ちに知ることができる。第４図
において、２０〜２５は排他的論理和ゲート、２６はレ
ジスタである。第４図において、ｔ１以後にレジスタ２
６には「１１００００ ｊがセットされ、フリップフロ
ップ６−１とフリップフロップ６−２、およびフリップ
フロップ６−２とフリップフロップ６−３の内容がそれ
ぞれ異なる。このことから、論理モジュール４−２に分
配されるクロックに異常のあることがわかる。
ための回路である。第１図の実施例に第４図に示す回路
を付加すれば、どの論理モジュールに分配されるクロッ
クに異常があったかを直ちに知ることができる。第４図
において、２０〜２５は排他的論理和ゲート、２６はレ
ジスタである。第４図において、ｔ１以後にレジスタ２
６には「１１００００ ｊがセットされ、フリップフロ
ップ６−１とフリップフロップ６−２、およびフリップ
フロップ６−２とフリップフロップ６−３の内容がそれ
ぞれ異なる。このことから、論理モジュール４−２に分
配されるクロックに異常のあることがわかる。
（発明の効果）
以上説明したように本発明は、クロックの分配されるモ
ジュールごとにクロックに同期して内容を反転するフリ
ップフロップを設け、それらの出力を相互に比較するこ
とにより、クロック発生モジュールの分配回路で発生す
る障害について障害箇所全容易に検出できると云う効果
がある。
ジュールごとにクロックに同期して内容を反転するフリ
ップフロップを設け、それらの出力を相互に比較するこ
とにより、クロック発生モジュールの分配回路で発生す
る障害について障害箇所全容易に検出できると云う効果
がある。
第１図は、本発明によるクロック障害検出回路の一部分
の一実施例を示すブロック図である。 第２図は、第１図に示すフリップフロップの動作を示す
真理値表である。 第３図は、第１図に示すクロック障害検出回路において
障害を検出する動作を示すタイミングチャートである。 第４図は、どのモジュールに分配されるクロックに異常
があったかを指摘するための回路の一実施例である。 １・・・クロック発生モジュール ２・・・クロック発振器 ３−１〜３−１・・・ドライバ ４−１〜４−ｎ・・・論理モジュール ５−１〜５−ｎ…レジ〜ノ＼ ６−１〜６−ｎ・會・フリップフロップ７−１〜７−ｎ
・・・ＮＯＴゲート ８・・・オールＯ検出回路 ９・・・オール１検出回路 １０・・・ＮＯＲゲート １１・・・診断プロセサ ２０〜２５・・・排他的論理和ゲート ２６・・・レジスタ １２ 、１３・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才２図 ５１′３図 に−−べ千−＠）→ 才４図
の一実施例を示すブロック図である。 第２図は、第１図に示すフリップフロップの動作を示す
真理値表である。 第３図は、第１図に示すクロック障害検出回路において
障害を検出する動作を示すタイミングチャートである。 第４図は、どのモジュールに分配されるクロックに異常
があったかを指摘するための回路の一実施例である。 １・・・クロック発生モジュール ２・・・クロック発振器 ３−１〜３−１・・・ドライバ ４−１〜４−ｎ・・・論理モジュール ５−１〜５−ｎ…レジ〜ノ＼ ６−１〜６−ｎ・會・フリップフロップ７−１〜７−ｎ
・・・ＮＯＴゲート ８・・・オールＯ検出回路 ９・・・オール１検出回路 １０・・・ＮＯＲゲート １１・・・診断プロセサ ２０〜２５・・・排他的論理和ゲート ２６・・・レジスタ １２ 、１３・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才２図 ５１′３図 に−−べ千−＠）→ 才４図
Claims (1)
- ひとつのクロック発生モジュールから複数の論理モジュ
ールに同位相のクロックパルスを分配し、前記クロック
パルスに同期して前記複数の論理モジュールに実装され
たディジタル回路が動作するように構成されたデータ処
理システムのクロック障害検出回路であって、前記複数
のモジュールのそれぞれに設けられ、前記クロックパル
スに同期して保持状態を反転するための複数のフリップ
フロップと、前記複数のフリップフロップの出力を相互
に比較するための比較手段と、前記比較手段により不一
致が検出されたときには前記不一致を障害であると認識
して報告するための障害報告手段とを具備して構成した
ことを特徴とするクロック障害検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043854A JPS62202238A (ja) | 1986-02-28 | 1986-02-28 | クロツク障害検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043854A JPS62202238A (ja) | 1986-02-28 | 1986-02-28 | クロツク障害検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202238A true JPS62202238A (ja) | 1987-09-05 |
Family
ID=12675294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043854A Pending JPS62202238A (ja) | 1986-02-28 | 1986-02-28 | クロツク障害検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05252152A (ja) * | 1992-03-04 | 1993-09-28 | Fujitsu Denso Ltd | クロック断検出回路 |
-
1986
- 1986-02-28 JP JP61043854A patent/JPS62202238A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05252152A (ja) * | 1992-03-04 | 1993-09-28 | Fujitsu Denso Ltd | クロック断検出回路 |
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