JPH0628037B2 - Ａｃ及びｄｃエラー・オンライン・テスト回路 - Google Patents

Ａｃ及びｄｃエラー・オンライン・テスト回路

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JPH0628037B2
JPH0628037B2 JP63008609A JP860988A JPH0628037B2 JP H0628037 B2 JPH0628037 B2 JP H0628037B2 JP 63008609 A JP63008609 A JP 63008609A JP 860988 A JP860988 A JP 860988A JP H0628037 B2 JPH0628037 B2 JP H0628037B2
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latch
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ジヨージ・トーマス・ジヨハンソン
マーリン・バーバラ・ジヨハンソン
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    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
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    • G—PHYSICS
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Description

【発明の詳細な説明】 Ａ産業上の利用分野 本発明はコンピユータ回路のテストの分野に関し、具体
的にはクロツク分散回路網のオン・ラインＡＣ及びＤＣ
故障テストのための回路に関する。
Ｂ従来技術 標準の電力アツプ・フアンアウト・ツリー・チツプは一
般に外部のチツプから受取つたクロツク信号をコンピユ
ータ中の種々の位置に分散するのに使用されている。コ
ンピユータはこのようなチツプのクロツク分散回路のパ
ホーマンスに高度に敏感である。それはこれ等の回路を
通る伝搬中の予期しないＡＣ遅延が加わるので配列体／
ラツチが遅くクロツクされ、又ＤＣ固着（stick）故障
がメモリ動作をさまたげるからである。
特に、経験的にクロツク分散チツプ上には５ナノ秒以下
の小さな多数のＡＣ欠陥が生ずることがわかつている。
クロツク分散チツプは一時に１つ以上の現場置換可能な
ユニツト（ＦＲＵ）にクロツクを供給するので、小さな
ＡＣのタイミング欠陥は一時に１つ以上のＦＲＵコンピ
ユータ・モジユール中に誤りを生ずる。コンピユータ中
の欠陥を修理する現場のエンジニアは欠陥のあるクロツ
ク分散チツプを発見する前に多くのＦＲＵを置換しなけ
ればならない。さらにこのような欠陥の探索には典型的
な完全なコンピユータの遮断を必要とする。それは現在
使用中の多くの回路診断プログラムは実行前にシステム
の遮断を必要とするからである。
Ｃ発明が解決しようとする問題点 本発明の目的はコンピユータが動作中にクロツク分散チ
ツプのＡＣ及びＤＣ欠陥テストの両方を自動的に行うテ
スト回路を与えることにある。
本発明によつて与えられる利点はコンピユータ中のクロ
ツク分散チツプが自動的にオン・ラインでチエツクされ
る点にある。
Ｄ問題点を解決するための手段 本発明のオン・ライン欠陥テストはＤＣスタツク（固
着）欠陥だけでなく、ＡＣのタイミング欠陥をもチエツ
クすることを意図する。本発明の１実施例では、クロツ
ク分散回路の速度は数１００ピコ秒内にテストされる。
本発明はクロツク分散チツプのようなチツプ回路上のＡ
Ｃ及びＤＣ欠陥をテストするためのオン・ライン・テス
ト回路に関する。本発明のクロツク・テスト回路は次の
装置を含む。
(a)外部ソースから夫々第１の縁及び第２の縁を有すク
ロツク・パルスを受取るための装置を含む半導体チツ
プ。
(b)予定の伝搬遅延を有する種々の分散経路を通して、
チツプ中で形成されたクロツク信号パルスを分散するた
めのクロツク信号分散回路網。これ等の経路からの出力
が駆動信号である。
(c)駆動信号の１つのクロツク信号パルスの第１の縁を
それ自身を遅延したものに対してオン・ライン・テスト
し、ＡＣ誤りを求めるチツプ上の装置。
(d)１つの駆動信号のクロツク信号パルスの第２の縁を
それ自身の遅延したものに対してオン・ライン・テスト
し、ＡＣ誤りを求めるチツプ上の装置。
(e)ＡＣ欠陥がクロツク・パルスのいずれかの縁に発生
した時に誤り信号を発生するチツプ上の装置。
本発明の構成は次の通りである。
本発明によるクロツク信号分散路におけるＡＣ及びＤＣ
エラー・オンライン・テスト回路は、外部クロツク源か
ら供給されたクロツク・パルス列を受理し、各々、対応
するコンピユータ回路を駆動する駆動クロツク・パルス
信号を発生する複数の駆動回路を含むクロツク信号路へ
クロツク・パルス列を供給するためのクロツク信号分散
路と、 上記クロツク・パルス列を受理し、上記クロツク信号分
散路の伝播時間よりも長い遅延時間を有するクロツク・
パルス列の真数及び補数の信号を発生する遅延クロツク
・パルス信号発生手段と、 上記駆動クロツク・パルス信号及び上記遅延クロツク・
パルス信号を処理して上記クロツク信号分散路内のＡＣ
及びＤＣの欠陥を検出するためのＡＣ及びＤＣエラー検
出回路とを含んでいる。
さらに、上記ＡＣ及びＤＣエラー検出回路は、上記駆動
クロツク・パルス信号の真数信号をデータ入力として受
理し、上記遅延クロツク・パルス信号の真数信号により
クロツクされる第１のラツチと、 該第１ラツチからの出力信号及び上記遅延クロツク・パ
ルス信号の補数信号を入力して第１のエラー信号を出力
するための第１のＡＮＤ回路と、 上記駆動クロツク・パルス信号の補数信号をデータ入力
として受理し、上記遅延クロツク・パルス信号の補数信
号によりクロツクされる第２のラツチと、 該第２ラツチからの出力信号及び上記遅延クロツク・パ
ルス信号の直数信号を入力として第２のエラー信号を出
力するための第２のＡＮＤ回路と、 上記第１及び第２エラー信号を結合して単一のエラー信
号を発生するための手段とを具備することを特徴とする Ｅ実施例 第１図を参照すると、ＤＣ欠陥及びＡＣ欠陥を検出する
ためのクロツク・テスト回路が示されている。１つの実
施例においては約２００ピコ秒程度のＡＣ欠陥を検出で
きる。このテスト回路はチツプがその意図された機能を
遂行中にクロツク分散経路をチエツクするように動作す
る。第１図を参照すると、クロツク信号を入力装置１
０、クロツク信号を受取つて駆動し、線４２上に駆動信
号Ｄを与える受信駆動装置１２、受信駆動装置１２を通
る予じめ決まつた伝搬遅延よりも大きな遅延量だけクロ
ツク信号を遅延して第１の信号ＣＤ及びその相補信号▲
▼を形成する遅延装置１６、駆動信号Ｄ及び第１の
信号もしくはその相補信号のうち位相的に駆動信号と丁
度逆位相であるかもしくは最も近い方の同相を処理し
て、１つの相対的論理レベルの、ある幅及び位相を有す
るパルスより成る第２の信号Ｓ１を線４４上に発生し、
正常な回路動作中はパルスが時間的に第１の信号の他方
即ちその相補信号の１つの相対的論理レベルのパルスと
オーバーラツプしないようにする第１の処理装置１８、
１つの相対的論理レベルの、第２の信号のパルスと、第
１の信号ＣＤの他方のパルス、即ちその相補信号▲
▼のパルス間のオーバーラツプの発生を検出して第１の
誤り信号Ｅ１を線５２に発生し、誤動作を示す第１の検
出装置２０が示されている。
第１図の受信駆動装置１２は受信回路１４及び複数の駆
動回路を含む。駆動回路は第１図では３つのブロツク２
２、２４及び２６によつて示されている。出力線２８、
３０及び３２は夫々の駆動回路クロツク信号をコンピユ
ータの予定のクロツキング位置に与える。
本発明のテスト回路は受信回路１４もしくは駆動回路２
２、２４及び２６中のスタツク・オン（オンに固着）Ｄ
Ｃもしくはスタツク・オフ（オフに固着）ＤＣ欠陥及び
これ等の回路ブロツクを通るＡＣ伝搬遅延欠陥をチエツ
クするように設計されている。本発明の回路はこのクロ
ツク分散回路網を通るクロツク信号伝搬の遅延をこのク
ロツク信号を（他の手段で）遅延したものと最初に比較
する。この比較を行うために、クロツク線１０からのク
ロツク信号Ｉは又時間遅延素子１７を含む遅延装置１６
に印加される。この遅延装置１６によつてセツトされる
遅延は受信駆動装置１２を通る遅延よりもわずかに大き
く、各経路の関連公差を許容している。遅延装置１６は
クロツク信号Ｉを遅延した信号、即ち上述の第１の信号
ＣＤ、及びその相補信号▲▼を発生する。
第１の処理装置１８は線４２によつて駆動信号Ｄを受取
り、又駆動信号Ｄと同相に最も近いか、丁度逆相の第１
の信号ＣＤもしくはその相補信号▲▼のどちらかを
受取つて、線４４上に第２の信号Ｓ１を形成する。この
第２の信号Ｓ１は１つの相対的論理レベルの、ある幅及
びある位相を有するパルスよりなり、これ等のパルスが
正常な回路の動作中は第１の信号の他方即ちその相補信
号の１つの相対的論理レベルのパルスと時間的にオーバ
ーラツプしないようになつている。第１図に示された実
施例において、第１の処理装置１８はデータ入力Ｄ及び
クロツク入力ＣＬを有するＳＲラツチ４６によつて具体
化されている。
第１の検出装置２０は線４４を介して信号Ｓ１及び線５
０を介して第１の信号の他方即ち相補信号を受取り、線
５２上に第１の誤り信号Ｅ１を発生する。第１の検出装
置２０はＡＮＤゲート２１によつて具体化されている。
第２図を参照して、次に第１図の回路の動作を説明す
る。クロツク信号Ｉは線１０を介して受信駆動装置１２
及び遅延装置１６の両方に印加される。クロツク信号Ｉ
が受信駆動装置１２を通して伝搬した後に、クロツク信
号は予定の伝搬遅延を有する。この遅延されたクロツク
信号Ｄもしくはその相補信号がラツチ４６のデータ入
力Ｄに入力される。第２図では、線４２上の駆動信号Ｄ
はクロツク信号Ｉを反転したものになつている。この反
転されたパルス信号Ｄは第２図でＤ信号によつて表わさ
れている。クロツク信号Ｉは又遅延装置１６に印加さ
れ、第１の信号ＣＤ及びその相補信号▲▼が与えら
れる。これ等の信号は第２図のＣＤ及び▲▼波形に
よつて表わされている。この第１の信号ＣＤ、もしくは
その相補信号▲▼のうち駆動信号Ｄと最も近い同相
もしくは丁度逆相の信号のどちらかが第１の処理装置１
８に印加される。第２図の特定の例では第１の信号ＣＤ
が丁度信号Ｄと最も近い同相になつている。従つてこの
第１の信号ＣＤが第１の処理装置４６のクロツク入力Ｃ
Ｌに印加され第１の処理装置１８のラツチ４６のクロツ
ク入力ＣＬに印加される。
正常な回路動作の場合には、遅延装置１６によつて与え
られる遅延は、特定の回路動作速度内で、第１の信号Ｃ
Ｄの立下り縁１０２がラツチ４６のクロツク入力ＣＬに
到達する直前に駆動信号Ｄの立ち下り縁１００がラツチ
４６のデータ入力に到達するようになつている。従つて
第１図の例に使用されている正論理アクテイブ・ラツチ
の場合には、ＣＬのクロツク信号ＣＤがオフになる直前
に第１の信号ＣＤは第２の信号レベル、この場合は
「０」でクロツク動作を行つている。従つてＳ１の立下
り縁１０３によつて第２のレベル、即ち「０」が縁４４
（Ｓ１）上のラツチ出力に現われる。同時に、第１の信
号ＣＤの他方即ちその相補信号▲▼が第１の検出装
置２０に印加される。第１の検出装置２０はラツチ４６
からの信号Ｓ１のパルスと第１の信号の他方即ちその相
補信号▲▼間のオーバーラツプの発生を検出して第
１の誤り信号Ｅ１を発生し、オーバーラツプが発生した
時に誤動作を示すように動作する。しかしながら、波形
の最初の部分では、ラツチ４６の出力信号Ｓ１は低く、
即ち第２のレベルにあり、この間だけは第１の信号の相
補信号▲▼は高くなつている。従つて信号Ｓ１と信
号▲▼にはオーバーラツプはなく、誤り信号は発生
されない。ラツチ動作中の固有の遅延のために、ラツチ
出力信号Ｓ１は第１の信号の相補信号▲▼が低くな
る、即ち第２のレベルになる迄はその第１のレベルに達
しない。
要約すると、受信駆動装置１２が正常に動作している限
り１つの相対的論理レベル、即ち高レベルにある、ラツ
チ４６によつて発生される信号Ｓ１中のパルスはある幅
及び位相を有し、従つてこれ等のパルスは時間的に第１
の信号の相補信号の１つの相対的な論理的レベルとオー
バーラツプしないようになつている。
しかしながら、ＡＣ欠陥が発生すると、第１の検出装置
２０によつて誤りパルスが発生する。たとえば、駆動信
号Ｄの次の２つのサイクルの破線部分は受信駆動装置１
２のためのクロツク経路中にＡＣ遅延を追加する欠陥が
あることを示している。この例では、駆動信号Ｄの立下
り縁１０４は第１の信号ＣＤの立下り縁１０５が生ずる
迄は発生しないのでラツチ４６からの出力Ｓ１は高レベ
ル１０６に留まる。ラツチ４６の出力Ｓ１は第１の信号
の相補信号▲▼と同時に高くなり、信号波形Ｅ１中
の誤り信号パルス１０７を発生する。誤り信号パルス１
０７はブロツク２０中の伝搬遅延のために第１の信号の
相補信号の発生から時間的にわずかに遅れて発生するこ
とに注意されたい。第１の誤り信号Ｅ１が発生される時
間を制御するＡＣ遅延の公差は単に遅延装置１６によつ
て加えられる時間遅延を制御することによつて制御でき
ることに注意されたい。
本発明のテスト回路は又受信駆動装置１２中のＤＣ欠陥
によつて出力駆動信号Ｄが「１」になつた時にも誤り信
号を発生できる。第２図を参照するに、信号Ｄの部分１
０８はＤ信号が１にスタツク（固着）されたことを示し
ている。この信号部分１０８はラツチ４６からのからの
出力は又ラツチ４６からの出力Ｓ１を信号Ｓ１の部分１
０９に示したように連続した「１」値にする。ここでＳ
１信号と第１の信号の相補信号▲▼間にはオーバー
ラツプが存在するので、▲▼信号が高くなるたび
に、第１の検出装置２０によつて誤りパルス１１０が発
生する。
上述の第１の誤り信号Ｅ１はモジユール誤り報告レジス
タ兼駆動回路５４に印加される。このレジスタ５４は適
切なタイミングでクロツクされ、誤り信号Ｅ１の上位レ
ベルをとらえ、クロツク・チツプ中の誤りを指摘するよ
うになつている。代表的には、この報告レジスタ５４は
他のモジユールからクロツクされ、テストされているク
ロツク分散回路網とは異なる回路網によつてクロツクさ
れることが保証されている。この報告レジスタ５４をク
ロツク・タイミングと独立させるためにレジスタ５４は
半サイクルずれてクロツクされる１対のレジスタによつ
て具体化される。このような構造体によつてタイミング
の変更の設計の自由が与えられ、タイミングの変更に対
するチツプのＥＣ（技術変更）敏感性がなくなる。この
報告レジスタ５４をクロツク・タイミングと独立して形
成する代替方法はこれをオン・ホルド・ラツチで具体化
するものである。上述の報告レジスタは他のチツプ上に
存在してもよいことに注意されたい。第１図のブロツク
５４は単に駆動回路より成る。
遅延装置１６はＯＲゲート５６を含むものとして示され
ている。このＯＲゲート５６はテスト・ラツチ・クロツ
ク制御入力信号の印加によつてラツチ４６へのＣＬクロ
ツク信号をオフに転ずるものである。このＣＬクロツク
のターン・オフ能力はこの回路をＬＳＳＤと両立可能に
する。
第１図に説明された回路はＤ駆動信号が「１」に固着さ
れたＤＣ欠陥をテストし、Ｄ駆動信号の立下り縁１００
上に生ずるＡＣ欠陥をテストする。第１図のテスト回路
と相補的な回路を使用して、Ｄ駆動信号が０にスタツク
されたＤＣ欠陥をテストし、Ｄ駆動信号の立上り縁上に
生ずるＡＣ欠陥をテストできる。第３図はこのような相
補的テスト回路とを組合した第１図に示した型の回路を
示す。この組合せは任意のＤＣ欠陥及び、Ｄ駆動信号の
立上りもしくは立下り縁のＡＣ欠陥を検出できる。
ここで第３図を参照するに、クロツク信号を受取つて受
信駆動装置１２に印加するための装置１０が再び示され
ている。受信駆動装置１２は再び受信回路１４及び夫々
出力信号２８、３０及び３２を発生するための複数の駆
動回路２２、２４及び２６を含む。テスト回路は時間遅
延クロツク信号及びその相補信号を発生するための時間
遅延素子１７を有する時間遅延ブロツク１６を含む。時
間遅延ブロツク１６も又２つのＯＲゲート５６及び５７
を含む。駆動信号Ｄの立下り縁をテストする回路は再び
ラツチ４６によつて具体化された第１の処理装置１８及
びＡＮＤゲート２１によつて具体化された第１の検出装
置２０を含む。第１の処理装置１８及び第１の検査装置
２０を含むＡＣ立下り縁テスト回路は、第１図に関して
前に説明したのと同じ様に動作し、第２図に示したもの
と同じ波形を発生する。
パルスＤの立上り縁上のＡＣ欠陥及びＤ信号が０に固着
したＤＣ欠陥をテストする相補回路は受信駆動装置１２
からの駆動信号の相補信号、第１の信号の他方（▲
▼）、即ちその相補信号を処理して、線７２上に第３
の信号Ｓ２を形成する第２の処理装置７２を含む。この
第３の信号Ｓ２はある幅及びある位相を有し、正常な回
路の動作中は駆動信号と第１の信号もしくはその相補信
号のうち駆動信号Ｄと同相の最も近い方の１つの相対的
な論理レベル・パルス（高）と時間的にオーバーラツプ
していないようになつている。再び、第２の処理装置７
０はラツチ７２によつて具体化される。駆動信号の相補
信号は線７４を介してラツチ７２のデータ入力に印加
され、ラツチ７２は線７６上の信号▲▼（第１の信
号の他方即ちその相補信号）によつてクロツクされる。
この相補回路は又第２の検出装置７８を含み、これはＡ
ＮＤゲート８２によつて具体化されている。ラツチ７２
からのＳ２信号はＡＮＤゲートの１入力に印加され、他
方信号ＣＤは第２の入力として印加される。
上述の信号は第４図の信号タイミング図に示されてい
る。この場合も、遅延クロツク信号の相補信号▲▼
は正常な回路動作中はその最初の縁１２２が常に駆動信
号の相補信号の最初の縁１２０に時間的に続いてい
る。従つてラツチ７２からの出力信号Ｓ２は第１の信号
の相補信号▲▼が高い間はずつと第２のレベル
（０）の信号を発生する。第３図の装置はさらに第１の
信号もしくはその相補信号のうち駆動信号Ｄと丁度逆位
相にある１つの相対的に論理レベルのパルス（１）とラ
ツチ７２からの出力信号Ｓ２間のオーバーラツプの発生
を検出する第２の検出装置７８を含んでいる。もしオー
バーラツプが生ずると、線８０上に第２の誤り信号Ｅ２
を発生して回路の誤動作を示す。
再び、駆動信号のための破線の立下り縁１２４はＡＣ
遅延欠陥を示している。この信号の立下り縁１２４の
ＡＣ遅延欠陥はこの立下り縁１２４を第１の信号の相補
信号▲▼の立下り縁１２５の後にラツチ７２のデー
タ入力Ｄに到達させる。この上のＡＣ欠陥の結果、線
７２上の出力信号Ｓ１は▲▼が高い間は高レベルに
留まる。信号１２６によつて表わされるこの高い出力信
号は線８４上の第１の信号ＣＤとともにＡＮＤゲート８
２に印加される。Ｓ２及び▲▼信号の両方は１つの
相対的論理レベル（１）にあるので、ＡＮＤゲート８２
はその出力線８０上に信号Ｅ２として示された誤りパル
ス１２７を発生する。
同じように、もしＤＣ欠陥が受信駆動装置１２中に生ず
ると信号が高レベルに留まり、これによつてラツチ７
２の出力信号Ｓ２は高くなる。従つて、第２の検出装置
７８のＡＮＤゲート８２は信号Ｓ２及び信号▲▼間
のオーバーラツプの発生を検出し、線８０上に第２の誤
り信号パルス１２９を発生して誤動作を示す。
線５２及び８０上の第１及び第２の誤り信号は夫々、１
実施例では組合されて、線９０上に単一の第３の誤り信
号を発生する。この信号組合せ機能は通常単にドツトＯ
Ｒ接続によつて達成される。
本発明の回路は特に第５図に示された型のクロツク分散
チツプとともに使用すると利点がある。クロツク分散チ
ツプは複数の異なるクロツク信号（異なる周波数もしく
は異なる到着時間、もしくはその両方を有する信号）を
受取つて、これ等のクロツク信号をクロツク・パワーリ
ング木によつてコンピユータ中の多くの他のチツプに分
散するように動作する。第５図を参照すると、クロツク
分散チツプ２００は線１０Ａ、１０Ｂ及び１０Ｃ上に複
数の異なるクロツク周波数入力（ＣＳＩ）を受取る。こ
れ等の異なるクロツク信号線１０Ａ、１０及び１０Ｃの
各々は夫々それ自身のクロツク・木１２Ａ、１２Ｂ及び
１２Ｃを有する。これ等のクロツク木は線３０Ａ、３０
Ｂ及び３０Ｃを介してそのクロツク出力信号をチツプ上
の夫々のクロツク信号出力端子ＣＳＯに分散する。ＡＣ
−ＤＣオン・ライン・テスト回路が各々のクロツク木１
２Ａ、１２Ｂ及び１２Ｃに与えられている。このテスト
回路は簡単な場合は第１図に示した型の回路を含み、ク
ロツク信号パルスの１つの縁上のＡＣ欠陥をテストし、
１つのＤＣ欠陥をテストする。もしくはこのテスト回路
は第３図に示した型の回路で具体化され、クロツク信号
の両縁上のＡＣ欠陥をテストし、両方の型のＤＣ欠陥を
テストする。第５図の回路で、ＡＣ−ＤＣオン・ライン
・テスト回路２０２、２０４及び２０６は第３図に示し
た型の回路で具体化されている。従つて、駆動信号Ｄ及
び駆動信号の相補信号が入力としてテスト回路に印加
される。各テスト回路２０２、２０４及び２０６は夫々
線５２及び８０上に第１及び第２の誤り信号Ｅ１及びＥ
２を発生する。各テスト回路のための第１及び第２の誤
り信号Ｅ１及びＥ２はドツトＯＲ機能によつて組合さ
れ、第３の誤り信号が線９０上に形成される。たとえ
ば、これ等の第３の誤り信号９０Ａ、９０Ｂ及び９０Ｃ
の各々は次にＯＲゲート２１０に印加される。このＯＲ
ゲート２１０からの出力信号は次に駆動回路ブロツク２
１２によつてチツプ上のチツプ・クロツク誤り信号端子
２１４に印加される。このクロツク分散チツプ２００は
上述のテスト・ラツチ・クロツク制御入力をテスト回路
２０２、２０４及び２０６の各々に印加する装置を含ま
せることによつてＬＳＳＤに適合可能にできる。第５図
のクロツク分散チツプにおいて、この信号は入力端子２
１６、受信回路２１８及び夫々受信回路の出力線２２
０、２２２及び２２４によつてテスト回路２０２、２０
４及び２０６に印加される。
本発明の概念は色々の異なる構成で具体化できる。本発
明は正のアクテイブ・クロツク（ラツチを操作もしくは
開放してデータを受取る時のクロツクの値が正）を利用
するラツチが図示されているが、これ等の回路は容易に
単に特定のラツチをクロツクするのに利用する信号をそ
の相補信号に変更することによつて、負のアクテイブ・
クロツクで動作するように変更できることは明らかであ
ろう。
本発明はクロツク分散チツプのオン・ラインのパホーマ
ンスをチエツクする回路を開示した。即ち本発明の回路
はコンピユータが動作する間にクロツク分散チツプをモ
ニタし、従つて誤りはこれが最初にクロツク分散チツプ
中に現われた時に検出される。
さらに、本発明は個々のクロツク木の速度、即ちクロツ
ク分散チツプのＡＣパホーマンスをチエツクするように
動作する。この速度チエツクは重要である。それはこれ
等のクロツク分散チツプがコンピユータ・システムの全
タイミングを制御するので、これ等のチツプがコンピユ
ータ中の最もタイミング上重要なチツプであるからであ
る。
本発明の回路はクロツク信号の周波数と独立して動作す
ることに注意されたい。このクロツクの独立性はコンピ
ユータのサイクル時間の減少を可能にし、コンピユータ
は偽の故陥信号を形成することなく可変周波数オツシレ
ータで走行が可能である。
本発明のテスト回路は第１図の型の構造もしくは第３図
の型の構造を使用して具体化できることを想起された
い。第１図の型の構造はＡＣ欠陥を求めてクロツク・パ
ルスの１つの縁をテストし、１つの型の固着ＤＣ欠陥を
テストするのに有用である。この型の回路は電力もしく
はシリコンが制限されている応用もしくは１つのクリテ
イカルな縁だけが存在する応用に有用である。
本発明のテスト回路の特徴は現在のテスト回路及びシス
テムよりもいくつかの優れた利点を与える。本発明のテ
スト回路はクロツク分散回路の速度を、現在のクロツク
・テスト・システムのほぼ５ナノ秒と比較して、数１０
０ピコ秒内でテストする。この高速度クロツク分散回路
テストを可能にする因子の１つは、テスト回路のタイミ
ング上のクリテイカル部分がテストを受けるチツプ上に
あり、これがチツプのパホーマンスと整合でき、テスト
を受けているクロツク分散経路の公差と関連付けられる
点にある。これに関連して、クロツク・テスタ速度、こ
れ等のテスタ及びその回路内に含まれる種々の公差はク
ロツク・テスト・システムが従来、高パホーマンス論理
チツプを正確にＡＣテストできなかつた主たる理由であ
る。外部ケーブル及びＣ４接続を通る信号伝搬に含まれ
る公差は本発明の構造体によつて完全に除去される。
クロツク分散チツプ上の１つもしくはそれ以上のクロツ
ク・パワーリング木が使用されない場合には、これ等の
クロツク木のためのテスト回路は、そのテスト回路ラツ
チが初期設定時に０にセツトされ、ラツチへのクロツク
信号入力がゼロに結合されることに注意されたい。これ
等の接続はラツチ中の値を０に保持することを保証し、
テスト回路によつて偽の誤り信号が発生されることを防
止する。
本発明のテスト回路は、本来的にテスト可能にすること
が望ましいことに注意されたい。本発明のテスト回路は
回路中に１つの制御点及び１つのリスニング点の使用に
よつて１００％テスト可能にできる。たとえば、１つの
制御点はＤ信号のための線４２に、及び信号のための
線４２にＯＲゲートを単に加えることによつて具体化で
きる。適切な制御信号は次にこれ等のＯＲゲートを介し
て回路中の夫々のラツチに印加される。１つのリスニン
グ点は出力記録レジスタ５４を単にモニタすることによ
つて具体化される。
最後に、本発明はクロツク分散チツプのテストに関連し
て説明されたが、本発明の回路の目的に従いクロツク信
号として特徴付けられる種々の他の信号列をテストする
のに利用出来ることに注意されたい。
Ｆ発明の効果 本発明に従い、コンピユータの動作中にクロツク分散チ
ツプのＡＣ及びＤＣ欠陥テストの両方を自動的に行うテ
スト回路が与えられる。
【図面の簡単な説明】
第１図は本発明の１実施例の概略的ブロツク図である。
第２図は第１図の回路中を伝搬する種々の信号のタイミ
ング図である。第３図は本発明の他の実施例の概略的ブ
ロツク図である。第４図は第３図の回路中を伝搬する種
々の信号のタイミング図である。第５図はクロツク分散
チツプに関連する本発明の回路の概略的ブロツク図であ
る。 １０……Ｉ入力、１２……受信駆動装置、１４……受信
装置、１６……遅延装置、１７……時間遅延素子、１８
……第１の処理装置、２０……第１の検出装置、２１…
…ＡＮＤ回路、２２、２４、２６……駆動回路、４６…
…ラツチ、５４……駆動回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−31456（ＪＰ，Ａ) 特開 昭49−12743（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】外部クロツク源から供給されたクロツク・
    パルス列を受理し、各々、対応するコンピユータ回路を
    駆動する駆動クロツク・パルス信号を発生する複数の駆
    動回路を含むクロツク信号路へクロツク・パルス列を供
    給するためのクロツク信号分散路と、 上記クロツク・パルス列を受理し、上記クロツク信号分
    散路の伝播時間よりも長い遅延時間を有するクロツク・
    パルス列の真数及び補数の信号を発生する遅延クロツク
    ・パルス信号発生手段と、 上記駆動クロツク・パルス信号及び上記遅延クロツク・
    パルス信号を処理して上記クロツク信号分散路内のＡＣ
    及びＤＣの欠陥を検出するためのＡＣ及びＤＣエラー検
    出回路と、 より成るクロツク信号分散路におけるＡＣ及びＤＣエラ
    ー・オンライン・テスト回路において、 上記ＡＣ及びＤＣエラー検出回路は、 上記駆動クロツク・パルス信号の真数信号をデータ入力
    として受理し、上記遅延クロツク・パルス信号の真数信
    号によりクロツクされる第１のラツチと、 該第１ラツチからの出力信号及び上記遅延クロツク・パ
    ルス信号の補数信号を入力して第１のエラー信号を出力
    するための第１のＡＮＤ回路と、 上記駆動クロツク・パルス信号の補数信号をデータ入力
    として受理し、上記遅延クロツク・パルス信号の補数信
    号によりクロツクされる第２のラツチと、 該第２ラツチからの出力信号及び上記遅延クロツク・パ
    ルス信号の直数信号を入力として第２のエラー信号を出
    力するための第２のＡＮＤ回路と、 上記第１及び第２のエラー信号を結合して単一のエラー
    信号を発生するための手段と、 を含むことを特徴とするＡＣ及びＤＣエラー・オンライ
    ン・テスト回路
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