JPS61234376A - 信号試験回路 - Google Patents
信号試験回路Info
- Publication number
- JPS61234376A JPS61234376A JP60075747A JP7574785A JPS61234376A JP S61234376 A JPS61234376 A JP S61234376A JP 60075747 A JP60075747 A JP 60075747A JP 7574785 A JP7574785 A JP 7574785A JP S61234376 A JPS61234376 A JP S61234376A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- test
- terminal
- signal
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置の論理回路などの故障診断の信号
試験回路に関する。
試験回路に関する。
従来、論理回路の故障診断用テストは、あらかじめシュ
ミレーションを大型のコンピュータ上で行い、そのテス
トに必要なテストパターンを発生していた。このテスト
パターンの発生方法は、人手によりパターンを作成する
方法と、自動的にパターンを作成するオートテストジェ
ネレーション（以下ＡＴＧと記す）と呼ばれている方法
とがある。このテストパターンは、ゲートアレイやパッ
ケージなどのテスト対象回路の故障を発見するために作
成され、このテストパターンを専用テスタを用いて発生
し、このようなシュミレーションは、一般に故障シュミ
レーションと呼ばれている。自動で行なわれる。ＡＴＧ
は、人手をほとんど必要としないため、テストパターン
発生に有力な手段となっている。この従来技術に関して
は、雑誌「情報処３１学会誌Ｊ ＶＯＬ２５． ＩＩＩ
０号（１９８４年１０月）の中の論文「論理装置の故
障診断」に説明されている。
ミレーションを大型のコンピュータ上で行い、そのテス
トに必要なテストパターンを発生していた。このテスト
パターンの発生方法は、人手によりパターンを作成する
方法と、自動的にパターンを作成するオートテストジェ
ネレーション（以下ＡＴＧと記す）と呼ばれている方法
とがある。このテストパターンは、ゲートアレイやパッ
ケージなどのテスト対象回路の故障を発見するために作
成され、このテストパターンを専用テスタを用いて発生
し、このようなシュミレーションは、一般に故障シュミ
レーションと呼ばれている。自動で行なわれる。ＡＴＧ
は、人手をほとんど必要としないため、テストパターン
発生に有力な手段となっている。この従来技術に関して
は、雑誌「情報処３１学会誌Ｊ ＶＯＬ２５． ＩＩＩ
０号（１９８４年１０月）の中の論文「論理装置の故
障診断」に説明されている。
上述した従来のＡＴＧは、故障を発見するためのシュミ
レーションで、自動的に行なうためのアルゴリズムを有
している。このアルゴリズムは、故障を各回路にあらか
じめ定義し、その故障を発見するためには、入力端子に
どのようなパターンを入れるかをファンイン側にたどっ
て探していく動作を行ない、又その時の出カバターンを
出すためにファンアワト領にもたどっていく。この時、
ゲートなど組合せ回路のみで作られている場合や、アリ
ツブフロ、プの存在する順序回路でも、クロックが単純
に入力端子と接続している場合は、容易にＡＴＧでテス
トパターンが作成され、故障検出率が高くなるが、フリ
ップフロップのクロ、りが論理回路で作られたものを使
用している場合は、ＡＴＧのシュミレーションが問題と
なる。
レーションで、自動的に行なうためのアルゴリズムを有
している。このアルゴリズムは、故障を各回路にあらか
じめ定義し、その故障を発見するためには、入力端子に
どのようなパターンを入れるかをファンイン側にたどっ
て探していく動作を行ない、又その時の出カバターンを
出すためにファンアワト領にもたどっていく。この時、
ゲートなど組合せ回路のみで作られている場合や、アリ
ツブフロ、プの存在する順序回路でも、クロックが単純
に入力端子と接続している場合は、容易にＡＴＧでテス
トパターンが作成され、故障検出率が高くなるが、フリ
ップフロップのクロ、りが論理回路で作られたものを使
用している場合は、ＡＴＧのシュミレーションが問題と
なる。
ＡＴＧでは、クロック指定を入力端子に設定することが
できるが、論理回路によりつくられるクロックは、クロ
、り指定ができないため、フリ。
できるが、論理回路によりつくられるクロックは、クロ
、り指定ができないため、フリ。
プフロップのクロックに入る信号自身、又はフリ、プフ
ロップの他の入力信号との間で信号の不安定な状態であ
るレーシングが発生する。従って、シュミレーションで
の値と、実際の回路の値とがくい違うことがあり、作成
されたパターンは不良データとなる。また、仮にクロッ
ク指定が行なえても、そのクロック信号をアリツブフロ
ップのクロ、りまで到達させるために、他の信号を影響
させないように固定させておく必要があり、故障検出率
を著しく低下させるという欠点をもっている。
ロップの他の入力信号との間で信号の不安定な状態であ
るレーシングが発生する。従って、シュミレーションで
の値と、実際の回路の値とがくい違うことがあり、作成
されたパターンは不良データとなる。また、仮にクロッ
ク指定が行なえても、そのクロック信号をアリツブフロ
ップのクロ、りまで到達させるために、他の信号を影響
させないように固定させておく必要があり、故障検出率
を著しく低下させるという欠点をもっている。
本発明の目的は、このような欠点を除き、レーシングの
発生を防ぎ、故障検出率を上げた信号試験回路を提供す
ることにある。
発生を防ぎ、故障検出率を上げた信号試験回路を提供す
ることにある。
本発明の構成は、試険信号をつくる論理回路の出力が、
試験すべき被試険回路のクロ、り入力端子に入力される
信号試験回路において、テスト用クロック入力端子と、
このテスト用クロック入力端子からの入力および前記論
理回路からの出力を入力し、出力を前記被試険回路のク
ロック入力端子と接続するクロ、り切換え回路と、前記
論理回路の出力を前記切換え回路の入力端子側で、分岐
して設けたテスト用観測端子とを含むことを特徴とする
。
試験すべき被試険回路のクロ、り入力端子に入力される
信号試験回路において、テスト用クロック入力端子と、
このテスト用クロック入力端子からの入力および前記論
理回路からの出力を入力し、出力を前記被試険回路のク
ロック入力端子と接続するクロ、り切換え回路と、前記
論理回路の出力を前記切換え回路の入力端子側で、分岐
して設けたテスト用観測端子とを含むことを特徴とする
。
次に図面により本発明の詳細な説明する。
第１図は本発明の一実施例のプロ、り図である。
本実施例は、テスト用クロック端子１からの入力と論理
回路４からの出力とをクロ、り切換え回路２の入力とし
、とのクロック切換え回路２の出力は、試験回路となる
フリ、プフロ、プ５のクロ。
回路４からの出力とをクロ、り切換え回路２の入力とし
、とのクロック切換え回路２の出力は、試験回路となる
フリ、プフロ、プ５のクロ。
り入力端に接続される。また、テスト用観測端子３は論
理回路４から出力された信号を途中で分岐して接続され
る。
理回路４から出力された信号を途中で分岐して接続され
る。
この図のごとく、クロ、り切換え回路２とテスト用クロ
ック端子１とを設げ、パルス信号をテスト用クロック端
子１から入力するようにＡＴＱで指定する。ＡＴＧでは
、クロック信号をパルス信号で出す時に他のデータ信号
を同時に変化することはしないので論理回路４からの出
力は一定しているため、レーシングが発生することはな
い。
ック端子１とを設げ、パルス信号をテスト用クロック端
子１から入力するようにＡＴＱで指定する。ＡＴＧでは
、クロック信号をパルス信号で出す時に他のデータ信号
を同時に変化することはしないので論理回路４からの出
力は一定しているため、レーシングが発生することはな
い。
このクロック切換え回路２としては、第２図（ａ）。
（ｂ） 、 （ｃ）の３通りの回路が考えられる。この
テスト用クロック端子１がテスト時に、クロ、りとして
のパルス信号が入力されない状態、つまり通常状態で、
論理回路４からの信号が絶えず変化するため、あやまっ
てフリ、プ７０．プのクロックを動作させないようにす
る必要がある。このためテスト用クロック端子１のクロ
ックの相を、第２図（ａ）。
テスト用クロック端子１がテスト時に、クロ、りとして
のパルス信号が入力されない状態、つまり通常状態で、
論理回路４からの信号が絶えず変化するため、あやまっ
てフリ、プ７０．プのクロックを動作させないようにす
る必要がある。このためテスト用クロック端子１のクロ
ックの相を、第２図（ａ）。
（ｂ） 、 （Ｃ）のように組み合せる必要がある。
第２図（ａ）では、クロ、り切換回路としてＡＮＤゲー
ト２１を使用し、ポジティブの相のクロ、りを入力する
場合である。これは通常時テスト用クロック端子１はゼ
ロであるので、論理回路４の信号は抑えられる。テスト
用クロック端子１からのクロックが２リツプフロツプ５
にクロックとして入力させるには、論理回路４の出力が
「１」でなければならないが、この操作はＡＴＧのアル
ゴリズムが自動的に行う。
ト２１を使用し、ポジティブの相のクロ、りを入力する
場合である。これは通常時テスト用クロック端子１はゼ
ロであるので、論理回路４の信号は抑えられる。テスト
用クロック端子１からのクロックが２リツプフロツプ５
にクロックとして入力させるには、論理回路４の出力が
「１」でなければならないが、この操作はＡＴＧのアル
ゴリズムが自動的に行う。
第２図（ｂｌでは、クロック切換回路２としてＯＲゲー
ト２２を使用し、ネガティブの相のクロ、りを入力して
いる。通常時、テスト用クロック端子ｌは「ｌ」となる
ので、論理回路４の出力の変化は、フリップフロップ５
迄は供給されない。一方テスト用クロ、り端子１からの
クロックは、ＡＴＧのアルゴリズムで、論理回路４の出
力が「０」のとき入力されるように自動的にシーミレー
ジョンする。
ト２２を使用し、ネガティブの相のクロ、りを入力して
いる。通常時、テスト用クロック端子ｌは「ｌ」となる
ので、論理回路４の出力の変化は、フリップフロップ５
迄は供給されない。一方テスト用クロ、り端子１からの
クロックは、ＡＴＧのアルゴリズムで、論理回路４の出
力が「０」のとき入力されるように自動的にシーミレー
ジョンする。
第２図（Ｃ）は、セレクタ２３をクロック切換え回路２
として用いた場合である。この場合は、セレクト信号を
必要とし、この信号は、テスト時にテスト用クロック端
子１側を指示するように作る必要があるが、この場合は
クロックの相がポジティブでもネガティブでもかまわな
い。
として用いた場合である。この場合は、セレクト信号を
必要とし、この信号は、テスト時にテスト用クロック端
子１側を指示するように作る必要があるが、この場合は
クロックの相がポジティブでもネガティブでもかまわな
い。
一方、テスト用観測端子３はクロック切換え回路２が入
ったことにより、論理回路４の故障を発見するルートが
ふさがれるため、故障検出率低下を回避するために設け
られたものである。この端子３を設けただけで、故障の
検出率向上に大きく貢献する。
ったことにより、論理回路４の故障を発見するルートが
ふさがれるため、故障検出率低下を回避するために設け
られたものである。この端子３を設けただけで、故障の
検出率向上に大きく貢献する。
以上の説明は、テスト時に関する処置でめりたが、テス
ト時以外は装置内で正常に信号が動作する必要がある。
ト時以外は装置内で正常に信号が動作する必要がある。
このためにはクロ、り入力端子１がクランプするように
作成し、そのクランプ値は、第２図（ａｔでは「１」に
、第２図（ｂｌでは「０」に、第２図（Ｃ１では、「１
」でも「０」でも可能であるが、この場合はセレクト信
号を固定する必要がある。
作成し、そのクランプ値は、第２図（ａｔでは「１」に
、第２図（ｂｌでは「０」に、第２図（Ｃ１では、「１
」でも「０」でも可能であるが、この場合はセレクト信
号を固定する必要がある。
以上説明したように、本発明は、フリップ２０、プなど
の試験回路のクロックをクロック切換え回路を設けこの
回路を介して入力することにより、試験回路にテスト用
クロック端子からのクロックが正確に入り、データとの
レーシングを発生させずに、ＡＴＧが動作可能となり、
しかも検出率の向上も可能となるという効果がある。
の試験回路のクロックをクロック切換え回路を設けこの
回路を介して入力することにより、試験回路にテスト用
クロック端子からのクロックが正確に入り、データとの
レーシングを発生させずに、ＡＴＧが動作可能となり、
しかも検出率の向上も可能となるという効果がある。
第１図は本発明の一実施例のブロック図、第２図（ａ）
、 （ｂ） 、 （ｃ）は第１図の具体例の回路図で
ある。 図において、 ｌ・・・・・・テスト用クロック端子、２・・・・・・
クロック切換回路、３・・・・・・テスト用観測端子、
４・・・・・・論理回路、５・・・・・・フリ、プフロ
、プ、２１・・・・・・ＡＮＤゲート、２２・・・・・
・ＯＲゲート、２３・・・・・・セレクタ、尊 ｌ 図 若２図
、 （ｂ） 、 （ｃ）は第１図の具体例の回路図で
ある。 図において、 ｌ・・・・・・テスト用クロック端子、２・・・・・・
クロック切換回路、３・・・・・・テスト用観測端子、
４・・・・・・論理回路、５・・・・・・フリ、プフロ
、プ、２１・・・・・・ＡＮＤゲート、２２・・・・・
・ＯＲゲート、２３・・・・・・セレクタ、尊 ｌ 図 若２図
Claims (1)
- 試険信号をつくる論理回路の出力が、試験すべき被試験
回路のクロック入力端子に入力される信号試験回路にお
いて、テスト用クロック入力端子と、このテスト用クロ
ック入力端子からの入力および前記論理回路からの出力
を入力し出力を前記被試険回路のクロック入力端子と接
続するクロック切換え回路と、前記論理回路の出力を前
記切換え回路の入力端子側で分岐して設けたテスト用観
測端子とを含む信号試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075747A JPH0782067B2 (ja) | 1985-04-10 | 1985-04-10 | 信号試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075747A JPH0782067B2 (ja) | 1985-04-10 | 1985-04-10 | 信号試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234376A true JPS61234376A (ja) | 1986-10-18 |
| JPH0782067B2 JPH0782067B2 (ja) | 1995-09-06 |
Family
ID=13585168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075747A Expired - Lifetime JPH0782067B2 (ja) | 1985-04-10 | 1985-04-10 | 信号試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782067B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205566B1 (en) | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492358A (en) * | 1977-12-29 | 1979-07-21 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5524658A (en) * | 1978-08-11 | 1980-02-21 | Seiko Instr & Electronics Ltd | Inspecting circuit for electronic watch |
| JPS56162079A (en) * | 1980-05-19 | 1981-12-12 | Seiko Epson Corp | Circuit for electronic clock |
| JPS5895284A (ja) * | 1981-12-02 | 1983-06-06 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS58213528A (ja) * | 1982-06-07 | 1983-12-12 | Hitachi Ltd | 論理回路 |
| JPS60103632A (ja) * | 1983-11-09 | 1985-06-07 | ストーリッジ・テクノロジー・パートナーズ | 内部遅延試験機能を有するｃｍｏｓ ｌｓｉ及びｖｌｓｉチツプの性能問題の分離法 |
-
1985
- 1985-04-10 JP JP60075747A patent/JPH0782067B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492358A (en) * | 1977-12-29 | 1979-07-21 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5524658A (en) * | 1978-08-11 | 1980-02-21 | Seiko Instr & Electronics Ltd | Inspecting circuit for electronic watch |
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| JPS58213528A (ja) * | 1982-06-07 | 1983-12-12 | Hitachi Ltd | 論理回路 |
| JPS60103632A (ja) * | 1983-11-09 | 1985-06-07 | ストーリッジ・テクノロジー・パートナーズ | 内部遅延試験機能を有するｃｍｏｓ ｌｓｉ及びｖｌｓｉチツプの性能問題の分離法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205566B1 (en) | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782067B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |