JPH01257363A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01257363A JPH01257363A JP63086404A JP8640488A JPH01257363A JP H01257363 A JPH01257363 A JP H01257363A JP 63086404 A JP63086404 A JP 63086404A JP 8640488 A JP8640488 A JP 8640488A JP H01257363 A JPH01257363 A JP H01257363A
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- JP
- Japan
- Prior art keywords
- signals
- shift register
- bit
- selector
- outputs
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 abstract description 19
- 238000012790 confirmation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 238000003745 diagnosis Methods 0.000 description 7
- 238000011990 functional testing Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にそれぞれ所定の論理機
能等をもつ内部機能回路を複数並列、複数段備えた半導
体装置に関する。
能等をもつ内部機能回路を複数並列、複数段備えた半導
体装置に関する。
従来、この種の半導体装置は、機能試験及び故障診断等
を行う場合、入力端子に規定の入力値の信号を与えたと
き、所定の内部機能回路の出力端子に出力される信号が
所望の出力値であるかどうかをチエツクするいわゆるテ
ストパターンを複数パターン準備しておき、これらテス
トパターンを入力端子に与えた時の出力値を期待出力値
と比教することにより行なっていた。
を行う場合、入力端子に規定の入力値の信号を与えたと
き、所定の内部機能回路の出力端子に出力される信号が
所望の出力値であるかどうかをチエツクするいわゆるテ
ストパターンを複数パターン準備しておき、これらテス
トパターンを入力端子に与えた時の出力値を期待出力値
と比教することにより行なっていた。
第３図は従来の半導体装置の一例を示すブロック図であ
る。
る。
この半導体装置は、それぞれ所定の論理演算を行う３つ
の前段の内部機能回路１＾〜１ｃと、これら内部機能回
路１＾〜１ｃからの信号を入力して所定の論理演算を行
う後段の内部機能回路ＩＤとを備えており、機能試験や
故障診断を行う場合、入力端子Ｔ１〜Ｔ９に所定のテス
トパターンの信号Ｄ１１〜ＤＩ、を入力し、出力端子Ｔ
。からの信号ＤＯＩの値をチエツクしていた。
の前段の内部機能回路１＾〜１ｃと、これら内部機能回
路１＾〜１ｃからの信号を入力して所定の論理演算を行
う後段の内部機能回路ＩＤとを備えており、機能試験や
故障診断を行う場合、入力端子Ｔ１〜Ｔ９に所定のテス
トパターンの信号Ｄ１１〜ＤＩ、を入力し、出力端子Ｔ
。からの信号ＤＯＩの値をチエツクしていた。
このように機能試験や故障診断においては、故障箇所の
特定が難しく、特に直列に接続された内部機能回路（Ｉ
Ａ〜ＩＬ））の前段と後段、即ち、内部機能回路ＩＡ〜
１ｃと内部機能回路ＩＤとの故障の仕分けが困難である
為、多くのテストパターンを入力する必要があった。
特定が難しく、特に直列に接続された内部機能回路（Ｉ
Ａ〜ＩＬ））の前段と後段、即ち、内部機能回路ＩＡ〜
１ｃと内部機能回路ＩＤとの故障の仕分けが困難である
為、多くのテストパターンを入力する必要があった。
また、内部機能回路内やその他の部分のフリップフロッ
プを接続してシフトレジスタを構成し、これらをシリア
ルに接続したスキャンパス回路を使って機能試験や故障
診断を行うスキャンバス法があるが、（キュリア、 Ｍ
（Ｃｕｒｒｅｉａ、Ｍ、）、“イントロダクション
ツー ア エルニスアイ テスト システム（Ｉｎｔｒ
ｏｄｕｃｔｉｏｎ ｔｏ ａ、ＬｓＩ Ｔｅ５ｔｓｙｓ
ｔｅ＋ｎ）″、フォーティーンス デザイン オートメ
ーション コンファレンス プロシーデインダス（１４
ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆ
ｅｒｅｎｃｅＰｒｏｃｅｅｄｉｎｇｓ）、 １９７７年
１月、４６０〜４６１頁参照）、このために全体の１０
〜２０％の回路増加が必要であった。
プを接続してシフトレジスタを構成し、これらをシリア
ルに接続したスキャンパス回路を使って機能試験や故障
診断を行うスキャンバス法があるが、（キュリア、 Ｍ
（Ｃｕｒｒｅｉａ、Ｍ、）、“イントロダクション
ツー ア エルニスアイ テスト システム（Ｉｎｔｒ
ｏｄｕｃｔｉｏｎ ｔｏ ａ、ＬｓＩ Ｔｅ５ｔｓｙｓ
ｔｅ＋ｎ）″、フォーティーンス デザイン オートメ
ーション コンファレンス プロシーデインダス（１４
ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆ
ｅｒｅｎｃｅＰｒｏｃｅｅｄｉｎｇｓ）、 １９７７年
１月、４６０〜４６１頁参照）、このために全体の１０
〜２０％の回路増加が必要であった。
上述した従来の半導体装置は、並列動作する複数の前段
の内部機能回路ＩＡ〜１ｏがらの信号を入力して所定の
論理演算を行う後段の内部機能回路ＩＤを備え、機能試
験や故障診断を行うときは、入力端子Ｔ１〜Ｔ５から所
定のテストパターンの信号Ｄ１．〜ＤＩ、を入力して出
力端子Ｔ。
の内部機能回路ＩＡ〜１ｏがらの信号を入力して所定の
論理演算を行う後段の内部機能回路ＩＤを備え、機能試
験や故障診断を行うときは、入力端子Ｔ１〜Ｔ５から所
定のテストパターンの信号Ｄ１．〜ＤＩ、を入力して出
力端子Ｔ。
からの信号ＤＯ１をチエツクするかスキャンパス法によ
る構成となっているので、故障箇所の前段、後段の切分
は等に多くのテストパターンが必要となり、テストパタ
ーンの作成が困難であり、故障解析等に多大の時間がか
がるという欠点がある。
る構成となっているので、故障箇所の前段、後段の切分
は等に多くのテストパターンが必要となり、テストパタ
ーンの作成が困難であり、故障解析等に多大の時間がか
がるという欠点がある。
また、スキャンバス法による場合には回路規模が増大す
るという欠点があった。
るという欠点があった。
本発明の目的は、回路規模が増大するのを抑え、かつテ
ストパターンの作成が容易となり、故障解析等の時間を
短縮することができる半導体装置を提供することにある
。
ストパターンの作成が容易となり、故障解析等の時間を
短縮することができる半導体装置を提供することにある
。
本発明の半導体装置は、それぞれ所定の値の少なくとも
１ビットの信号を入力し所定の値の少なくとも１ビット
の信号を出力する複数の前段の内部機能回路と、これら
前段の内部機能回路がらの信号を入力して所定の値の少
なくとも１ビットの信号を出力する後段の内部機能回路
と、前記各前段の内部機能回路からの信号を入力しこれ
ら信号の一つを選択して出力する選択回路と、この選択
回路からの信号を順次保持し１ビットづつ出力するシフ
トレジスタとを有している。
１ビットの信号を入力し所定の値の少なくとも１ビット
の信号を出力する複数の前段の内部機能回路と、これら
前段の内部機能回路がらの信号を入力して所定の値の少
なくとも１ビットの信号を出力する後段の内部機能回路
と、前記各前段の内部機能回路からの信号を入力しこれ
ら信号の一つを選択して出力する選択回路と、この選択
回路からの信号を順次保持し１ビットづつ出力するシフ
トレジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のブロック図である。
前段の内部機能回路ＩＡ〜１ｏは、入力端子Ｔ１〜Ｔ、
からそれぞれ所定の値の少なくとも１ビットの信号Ｄ１
．、ＤＩ２．ＤＩ、、ＤＩ４゜ＤＩ、を入力し、予め定
められた論理演算を行い所定の値の少なくとも１ビット
の信号を出力する。
からそれぞれ所定の値の少なくとも１ビットの信号Ｄ１
．、ＤＩ２．ＤＩ、、ＤＩ４゜ＤＩ、を入力し、予め定
められた論理演算を行い所定の値の少なくとも１ビット
の信号を出力する。
後段の内部機能回路ＩＤは、前段の内部機能回路ＩＡ〜
１ｃからの信号を入力し、予め定められた論理演算を行
い、所定の値の少なくとも１ビットの信号Ｄｏ１を出力
端子Ｔｏから出力する。
１ｃからの信号を入力し、予め定められた論理演算を行
い、所定の値の少なくとも１ビットの信号Ｄｏ１を出力
端子Ｔｏから出力する。
選択回路２は、前段の内部機能回路１Ａ〜１ｃからの信
号を入力しこれら信号の一つを選択して出力する。
号を入力しこれら信号の一つを選択して出力する。
シフトレジスタ３は、選択回路２がらの信号を順次保持
し、試験用出力端子Ｔ。Ｔがら１ビットづつ順次出力す
る。
し、試験用出力端子Ｔ。Ｔがら１ビットづつ順次出力す
る。
従って、試験用出力端子ＴＯＴがら出力されろ信号Ｄｏ
↑を観測確認することにより、前段の内部機能回路ＩＡ
〜１ｃそれぞれについて、論理演算機能の確認、故障解
析等が容易にでき、また、これら内部機能回路ＩＡ〜１
ｃごとに確認、解析ができるので、入力されるテストパ
ターンも単純化され作成が容易となる。
↑を観測確認することにより、前段の内部機能回路ＩＡ
〜１ｃそれぞれについて、論理演算機能の確認、故障解
析等が容易にでき、また、これら内部機能回路ＩＡ〜１
ｃごとに確認、解析ができるので、入力されるテストパ
ターンも単純化され作成が容易となる。
また、このために付加される回路は簡単な選択回路２と
シフトレジスタ３のみでよいので、回路規模の増大は極
めてわずかである。
シフトレジスタ３のみでよいので、回路規模の増大は極
めてわずかである。
第２図は本発明の第２の実施例のブロック図である。
この実施例は、内部機能回路が３段の場合の例であり、
この場合、前段の内部機能回路ＩＡ〜ｌｃに対して第１
の実施例と同様、選択回路２Ａ、シフトレジスタ３Ａを
設け、中段の内部機能回路ＩＥ、ＩＦに対して選択回路
２ ａ ＋シフトレジスタ３Ｂを設け、シフトレジスタ
３Ａからの信号をシフトレジスタ３Ｂに入力して選択回
路２．１からの信号と直列に順次保持し、試験用出力端
子Ｔ。Ｔから１ビットづつ出力するようにしたものであ
る。
この場合、前段の内部機能回路ＩＡ〜ｌｃに対して第１
の実施例と同様、選択回路２Ａ、シフトレジスタ３Ａを
設け、中段の内部機能回路ＩＥ、ＩＦに対して選択回路
２ ａ ＋シフトレジスタ３Ｂを設け、シフトレジスタ
３Ａからの信号をシフトレジスタ３Ｂに入力して選択回
路２．１からの信号と直列に順次保持し、試験用出力端
子Ｔ。Ｔから１ビットづつ出力するようにしたものであ
る。
なお、外部接続用の端子に余裕がある場合はシフトレジ
スタ３Ａ、３Ｂからの信号を別々の端子の接続すること
もできるが、この実施例のようにシフトレジスタ３Ａか
らの信号をシフトレジスタ３Ｂを介して出力することに
より、外部接続用の端子の数を少なくすることができる
。
スタ３Ａ、３Ｂからの信号を別々の端子の接続すること
もできるが、この実施例のようにシフトレジスタ３Ａか
らの信号をシフトレジスタ３Ｂを介して出力することに
より、外部接続用の端子の数を少なくすることができる
。
以上説明したように本発明は、選択回路とシフトレジス
タとを設け、複数の前段の内部機能回路からの信９号の
一つを選択してシフトレジスタに順次保持して１ビット
づつ順次出力する構成とすることにより、わずかな回路
付加で、直列に複数段接続された内部機能回路に対し、
各段の前段の内部機能回路の出力信号の値をそれぞれ観
測確認することができるので、機能試験や故障診断時に
各段を切分けて行うことができ、テストパターンが単純
化されて作成が容易となり、また、故障解析等の時間を
短縮できるほか、試験１診断を細部にわたってまで行う
ことができる効果がある。
タとを設け、複数の前段の内部機能回路からの信９号の
一つを選択してシフトレジスタに順次保持して１ビット
づつ順次出力する構成とすることにより、わずかな回路
付加で、直列に複数段接続された内部機能回路に対し、
各段の前段の内部機能回路の出力信号の値をそれぞれ観
測確認することができるので、機能試験や故障診断時に
各段を切分けて行うことができ、テストパターンが単純
化されて作成が容易となり、また、故障解析等の時間を
短縮できるほか、試験１診断を細部にわたってまで行う
ことができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例のブロック図、第３図は従来の半導体装置の一例の
ブロック図である。 ■Ａ〜ＩＧ・・・内部機能回路、２．２Ａ 、２Ｂ・・
・選択回路、３．３＾１３Ｂ・・・シフトレジスタ、Ｔ
！〜Ｔ５・・・入力端子、Ｔ、・・・出力端子、Ｔｏｙ
・・・試験用出力端子。 代理人 弁理士 内 原 音 ０−一 〇〇 Ｔ５ 第３図
施例のブロック図、第３図は従来の半導体装置の一例の
ブロック図である。 ■Ａ〜ＩＧ・・・内部機能回路、２．２Ａ 、２Ｂ・・
・選択回路、３．３＾１３Ｂ・・・シフトレジスタ、Ｔ
！〜Ｔ５・・・入力端子、Ｔ、・・・出力端子、Ｔｏｙ
・・・試験用出力端子。 代理人 弁理士 内 原 音 ０−一 〇〇 Ｔ５ 第３図
Claims (1)
- それぞれ所定の値の少なくとも１ビットの信号を入力
し所定の値の少なくとも１ビットの信号を出力する複数
の前段の内部機能回路と、これら前段の内部機能回路か
らの信号を入力して所定の値の少なくとも１ビットの信
号を出力する後段の内部機能回路と、前記各前段の内部
機能回路からの信号を入力しこれら信号の一つを選択し
て出力する選択回路と、この選択回路からの信号を順次
保持し１ビットづつ出力するシフトレジスタとを有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086404A JPH01257363A (ja) | 1988-04-07 | 1988-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086404A JPH01257363A (ja) | 1988-04-07 | 1988-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01257363A true JPH01257363A (ja) | 1989-10-13 |
Family
ID=13885928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086404A Pending JPH01257363A (ja) | 1988-04-07 | 1988-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01257363A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102763A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS6255955A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 集積回路 |
-
1988
- 1988-04-07 JP JP63086404A patent/JPH01257363A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102763A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS6255955A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 集積回路 |
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