JPH0411047B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明はLSSDテスト可能ラツチ回路に関す
る。LSSDとはLevel Sensitive Scan Design（レ
ベル応答走査設計）の略であり、これは「従来技
術」の項末尾に引用した文献に詳しく記載されて
いるが、簡単に述べると論理装置のテストを容易
ならしめるように論理装置を設計する設計概念で
あり、LSSDテストとは設計概念で設計された装
置に適用されるテスト方法のことである。LSSD
テスト可能ラツチとは従つてこのようなテストを
可能ならしめるような構造のラツチを意味する。
本発明ではこれをレベル応答走査設計型テスト可
能なラツチと称する。さらに具体的に述べると本
発明はシステムの動作中にはＤ型エツジ・トリ
ガ・ラツチとして、又テスト中には３段シフト・
レジスタとして選択可能なそしてＤ型エツジ・ト
リガ・ラツチのための強制的セツト／リセツト、
非同期制御手段を有するLSSDテスト可能ラツチ
回路に関する。 ［従来技術］ フリツプ・フロツプの状態をスイツチする入力
信号の瞬間的変化は周知の如くトリガと呼ばれ、
これによつて生ずる遷移はフリツプ・フロツプを
トリガしたと云われる。この分野で単に非同期フ
リツプ・フロツプとして呼ばれている非同期型順
次フリツプ・フロツプ回路は信号レベルの変化に
よつてトリガされる。単にクロツク・フリツプ・
フロツプと呼ばれる同期型フリツプ・フロツプ回
路はクロツク・パルスによつてトリガされる。レ
ベル・トリガ法として知られているトリガの型に
おいては、クロツク・フリツプ・フロツプの出力
はクロツクがそのアクチブ・レベルである時に変
化する事が出来る。そのアクチブ・レベルは正レ
ベル・クロツク法もしくは負レベル・クロツク法
のいずれが使用されるかに依存して高レベルもし
くは低レベルのいずれかであり得る。レベル・ト
リガ型のフリツプ・フロツプはクロツク・パルス
の持続時間中に反応する。レベル・トリガに関連
する周知のタイミングの問題を緩和するために、
入力パルスの持続時間中でなく、入力パルスの遷
移に応答するクロツク・フリツプ・フロツプを使
用する方が良いと考えられる。パルス遷移に応答
するクロツク・フリツプ・フロツプの例はマス
タ・スレーブ・フリツプ・フロツプ及びエツジ・
トリガ・フリツプ・フロツプである。マスタ・ス
レーブ・フリツプ・フロツプはマスタ・ラツチ及
びスレーブ・ラツチと呼ばれる２つのカスケー
ド・クロツク・フリツプ・フロツプの組合せであ
る。マスタ・ラツチはクロツクのアクチブ・レベ
ル中にクロツクされ、スレーブ・ラツチはクロツ
クがインアクチブ・レベルに遷移される時にトリ
ガされる。しかしながらマスタ・ラツチの出力は
入力クロツクがそのアクチブ・レベルにある任意
の時に変化し得るので、マスタ・ラツチは或る意
味で遷移型ではない。 エツジ・トリガ・フリツプ・フロツプでは、出
力遷移はクロツク・パルスの特定の閾値レベルで
生じ、クロツク・パルスが閾値レベルを越えた時
に、入力がロツク・アウトされ、この結果フリツ
プ・フロツプはクロツク・パルスがそのインアク
チブ・レベルに戻り、他のクロツク・パルスが生
ずる迄は入力の変化に応答しなくなる。 Ｄ型エツジ・トリガ・フリツプ・フロツプにお
いては、Ｄ入力はクロツク入力のクロツク・パル
スによつてサンプルされ、フリツプ・フロツプの
結果の、次の状態はフリツプ・フロツプの現在の
状態に無関係にＤ入力と同じになる。 或る市販の集積（IC）フリツプ・フロツプ・
パツケージはクロツク・フリツプ・フロツプを非
同期的にセツトもしくはクリアするための特殊な
入力を備えている。この等の入力はこの分野で直
接プリセツトもしくは直接クリアと呼ばれてい
る。一つのこの様なICパツケージは例えば、
SN74742重Ｄ型正エツジ・トリガ・フリツプ・フ
ロツプである。これについてはテキサス・インス
トルメント社1976年発行の“The TTL Date
Book for Design Engineers”第２版、第５乃
至22頁を参照されたい。 大規模もしくは超大規模集積（LSI及び／もし
くはVLSI）回路技法とその中に形成された論理
回路網の出現によつて、種々の製造及び実装レベ
ル、例えば構成要素、チツプ、モジユール、ボー
ドもしくはシステム・レベル並びに現場での論理
回路網を適切にテストする複雑なテスト技法を必
要とし、論理回路網は選択されたテスト技法と両
立可能なテスト可能性を有する様に設計されなく
てはならなくなつた。この様なテスト技法の一つ
はこの分野でレベル応答走査設計（LSSD）テス
ト法として知られている。VSLIで具体化可能な、
LSSD規約に合致するシフト・レジスタ・ラツチ
（SRL）特にVLSI中で具体化可能でLSSD規則に
合致し、Ｄ型エツジ・トリガ・ラツチとして動作
可能なSRLを与える事が望ましい事が認識され
ている。例えば米国特許第4277699号を参照され
たい。この特許に説明されている如く、この通常
のＤ型エツジ・トリガは自動テスト・パターン発
生装置によるテストが極めて困難であり、従つて
追加の入／出力端子を必要とし、又LSSD規則と
も合致しない。 この特許に説明されている如く、そのSRLは
セツト／リセツトラツチに接続されている極性保
持ラツチを有する。極性保持ラツチ及びセツト／
リセツト・ラツチは夫々の入力に印加される夫々
＋Ｃ及び＋Ｂで表わされる独立の正のクロツク・
パルス列によつてクロツクされる。クロツク・パ
ルス＋Ｃは同様に極性保持ラツチの他の入力に与
えられる相補的負のクロツク・パルス−Ｃから反
転器を介して誘導される。さらに、極性保持ラツ
チはＡで表わされたクロツク・パルスの他の組が
供給される他の入力を有する。このクロツク・パ
ルスの３つの組は重畳しない。SRLをLSSDテス
トするためには、クロツクＣがいくつかの状態、
例えば、故障効果状態を極性保持装置にセツトす
るのに使用され、次に走査インと指定された極性
保持ラツチの他の入力にテスト・パターンが与え
られ、故障効果状態はＡ及びＢクロツクと関連し
てSRLを通して走査され、観測点即ち端子にも
たらされる。走査中Ｃクロツクは使用されない。 さらにこの特許に説明されている如く、システ
ムの動作中、即ちSRLがＤ型エツジ・トリガと
して使用される時はセツト／リセツト・ラツチの
＋Ｂクロツク入力は極性保持装置の−Ｃクロツク
入力に内部接続される。システム・データはデー
タと表わされた、極性保持ラツチの他の入力に供
給され、＋Ｃクロツクの制御の下にクロツクされ
る。Ａクロツクは使用されない。−Ｃクロツクの
負に向うエツジが過ぎた後に、極性保持ラツチは
データ入力に追従し、この間セツト／リセツト・
ラツチは不変に保持される。−Ｃクロツク信号の
次の正に向うエツジで極正保持ラツチ中の情報は
セツト／リセツト・ラツチに転送される。 上記特許のSRL回路自体のLSSDテストは上述
の如く＋Ｂクロツク及び−Ｃクロツクの内部接
続、即ちシステムの動作中SRLがＤ型エツジ・
トリガとして動作可能になる内部接続前に行われ
る。各チツプ上には文字通り幾百ものSRL回路
が存在するので、アクセス入力の個々の対に対応
した数だけ、各SRLをテストする必要がある。
さらに一度個々のSRL回路がテストされると、
実際に各SRLに対して必要とされる内部接続は
固定されたものとなり、個々のSRL回路自体の
LSSDテストもしくは再テストは除外され、相互
接続が除去されていなければ、内部接続の前に行
われる様になつている。 これに代り、この特許の入力＋Ｂ及び−Ｃを内
部接続するのにトランジスタ・スイツチが使用さ
れる場合には、トランジスタ・スイツチの追加の
論理制御装置を必要とする。LSSDテストを行う
場合には、この論理制御装置の入力はSRLが
LSSDテストを行い得る様にされている事が表わ
す所与の一つの２値状態にセツトされる。他の２
値状態はSRLがシステム動作を行い得る状態に
なつていない事、従つてLSSDテストされない事
を示している。従つてLSSDテストを行う場合
は、上述の論理制御装置入力の他の２値状態のた
めの故障効果は発生されない。何故ならば、発生
されたとしても意味のないテスト結果を与えるか
らである。この結果、他の非自動的なLSSDテス
ト・パターンによつて、他の２値状態のための何
等かのテストを行わなくてはならなくなり、トラ
ンジスタ・スイツチが使用される場合は自動的に
発生されるテスト・パターンによつてはシステム
自体は完全にテストされる。 一般に、内部接続はチツプの複数のSRL間に、
相互接続がなされた後に行われている。この相互
接続はチツプを上記特許に説明されている如きよ
り大きな回路の一乃至それ以上の群に組織化す
る。その後、この大きな回路群がLSSD手順に従
つてテストされる。特定のジヨンソン計数器応用
及び他の類似の応用の場合には、群のSRLの相
互接続は計数器を形成するSRLの全群のクロツ
ク入力にわずか２つのＩ／Ｏ端子を使用する様に
改良可能である。しかしながら、他の応用では
夫々のトリガ、即ちトリガ信号が各々のエツジ・
トリガSRLに与えられる必要がある。これ等の
他の応用において、上記米国特許第4277699号の
SRLは各エツジ・トリガされるラツチ毎に３つ
の追加のＩ／Ｏ端子、即ち＋Ｂ及び−Ｃクロツク
のために各１個の端子並びにテスト後に＋Ｂ及び
−Ｃクロツクの制御入力に対して送られるトリガ
信号を与える回路の出力に対して１個の端子を必
要としている。 さらに、米国特許第4277699号等の、内部接続
後になされる個々のSRLのLSSDテストの場合、
及びシステム動作の場合に、個々のSRLもしく
は群中のSRLが所望の予定の状態、即ち１もし
くは０にある事を確かめるために、場合に応じて
個々のSRLもしくは相互接続されたSRLの群を
条件付ける手段は複雑であり、あるいは容易に利
用可能でなく、又信頼性がない。この手段はクロ
ツク信号に対して一定のタイミング関係で生じな
い非同期事象、開始を処理する際には特に必要で
あり、特に高速度の応用では特に不可欠である。 例えば上記米国特許第4277699号の多重クロツ
ク信号及び多重ラツチ組合せ、1980年10月刊、
IBM Technical Disclosure Bulletin（TDB）第
23巻、第５号、第2013−第2014頁の「エツジ・ト
リガ・ラツチ設計」と題する文献の単一のクロツ
ク・パルス及び単一のラツチSRLの如きLSSDシ
ステム、及び単一ラツチSRLの如き周知のLSSD
システム中のエツジ型トリガとして動作可能な
SRLは、どれも非同期的に動作する強制セツ
ト／リセツト制御手段を有さない。さらに上記
TDBのSRL配列体は唯一個のクロツク及びラツ
チを必要とするが、LSSDシステム中に、多重ラ
ツチ組合せ及び／もしくは多重クロツクを使用す
るエツジ・トリガとして動作可能なSRLを必要
とする事、そして本発明はこの様な要求に向けら
れている事を理解されたい。 従来技法としてLSSDシステム中の他の型のク
ロツク・フリツプ・フロツプ配列体も知られてい
るが、これ等のものはクロツクがそのアクチブレ
ベルにある時にクロツク・フリツプ・フロツプの
出力が変化し得る持続時間感応型、即ちレベル・
トリガを使用する型のもである事を理解された
い。従つて例えば米国特許のラツチはクロツクの
持続時間に応答し、パルス遷移に応答せず及び／
もしくは強制セツト／リセツト、非同期制御手段
を有さない。他の例は1979年３月刊IBM TDB第
21巻、第10号、第4166頁に開示されている非同期
的にセツト及びリセツトされ得る、セツト／リセ
ツト型のシフト・レジスタ・ラツチ（SRL）で
あるが、これはセツトもしくはリセツトを有効に
するためにアクテイブにされるシステム・クロツ
クを必要とする。同様に、1981年７月刊IBM
TDB第24巻、第２号、第1038−第1039頁等に説
明されているクロツク・フリツプ・フロツプは同
様にSR型及び持続時間応答型である。マスター
スレブ型のクロツク・フリツプ・フロツプは米国
特許第4298980号及び1980年１月刊IBM TDB第
22巻、第8B号、第3658−3660頁に説明されてい
るが、夫々のマスタ・ラツチは上述の如く持続時
間感応型である。 一般に非同期フリツプ・フロツプ及びクロツ
ク・フリツプ・フロツプ及び特にエツジ・トリ
ガ・フリツプ・フロツプに関しては例えば1979年
Prentice−Hall社刊M.M.Mano著“Digital
Logic And Computer Design”の第６章第202
−255頁、第６乃至第１２図（第214頁）及び1983
年McGraw−Hill社刊P.Malvano著”Digital
Computer Electronics：An Introduction To
Microcomputers”第２版第７章、第90乃至第
105頁を参照されたい。 さらにレベル応答走査設計（LSSD）及び／も
しくはVLSIのLSSDテストは例えば1979年10月
刊Computer第９乃至第21頁のT.E.Williams等著
“Testing Logic Networks and Designing for
Testability”並びに米国特許第3761695号、第
3783254号、第3784907号、第4006492号、第
4051352号、第4051353号、第4063078号及び第
4063080号を参照されたい。 ［発明が解決しようとする問題点］ 本発明の目的は通常の動作、目的のためにはＤ
型エツジ・トリガ・ラツチとして及びLSSDテス
トの目的のためには３段シスト・レジスタとして
選択的に動作可能であるラツチ回路装置を与える
事にある。 本発明に従い強制セツト／リセツト、非同期制
御手段を有する上述の型のLSSDテスト可能Ｄ型
エツジ・トリガ可能ラツチ回路装置が与えられ
る。 本発明に従い、ラツチ回路装置をテストするの
に必要とされるアクセス入力が最小にされ、及
び／もしくは相互接続及びそのテストが簡単にさ
れた上述の型のラツチ回路装置が与えられる。 ［問題点を解決するための手段］ 本発明の一態様に従い、システム動作モード及
びLSSDテスト動作モードを有するLSSDテスト
可能ラツチ回路装置が与えられる。この装置は第
１及び第２のフリツプ・フロツプの群から構成さ
れる。各群は３つのフリツプ・フロツプを有す
る。同様にシステム動作モード中は第１のフリツ
プ・フロツプ群をＤ型エツジ・トリガ・ラツチと
して選択的に動作させLSSDテスト動作モード中
は第１及び第２のフリツプ・フロツプ群を３段シ
フト・レジスタとして動作させるための回路制御
装置が与える。 本発明の他の態様において、Ｄ型エツジ・トリ
ガ・ラツチは強制的に回路制御装置によつてさら
に非同期的にセツト可能及び／もしくはリセツト
可能にされる。 ［実施例］ 第１図を参照するに、システム動作中はＤ型エ
ツジ・トリガ・ラツチとして、LSSDテスト動作
中は３段シフト・レジスタとして相互に変更可能
な本発明のLSSDテスト可能なラツチ回路装置が
示されている。Ｄ型エツジ・トリガ・ラツチとし
て動作される時に回路装置は３つのフリツプ・フ
ロツプ（FF）１乃至３及び制御装置、即ち論理
回路４及び５を有する。さらに回路装置は３段シ
フト・レジスタとして動作する時には回路１乃至
５に関連して３つのFF６乃至８より成る第２群
を使用する。各段は各群から一つあて、一対の
FFを使用する。即ち第１即ち入力段では１対の
FF１及び６、第２段では１対のFF２及び７並び
に第３段即ち出力段では１対のFF３及び８を使
用する。各段は単一のシフト・レジスタ・ラツチ
（SRL）を構成している。明瞭にするために、第
１及び第２の群のFF１乃至３及び６乃至８は場
合によつつて夫々L1型及びL2型として参照され
る。同じ型に属するFFは同じものである事が好
ましい。 入力論理回路４は入力FF１及び２の夫々セツ
ト及びリセツト入力＋Ｓ及び＋Ｒに接続されてい
る。他の論理回路５はFF１及び２の真の出力＋
L1と出力FF３のセツト及びリセツト入力＋Ｓ及
び＋Ｒ間に接続されている。以下説明される如
く、システム動作中はFF６乃至８は実質上イン
アクテイブで、即ち禁止され、FF１乃至３は制
御回路４及び５と関連して一体としてＤ型エツ
ジ・トリガ・ラツチとして動作する。他方テスト
動作中はFF６乃至８が働らいて、FF１乃至３と
関連して制御回路４乃至５はLSSDの規則及び原
理に従つてテストのためのシフト・レジスタとし
て動作する。 さらに詳細に第１図を参照するに、一般にL1
型FFの出力はL2型FFの、走査イン力と呼ばれる
シフト・イン入力に接続され、L2型FFの出力は
L1型FFの走査イン入力に接続されている。従つ
て、第１図においてFF１の真及び補数出力＋L1
及び−L1は夫々FF６のシフト・イン力＋Ｉ及び
−Ｉに接続されている。同様に、FF２の真及び
補数出力＋L1及び−L1は夫々FF７の走査イン入
力＋Ｉ及び−Ｉに接続されている。FF３の真及
び補数出力＋L1及び−L1は夫々FF８の走査イン
入力＋Ｉ及び−Ｉに接続されている。FF６及び
７の補数出力−L2は夫々FF２及び３の走査イン
入力−Ｉに接続されている。 システム動作の場合には、システム・データ信
号＋データが論理回路４に接続されたシステム・
データ入力に供給され、論理回路４はそのクロツ
ク入力１０に印加されるクロツク信号＋クロツク
によつてクロツクされる。クロツク入力１０は論
理回路４及び５に接続されている。本発明は原理
に従い、論理回路４はセツトおよびリセツト信号
＋セツト及び＋リセツトを印加するためのセツト
及びリセツト入力１１及び１２を有する。これ等
の信号は以下説明される如く強制的セツト及びリ
セツト非同期制御を与える。回路装置全体の真及
び補数出力＋Ｑ及び−Ｑは出力FF３の対応する
真及び補数出力＋L1及び−L1に接続されている。 テスト動作の場合、テスト・データ信号−走査
インが、FF１の走査イン入力−Ｉに接続された
テスト・データ入力１３に印加され、非重畳クロ
ツク信号＋Ａクロツク、＋Ｂクロツク、＋Ｃクロツ
ク１及び＋Ｃクロツク２が夫々回路制御入力１４
乃至１７に印加される。入力１４はFF１乃至３
の夫々入力＋Ａに接続されている。FF１乃至３
の夫々補数入力−Ａは入力１４Ａに接続されてい
る。入力１４Ａには＋Ａクロツクの補数であるク
ロツク信号−Ａクロツクが印加される。＋Ａクロ
ツクは例えば信号−Ａから図示されない反転器に
よつて誘導される。入力１６はFF１及び２の
夫々制御入力＋Ｃに接続されており、入力１７は
FF３の制御入力＋Ｃに接続されている。入力１
５はL2型のFF６乃至８の夫々入力＋Ｂに接続さ
れている。シフト・アウト出力−走査アウトは
FF８の補数出力−L2に接続されている。第１図
の回路装置は他の同一の複数（Ｐ個）の回路装置
とカスケードに接続されている事を理解された
い。この様にして、カスケードに接続された回路
は連鎖状に接続され、複合シヤフト・レジスタは
３（Ｐ＋１）段を有する。詳細には先行の３段の
出力−走査アウトは連鎖状に後段の回路のシフ
ト・イン入力１３に接続されている。第１図の実
施例において、Ｌ１型FF１乃至３の各々は走査
イン入力−Ｉのみを有し、従つてFF１乃至３及
び第１図の回路実施例は時に−走査イン入力型と
呼ばれる。第１図の実施例は非重畳クロツク信
号、即ち＋Ａクロツク、＋Ｂクロツク及び＋Ｃク
ロツク１及び２を使用する。 L1及びL2型FF１乃至３及び６乃至８並びに支
持論理回路４及び５は整合性のある論理回路で構
成される事が好ましい。従つて第１図のL1型FF
の好ましい実施例である第２図の回路２０は５個
のAND反転（AI）論理回路（即ち、ゲート）２
１乃至２５及び一つの反転回路２６で具体化され
る。第１図のL2型FFの好ましい実施例では第３
図の回路３０は４つのAND反転（AI）論理回路
３１乃至３４で具体化され、第２図の回路２０の
論理回路と整合性がある。第１図の回路の実施例
の好ましい配列体においてはFF１乃至３の各々
は第２図の回路２０で構成される。 第４図の回路２０′は第１図のL1型FFの他の
好ましい実施例であり、２つのAND−OR反転
（AOI）論理回路２７及び２８及び一つのAND反
転（AI）回路２９で具体化され、第５図の回路
３０′は第１図のL2型FFの他の好ましい実施例
であり、第４図の回路２０′の論理回路と整合性
のある２つのAND−OR−反転（AOI）回路３５
及び３６で具体化可能である。従つて、第１図の
回路装置の実施例の他の好ましい配列体において
は、FF１乃至３の各々は第４図の回路２０′で構
成され、FF６乃至８は第５図の回路３０′で構成
される。 説明の目的のために、本明細書に示されたAOI
の各々は一対の２入力ANDゲートで構成され、
その出力がOR反転（OI）ゲートでORされる。
具体的には第４図のAOI回路２７のANDゲート
２７ａ及び２７ｂ及びOIゲート２７ｃによつて
示されている。 第１図の実施例においては、論理回路４は一つ
のOR反転（OI）回路４０、４つのAND反転
（AI）回路４１乃至４４及び６個の反転器回路４
６乃至５０で具体化され、回路４０乃至５０は上
述のL1及び／もしくはL2型のFFと整合性があ
る。入力１１及び１２はOIゲート４０の２入力
に接続され、反転器４９及び５０の入力に接続さ
れている。入力１０は反転器４６の入力に接続さ
れている。AIゲート４１の３入力は入力９、回
路４６の出力及びゲート４０の出力に接続されて
いる。入力９は反転器４５の入力に接続され、
AIゲート４２の３入力は回路４０，４５及び４
６に夫々接続されている。ゲート４１及び４２の
出力は夫々２入力AIゲート４４及び４３の入力
の一つに交差接続されている。ゲート４３及４４
の他の入力はOIゲート４０の出力に共通に接続
されている。さらに、ゲート４１及び４２の出力
は反転器４７及び４８の入力に接続されている。
回路４３及び４７の出力は夫々FF１の入力＋Ｒ
及び＋Ｓに接続されて、回路４４及び４８の出力
はFF２の入力＋Ｒ及び＋Ｓに接続されてている。
さらに入力１０及び回路４９および５０の出力は
論理回路５に接続されている。 更に、第１図の実施例に於て、論理回路５は４
つのAND−反転回路５１乃至５４で具体化され
る事が好ましい。これ等の回路は同様に第２乃至
５図で説明されたL1及び／もしくはL2型FFと整
合性がある事が好ましい。入力１０は２入力AI
ゲート５１及び５２の各々の入力の一つに接続さ
れている。ゲート５１及び５２の他の入力は夫々
FF１及び２の＋L1出力に接続されている。AIゲ
ート５３の２入力は夫々回路４９及び５１の出力
に接続されていて、ゲート５３の出力はFF３の
入力＋Ｓに接続されている。AIゲート５４の２
入力は夫々回路５０及び５２の出力に接続され、
出力はFF３の入力＋Ｒに接続されている。 次に第２乃至第５図のFF回路の構造及び動作
詳細な説明を対応する題の下で説明し、次に第１
図の回路装置の全体の動作の説明を行う。 ［回路２０］ 第２図を参照するに、回路２０の入力＋Ｓ及び
＋Ｒは夫々AIゲート回路２１及び２２によつて
共通の入力＋ＣとANDされる。回路２１及び２
２の出力は夫々AI回路２３及び２４の夫々の入
力に接続されている。回路２３及び２４の出力は
基本的FF型配列に見られる如く夫々回路２３及
び２４の他の入力に交差結合されている。回路２
４は又入力−Ａを有する。AI回路２５は入力＋
Ａと反転（Ｎ）回路２６を介して得られる入力−
Ｉの補数をANDする。回路２４及び２５の出力
はドツトANDされた後共に出力−L1に接続され
る。従つて回路２４及び２５が論理１レベルにあ
る時にのみ、出力−L1は論理１、即ち（＋）レ
ベルにある。 システム動作中、＋Ａクロツク及び−Ａクロツ
クは夫々のインアクテイブ・レベル、即ち夫々
（−）及び（＋）レベルになる。従つて第１図の
入力−Ａ、もしくは第２図の回路２０のAIゲー
ト２４の−Ａクロツクに存在する−Ａクロツクの
（＋）レベル及びAIゲート２５の入力＋Ａに存在
する＋Ａクロツクの（−）レベルは夫々ゲート２
４及び２５をイネーブル及び禁止する。この様に
して、システム動作中、回路２０は以下の真理表
の最初の４行によつて示された如くクロツク・
セツト／リセツトFFの特性を有する。ゲート２
５が禁止されていると、ゲート２５の出力は反転
器２６の入力−Ｉにおける信号のレベル、従つて
これから誘導され、ゲート２５の他の入力に送ら
れる入力信号のレベルに拘らず、（＋）レベルに
強制される。従つて、回路２０のドツトAND出
力のレベルはゲート２４の出力にある信号レベル
が（＋）レベルにあるときにのみ（＋）レベルに
なる。真理表のＸは特定の入力における不問状
態を表わす。 従つて、入力＋Ｃが（−）レベルにあると、ゲ
ート２１及び２２は禁止され、これ等のゲートの
出力の（＋）レベルがゲート２３及び２４を付勢
し、真理表の第１の行に示された如く全の状態
＋L1o及び−L1oにラツチされる。例えば真数出
力＋L1の前の状態＋L1oが論理１、即ち（＋）レ
ベルにあると補数出力−L1は対応する前の状態
−L1o＝（−）レベルにある。これ等の条件の下
にAIゲート２４はその３入力の３つの（＋）レ
ベルに応答してその出力に（−）レベルを生ず
る。この結果、ドツトAND出力−L1は同様にそ
の前の状態−L1o、即ち（−）レベルに残され、
ゲート２３の入力にフイード・バツクされる時は
出力＋L1はその前の状態＋L1o＝論理１に保持さ
れ、これによつてFF２０はその前の状態にラツ
チされる。 他の場合には、真数出力＋L1の前の状態＋L1₀
は論理０、即ち（−）レベルにあり、従つて補数
出力−L1は対応する前の象対−L1o＝（＋）レベ
ルにある。これ等の条件の下に、AIゲート２３
は２入力に存在する２つの（＋）レベルに応答し
てゲート２３の出力を（−）レベルにして、出力
＋L1を（−）レベルに保持する。しかしながら、
最後に示した（−）レベルがゲート２４の入力の
一つにフイード・バツクされる時にはAIゲート
２４の出力を（＋）レベルにする。ゲート２４及
び２５の出力が共に（＋）レベルにあると、ドツ
トAND出力−L1は同様にその前の状態−L1o＝
論理１、即ち（＋）レベルに保持され、ゲート２
３の入力にフイード・バツクされる時には出力＋
L1をその前の状態＋L1o＝論理０に保持し、回路
２０をその前の状態にラツチする。 回路２０をシステム動作中にセツトもしくはリ
セツトするためには、＋Ｃ入力がそのアクチブ・
レベル（＋）に置かれ、ゲート２１及び２２が付
勢される。従つて、回路２０の出力＋L1は真理
表Ｉの第２及び第３行によつて示された如く入力
＋Ｓの（＋）レベルでセツトされ、入力＋Ｒの
（＋）レベルによつてリセツトされる。従つて、
真理表Ｉの第２行に示された如くセツト状態、即
ち入力＋Ｓが（＋）レベルにある時は、ゲート２
１及び２２の出力は夫々（−）及び（＋）レベル
にある。もし出力＋L1の前の状態が（＋）レベ
ルにあり、出力−L1の前の状態−L1oが（−）レ
ベルにある時は、AIゲート２３によつてANDさ
れるゲート２１の出力の（−）レベルと出力−
L1から、フイード・バツクされる（−）レベル
がゲート２３の出力、従つて出力＋L1を（＋）
レベルに保持し、同様にゲート２２の出力にある
（＋）レベルはAIゲート２４によつて出力＋L1か
らフイード・バツクされる（＋）レベル及び入力
−Ａにある（＋）レベルによつてANDされ、AI
ゲート２４の出力、従つてドツトAND出力−L1
はゲート２５の出力が（＋）レベルにあつても
（−）レベルに保持される。＋Ｓ及び＋Ｒ入力が
夫々（＋）及び（−）レベルにあり、出力＋L1
の前の状態＋L1oが（−）レベルにあり、従つて
出力−L1の前の状態が（＋）レベルにあると、
ゲート２３によつてAndされるゲート２１の出力
の（−）レベレ及び出力−L1からフイード・バ
ツクされる（＋）レベルはゲート２３の出力及び
出力＋L1を（＋）レベルにセツトし、同様に
ANDゲート２４によつてANDされるゲート２２
の出力の（＋）レベル、出力＋L1から現在フイ
ード・バツクされている（＋）レベル及び入力−
Ａの（＋）レベルはAIゲート２４の出力、従つ
てドツトAND出力−L1をゲート２５の（−）レ
ベルに上昇される。出力が（＋）レベルにあつて
も、真理表Ｉの第３行によつて示された回路２０
のリセツト条件、即ち入力＋Ｒが（＋）レベル、
従つて入力＋Ｓが補数レベル（−）にある時に
は、ゲート２１及びゲート２２の出力は夫々
（＋）及び（−）レベルにある。出力＋L1の前の
状態＋L1oが（＋）レベルにあり、出力−L1の前
の状態−L1oが（−）レベルにあると、AIゲート
２４によつてANDされる出力ゲート２２の出力
にある（−）レベル、出力＋L1からフイード・
バツクされる（＋）レベル及び入力−Ａの（＋）
レベルによつて、ゲート２４の出力、従つてドツ
トAND出力−L1は（＋）レベルに変化し、ゲー
ト２５の出力は上述の如く（＋）レベルにある。
ゲート２４の出力にある現在の（＋）レベルは
AIゲート２３によつてゲート２１の出力の（＋）
レベルとANDされ、ゲート２３の出力、従つて
＋L1出力は（−）レベルに変化し、これによつ
て出力＋L1及び−L1を（−）及び（＋）レベル
にラツチし、回路２０をリセツトする。他方入力
＋Ｓ及び＋Ｒが夫々（−）及び（＋）レベルにあ
ると、ゲート２１及び２２の出力は（＋）及び
（−）レベルになる。即ちリセツト条件で出力＋
L1の前の状態＋L1oが（−）レベルにあり、従つ
て出力−L1の前の状態＋L1oが（＋）レベルにあ
ると、AIゲート２４によつてゲート２２の出力
の（−）レベルは出力＋L1からフイード・バツ
クされる（−）レベル及び入力−Ａの（＋）レベ
ルとANDされ、ドツトAND出力−L1は（＋）
レベルに保存され、AIゲート２５の出力は（＋）
レベルにある。次にゲート２４の出力における
（＋）レベルはAIゲート２３によつてゲート２１
の出力の（＋）レベルとANDされ、従つて＋L1
を（−）に保持し、出力＋L1及び−L1を夫々
（−）及び（＋）レベルにラツチし、回路２０が
リセツトされる。 真理表Ｉの第４行は回路２０の不安定状態
（NS）を表わし入力＋Ｓ及び＋Ｒを同時に（＋）
レベルにする事によつて回路が使用されない事を
示している。 テスト動作を行う場合には、入力＋Ｃがインア
クテイブ、即ち（−）レベルにされ、入力＋Ａ及
び−Ａを夫々そのアクテイブ・レベル（＋）及び
（−）にする事によつて、入力＋Ｃの（−）レベ
ルがゲート２１及び２２を禁止し、その出力を
（＋）レベルに強制する。入力−Ａの（−）レベ
ルはゲート２４の出力を（＋）レベルに置き、ド
ツトAND出力−L1をAIゲート２５の出力レベル
に応答出来る様に条件付ける。この結果、出力−
L1のレベルは真理表Ｉの第５及び第６行によつ
て示された如く入力−Ｉのレベルに追従出来る様
になり、＋L1のレベルは入力Ｉのレベルに追従出
来る様にする。 さらに具体的に説明すると、入力−Ｉの０即ち
（−）レベルは反転器２６の出力に（＋）レベル
を生じ、これはAIゲート２５によつて入力＋Ａ
の（＋）レベルとANDされて、出力−L1を前の
状態に依存して（−）レベルに変化させ、もしく
は（−）レベルのまま保持する。従つて出力＋
L1及び−L1の前の状態＋L1o及び−L1oが（＋）
及び（−）レベルにある場合には、入力−Ｉが
（−）レベルになり、反転された（＋）レベルが
ゲート２５によつて入力＋Ａの（＋）レベルと
ANDされ、ゲート２５の出力、従つてドツト
AND出力−L1を（−）レベルのまま保持する。
この最後に述べられた（＋）レベルはAIゲート
２３によつてその他方の入力の（＋）レベルと
ANDされ、ゲート２３の出力、従つて出力＋L1
をその（＋）レベルのまま残す。ゲート２４の出
力は入力−Ａが（−）レベルにある結果として
（＋）レベルにあるとはいえ、ドツトAND出力−
L1のレベルを制御するのはゲート２５の出力の
（−）レベルである事を理解されたい。 他の場合、即ち出力＋L1及び−L1の前の状態
＋L1o及び−L1oが夫々（−）及び（＋）レベル
にあり、入力−Ｉが（−）レベルにあると、反転
された（＋）レベルはゲート２５によつて入力＋
Ａの（＋）レベルとANDされ、従つてドツAND
出力−L1が（−）レベルに変化する。この最後
に述べられた（−）レベルがAIゲート２３の他
の入力の（＋）レベルとANDされ、ゲート２３
の出力、従つて出力＋L1を（＋）レベルに変化
させる。ここでゲート２４の出力は入力−Ａが
（−）レベルにある結果として（＋）レベルにあ
るとは云え、ドツトAND出力−L1にあるレベル
を制御するのはゲート２５の出力の（−）レベル
である事に注意されたい。従つて出力＋L1及び
L1の前の状態について説明された最後の２つの
いずれの場合にも、入力−Ｉが（−）レベルにあ
る時には出力−L1のレベルは真理表の第５行
によつて示された如く同じ（−）レベルに留まる
か、変化される。 入力−Ｉにおける１即ち（＋）レベルは反転器
２６の出力に（−）レベルを生じ、これはAIゲ
ート２５によつて入力＋Ａの（＋）レベルと
ANDされる時は出力−L1をその前の状態に依存
して、（＋）レベルに変化させるか、もしくは
（＋）レベルに保持する。従つて出力＋L1及び−
L1の前の状態＋L1o及び−L1oが夫々（＋）及び
（−）レベルにあつて、入力−Ｉが（＋）レベル
にある時は、反転された（−）レベルはゲート２
５によつて入力＋Ａの（＋）レベルとANDされ、
ゲート２５の出力、従つてドツトAND出力−L1
を（＋）レベルに変化させる。この最後に述べら
れた（＋）レベルはAIゲート２３によつてその
他の入力（＋）レベルとANDされ、ゲート２３
の出力、従つて出力＋L1を（−）レベルに変化
させる。ゲート２４の出力は入力−Ａ及び／もし
くはゲート２３の出力にある（−）レベルの結果
（＋）レベルにあつても、ゲート２５の出力にあ
る（＋）レベルとドツトANDされる時はドツト
AND出力−L1に（＋）レベルを生ずる事に注意
されたい。 出力＋L1及び−L1の前の状態＋L1o及び−L1o
が夫々（−）及び（＋）レベルにあり、入力−Ｉ
が（＋）レベルにある時は、反転された（−）レ
ベルはゲート２５によつて入力＋Ａの（＋）レベ
ルとANDされ、ゲート２５の出力、従つてドツ
トAND出力−L1を（＋）レベルに残す、この最
後に述べられた（＋）レベルはAIゲート２３に
よつてその他の入力における（＋）レベルと
ANDされ、ゲート２３の出力、従つて出力＋L1
を（−）レベルに保持する。ゲート２４の出力は
入力−Ａ及び／もしくはゲート２３の出力が
（−）レベルにある結果（＋）レベルにある。ゲ
ート２４の出力の（＋）レベルはドツトAND出
力−L1に（＋）レベルを生ずる。従つて入力−
Ｉが（＋）レベルになる時には、出力＋L1及び
−L1の前の状態について最後に述べられた２つ
のいずれの場合にも出力−L1のレベルは真理表
によつて示された如く同一（＋）レベルに保持
されたままであるか、変化される。 真理表の第７行に示された場合は本発明の原
理に従い入力−Ａ及び＋Ａの−Ａクロツク及び＋
Ａクロツクが夫々インアクテイブ・レベルにあ
り、＋Ｃ入力が（＋）レベルにあり、入力＋Ｓ及
び＋Ｒが（−）レベルにあるシステム動作中に回
路２０の出力＋L1及び−L1を夫々前状態＋L1o
及び−L1oに保持する特殊な場合である。入力＋
Ｓ及び＋Ｒが（−）レベルにあり、入力＋Ｃが
（＋）レベルにあるので、AIゲート２１及び２２
の出力は共に（＋）レベルにある。前の状態＋
L1o及び−L1oが夫々（＋）及び（−）レベルに
あると、他方の入力に（＋）レベルを有するゲー
ト２３へ入力される出力−L1にある（−）レベ
ルはゲート２３の出力に（＋）レベルを与えこれ
によつて出力＋L1を（＋）レベルのまま残す。
この（＋）レベルが他の２つの入力が（＋）レベ
ルにあるゲート２４の入力にフイード・バツクさ
れる時はその出力に（−）レベルを与える。上述
の如く、ゲート２５の入力の＋Ａクロツクは
（−）レベルにあるので出力には（＋）レベルが
与えられ、これはゲート２４の出力の（−）レベ
ルとドツトANDされ、出力−L1の（−）レベル
に保持される。前の状態＋L1o及び−L1oが（−）
及び（＋）レベルにある他の場合には、ゲート２
４にフイード・バツクされる（−）レベルによつ
てゲート２４はその出力に（＋）レベルを与え、
これはゲート２５の（＋）レベルとドツトAND
され、他の入力が（＋）レベルにあるゲート２３
の入力にフイード・バツクされる時にゲート２３
の出力に（−）レベルを生ずる。従つて出力＋
L1は（−）レベルになる。

【表】 ［回路３０］ 第３図を参照するに、回路３０はクロツク・セ
ツト／リセツトFFとして構成されている。回路
３０のデータ入力＋Ｉ及び−Ｉは夫々AI回路３
１及び３２によつて共通のクロツク入力＋Ｂと
ANDされる。回路３１及び３２の出力はAI回路
３３及び３４の入力に接続されている。回路３０
の出力＋L2及び−L2は夫々回路３３及び３４の
出力に接続されている。これ等の出力は基本的な
FF配列体に見られる如く互に他の他方の出力に
交差結合されている。 動作について説明すると、（第１図の）＋Ｂクロ
ツクはそのインアクチブ・レベル（−）にあり、
これはゲート３１及び３２（第３図）の入力＋Ｂ
に供給されるのでゲート３１及び３２が禁止さ
れ、FF３０の出力＋L2及び−L2は夫々の相補状
態＋L2o及び−L2oにある。＋Ｂクロツクがそのア
クテイブ・レベル即ち（＋）レベルにある時は、
入力＋Ｉの（＋）レベルが真数出力を（＋）レベ
ルにセツトし、他方（−）レベルは真数出力＋
L2を（−）レベルにリセツトする。入力＋Ｉ及
び−Ｉのレベルは互に補数関係にあるので、出力
＋L2及び−L2のレベルは互に補数関係を有する。 入力＋Ｉ及び−Ｉが（＋）及び（−）レベルに
あり、入力＋Ｂが（＋）レベルにあるので、ゲー
ト３１及び３２の出力は夫々（−）及び（＋）レ
ベルにある。前の状態＋L2o及び−20が夫々
（＋）及び（−）レベルにある場合には、AIゲー
ト３３はその２入力が（−）レベルにあるので出
力＋L2は（＋）レベルになり、AIゲート３４は
その２入力が（＋）レベルにあるので出力−L2
の（−）レベルを保持する。前の状態＋L2o及び
−L2oが（−）及び（＋）レベルにある場合に
は、ゲート３３の入力にある（−）及び（＋）レ
ベルはゲート３３の出力に（＋）レベルを生じ、
出力＋L2を（＋）レベルに変化する。最後に述
べられた（＋）レベルはANDゲート３４によつ
てゲート３２の出力の（＋）レベルとANDされ
て、ゲート３４の出力、従つて出力−L2を（−）
レベルに変化する。従つて最後の２つの場合に
は、FF回路３０は入力＋Ｉの（＋）レベルに応
答してセツトされる。リセツト条件の場合には、
入力＋Ｂは再び（＋）レベルにあり、入力＋Ｉ及
び−Ｉが（−）及び（＋）レベルにある結果、ゲ
ート３１及び３２の出力が同様に（＋）及び
（−）レベルになる。前の状態＋L2o及び−L2oが
夫々（＋）及び（−）レベルにある場合には、
AIゲート３４はその入力の（＋）及び（−）レ
ベルに応答して出力−L2の（−）レベルを（＋）
レベルに変化し、次にこの（＋）レベルがAIゲ
ート３３によつて入力の他の（＋）レベルと
ANDされ、出力＋L2が（−）レベルに変化す
る。前の状態＋L2o及び−L2oが（−）及び（＋）
レベルにある場合には、ゲート３４の入力の
（−）レベルはその出力に（＋）レベルを生じ、
出力−L2を（＋）レベルに保持する。最後に述
べられた（＋）レベルはゲート３３によつて
ANDされ、ゲート３１の（＋）レベル出力はゲ
ート３３の出力、従つて出力＋L2が（−）レベ
ルにある。最後に述べられた（＋）レベルがゲー
ト３３によつてゲート３１の出力の（＋）レベル
とANDされる時に、ゲート３３の出力及び出力
＋L2を（−）レベルに保持する。従つて最後の
２つの場合には、FF回路３０の入力−Ｉの（＋）
レベルに応答してリセツトされる。上述の事柄は
次の真理表に要約されている。 真理表 ＋Ｂ −Ｉ ＋Ｉ −L2 ＋L2 − Ｘ Ｘ −L2o ＋2o ＋ − ＋ − ＋ ＋ ＋ − ＋ − ［回路20′］ 第４図を参照するに、FF回路２０′は第２図の
対応する回路２０と同一の機能を与え、従つて真
理表も真理表と同じである。従つて説明のため
に、回路２０及び２０′の入出力は同じ参照文字
が使用されている。 従つて回路２０′の入力＋Ｓ及び＋ＲはAOI回
路２７及びAI回路２９によつて夫々共通の入力
＋ＣとANDされる。回路２７及び２９の出力は
夫々回路２０′の出力−L1及び＋L1に接続されて
いる。さらにAOI回路２７の出力は回路２０′の
入力＋Ａ、−Ａ及び−Ｉと共にAOI回路２８によ
つて処理される。出力＋L1は同様にAOI回路２
８の出力及びAOI回路２７の他の入力に接続され
ている。回路２８及び２９の出力は出力＋L1で
ドツトANDされる。 より具体的に説明すると、入力＋Ｓ及び−Ｃは
AOI回路２７のANDゲート２７ａの２入力の
夫々の一つに接続され、出力＋L1はANDゲート
２７ｂの２入力に共通に接続している。ゲート２
７ａ及び２７ｂの出力はOIゲート２７ｃによつ
てORされる。ゲート２７のゲート２７ａに対応
するAOIゲート２８の図示されていないANDゲ
ートの２入力は夫々入力＋Ａ及び−Ｉに接続され
ている。AOIゲート２８の図示されていない他の
ANDゲートの２入力はAOIゲート２８の入力−
Ａ及びAOI回路２７の出力に接続されている。 システム動作中、＋Ａクロツクおよび−Ａクロ
ツクは上述の如く夫々そのインアクテイブ・レベ
ル、即ち（−）及び（＋）レベルにある。従つて
入力−Ａ（第１図を参照するに）の−Ａクロツク
の（＋）レベルは、入力−Ａが接続されている回
路２８の図示されていない特定のANDゲートを
付勢し、他方入力＋Ａの＋Ａクロツクの（−）レ
ベルは回路２８の図示されていない他のANDゲ
ートを禁止する。従つてシステム動作中、回路２
０′の他のANDゲートは真理表の最初の４行に
示されている如くクロツク・セツト・リセツト
FFの特性を有する。この結果として、ゲート２
９の出力は（＋）レベルを有し、ドツトAND出
力＋L1はゲート２８の出力に追従する。もし出
力＋L1及び−L1の前の状態＋L1o及び−L1oが
夫々（−）及び（＋）レベルにあるとANDゲー
ト２７及びその出力は（−）レベルになる。OI
ゲート２７ｃの入力にある（−）レベルに応答し
てAOIゲート２７の出力は出力−L1の前の状態
−L1oの（＋）レベルに対応する（＋）レベルに
ある。しかしながら、回路２７の（＋）レベルは
AOI回路２８の図示されていない、入力−Ａが印
加されるANDゲートによつて入力−Ａの（＋）
レベルとANDされる時に、出力＋L1の前の状態
＋L1oの（−）レベルに対応するAOI回路２８の
出力に（−）レベルを生ずる。 この技術分野の専用家にとつては、前の状態＋
L1o及び−L1oが（＋）及び（−）レベルにあり、
入力＋ｃが（−）レベルにある時には真理表の
第１行によつて示された如く、FF回路２０′の出
力＋L1及び−L1（＋）及び（−）レベルに対応す
る事は明らかであろう。 FF回路２０′がシステム動作中セツトもしくは
リセツトされる場合には、＋Ｃ入力は上述の如く
アクテイブ・レベル（＋）に置かれる。従つて
FF２０′の出力＋L1は夫々真理表の第２行及
び第３行によつて示された如く入力＋Ｓの（＋）
レベル及び入力＋Ｒの（＋）レベルによつてリセ
ツトされる。従つて説明の目的のために、FF２
０′はセツト状態にあるものとする。ANDゲート
２７ａは入力＋Ｓ及び＋Ｃの（＋）レベルに応答
してその出力に（＋）レベルを与え、この（＋）
レベルはOIゲート２７ｃによつて反転され、場
合に応じて出力−L1の前の状態を（−）レベル
に保持し、変化させる。OIゲート２７ｃは他方
のANDゲート２７ｂの入力に印加される出力＋
L1の前の状態＋L1oのレベルに拘らずその出力に
（−）レベルを与える。さらにAOIゲート２７の
出力の（−）レベルはこれが印加されるAOIゲー
ト２８の、図示されていない特定のANDゲート
によつて入力−Ａの（＋）レベルとANDされる
時にはその特定のANDゲートの出力に（−）レ
ベルを生ずる。同様に入力＋Ａの（−）レベルの
存在によつてAOI回路２８の図示されていない他
のANDゲートの出力は（−）レベルにある。こ
の結果、AOI回路２８の出力は補数入力＋Ｒの
（−）レベルの存在によつて、AIゲート２９の出
力の場合と同様に（＋）レベルにある。最後に述
べられた２つの出力に存在する（＋）レベルが出
力＋L1でドツトANDされ、これによつて、場合
に応じて出力＋L1の前の状態＋L1oが（＋）レベ
ルに保持されもしくはこのレベルに変化される。
この様にしてFF２０′は真理表の第２行によつ
て示された如くセツトされる。 同様に、この技術の専門家にとつては上述の説
明から、真理表の第３行によつて示された如く
入力＋Ｒが（＋）レベルにある時にリセツトされ
る事は明らかであろう。FF２０′の不安定条件を
表わす真理表の第４行は入力＋Ｓ及び＋Ｒのレ
ベルを共に同時に（＋）にしないようにする事に
よつて避ける事が出来る。 真理表の第５及び第６行によつて示された如
く、テスト動作の場合には、入力＋Ｃがインアク
テイブ、即ち（−）レベルにあり、入力＋Ａ及び
−Ａは夫々それ等のアクテイブ・レベル（＋）及
び（−）にあるので、ゲート２７ａ及び２９は入
力＋Ｃにおける（−）レベルによつて禁止され
る。ドツトAND出力＋L1は、ゲート２９の出力
が（＋）レベルにあるので、AOIゲート２８の出
力のレベルに追従する。さらにドツトAND出力
＋L1は入力−Ａの（−）レベルによつて禁止さ
れている回路２８の図示されていない特定の
ANDゲートに送られる入力＋Ａの（＋）レベル、
入力−Ａの（−）レベルによつて禁止されている
回路２８の他のANDゲートの出力とANDされる
入力−Ｉの（−）及び（＋）レベルに応答して
（＋）及び（−）レベルにある。出力＋L1が
ANDゲート２７ｂの入力にフイード・バツク接
続されているので、OIゲート２７ｃの出力のレ
ベルに従つてAOI回路２７の出力のレベル及び出
力−L1は出力＋L1のレベルの補数になる。 上述の如く、真理表の第７行は本発明の原理
に従つてシステム動作中にFF回路２０′が夫々前
の状態＋L1o及び−L1oに残される特殊な場合で
ある。この様な場合は−Ａクロツク及び＋Ａクロ
ツクが入力−Ａ及び＋Ａにおいてインアクチブ・
レベルにあり、＋Ｃ入力が（＋）レベルにあり、
入力＋Ｓ及びＲが（−）レベルにある時に得られ
る。従つて入力＋Ｓ及び＋Ｒが（−）レベルにあ
り、入力＋Ｃが（＋）レベルにあので、AIゲー
ト２９の出力は夫々入力＋Ｃ及び＋Ｒの（＋）及
び（−）レベルに応答して（＋）レベルになる。
従つてドツトAND出力＋L1はAOIゲート２８の
出力のレベルに追従する。さらにANDゲート２
７ａは夫々の入力＋Ａ及び＋Ｃにおける（−）及
び（＋）レベルに応答して、禁止され、これによ
つてその出力に（−）レベルを与える。入力＋Ａ
の（−）レベルは回路２７のANDゲート２７ａ
に対応するAOI回路２８の図示されていない
ANDゲートを禁止する。他方入力−Ａの（＋）
レベルは回路２８の図示されていない他のAND
ゲートを付勢する。 前の状態＋L1o及び−L1oが（−）及び（＋）
レベルにある場合にはANDゲート２７ｂの２入
力に送られる＋L1の（−）レベルはゲート２７
ｂの出力（−）レベルを与える。OIゲート２７
ｃの入力の（−）レベルはゲート２７の出力及び
出力−L1に（＋）レベルを生じ、これは今の場
合には所与の前の状態−L1oである。この最後に
述べられた（＋）レベル及び入力−Ａの（＋）レ
ベルに応答して回路２７のANDゲート２７ｂに
対応する回路２８の図示されていないANDゲー
トはその出力に（＋）レベルを与え、この出力は
回路２８の図示されていないOIゲートによつて、
回路２８の図示されていない他のANDゲートの
出力の（−）レベルとORされ、回路２８の出力
に（−）レベルを生ずる。この様にしてドツト
AND出力はその所与の前の状態＋L1oに保持さ
れる。 前の状態＋L1o及び−L1oが（＋）及び（−）
レベルにある場合には、ANDゲート２７ｂの２
入力に送られる（＋）レベルはゲート２７ｂの出
力に（＋）レベルを与える。最後に述べられた
（＋）レベル及びANDゲート２７ａの出力にある
（−）レベルは回路２７の出力に（−）レベルを
与え、この様にして出力−L1はその前の状態−
L1oにある。最後に述べられた回路２７ の出力における（−）レベル及び入力−Ａの
（＋）レベルは、これが印加される回路２８の図
示されていないANDゲートに出力に（−）レベ
ルを与える。この結果、回路２８の図示されてい
ない２つのANDゲートの出力は（−）レベルに
あつて回路２８の出力に（＋）レベルを生じ、従
つて出力＋L1はその所与の前の状態＋L1oに残さ
れる。 ［回路３０′］ 第５図を参照するに、FF回路３０′はクロツ
ク・セツト／リセツトFFとして構成されており、
第３図の対応する回路３０と同じ機能を遂行し、
その真理表は真理表と同一である。従つて説明
の目的のために、回路３０及び３０′の入力及び
出力は同一の参照文字で示されている。 回路３０′において、回路３０′の入力＋Ｉ及び
−ＩはAOI回路３５及び３６の図示されていない
第４図のANDゲート２７ａに対応する夫々の
ANDゲートによつて共通の入力＋ＢとANDされ
る。回路３５及び３６の出力は、夫々回路３０′
の出力−L2及び＋L2に接続され、第４図の回路
２７の他のANDゲート２７ｂに対応する回路３
５及び３６の図示されていない他のANDゲート
の夫々の入力に交差結合されている。 動作について説明するに、第１図の＋Ｂクロツ
クが入力＋Ｂにおいてインアクチブ・レベル、即
ち（−）レベルにあると、AOI回路２７のAND
ゲート２７ａに対応するAOI回路３５及び３６の
夫々の図示されていないANDゲートは禁止され
る。この分野の専門家にとつて明らかな如く、こ
の様な状況の下では、出力＋L2及び−L2は真理
表の第１行によつて示された如くそれ等の前の
状態＋L2o及び−L2oに保持される。 同様に、入力＋Ｂが（＋）レベルにあり、入力
＋Ｉ及び−Ｉが（＋）及び（−）レベルにある
と、入力＋Ｂ及び＋Ｉにある（＋）レベルは、こ
れ等が印加される回路３５の図示されていない一
方のANDゲートによつてANDされ、回路３５の
図示されていない他のANDゲートの入力に印加
される共通入力レベルに拘らず上記一方のAND
ゲートと出力に（＋）レベル、AOI回路３５の出
力に（−）レベルを生ずる。回路３５の出力の
（−）レベルは回路３６の図示されていないAND
ゲートの共通の接続された入力に送られる。入力
＋Ｂの（＋）レベル及び入力−Ｉの（−）レベル
に応答して、回路３６の図示されていない他の
ANDゲートの出力は（−）レベルにあり、この
結果回路３６の図示されていないOI回路の出力
は（＋）レベルにある。従つてFF３０′の出力＋
L2および−L2は真理表によつて示された如く
夫々（＋）及び（−）レベルになる。 同様に、入力＋Ｂが（＋）レベルにあり、入力
＋Ｉ及び−Ｉが夫々（−）及び（＋）レベルにあ
ると、入力＋Ｉの（−）レベルはこれが印加され
る回路３５の図示されていないANDゲートを禁
止し、最後に述べられたANDゲートの出力に
（−）レベルを生ずる。しかしながら回路３６に
おいては、入力＋Ｂ及び−Ｉにある（＋）レベル
は図示されていない特定のANDゲートに送られ、
回路３６の最後に述べられたANDゲートの出力
に（＋）レベルを生じ、これは回路３６の図示さ
れていないOIゲートによつて反転される時に回
路３６の出力、従つて出力＋L2に（−）レベル
を生ずる。この（−）レベルは回路３５の図示さ
れていない他のANDゲートの共通に接続された
２入力に印加され、最後に述べられたANDゲー
トの出力に（−）レベルを生ずる。回路３５の図
示されていないOI回路は回路３５の図示されて
いない2ANDゲートの出力の（−）レベルをOR
した後反転し、真理表の第３行によつて示され
た如く出力−L2に（＋）レベルに生じ、出力＋
L2の（−）レベルを保持する。 ［第１図の回路］ 上述の如く第１図の回路の動作はシステム動作
及びテスト動作と呼ばれる２つの好ましい動作モ
ードを有する。第１図の回路はシステム動作モー
ドではＤ型エツジ・トリガ・ラツチとしてテスト
動作モードでは３段シフト・レジスタとして動作
する。 明瞭にするために、信号のアクテイブ・レベル
を示すのに極性を示す符号が信号の略号の前に付
つれている。従つて信号＋データ、＋クロツク、＋
セツト、＋リセツト、＋Ａクロツク、＋Ｂクロツク、
＋Ｃクロツク１及び＋Ｃクロツク２のアクチブ・
レベルはアツプ即ち（＋）レベルとし、これ等の
インアクチブ・レベルはダウン即ち（−）レベル
にあるとする。−Ａクロツク、−走査イン及び−走
査アウトの場合はアクチイブ・レベルはダウンも
しくは（−）レベルとし、インアクチブ・レベル
はアツプ即ち（＋）レベルとする。さらに説明の
便宜のために、２進１は（＋）レベルによつて、
２進０は（−）レベルによつて表わされる。以下
真理表に従つて第１図の回路のシステム動作モ
ードについて説明を行う。 システム動作モードの場合には、信号＋Ａクロ
ツク、−Ａクロツク及び＋Ｂクロツクはインアク
チブ・レベルにあり、＋Ｃクロツク１及び２はア
クチブ・レベルにある。さらにシステム・データ
は信号＋データ、信号＋セツト及び＋リセツトが
（−）レベルにある時に、システムに導入される。
回路は信号＋のパルスの正方向の遷移＋tr、即ち
そのインアクチブ・レベル（−）からその（＋）
レベルへの遷移によつてトイガされる。従つて＋
クロツクは正方向遷移の直前にはインアクチブ・
レベル（−）にある。この結果、＋クロツクによ
つて入力が可能にされる回路５のAIゲート５１
及び５２の出力は同様にゲート５１及び５２に入
力されるFF１及び２の出力＋L1のレベルに無関
係に（＋）レベルになる。同様に＋セツト及び＋
リセツトの（−）レベルは回路４の夫々反転器４
９及び５０によつて反転される。ゲート４９及び
５１の出力をANDするAIゲート５３、ゲート５
０及び５２の出力をANDするAIゲート５４はそ
れぞれの２入力の各々の２つの（＋）レベルに応
答してそれ等の出力に（−）レベルを有する。こ
れ等の最後に述べられた（−）レベルはFF３の
入力＋Ｓ及び＋Ｒ入力に印加される。しかしなが
ら真理表の第７行を参照するに、FF３の入力
−Ａの−Ａクロツクが（＋）レベルで、FF３の
入力＋Ａ及び＋Ｃの＋Ａクロツク及び＋Ｃクロツ
ク２が夫々（−）及び（＋）レベルである事によ
りその出力＋L1及び−L1は夫々出力その前の状
態＋L1o及び−L1oにある。従つて回路の出力＋
Ｑ及び−Ｑは夫々状態＋Qo及び−Qoにあり、真
理表の第１行に示されているFF３の状態＋
L1o及び−L1と同一の出力レベルを有する。 信号＋クロツクのトリガ・クロツク・パルスの
正方向遷移の若干前にＤ型エツジ・トリガ・ラツ
チ回路中に記憶さるべき次の情報は信号＋データ
を適切な２進ビツト・レベル即ち１もしくは０に
するか保持する事によつて印加される。説明のた
めに、次に説明される最初の場合は、２進１が回
路に記憶され、従つて＋データが真理表の第２
行に示された如く（＋）レベルにあるものとす
る。その入力の＋セツト及び＋リセツトの同時的
（−）レベルに応答して、OIゲート４０はその出
力に（＋）レベルを与え、これが印加されるゲー
ト４１−４４の夫々の入力を付勢する。同時に、
反転器４６の出力に接続されるゲート４１及び４
２のこれ等の入力は＋クロツクの（−）レベルの
反転の結果として（＋）レベルによつて付勢され
る。従つて、＋データの（＋）レベルはゲート４
１の残りの入力を付勢し、他方反転器４５による
（−）レベルへの反転の結果、ゲート４２の残り
の入力が禁止される。従つて、AIゲート４１及
び４２の出力は夫々（一）及び（＋）レベルにあ
り、反転器４７及び４８の出力は夫々（＋）及び
（−）レベルにある。ゲート４１の出力にある
（−）レベルはゲート４４を禁止し、AIゲート４
４の出力を（＋）レベルにする。他方ゲート４２
の出力にある（＋）レベルは回路４０の出力の他
方の（＋）レベルと協働してゲート４３を付勢
し、ゲート４３の出力を（−）レベルにする。 従つて、＋クロツクの正方向遷移の直前にFF１
及び２は次の入力条件を有する。即ち夫々入力−
Ａ及び＋Ｃは（＋）レベルで夫々の入力＋Ａは
（−）レベルという共通条件にあり、FF１の入力
＋Ｓ及び＋Ｒの補数入力条件は（＋）及び（−）
レベルにあり、FF２の＋Ｓ及び＋Ｒ入力は（−）
及び（＋）レベルにある。これ等の入力条件の場
合、真理表の第２及び第３行に示された如く
FF１の出力＋L1及び一L1は夫々（＋）及び
（−）レベルにあり、FF２の出力＋L1及び−L1
は夫々（−）及び（＋）レベルにある。さらにゲ
ート５１及び５２は＋クロツクの（−）レベルに
よつて禁止される。FF３の入力条件は不変に残
され、その出力＋L1及び一L1は前に説明された
理由で、夫々前の状態＋L1o及び一L1oに残され
る。 ＋クロツク・パルスの正方向遷移に基づき、ゲ
ート５１及び５２の夫々の対応入力が付勢され
る。上述の所与の＋データ・ビツト例の場合に
は、FF１の出力＋L1の（＋）レベル及びFF２の
出力＋L1の（−）レベルは＋クロツクの遷移と
関連して、夫々ゲート５１及び５２の出力を
（−）及び（＋）レベルにする。これによつてゲ
ート５３は禁止され、ゲート５４は付勢される。
この様にしてゲート５３及び５４の出力は夫々
（＋）及び（−）レベルになるので、FF３は真理
表の第２行の入力条件を有し、FF３の出力＋
L1及び一L1、従つて回路装置の出力＋Ｑ及び一
Ｑは夫々（＋）及び（−）レベルにラツチされ
る。 ＋クロツクはその（＋）レベルにあるので、こ
の結果の反転器４６の出力の（−）レベルはゲー
ト４１及び４２を禁止し、ゲート４１及び４２の
出力を（＋）レベルにする。反転器４７及び４８
はこれ等の最後に述べられた（＋）レベルを
（−）レベルに反転し、このレベルはFF１及び２
の入力＋Ｓを（−）レベルにする。これ等の夫々
の入力＋Ｒに（−）レベルを有する。この結果、
FF１及び２は真理表の第７行に示された如く
前の状態＋L1o及び−L1oにラツチされる。従つ
てFF１乃至３の出力＋L1及び−L1並びに回路装
置の出力＋Ｑ及び−Ｑは、＋クロツクが正方向の
遷移その（＋）レベルにある時は＋データ信号の
レベルの変化によつて影響を受けない。さらに、
FF１及び２の出力＋L1及び−L1は＋クロツクが
その（−）レベルにある時に＋データ信号によつ
て変化されるだけであり、これによつてFF３の
出力＋L1及び−L1は＋クロツクの次の正方向遷
移迄前の状態に残される。 １ビツト記憶の場合と同じく、信号＋クロツク
のトリガ・クロツク・パルスの正方向遷移の若干
前に０ビツトがＤ型エツジ・トリガ回路装置に記
憶される場合には回路中に記憶されるべき次の情
報は真理表の第３行に示された如く信号＋デー
タを（−）レベル、即ち０進にするか、保持する
事によつて印加される。同様に、１ビツトの場合
の如く、入力＋セツト及び＋リセツトの同時的
（−）レベルに応答し、OIゲート４０はその出力
に（＋）レベルを与え、ゲート４１乃至４４の対
応する夫々の入力を付勢する。同様に反転器４６
の出力に接続された如くゲート４１及び４２の入
力は＋クロツクの（−）レベルへの反転の結果と
して得られる（＋）レベルによつて付勢される。
しかしながら＋データの（−）レベルはゲート４
１の残りの入力を禁止するが、この（−）レベル
は反転器４５によつて（＋）レベルに反転される
結果、ゲート４２の残りの入力が付勢される。従
つてAIゲート４１及び４２の出力は夫々（＋）
及び（−）レベルにあり、反転器４７及び４８の
出力は夫々の（一）及び（＋）レベルにある。ゲ
ート４１の出力の（＋）レベルはOIゲート４０
の出力の他の（＋）レベルに関連してゲート４４
を付勢し、AIゲート４４の出力を（−）レベル
にする。他方、ゲート４２の出力における（−）
レベルはゲート４３を禁止し、ゲート４３の出力
に（＋）レベルを生ずる。 従つて、＋クロツクの正方向遷移の直前に、FF
１及び２は次の入力条件、即ち夫々の入力−Ａ及
び＋Ｃは共通入力条件は（＋）レベルにあり、
夫々の入力＋Ａが（−）レベルにあり、FF１の
入力＋Ｓ及び＋Ｒの相補入力条件は（−）及び
（＋）レベルにあり、FF２の＋Ｓ及び＋Ｒ入力は
夫々（＋）及び（−）レベルにある。これ等の入
力条件の場合には、真理表の第３及び第２行に
示された如く、FF１の出力＋L1及び−L1は夫々
（−）及び（＋）レベルにあり、FF２の出力＋
L1−L1は夫々（＋）及び（−）レベルにある。
さらに、ゲート５１及び５２は＋クロツクの
（−）レベルによつて禁止され、FF３の入力条件
は不変に残され、その出力＋L1及び−L1は上述
の理由で夫々前の状態に残される。 ＋クロツク・パルスの正方向遷移によつて、ゲ
ート５１及び５２の対応する夫々の入力が付勢さ
れる。上述の所与の＋データ・ビツトの例の場合
には、FF１の出力＋L1の（−）レベル及びFF２
の出力の（＋）レベルはクロツク遷移の（＋）レ
ベルと関連して、ゲート５１及び５２の出力を
夫々（＋）及び（−）レベルにする。これによつ
てゲート５３は付勢され、ゲート５４を禁止す
る。ゲート５３及び５４の出力はこれによつて
夫々（−）及び（＋）レベルにされ、これによつ
てFF３は真理表の第３行の入力条件を有し、
FF３の出力＋L1及び−L1、従つて回路装置の出
力の＋Ｑ及び−Ｑは夫々（−）及び（＋）レベル
にラツチされる。 ＋クロツクがその（＋）レベルにあると、反転
器４６の出力にある結果の（−）レベルはゲート
４１及び４２を禁止し、夫々の出力を（＋）レベ
ルにする事に注意されたい。反転器４７及び４８
はこれ等の最後に述べられた（＋）レベルを
（−）レベルに反転し、FF１及び２の入力＋Ｓに
（−）レベルを与える。従つてFF１及び２は真理
表の第７行に示された如く前の状態＋L1o及び
−L1oにラツチされる。従つてFF１乃至３の出
力＋L1及び−L1並びに回路装置の出力＋Ｑ及び
−Ｑは＋クロツクがその正方向遷移の後にその
（＋）レベルにある時は＋データ信号のレベルの
任意の変化によつては影響されない。さらに、
FF１及び２の出力＋L1及び−L1は＋クロツクが
その（−）レベルにある時＋データ信号によつて
変化されるだけである。これによつてFF３の出
力＋L1及び−L1は＋クロツクの次の正方向遷移
迄前の状態に残される。 本発明の原理に従い、システム動作モードにお
けるＤ型エツジ・トリガ・ラツチ回路はセツト／
リセツト非同期制御能力を有する。すなわち回路
１乃至５は協働して、信号＋セツト及び＋リセツ
トが夫々（＋）及び（−）レベルの入力条件にあ
ると、信号＋データ及び／もしくは＋クロツクの
レベルに無関係に回路装置の出力＋Ｑは（＋）レ
ベルにセツトされ、夫々信号＋セツト及び＋リセ
ツトが（−）及び（＋）レベルの入力条件にある
と、回路装置の出力＋Ｑは（−）レベルにリセツ
トされ、出力−Ｑのレベルは出力＋Ｑのレベルに
関して補数関係にある。 従つてもし回路装置が信号＋セツトによつて非
同期的に制御される場合には、真理表の第４行
に示される如く、信号＋セツトはその（＋）レベ
ルにされ、信号＋リセツトは（−）レベルにされ
る。この結果、反転器４９及び５０の出力は夫々
（−）及び（＋）レベルになる。反転器４９の
（−）レベルはAIゲート５３を禁止し、FF３の
入力＋Ｓを（＋）レベルにする。反転器５０の
（＋）レベルはゲート５４の入力を付勢する。し
かしながら、信号＋セツトの（＋）レベルによつ
てOIゲート４０の出力は（−）レベルになり、
この出力はゲート４２を禁止し、その出力に
（＋）レベルを与え、これは反転器４８によつて
（−）レベルに反転され、FF２の入力＋Ｓに印加
され得る。OIゲート４０の出力（−）レベルは
同様にゲート４４を禁止し、FF２の入力＋Ｒに
（＋）レベルを与える。これ等の条件の下に、FF
２の出力＋L1は真理表の第３行によつて示さ
れた如く（−）レベルにある。この最後に述べら
れた（−）レベルはAIゲート５２を禁止し、AI
ゲート５４の他の入力に（＋）レベルを与え、こ
れはFF３の入力＋Ｒに（−）レベルを与える。
この様にして、FF３の入力＋Ｓ及び＋Ｒが夫々
（＋）及び（−）レベルにある事によつて、FF３
の出力＋L1及び−L1は夫々（＋）及び（−）レ
ベルにあり、回路装置の出力＋Ｑ及び−Ｑは夫々
（＋）及び（−）レベルにセツトされ、これによ
つて回路装置は強制的セツト制御手段によつて、
非同期的にセツトされる。 もし回路装置が信号＋リセツトによつて非同期
的に制御される場合には、真理表の第５行を参
照する事によつて明らかなる如く、信号＋セツト
は（−）レベルにされ、信号＋リセツトは（＋）
レベルにされる。この結果、反転器４９及び５０
の出力は夫々（＋）及び（−）レベルになる。反
転器５０の（−）レベルはAIゲート５４を禁止
し、FF３の入力＋Ｒに（＋）レベルを与える。
反転器４９の（＋）レベルはゲート５３の入力を
付勢する。しかしながら、信号＋リセツトの
（＋）レベルはOIゲート４０の出力に（−）レベ
ルを生じ、これは次にゲート４１を禁止し、その
出力に（＋）レベルを与え、この（＋）レベルは
反転器４７に（−）レベルに反転され、FF１の
入力＋Ｓに印加される。OIゲート４０の出力に
おける（−）レベルは同様にゲート４３を禁止
し、FF１の入力＋Ｒに（＋）レベルを生ずる。
これ等の条件の下に、FF１の出力＋L1は真理表
の第３行によつて示された如く（−）レベルに
ある。最後に述べられた（−）レベルはAIゲー
ト５１を禁止し、これによつてAIゲート５３の
他の入力に（＋）レベルを与え、この結果FF３
の入力＋Ｓに（−）レベルを与える。従つて、
FF３の入力＋Ｓ及び＋Ｒが夫々（−）及び（＋）
レベルにあるので、FF３の出力＋L1及び−L1は
（−）及び（＋）レベルにあり、回路装置の出力
＋Ｑ及び−Ｑは夫々（−）及び（＋）レベルにリ
セツトされる。これによつて回路装置は非同期的
にリセツトされる。上述のシステム動作モードの
ための真理表は次の真理表に示されている。

【表】 真理表の最後の行は使用されない不安定
（NS）状態を表わし、＋セツト及び＋リセツト信
号を同時に（＋）レベルにしないようにする事に
よつて避けられる。 テスト動作モードでは、上述のL1型FF１乃至
３はL2型FF６乃至８と３段シフト・レジスタ回
路構成になる様に組合される。この分野の専門家
にとつて周知の如く、回路は他の同一の３段シフ
ト・レジスタ回路とカスケードに組合され、これ
によつて例えば上述のLSSD基準のところで完全
に説明されたLSSDテスト法によつて複合カスケ
ード・シフト・レジスタのうちのL1型FFを個別
にテスト可能にされる事が明らかである。 しかしながら、説明を簡単にすると、テスト中
第１図の回路の入力がL1型FF１乃至３を故障効
果を有するテスト・ビツト・パターンによつて条
件付けられ、テスト・パターンは走査パルス列信
号＋Ａ及び＋Ｂクロツクの走査用非重畳パルスに
よつてカスケード・シフト・レジスタを通して走
査される。この走査はこの技術分野では走査モー
ドと呼ばれる。各故障効果パターンは欠陥の型の
特定の一つ例えば１に固着（ｓ−ａ−１）及び
FF１乃至３の特定の一つと関連を有する。 例えば、一つの代表的なテスト系列において
は、故障効果テスト・パターンは、入力１４，１
４Ａ乃至１７のクロツク信号をインアクテイブ・
レベルにし、入力１３を不問レベルにして、入力
９乃至１２に先ず印加される。テスト・パターン
は適切な整定時間の後に、L1型FF１乃至３の特
定の一つに入力条件を確立する。次にFF１−３
の特定の一つが適切なクロツク信号によつてクロ
ツクされる。即ちFF１もしくは２の場合には＋
Ｃクロツク１で、FF３の場合には＋Ｃクロツク
２でクロツクされる。この結果、特定のFF中に
情報が記憶され、その相補的出力＋L1及び−L1
に特定のFFに特定の故障がない事を示す出力ビ
ツト・パターンを与え、もしくはFFの欠陥の存
在を示す反対の出力ビツト・パターンを与える。
次に、FF１乃至３の特定の一つに記憶された故
障効果情報は夫々端子１５及び１４に印加される
＋Ｂ及び＋Ａクロツク信号の交番走査によつて複
合シフト・レジスタ出力を通して伝搬される。即
ち最初＋Ｂクロツク・パルスがL1型FFに記憶さ
れた情報をその出力に接続されている次のL2型
FFにシフトする。続いて＋Ａクロツク・パルス
が最後に述べられたL2型ラツチに記憶されてい
る情報を次のSRL段のL1型FFにシフトする。こ
の様にして故障効果情報は複合シフト・レジスタ
の最終段の出力＋Ｑ、−Ｑに現われる。故障効果
情報が最初伝搬されて記憶された特定のSRL段
の位置は複合シフト・レジスタの最終段の位置に
関して相対位置が知られているので、特定の
SRL段から最終SRL段の出力に故障効果情報を
シフトするのに必要とされる交番＋Ａ及び＋Ｂク
ロツク・パルスがわかるので、カウンタ等によつ
て追跡され得、情報が最終SRL段の出力に達し
た時に最終のSRL段の出力ビツト・パターンが
最初のL1型FF中の故障条件の存在もしくは不在
を示す基準ビツト・パターンと比較され得る。 従つて、強制的セツト／リセツト非同期制御手
段を有するLSSDテスト可能Ｄ型エツジ・トリガ
動作可能ラツチ回路装置を与える本発明の上述の
原理と組合せて、本発明の他の原理に従つて、ク
ロツク入力１０，１４，１４Ａ−１７は相互接続
されず、これによつて第１図の回路装置は通常
の、即ちシステム動作の目的の場合のＤ型エツ
ジ・トリガ・ラツチとして、LSSDテスト動作の
目的のためには３段シフト・レジスタとして選択
的に動作可能である。従つて、本発明の回路装置
はシステム中に設置の前及び後に必要に応じて多
数回テストされ得、これによつて欠陥の診断及
び／もしくは故障ユニツトの修理もしくは置換が
可能にされ、システムのフイールド・サービスの
ために特に有用である。さらに、システム・クロ
ツク入力１０並びにクロツク入力１６及び１７を
相互接続しない事によつて、入力１６及び１７は
他の同一のエツジ・トリガ・ラツチ回路の夫々の
対応する入力に共通に接続され得、回路装置をテ
ストするのに必要とされるアクセス入力の数を最
小にする事が出来、相互接続及びそのテストが簡
単になる。 好ましい実施例においては、L1型FFは唯一つ
の走査イン入力−Ｉ並びに一対の走査クロツク入
力＋Ａ及び−Ａを有し、他方L2型FFは一対の走
査イン入力＋Ｉ及び−Ｉ、ただし唯一つの走査ク
ロツク入力＋Ｂを有する。L1型FFの出力＋L1及
び−L1は夫々L2型FFの入力＋Ｉ及び−Ｉに接続
され、L2型FFの出力−L2がL1型FFの入力−Ｉ
に接続されていて、従つて唯一の−走査イン、＋
Ａクロツク、−Ａクロツク及び＋Ｂクロツク信号、
唯一の出力−走査アウトが使用される。この分野
の専門家にとつては他の入／出力構造及び接続及
び適切な信号を想到するのは容易であろう。例え
ばL1型FFは一対の走査イン入力＋Ｉ及び−Ｉ並
びに唯一の走査クロツク入力＋Ａを有し、L2型
FFは唯一の走査入力−Ｉ及び一対の走査クロツ
ク入力＋Ｂ及び−Ｂを有しL1型FFの出力−L1は
L2型FFの入力−Ｉに接続され、L2型FFの出力
＋L2及び−L2は夫々L1型FFの入力＋Ｉ及び−Ｉ
に接続され得る。従つて＋走査イン、−走査イン、
＋Ａクロツク、＋Ｂクロツク及び−Ｂクロツク信
号並びにFF８の＋L2及び−L2出力に対応する出
力＋走査アウトが使用さ得れる。 ［発明の効果］ 本発明に従い、アクセス入力が最小で、相互接
続及びテストが簡単になり、強制的セツト／リセ
ツト、非同期制御手段を有し、通常の動作の場合
にはＤ型エツジ・トリガ・ラツチとして、LSSD
テストの場合には３段シフト・レジスタとして働
くラツチ回路装置が与えられる。

【図面の簡単な説明】

第１図は本発明のSRL回路装置の好ましい実
施例を示した概略図である。第２図は第１図の回
路装置に使用されるL1型フリツプ・フロツプの
好ましい実施例の概略図である。第３図は第１図
の回路装置に使用されるL2型フリツプ・フロツ
プの好ましい実施例の概略図である。第４図は第
１図の回路に使用されるL1型フリツプ・フロツ
プの他の好ましい実施例の概略図である。第５図
は第１図の回路装置に使用されるL2型フリツ
プ・フロツプの他の好ましい実施例の概略図であ
る。 １，２，３……第１のフリツプ・フロツプ群、
６，７，８……第２のフリツプ・フロツプ、４，
５……制御論理回路。

Claims (1)

1. 【特許請求の範囲】 １ システム動作モードおよびテスト動作モード
   を有するレベル応答走査設計型テスト可能なラツ
   チ回路装置であつて、 ３個のフリツプ・フロツプより成る第１群と、 ３個のフリツプ・フロツプより成る第２群と、 上記システム動作モード中は上記第１群を１つ
   のＤ型エツジ・トリガ・ラツチとして動作させ、
   上記テスト動作モード中は上記第１群および上記
   第２群を組み合せて３段シスト・レジスタとして
   動作させるための制御手段と、 を具備するレベル応答走査設計型テスト可能なラ
   ツチ回路装置。