JPS6243764A - バス・ステ−ト制御回路 - Google Patents
バス・ステ−ト制御回路Info
- Publication number
- JPS6243764A JPS6243764A JP60184723A JP18472385A JPS6243764A JP S6243764 A JPS6243764 A JP S6243764A JP 60184723 A JP60184723 A JP 60184723A JP 18472385 A JP18472385 A JP 18472385A JP S6243764 A JPS6243764 A JP S6243764A
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- JP
- Japan
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- input
- access
- output device
- time
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特にマイクロプロ
セッサによる入出力側ＷＩＣのアクセス制御に関する。
セッサによる入出力側ＷＩＣのアクセス制御に関する。
従来、マイクロプロセッサが通信制御用ＩＣや磁気ディ
スク制御用ＩＣといった入出力側ｔａｌｃをアクセスす
る場合には、入出力命令を用いて行なっており、命令で
連続して同一の入出力制御ＩＣをアクセスする場合にも
プロセッサの動作周波数が低く、かつ命令のフェッチ動
作が必ず入出力アクセスの間に入るため、入出力制御Ｉ
Ｃのりカバリ一時間、つまり次のアクセスが開始される
までに空けなければならない時間が問題になることはな
かった。
スク制御用ＩＣといった入出力側ｔａｌｃをアクセスす
る場合には、入出力命令を用いて行なっており、命令で
連続して同一の入出力制御ＩＣをアクセスする場合にも
プロセッサの動作周波数が低く、かつ命令のフェッチ動
作が必ず入出力アクセスの間に入るため、入出力制御Ｉ
Ｃのりカバリ一時間、つまり次のアクセスが開始される
までに空けなければならない時間が問題になることはな
かった。
第７図は従来のマイクロプロセッサが入出力命令を連続
して実行した場合の外部アクセスに関するタイミング・
チャートである。ストローブ信号Ｏ３は、データをリー
ドあるいはライトするための信号であり、アクティブの
間はアクセス時間を表わし、インアクティブになってか
らふたたびその人出力制御ＩＣをアクセスするためにア
クティブ番こなるまでがリカバリ一時間となる。
して実行した場合の外部アクセスに関するタイミング・
チャートである。ストローブ信号Ｏ３は、データをリー
ドあるいはライトするための信号であり、アクティブの
間はアクセス時間を表わし、インアクティブになってか
らふたたびその人出力制御ＩＣをアクセスするためにア
クティブ番こなるまでがリカバリ一時間となる。
〔発１！１１が解決しようとする問題点〕現在、ＬＳＩ
の集積度が向ヒする中で、マイクロプロセッサの性態、
機能もミニ・コンピュータや中型汎用コンピュータにせ
まるものがある。特に、素子技術の面では動作周波数の
向−ヒ、アーキテクチャの面ではパイプライン構造の導
入などがあげられる。
の集積度が向ヒする中で、マイクロプロセッサの性態、
機能もミニ・コンピュータや中型汎用コンピュータにせ
まるものがある。特に、素子技術の面では動作周波数の
向−ヒ、アーキテクチャの面ではパイプライン構造の導
入などがあげられる。
アーキテクチャ面での性旋向Ｆ−に伴い、外部をアクセ
スする比率、いわゆるバス・アクセス率が１常に高くな
る。つまり、パイプライン構造のため、逐次的に処理さ
れていた命令フェッチ、命令デコード、オペランドアク
セス、命令実行といった処理が並行して実行されること
になる。従ってオペランドのアクセスも、命令実行レベ
ルにある命・〉以降の命令に必要なオペランドの読出し
が行なわれたり、命令実行レベルで終了した命令に含ま
れていたオペランドの書込みが行なわれることになる。
スする比率、いわゆるバス・アクセス率が１常に高くな
る。つまり、パイプライン構造のため、逐次的に処理さ
れていた命令フェッチ、命令デコード、オペランドアク
セス、命令実行といった処理が並行して実行されること
になる。従ってオペランドのアクセスも、命令実行レベ
ルにある命・〉以降の命令に必要なオペランドの読出し
が行なわれたり、命令実行レベルで終了した命令に含ま
れていたオペランドの書込みが行なわれることになる。
このため、同−人出力量ＷＩＣに対して入出力命令が連
続して実行される場合には、入出力制御ＩＣに対するア
クセスのためのバスやサイクルが連続して発生する場合
がありうることになり、リカバリ一時間を保障できない
という問題が出てくる。
続して実行される場合には、入出力制御ＩＣに対するア
クセスのためのバスやサイクルが連続して発生する場合
がありうることになり、リカバリ一時間を保障できない
という問題が出てくる。
これを解決する手段として、入出力命令を連続して実行
しないようにソフトウェアを作成する方式があげられる
。ところが、この方式ではそのマイクロプロセッサのパ
イプライン構造、命令の並行実行の程度、クロー７り周
波数や入出力制御ＩＣのりカバリ一時間といったハード
ウェアーＬの要素も考慮しなければならない、従って、
ソフトウェア開発者に対する負担が大きくなり、さらに
上記のハードウェア上の要素の異なった別のシステムで
は同一プログラムが動作しないということが考えられる
０種々のシステムで動作させるために、入出力命令間に
十分な時間をとるようなソフトウェアを作成したとして
も、リカバリ一時間を多く必要としないシステムではそ
の性情を十分に発揮できないことになる。
しないようにソフトウェアを作成する方式があげられる
。ところが、この方式ではそのマイクロプロセッサのパ
イプライン構造、命令の並行実行の程度、クロー７り周
波数や入出力制御ＩＣのりカバリ一時間といったハード
ウェアーＬの要素も考慮しなければならない、従って、
ソフトウェア開発者に対する負担が大きくなり、さらに
上記のハードウェア上の要素の異なった別のシステムで
は同一プログラムが動作しないということが考えられる
０種々のシステムで動作させるために、入出力命令間に
十分な時間をとるようなソフトウェアを作成したとして
も、リカバリ一時間を多く必要としないシステムではそ
の性情を十分に発揮できないことになる。
以上述べたようにソフトウェアでリカバリ一時間を確保
する方式には欠点が多くある。
する方式には欠点が多くある。
もう一つの解決手段としては、ハードウェアで入出力の
ためのアクセスの際に常にリカバリ一時間確保の時間を
挿入する方法がある。この方式では、入出力のためのア
クセスが連続しない場合には不必要な時間を要すること
になり、性能低下の原因となってしまうという欠点があ
る。
ためのアクセスの際に常にリカバリ一時間確保の時間を
挿入する方法がある。この方式では、入出力のためのア
クセスが連続しない場合には不必要な時間を要すること
になり、性能低下の原因となってしまうという欠点があ
る。
本発明のバス・ステート制御回路は、アクセスを要求す
る信号が主記憶装置に対するものか入出力装置に対する
ものかを示す信号を入力し、アクセスが主記憶装置に対
するものであったか、入出力装置に対するものであった
かを一定時間の間記憶しておく記憶手段と、入出力装置
に対するアクセス要求が来た時点で、前記記憶手段が、
以前のアクセスが入出力装置に対するものであったこと
を保持している場合には所定の時間間隔を経てからアク
セスを開始し、前記記憶手段が以前のアクセスが主記憶
装置に対するものであったかあるいは入出力装置に対す
るものであったが前記の一定時間を経過してしまったこ
とを保持している場合には直ちにアクセスを開始する手
段を備えたことを特徴とする。
る信号が主記憶装置に対するものか入出力装置に対する
ものかを示す信号を入力し、アクセスが主記憶装置に対
するものであったか、入出力装置に対するものであった
かを一定時間の間記憶しておく記憶手段と、入出力装置
に対するアクセス要求が来た時点で、前記記憶手段が、
以前のアクセスが入出力装置に対するものであったこと
を保持している場合には所定の時間間隔を経てからアク
セスを開始し、前記記憶手段が以前のアクセスが主記憶
装置に対するものであったかあるいは入出力装置に対す
るものであったが前記の一定時間を経過してしまったこ
とを保持している場合には直ちにアクセスを開始する手
段を備えたことを特徴とする。
このように、入出力のためのバス・サイクルが連続した
場合のみ後のバス・サイクルの開始を遅延するだけでマ
イクロプロセッサの性能低下を必要最小限にとどめるだ
けで入出方間ＷＩＣのりカバリ一時間を確保できる。
場合のみ後のバス・サイクルの開始を遅延するだけでマ
イクロプロセッサの性能低下を必要最小限にとどめるだ
けで入出方間ＷＩＣのりカバリ一時間を確保できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のバス・ステート制御回路の一実施例（
２相りロック方式）の構成図、！ＦＳＺ図はその状態遷
移図、第３図〜第６図はタイムチャートである。
２相りロック方式）の構成図、！ＦＳＺ図はその状態遷
移図、第３図〜第６図はタイムチャートである。
Ｄフリップフロー２プ１０２〜１０７は第１のクロック
信号ＰＨＩＩをクロック信号とするＤフリップフロッゾ
で、各出力ＴＩ、 Ｔｌ、 Ｔ２． Ｔ３． ＴＲが現
在のパスステートを表わしている。ここで、各出力ＴＩ
。
信号ＰＨＩＩをクロック信号とするＤフリップフロッゾ
で、各出力ＴＩ、 Ｔｌ、 Ｔ２． Ｔ３． ＴＲが現
在のパスステートを表わしている。ここで、各出力ＴＩ
。
Ｔｌ、 Ｔ２． Ｔ３． ＴＲはそれぞれアイドルの状
態、第１の状態、第２の状態、第３の状態、リカバリー
タイム確保のための状態を示している。Ｄフリップフロ
ー、ブ１０８〜＋１３は第２のクロック信号ＰＨ１２を
クロック信号とし、現在の状態ＴＩ、 Ｔｌ、 Ｔ２．
Ｔ３゜ＴＲを遅延させるためのＤフリップフロップで
ある。Ｄフリップフロップ１１４．１１５はＩ１０アク
セス信号１０ＡＣをｌクロー２り分だけ遅延させた信号
ＰＩＯＡＣを出力する０組合せ論理回路１０１は、現在
のバスステートの状態ＴＩ、 ＴＩ、 Ｔ２． Ｔ３．
ＴＲを遅延させた信号と、アクセス要求を示すアクセ
ス要求信号ＡＣＲＥＱと、アクセス要求信号Ａ（：ＲＥ
Ｑがアクティブの際にそれが入出力に関するものである
ことを示すＩ１０アクセス信号１０ＡＣと、Ｉ１０アク
セス信号１０ＡＣ：をｌクロック分′ｊ！延させた信号
ＰＩＯＡＣと、アクセスサイクルのひき延ばしを要求す
るウエート信号−Ａビを入力して次のパスステートを決
定する０次表１は組合せ論理回路１０１の真理値表であ
る。
態、第１の状態、第２の状態、第３の状態、リカバリー
タイム確保のための状態を示している。Ｄフリップフロ
ー、ブ１０８〜＋１３は第２のクロック信号ＰＨ１２を
クロック信号とし、現在の状態ＴＩ、 Ｔｌ、 Ｔ２．
Ｔ３゜ＴＲを遅延させるためのＤフリップフロップで
ある。Ｄフリップフロップ１１４．１１５はＩ１０アク
セス信号１０ＡＣをｌクロー２り分だけ遅延させた信号
ＰＩＯＡＣを出力する０組合せ論理回路１０１は、現在
のバスステートの状態ＴＩ、 ＴＩ、 Ｔ２． Ｔ３．
ＴＲを遅延させた信号と、アクセス要求を示すアクセ
ス要求信号ＡＣＲＥＱと、アクセス要求信号Ａ（：ＲＥ
Ｑがアクティブの際にそれが入出力に関するものである
ことを示すＩ１０アクセス信号１０ＡＣと、Ｉ１０アク
セス信号１０ＡＣ：をｌクロック分′ｊ！延させた信号
ＰＩＯＡＣと、アクセスサイクルのひき延ばしを要求す
るウエート信号−Ａビを入力して次のパスステートを決
定する０次表１は組合せ論理回路１０１の真理値表であ
る。
表１
次に、本実施例の動作を表１を参照して説明する。
まず、バスステート状態ＴＩにあったものとする（Ｓｔ
）、アクセス要求信号ＡＣＲＥＱがアクティブになると
Ｔ１状態に遷移する（Ｓ２） 、次いで、Ｔ２状態へ遷
移する（Ｓ３） 、 Ｔ２状態においてウエート信号Ｗ
ＡＩＴがもしアクティブであるならばＴ２状態にとどま
り（Ｓ４） 、ウェート信号ＷＡＩＴがインアクティブ
ならばＴ３状態へ遷移する（Ｓ５） 、これは入出方間
ＷＩＣのアクセス時間を保障するために用いられる。
Ｔ３状態においてアクセス要求信号ＡＣＲＥＱがインア
クティブであればＴＩ状態へ遷移する（Ｓｅ） 、アク
セス要求信号ＡＣＲＥＱがアクティブの場合には信号Ｐ
ＩＯＡＣがインアクティブ、つまり現在のバス・サイク
ルがメモリに対するものであるか、Ｉ１０アクセス信号
１０ＡＣ：がインアクティブ、つまり現在のバス・サイ
クルが入出力に対するものであっても次のバス争サイク
ルがメモリに対するものであればＴＩ状態に遷移する（
Ｓｅ、 Ｓ？） 、 Ｔ３の状態において、もし現在の
バス・サイクルと次のバス・サイクルが入出力に対する
ものである場合、つまり信号ＰＩＯＡＣおよびＩ１０ア
クセス信号１０ＡＣがともにアクティブであればリカバ
リ一時間確保のための状ｇＴＲへ遷移する（Ｓｅ） 、
ＴＲ状態からはＴＩ状態へ無条件で遷移する（ＳＩＯ）
、以上の動作を状態遷移図で表わしたものが第２図で
ある。
）、アクセス要求信号ＡＣＲＥＱがアクティブになると
Ｔ１状態に遷移する（Ｓ２） 、次いで、Ｔ２状態へ遷
移する（Ｓ３） 、 Ｔ２状態においてウエート信号Ｗ
ＡＩＴがもしアクティブであるならばＴ２状態にとどま
り（Ｓ４） 、ウェート信号ＷＡＩＴがインアクティブ
ならばＴ３状態へ遷移する（Ｓ５） 、これは入出方間
ＷＩＣのアクセス時間を保障するために用いられる。
Ｔ３状態においてアクセス要求信号ＡＣＲＥＱがインア
クティブであればＴＩ状態へ遷移する（Ｓｅ） 、アク
セス要求信号ＡＣＲＥＱがアクティブの場合には信号Ｐ
ＩＯＡＣがインアクティブ、つまり現在のバス・サイク
ルがメモリに対するものであるか、Ｉ１０アクセス信号
１０ＡＣ：がインアクティブ、つまり現在のバス・サイ
クルが入出力に対するものであっても次のバス争サイク
ルがメモリに対するものであればＴＩ状態に遷移する（
Ｓｅ、 Ｓ？） 、 Ｔ３の状態において、もし現在の
バス・サイクルと次のバス・サイクルが入出力に対する
ものである場合、つまり信号ＰＩＯＡＣおよびＩ１０ア
クセス信号１０ＡＣがともにアクティブであればリカバ
リ一時間確保のための状ｇＴＲへ遷移する（Ｓｅ） 、
ＴＲ状態からはＴＩ状態へ無条件で遷移する（ＳＩＯ）
、以上の動作を状態遷移図で表わしたものが第２図で
ある。
第３図はメモリ・アクセスと入出力アクセスが連続した
場合のタイムチャートである。メモリ・アクセス・サイ
クルのＴ３状態からは入出力アクセス会サイクルのＴ１
状態へ遷移することが示されている。また、第４図は入
出力アクセスとメモリ・アクセスが連続した場合のタイ
ムチャートである。入出力アクセス・サイクルのＴ３状
態からメモリ・アクセス・サイクルのＴＩ状態へ遷移す
る。第５図は入出力アクセスが連続した場合のタイムチ
ャートである。初めの入出力アクセス・サイクルのＴ４
状態からりカバリ一時間確保のためのＴＲ状態へ−たん
遷移した後に次の入出力アクセス・サイクルのＴＩ状態
へ遷移することが示されている。
場合のタイムチャートである。メモリ・アクセス・サイ
クルのＴ３状態からは入出力アクセス会サイクルのＴ１
状態へ遷移することが示されている。また、第４図は入
出力アクセスとメモリ・アクセスが連続した場合のタイ
ムチャートである。入出力アクセス・サイクルのＴ３状
態からメモリ・アクセス・サイクルのＴＩ状態へ遷移す
る。第５図は入出力アクセスが連続した場合のタイムチ
ャートである。初めの入出力アクセス・サイクルのＴ４
状態からりカバリ一時間確保のためのＴＲ状態へ−たん
遷移した後に次の入出力アクセス・サイクルのＴＩ状態
へ遷移することが示されている。
第６図は入出力アクセス・サイクルがＴ！状態をはさん
で連続した場合のタイムチャートである。この場合はＴ
Ｒ状態を経由せずともりカバリ一時間を確保されている
ことが示されている。
で連続した場合のタイムチャートである。この場合はＴ
Ｒ状態を経由せずともりカバリ一時間を確保されている
ことが示されている。
以上で説明した実施例では、リカバリ一時間確保のため
の状態としてｌクロツタ分だけを割当てたが、マイクロ
プロセッサのクロック周波数や。
の状態としてｌクロツタ分だけを割当てたが、マイクロ
プロセッサのクロック周波数や。
バス・アクセス・サイクルのクロック数等の要因により
１クロツクでは入出方間ＷＩＣのりカバリ一時間を保障
できない場合もありうる。この場合には、リカバリ一時
間確保のための状態を必要なだけ増し、入出力アクセス
・サイクルが連続する場合にはこれらの状態を経由した
後に次の入出力アクセスを開始するようにバス番ステー
ト制御回路を構成することにより容易に実現可能である
。
１クロツクでは入出方間ＷＩＣのりカバリ一時間を保障
できない場合もありうる。この場合には、リカバリ一時
間確保のための状態を必要なだけ増し、入出力アクセス
・サイクルが連続する場合にはこれらの状態を経由した
後に次の入出力アクセスを開始するようにバス番ステー
ト制御回路を構成することにより容易に実現可能である
。
以上説明したように本発明は、バス・ステート・シーケ
ンサにアクセス要求信号が入出力装置のためのものであ
ることを示す信号と、直前のアクセスが入出力装置のた
めのものであったことを示す信号を入力し、直前のアク
セスが入出力装置のためのものであり、かつ連続して入
出力装置のためのアクセスが発生した場合にのみリカバ
リ一時間確保のためのステートを挿入することにより、
入出力のためのバス・サイクルが連続した場合のみ後の
バス・サイクルの開始を〃延するだけでマイクロプロセ
ンサの性ｆＥ低下を必要最小限にとどめるだけで入出力
制御ＩＣのりカバリ一時間を確保できる効果がある。
ンサにアクセス要求信号が入出力装置のためのものであ
ることを示す信号と、直前のアクセスが入出力装置のた
めのものであったことを示す信号を入力し、直前のアク
セスが入出力装置のためのものであり、かつ連続して入
出力装置のためのアクセスが発生した場合にのみリカバ
リ一時間確保のためのステートを挿入することにより、
入出力のためのバス・サイクルが連続した場合のみ後の
バス・サイクルの開始を〃延するだけでマイクロプロセ
ンサの性ｆＥ低下を必要最小限にとどめるだけで入出力
制御ＩＣのりカバリ一時間を確保できる効果がある。
第１図は本発明のバス・ステート制御回路の一実施例の
回路図、第２図は第１図の実施例の状態遷移図、第３図
から第６図は第１図の実施例のタイムチャート、第７図
は逐次処理型のマイクロプロセー２すが入出力命令を連
続した場合のバスのタイムチャートである。 １０１・・・組合せ論理回路。 １０２〜１１５・・・Ｄフリップフロップ。
回路図、第２図は第１図の実施例の状態遷移図、第３図
から第６図は第１図の実施例のタイムチャート、第７図
は逐次処理型のマイクロプロセー２すが入出力命令を連
続した場合のバスのタイムチャートである。 １０１・・・組合せ論理回路。 １０２〜１１５・・・Ｄフリップフロップ。
Claims (1)
- バス・ステート制御回路において、アクセスを要求する
信号が主記憶装置に対するものか入出力装置に対するも
のかを示す信号を入力し、アクセスが主記憶装置に対す
るものであったか、入出力装置に対するものであったか
を一定時間の間記憶しておく記憶手段と、入出力装置に
対するアクセス要求が来た時点で、前記記憶手段が、以
前のアクセスが入出力装置に対するものであったことを
保持している場合には所定の時間間隔を経てからアクセ
スを開始し、前記記憶手段が以前のアクセスが主記憶装
置に対するものであったかあるいは入出力装置に対する
ものであったが前記の一定時間を経過してしまったこと
を保持している場合には直ちにアクセスを開始する手段
を備えたことを特徴とするバス・ステート制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184723A JPS6243764A (ja) | 1985-08-21 | 1985-08-21 | バス・ステ−ト制御回路 |
| US06/898,667 US4772888A (en) | 1985-08-21 | 1986-08-21 | Bus state control circuit |
| EP86111566A EP0212636B1 (en) | 1985-08-21 | 1986-08-21 | Bus state control circuit |
| DE3650165T DE3650165T2 (de) | 1985-08-21 | 1986-08-21 | Buszustandssteuerungsschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184723A JPS6243764A (ja) | 1985-08-21 | 1985-08-21 | バス・ステ−ト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243764A true JPS6243764A (ja) | 1987-02-25 |
| JPH0543151B2 JPH0543151B2 (ja) | 1993-06-30 |
Family
ID=16158237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184723A Granted JPS6243764A (ja) | 1985-08-21 | 1985-08-21 | バス・ステ−ト制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4772888A (ja) |
| EP (1) | EP0212636B1 (ja) |
| JP (1) | JPS6243764A (ja) |
| DE (1) | DE3650165T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5155812A (en) * | 1989-05-04 | 1992-10-13 | Texas Instruments Incorporated | Devices and method for generating and using systems, software waitstates on address boundaries in data processing |
| EP0309989A3 (en) * | 1987-09-28 | 1989-07-26 | Compaq Computer Corporation | High speed microprocessor with one-shot timer for 8-bit i/o accesses |
| US4835414A (en) * | 1988-03-14 | 1989-05-30 | Advanced Micro Devices, Inc. | Flexible, reconfigurable terminal pin |
| JPH0276057A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | Ｉ／ｏリカバリ方式 |
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| US5065313A (en) * | 1989-03-30 | 1991-11-12 | Dell Usa Corporation | Digital computer system having circuit for regulation of I/O command recovery time |
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Family Cites Families (5)
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|---|---|---|---|---|
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-
1985
- 1985-08-21 JP JP60184723A patent/JPS6243764A/ja active Granted
-
1986
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| Publication number | Publication date |
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