JPS6232504B2 - - Google Patents
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- JPS6232504B2 JPS6232504B2 JP57065821A JP6582182A JPS6232504B2 JP S6232504 B2 JPS6232504 B2 JP S6232504B2 JP 57065821 A JP57065821 A JP 57065821A JP 6582182 A JP6582182 A JP 6582182A JP S6232504 B2 JPS6232504 B2 JP S6232504B2
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- microinstruction
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- arithmetic
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- 230000005764 inhibitory process Effects 0.000 claims description 43
- 230000002401 inhibitory effect Effects 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 23
- 230000006870 function Effects 0.000 description 14
- 102100032312 Brevican core protein Human genes 0.000 description 13
- 101000731086 Homo sapiens Brevican core protein Proteins 0.000 description 13
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 12
- 230000001629 suppression Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 241001135893 Themira Species 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
- G06F9/38585—Result writeback, i.e. updating the architectural state or memory with result invalidation, e.g. nullification
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- Software Systems (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はそれぞれ固有の演算機能を有する複数
の演算要素を備え、マイクロ命令の指令に従つて
該当する演算要素が起動される演算制御装置に関
する。
の演算要素を備え、マイクロ命令の指令に従つて
該当する演算要素が起動される演算制御装置に関
する。
〔発明の技術的背景〕
一般にこの種の演算制御装置は、第１図に示さ
れるように構成されている。図中、１０は制御部
であり、制御記憶１１や各種レジスタ類を備えて
いる。２０１，２０２，………２０oは演算要素
（演算エレメント、演算実行部）であり、それぞ
れ固有の演算機能を有している。演算要素２０
１，２０２，２０oはそれぞれ例えば乗算、固定
小数点加減算、浮動小数点加減算を実行するエレ
メントである。３０は制御部１０内の制御記憶１
１から読み出されたマイクロ命令の転送路として
のマイクロ命令バス、４０はデータバスである。
データバス４０は、制御部１０内のレジスタ類か
ら演算要素２０１，２０２，………２０oへデー
タを転送したり、或いは演算要素２０１，２０
２，………２０oの演算結果を制御部１０内のレ
ジスタ類に転送したりするためのデータ転送路で
ある。データバス４０は演算結果の転送路として
のデータバスと、ソースデータの転送路としての
２種のデータバスとから成つているが、便宜上１
本で図示されている。５０はエレメントビジーラ
イン（以下、EBSYラインと称する）である。
EBSYライン５０は演算要素２０ｉ（ｉ＝１、
２、………ｎ）において１つのマイクロ命令の処
理に複数クロツク（システムクロツク）分必要と
する場合に当該演算要素２０ｉから出力されるエ
レメントビジー信号（以下信号EBSYと称する）
の転送路である。この信号EBSYは後続するマイ
クロ命令の実行を抑止するための抑止信号であ
り、EBSYライン５０を介して制御部１０に伝達
される。
れるように構成されている。図中、１０は制御部
であり、制御記憶１１や各種レジスタ類を備えて
いる。２０１，２０２，………２０oは演算要素
（演算エレメント、演算実行部）であり、それぞ
れ固有の演算機能を有している。演算要素２０
１，２０２，２０oはそれぞれ例えば乗算、固定
小数点加減算、浮動小数点加減算を実行するエレ
メントである。３０は制御部１０内の制御記憶１
１から読み出されたマイクロ命令の転送路として
のマイクロ命令バス、４０はデータバスである。
データバス４０は、制御部１０内のレジスタ類か
ら演算要素２０１，２０２，………２０oへデー
タを転送したり、或いは演算要素２０１，２０
２，………２０oの演算結果を制御部１０内のレ
ジスタ類に転送したりするためのデータ転送路で
ある。データバス４０は演算結果の転送路として
のデータバスと、ソースデータの転送路としての
２種のデータバスとから成つているが、便宜上１
本で図示されている。５０はエレメントビジーラ
イン（以下、EBSYラインと称する）である。
EBSYライン５０は演算要素２０ｉ（ｉ＝１、
２、………ｎ）において１つのマイクロ命令の処
理に複数クロツク（システムクロツク）分必要と
する場合に当該演算要素２０ｉから出力されるエ
レメントビジー信号（以下信号EBSYと称する）
の転送路である。この信号EBSYは後続するマイ
クロ命令の実行を抑止するための抑止信号であ
り、EBSYライン５０を介して制御部１０に伝達
される。
第２図は第１図の制御部１０および演算要素２
０ｉ（ｉ＝１、２、………ｎ）の内部構成を示す
ものである。制御部１０内の制御記憶１１から読
み出されたマイクロ命令はシステムクロツク
CLKに同期した第１タイミングクロツクCLK１
に応じてＡマイクロ命令レジスタ（以下、MIRA
と称する）１２に一旦置数される。このMIRA１
２に置数されたマイクロ命令はマイクロ命令バス
３０上に送出される。制御部１０には演算結果等
の各種データが格納されるレジスタフアイル１３
が設けられており、マイクロ命令バス３０上に送
出された上記マイクロ命令の所定フイールドの内
容によつてレジスタ指定がなされる。そして、レ
ジスタフアイル１３から上記マイクロ命令により
指定されたレジスタの内容がデータバス４０上に
送出される。また、マイクロ命令バス３０上のマ
イクロ命令は各演算要素２０ｉ（ｉ＝１、２、…
……ｎ）に転送される。
０ｉ（ｉ＝１、２、………ｎ）の内部構成を示す
ものである。制御部１０内の制御記憶１１から読
み出されたマイクロ命令はシステムクロツク
CLKに同期した第１タイミングクロツクCLK１
に応じてＡマイクロ命令レジスタ（以下、MIRA
と称する）１２に一旦置数される。このMIRA１
２に置数されたマイクロ命令はマイクロ命令バス
３０上に送出される。制御部１０には演算結果等
の各種データが格納されるレジスタフアイル１３
が設けられており、マイクロ命令バス３０上に送
出された上記マイクロ命令の所定フイールドの内
容によつてレジスタ指定がなされる。そして、レ
ジスタフアイル１３から上記マイクロ命令により
指定されたレジスタの内容がデータバス４０上に
送出される。また、マイクロ命令バス３０上のマ
イクロ命令は各演算要素２０ｉ（ｉ＝１、２、…
……ｎ）に転送される。
演算要素２０ｉにはマイクロ命令バス３０を介
して転送されるマイクロ命令をデコードするデコ
ード部２１ｉが設けられている。デコード部２１
ｉはマイクロ命令バス３０上のマイクロ命令（ま
たはマイクロ命令の一部）を保持した後デコード
して該当する演算要素２０ｉが選択されているこ
とを判断すると、上記マイクロ命令（またはマイ
クロ命令の所定フイールド）をＢマイクロ命令レ
ジスタ（以下、MIRBと称する）２２ｉに渡す一
方、以後デコード部２１ｉに対するマイクロ命令
バス３０上のマイクロ命令の入力を禁止する。こ
の禁止が解除されるのは、当該マイクロ命令の実
行終了時である。デコード部２１ｉからMIRB２
２ｉに渡されたマイクロ命令はシステムクロツク
CLKに応じてMIRB２２ｉに置数される。これと
同時にデータバス４０上の内容が演算器２３ｉに
入力される。演算器２３ｉは前述した各演算要素
２０１，２０２，………２０oの機能から明らか
なように、演算要素２０１の場合には乗算器、演
算要素２０２の場合には、加算器、………演算要
素２０oの場合には加算器やシフタなどから構成
される。MIRB２２ｉの内容は制御回路２４ｉに
出力され、これにより制御回路２４ｉは演算器２
３ｉに対してモード指定を行なつたり、演算のシ
ーケンス制御を行なう。そして演算器２３ｉの演
算結果はデータバス４０上に送出される。このデ
ータバス４０上のデータ（演算結果）は（マイク
ロ命令バス３０上の）マイクロ命令の所定フイー
ルドにより指定されたレジスタフアイル１３内の
レジスタに格納される。以上で１つのマイクロ命
令に対応する動作が終了する。
して転送されるマイクロ命令をデコードするデコ
ード部２１ｉが設けられている。デコード部２１
ｉはマイクロ命令バス３０上のマイクロ命令（ま
たはマイクロ命令の一部）を保持した後デコード
して該当する演算要素２０ｉが選択されているこ
とを判断すると、上記マイクロ命令（またはマイ
クロ命令の所定フイールド）をＢマイクロ命令レ
ジスタ（以下、MIRBと称する）２２ｉに渡す一
方、以後デコード部２１ｉに対するマイクロ命令
バス３０上のマイクロ命令の入力を禁止する。こ
の禁止が解除されるのは、当該マイクロ命令の実
行終了時である。デコード部２１ｉからMIRB２
２ｉに渡されたマイクロ命令はシステムクロツク
CLKに応じてMIRB２２ｉに置数される。これと
同時にデータバス４０上の内容が演算器２３ｉに
入力される。演算器２３ｉは前述した各演算要素
２０１，２０２，………２０oの機能から明らか
なように、演算要素２０１の場合には乗算器、演
算要素２０２の場合には、加算器、………演算要
素２０oの場合には加算器やシフタなどから構成
される。MIRB２２ｉの内容は制御回路２４ｉに
出力され、これにより制御回路２４ｉは演算器２
３ｉに対してモード指定を行なつたり、演算のシ
ーケンス制御を行なう。そして演算器２３ｉの演
算結果はデータバス４０上に送出される。このデ
ータバス４０上のデータ（演算結果）は（マイク
ロ命令バス３０上の）マイクロ命令の所定フイー
ルドにより指定されたレジスタフアイル１３内の
レジスタに格納される。以上で１つのマイクロ命
令に対応する動作が終了する。
一方、演算要素２０ｉの動作が１クロツク（１
システムクロツク）で終了せず、多クロツクに渡
る場合には、制御回路２４ｉから信号EBSY（論
理“０”で有効）がEBSYライン５０上に送出さ
れる。EBSYライン５０上の信号EBSYは制御部
１０内の抑止回路１４に供給される。抑止回路１
４にはMIRA１２にマイクロ命令を置数するため
の第１タイミングクロツクCLK１の出力を制御
する抑止ゲート（以下、Ａと称する）１５と、レ
ジスタフアイル１３にデータを書き込むための第
２タイミングクロツクCLK２の出力を制御する
Ａ（抑止ゲート）１６とが設けられている。Ａ１
５はシステムクロツクCLK、抑止条件としての
上記信号EBSY、信号１７（この信号はメモリビ
ジー信号であるが本発明に直接関係しないので説
明を省略する）が入力される例えばアンドゲート
であり、信号EBSY、信号１７の少なくともいず
れか一方が有効（論理“０”）である期間中、シ
ステムクロツクCLKを第１タイミングクロツク
CLK１としてMIRA１２に出力するのを抑止す
る。したがつて、上述のように演算要素２０ｉの
制御回路２４ｉからの論理“０”の信号EBSYが
EBSYライン５０上に送出されると、Ａ１５の働
きにより第１タイミングクロツクCLK１がMIRA
１２に供給されるのが抑止され、次のマイクロ命
令のMIRA１２への取り込み、すなわち次のマイ
クロ命令の実行が禁止される。また、Ａ１６はシ
ステムクロツクCLK、抑止条件としての上記信
号EBSY、信号１８（この信号は演算結果のレジ
スタフアイル１３への格納、すなわちデステイネ
ーシヨンを禁止するいわゆるDNULL指定情報の
デコード信号である）が入力される例えばアンド
ゲートであり、信号EBSY、信号１８の少なくと
もいずれか一方が有効（論理“０”）である期間
中、システムクロツクCLKを第２タイミングク
ロツクCLK２としてレジスタフアイル１３に出
力するのを抑止する。
システムクロツク）で終了せず、多クロツクに渡
る場合には、制御回路２４ｉから信号EBSY（論
理“０”で有効）がEBSYライン５０上に送出さ
れる。EBSYライン５０上の信号EBSYは制御部
１０内の抑止回路１４に供給される。抑止回路１
４にはMIRA１２にマイクロ命令を置数するため
の第１タイミングクロツクCLK１の出力を制御
する抑止ゲート（以下、Ａと称する）１５と、レ
ジスタフアイル１３にデータを書き込むための第
２タイミングクロツクCLK２の出力を制御する
Ａ（抑止ゲート）１６とが設けられている。Ａ１
５はシステムクロツクCLK、抑止条件としての
上記信号EBSY、信号１７（この信号はメモリビ
ジー信号であるが本発明に直接関係しないので説
明を省略する）が入力される例えばアンドゲート
であり、信号EBSY、信号１７の少なくともいず
れか一方が有効（論理“０”）である期間中、シ
ステムクロツクCLKを第１タイミングクロツク
CLK１としてMIRA１２に出力するのを抑止す
る。したがつて、上述のように演算要素２０ｉの
制御回路２４ｉからの論理“０”の信号EBSYが
EBSYライン５０上に送出されると、Ａ１５の働
きにより第１タイミングクロツクCLK１がMIRA
１２に供給されるのが抑止され、次のマイクロ命
令のMIRA１２への取り込み、すなわち次のマイ
クロ命令の実行が禁止される。また、Ａ１６はシ
ステムクロツクCLK、抑止条件としての上記信
号EBSY、信号１８（この信号は演算結果のレジ
スタフアイル１３への格納、すなわちデステイネ
ーシヨンを禁止するいわゆるDNULL指定情報の
デコード信号である）が入力される例えばアンド
ゲートであり、信号EBSY、信号１８の少なくと
もいずれか一方が有効（論理“０”）である期間
中、システムクロツクCLKを第２タイミングク
ロツクCLK２としてレジスタフアイル１３に出
力するのを抑止する。
第３図は上述した従来例の動作を示すタイミン
グチヤートであり、マイクロ命令Ｍ１、マイクロ
命令Ｍ２、マイクロ命令Ｍ３の順でマイクロ命令
が実行される場合が示されている。この場合、マ
イクロ命令Ｍ１は演算処理に複数クロツク分を必
要とする命令、例えば乗算命令である。そして、
マイクロ命令Ｍ１では、乗算結果がレジスタフア
イル１３に取り込まれないように前述した
DNULL指定がされている。この例では、上記乗
算結果は次のマイクロ命令Ｍ２の指定に従つてレ
ジスタフアイル１３に格納されるようになつてい
る。前述した説明から明らかなように、複数クロ
ツクを要するマイクロ命令Ｍ１を実行する場合、
有効な信号EBSYが該当する演算要素２０ｉの制
御回路２４ｉ（この例では命令Ｍ１は乗算命令で
あり、従つて乗算機能を有する演算要素、例えば
演算要素２０１の制御回路である）から出力され
る（第３図のフローチヤート参照）。この信号
EBSYはマイクロ命令Ｍ１の処理期間中、出力さ
れており、当該マイクロ命令Ｍ１がクロツク１か
らクロツク６までの６クロツクを要する場合、こ
の６クロツクの期間中、抑止回路１４（のＡ１
５，１６）の抑止機能が働く。この結果、第３図
のフローチヤートに示されるように第１タイミン
グクロツクCLK１の出力が抑止され、制御記憶
１１から読み出される次のマイクロ命令Ｍ２が
MIRA１２に置数されることが禁止される。すな
わち信号EBSYに基づく抑止回路１４の働きによ
つて他のマイクロ命令の実行が禁示される。そし
て、マイクロ命令Ｍ１の処理が終了するシステム
クロツクCLKのクロツク６の或る時点におい
て、制御回路２４ｉが信号EBSYの状態を論理
“１”に戻すと、Ａ１５は抑止状態から解放さ
れ、クロツク７以降Ａ１５から第１タイミングク
ロツクCLK１が再び出力される（第３図参照）。
一方、Ａ１６には、マイクロ命令Ｍ１による
DNULL指定に対応したデコード信号１８が入力
されており、したがつてＡ１６が抑止状態から解
放されてＡ１６から第２タイミングクロツク
CLK２が出力されるのは、次のマイクロ命令Ｍ
２が実行されるクロツク（クロツク７）の次のク
ロツクからとなる。
グチヤートであり、マイクロ命令Ｍ１、マイクロ
命令Ｍ２、マイクロ命令Ｍ３の順でマイクロ命令
が実行される場合が示されている。この場合、マ
イクロ命令Ｍ１は演算処理に複数クロツク分を必
要とする命令、例えば乗算命令である。そして、
マイクロ命令Ｍ１では、乗算結果がレジスタフア
イル１３に取り込まれないように前述した
DNULL指定がされている。この例では、上記乗
算結果は次のマイクロ命令Ｍ２の指定に従つてレ
ジスタフアイル１３に格納されるようになつてい
る。前述した説明から明らかなように、複数クロ
ツクを要するマイクロ命令Ｍ１を実行する場合、
有効な信号EBSYが該当する演算要素２０ｉの制
御回路２４ｉ（この例では命令Ｍ１は乗算命令で
あり、従つて乗算機能を有する演算要素、例えば
演算要素２０１の制御回路である）から出力され
る（第３図のフローチヤート参照）。この信号
EBSYはマイクロ命令Ｍ１の処理期間中、出力さ
れており、当該マイクロ命令Ｍ１がクロツク１か
らクロツク６までの６クロツクを要する場合、こ
の６クロツクの期間中、抑止回路１４（のＡ１
５，１６）の抑止機能が働く。この結果、第３図
のフローチヤートに示されるように第１タイミン
グクロツクCLK１の出力が抑止され、制御記憶
１１から読み出される次のマイクロ命令Ｍ２が
MIRA１２に置数されることが禁止される。すな
わち信号EBSYに基づく抑止回路１４の働きによ
つて他のマイクロ命令の実行が禁示される。そし
て、マイクロ命令Ｍ１の処理が終了するシステム
クロツクCLKのクロツク６の或る時点におい
て、制御回路２４ｉが信号EBSYの状態を論理
“１”に戻すと、Ａ１５は抑止状態から解放さ
れ、クロツク７以降Ａ１５から第１タイミングク
ロツクCLK１が再び出力される（第３図参照）。
一方、Ａ１６には、マイクロ命令Ｍ１による
DNULL指定に対応したデコード信号１８が入力
されており、したがつてＡ１６が抑止状態から解
放されてＡ１６から第２タイミングクロツク
CLK２が出力されるのは、次のマイクロ命令Ｍ
２が実行されるクロツク（クロツク７）の次のク
ロツクからとなる。
以上の説明から明らかなように、従来の演算制
御装置では、複数クロツクを要するマイクロ命令
の実行処理中は、信号EBSYによつて抑止回路１
４が働き、後続するマイクロ命令が実行されるこ
とが禁止される。これは、後続するマイクロ命令
が例えば上記複数クロツクを要するマイクロ命令
の実行結果を用いる命令の場合などに有効であ
る。ところで、複数クロツクを要するマイクロ命
令の実行中に他のマイクロ命令が実行されること
を禁止するためには、制御記憶１１において複数
クロツクを要するマイクロ命令の後にダミーのマ
イクロ命令（例えばNOPマイクロ命令すなわち
ノーオペレーシヨンマイクロ命令）を幾つか挿入
するようにしてもよい。こうすることにより抑止
回路１４を不要とすることができる。しかし、上
述のようにダミーのマイクロ命令を制御記憶１１
内の各所に挿入しなければならないため、制御記
憶１１の記憶容量が大きくなつてしまう不都合が
生じる。
御装置では、複数クロツクを要するマイクロ命令
の実行処理中は、信号EBSYによつて抑止回路１
４が働き、後続するマイクロ命令が実行されるこ
とが禁止される。これは、後続するマイクロ命令
が例えば上記複数クロツクを要するマイクロ命令
の実行結果を用いる命令の場合などに有効であ
る。ところで、複数クロツクを要するマイクロ命
令の実行中に他のマイクロ命令が実行されること
を禁止するためには、制御記憶１１において複数
クロツクを要するマイクロ命令の後にダミーのマ
イクロ命令（例えばNOPマイクロ命令すなわち
ノーオペレーシヨンマイクロ命令）を幾つか挿入
するようにしてもよい。こうすることにより抑止
回路１４を不要とすることができる。しかし、上
述のようにダミーのマイクロ命令を制御記憶１１
内の各所に挿入しなければならないため、制御記
憶１１の記憶容量が大きくなつてしまう不都合が
生じる。
このように従来の演算制御装置では、抑止回路
１４を設け、複数クロツクを必要とするマイクロ
命令の実行中に抑止回路１４の抑止機能が働くよ
うな構成とすることにより、上述したダミーのマ
イクロ命令を制御記憶１１内の各所に挿入するこ
となくすなわち制御記憶１１の記憶容量を大きく
することなく、複数クロツクを必要とするマイク
ロ命令の実行中に他のマイクロ命令が実行されて
正しい演算結果が得られなくなることを防止する
ようにしていた。
１４を設け、複数クロツクを必要とするマイクロ
命令の実行中に抑止回路１４の抑止機能が働くよ
うな構成とすることにより、上述したダミーのマ
イクロ命令を制御記憶１１内の各所に挿入するこ
となくすなわち制御記憶１１の記憶容量を大きく
することなく、複数クロツクを必要とするマイク
ロ命令の実行中に他のマイクロ命令が実行されて
正しい演算結果が得られなくなることを防止する
ようにしていた。
しかし、従来の演算制御装置では、上述の効果
はあるものの、抑止回路１４の抑止機能により、
複数クロツクを必要とするマイクロ命令の実行期
間中は、例え後続するマイクロ命令との並列動作
が可能なサイクルが存在したとしても、他のマイ
クロ命令は完全に実行禁止となる欠点があつた。
このため、他の演算要素は休止状態となり、貴重
なハードウエア資源が有効に使用されないと共
に、処理速度の高速化を図ることが困難であつ
た。
はあるものの、抑止回路１４の抑止機能により、
複数クロツクを必要とするマイクロ命令の実行期
間中は、例え後続するマイクロ命令との並列動作
が可能なサイクルが存在したとしても、他のマイ
クロ命令は完全に実行禁止となる欠点があつた。
このため、他の演算要素は休止状態となり、貴重
なハードウエア資源が有効に使用されないと共
に、処理速度の高速化を図ることが困難であつ
た。
本発明は上記事情に鑑みてなされたものでその
目的は、複数クロツクを要するマイクロ命令の実
行期間中において、当該マイクロ命令との並列動
作が不可能なサイクルには抑止回路の働きによつ
てダミーのマイクロ命令の挿入などを行なわなく
ても他のマイクロ命令の実行を禁止することがで
き、上記並列動作が可能なサイクルには極めて簡
単に抑止回路の働きを解徐して他のマイクロ命令
との並列処理が行なえ、もつて演算処理の高速化
が図れる演算制御装置を提供することにある。
目的は、複数クロツクを要するマイクロ命令の実
行期間中において、当該マイクロ命令との並列動
作が不可能なサイクルには抑止回路の働きによつ
てダミーのマイクロ命令の挿入などを行なわなく
ても他のマイクロ命令の実行を禁止することがで
き、上記並列動作が可能なサイクルには極めて簡
単に抑止回路の働きを解徐して他のマイクロ命令
との並列処理が行なえ、もつて演算処理の高速化
が図れる演算制御装置を提供することにある。
本発明は、複数クロツクを要するマイクロ命令
の実行期間中に対応する演算要素から出力される
信号EBSY（抑止信号）が抑止回路に供給され、
これによつてシステムクロツクに同期した第１タ
イミング信号CLK１がマイクロ命令レジスタ
（MIRA１２）に出力されることが抑止され、次
のマイクロ命令が上記複数クロツクを要するマイ
クロ命令と並列に処理されることを禁止するよう
に構成されている演算制御装置において、抑止回
路の前段に抑止制御回路を設け、演算要素から出
力される信号が上記抑止回路に供給されることを
制御することにしたものである。そして、本発明
では、この制御条件をマイクロ命令バス上のマイ
クロ命令の所定フイールドで与えることにより、
マイクロ命令レベルで抑止回路の抑止動作並びに
抑止解除を指定するようにしている。
の実行期間中に対応する演算要素から出力される
信号EBSY（抑止信号）が抑止回路に供給され、
これによつてシステムクロツクに同期した第１タ
イミング信号CLK１がマイクロ命令レジスタ
（MIRA１２）に出力されることが抑止され、次
のマイクロ命令が上記複数クロツクを要するマイ
クロ命令と並列に処理されることを禁止するよう
に構成されている演算制御装置において、抑止回
路の前段に抑止制御回路を設け、演算要素から出
力される信号が上記抑止回路に供給されることを
制御することにしたものである。そして、本発明
では、この制御条件をマイクロ命令バス上のマイ
クロ命令の所定フイールドで与えることにより、
マイクロ命令レベルで抑止回路の抑止動作並びに
抑止解除を指定するようにしている。
以下、本発明の一実施例を図面を参照して説明
する。なお、第２図と同一部分には同一符号を付
して詳細な説明を省略する。第４図において１０
０は制御部である。制御部１００は従来例の制御
部１０と基本構成はほぼ同様である。制御部１０
０の制御部１０と異なる点はEBSYライン５０と
抑止回路１４との間に介挿された抑止制御回路２
００を備えていることである。抑止制御回路２０
０にはデコーダ２０１、インバータ（以下、Ｉと
称する）２０２、およびナンドゲート（以下、Ｎ
と称する）２０３が設けられている。デコーダ２
０１はマイクロ命令バス３０上のマイクロ命令の
所定フイールド例えばCMDフイールドの内容を
デコードし、当該CMDフイールドで後述するビ
ジーキヤンセル指定（以下、BCAN指定と称す
る）が定義されている場合有効（論理“０”）な
抑止解除信号２０４を出力する。Ｉ２０２は
EBSYライン５０上の信号EBSYのレベルを反転
する。Ｉ２０２の出力およびデコーダ２０１の出
力（抑止解除信号２０４）はＮ２０３に入力さ
れ、Ｎ２０３の出力は第２図の信号EBSYに代わ
る信号EBSY１として抑止回路１４に入力され
る。なお、第４図では演算要素は第２図と同様に
符号２０ｉで示されているが、第１図と同様に演
算要素２０１，２０２，………２０ｎがマイクロ
命令バス３０、データバス４０、EBSYライン５
０に接続されているものとする。そして、これら
の演算要素２０１〜２０oの一つを演算要素２０
ｉとして代表させているものとする。
する。なお、第２図と同一部分には同一符号を付
して詳細な説明を省略する。第４図において１０
０は制御部である。制御部１００は従来例の制御
部１０と基本構成はほぼ同様である。制御部１０
０の制御部１０と異なる点はEBSYライン５０と
抑止回路１４との間に介挿された抑止制御回路２
００を備えていることである。抑止制御回路２０
０にはデコーダ２０１、インバータ（以下、Ｉと
称する）２０２、およびナンドゲート（以下、Ｎ
と称する）２０３が設けられている。デコーダ２
０１はマイクロ命令バス３０上のマイクロ命令の
所定フイールド例えばCMDフイールドの内容を
デコードし、当該CMDフイールドで後述するビ
ジーキヤンセル指定（以下、BCAN指定と称す
る）が定義されている場合有効（論理“０”）な
抑止解除信号２０４を出力する。Ｉ２０２は
EBSYライン５０上の信号EBSYのレベルを反転
する。Ｉ２０２の出力およびデコーダ２０１の出
力（抑止解除信号２０４）はＮ２０３に入力さ
れ、Ｎ２０３の出力は第２図の信号EBSYに代わ
る信号EBSY１として抑止回路１４に入力され
る。なお、第４図では演算要素は第２図と同様に
符号２０ｉで示されているが、第１図と同様に演
算要素２０１，２０２，………２０ｎがマイクロ
命令バス３０、データバス４０、EBSYライン５
０に接続されているものとする。そして、これら
の演算要素２０１〜２０oの一つを演算要素２０
ｉとして代表させているものとする。
第５図は本発明の一実施例で適用されるマイク
ロ命令のフオーマツトの一部を示すもので、ES
は複数個の演算要素の一つを選択指定するための
フイールドである。Ｆは選択指定した演算要素の
演算モードを指定するフイールド、Ｒはデータが
格納されるレジスタフアイル１３の中のレジスタ
を指定するフイールドである。Ｒフイールドは演
算結果の格納先レジスタを指定するＤ（デステイ
ネーシヨン）フイールド、演算すべきデータ（ソ
ースデータ）の格納先レジスタを指定するＢ並び
にＡフイールドから成つている。CMDは各種の
ハードウエア制御を司るフイールドであり、例え
ば制御フリツプフロツプのセツト／リセツトや主
メモリ（いずれも図示せず）に対する読み出し／
書き込みの指定等に使用される。またCMDは前
述したようにBCAN指定にも使用される。この
BCAN指定は、複数クロツクを要するマイクロ命
令の実行期間中に該当演算要素２０ｉ（の制御回
路２４ｉ）から出力される有効な信号EBSYの無
効化を指示するものである。
ロ命令のフオーマツトの一部を示すもので、ES
は複数個の演算要素の一つを選択指定するための
フイールドである。Ｆは選択指定した演算要素の
演算モードを指定するフイールド、Ｒはデータが
格納されるレジスタフアイル１３の中のレジスタ
を指定するフイールドである。Ｒフイールドは演
算結果の格納先レジスタを指定するＤ（デステイ
ネーシヨン）フイールド、演算すべきデータ（ソ
ースデータ）の格納先レジスタを指定するＢ並び
にＡフイールドから成つている。CMDは各種の
ハードウエア制御を司るフイールドであり、例え
ば制御フリツプフロツプのセツト／リセツトや主
メモリ（いずれも図示せず）に対する読み出し／
書き込みの指定等に使用される。またCMDは前
述したようにBCAN指定にも使用される。この
BCAN指定は、複数クロツクを要するマイクロ命
令の実行期間中に該当演算要素２０ｉ（の制御回
路２４ｉ）から出力される有効な信号EBSYの無
効化を指示するものである。
次に本発明の一実施例の動作を第６図のタイミ
ングチヤートを参照して説明する。第６図のマイ
クロ命令バス３０の内容として示されているマイ
クロ命令Ｍ１，Ｍ２，Ｍ３については基本的に従
来例で説明したマイクロ命令と同じものとする。
ただし、本実施例では、マイクロ命令Ｍ１の
CMDフイールドでBCAN指令がなされている点
が従来例と異なつている。今、制御記憶１１から
読み出されたマイクロ命令Ｍ１が、システムクロ
ツクCLKのクロツク１に同期した第１タイミン
グクロツクCLK１によつて従来例と同様にMIRA
１２に置数されたものとする。MIRA１２に置数
されたマイクロ命令Ｍ１は第６図のフローチヤー
トに示されているようにマイクロ命令バス３０上
に送出される。このマイクロ命令Ｍ１は従来例で
示したように複数クロツクを要する乗算命令であ
り、例えば演算要素２０ｉ（ｉ＝１）で処理され
る。
ングチヤートを参照して説明する。第６図のマイ
クロ命令バス３０の内容として示されているマイ
クロ命令Ｍ１，Ｍ２，Ｍ３については基本的に従
来例で説明したマイクロ命令と同じものとする。
ただし、本実施例では、マイクロ命令Ｍ１の
CMDフイールドでBCAN指令がなされている点
が従来例と異なつている。今、制御記憶１１から
読み出されたマイクロ命令Ｍ１が、システムクロ
ツクCLKのクロツク１に同期した第１タイミン
グクロツクCLK１によつて従来例と同様にMIRA
１２に置数されたものとする。MIRA１２に置数
されたマイクロ命令Ｍ１は第６図のフローチヤー
トに示されているようにマイクロ命令バス３０上
に送出される。このマイクロ命令Ｍ１は従来例で
示したように複数クロツクを要する乗算命令であ
り、例えば演算要素２０ｉ（ｉ＝１）で処理され
る。
マイクロ命令Ｍ１がマイクロ命令バス３０上に
送出されると、当該マイクロ命令Ｍ１のＢフイー
ルド、Ａフイールドで被乗数、乗数が格納される
レジスタフアイル１３の各レジスタが指定され
る。一方、Ｄフイールドでは従来例と同様に
DNULL指定がなされており、乗算結果の格納が
禁止されている。本実施例において、この（マイ
クロ命令Ｍ１の実行による）乗算結果は、従来例
と同様にマイクロ命令Ｍ２を実行することでレジ
スタフアイル１３内に格納されるようになつてい
る。また、マイクロ命令Ｍ１のCMDフイールド
ではBCAN指定が定義されている。抑止制御回路
２００内のデコーダはマイクロ命令バス３０上の
マイクロ命令のCMDフイールドの内容をデコー
ドしており、当該CMDフイールドでBCAN指定
が定義されている場合、論理“０”の有効な抑止
解除信号２０４を出力する。また、マイクロ命令
Ｍ１のESフイールドで例えば演算要素２０ｉ
（ｉ＝１）が指定され、Ｆフイールドで乗算が指
定される。
送出されると、当該マイクロ命令Ｍ１のＢフイー
ルド、Ａフイールドで被乗数、乗数が格納される
レジスタフアイル１３の各レジスタが指定され
る。一方、Ｄフイールドでは従来例と同様に
DNULL指定がなされており、乗算結果の格納が
禁止されている。本実施例において、この（マイ
クロ命令Ｍ１の実行による）乗算結果は、従来例
と同様にマイクロ命令Ｍ２を実行することでレジ
スタフアイル１３内に格納されるようになつてい
る。また、マイクロ命令Ｍ１のCMDフイールド
ではBCAN指定が定義されている。抑止制御回路
２００内のデコーダはマイクロ命令バス３０上の
マイクロ命令のCMDフイールドの内容をデコー
ドしており、当該CMDフイールドでBCAN指定
が定義されている場合、論理“０”の有効な抑止
解除信号２０４を出力する。また、マイクロ命令
Ｍ１のESフイールドで例えば演算要素２０ｉ
（ｉ＝１）が指定され、Ｆフイールドで乗算が指
定される。
演算要素２０ｉ（ｉ＝１）がマイクロ命令Ｍ１
のESフイールドで指定されて起動され、動作を
開始すると演算要素２０ｉ（ｉ＝１）内の制御回
路２４ｉ（ｉ＝１）から第６図に示されるように
論理“０”の有効な信号EBSYが出力される。こ
の信号EBSYはEBSY５０を介して抑止制御回路
２００内のＩ２０２に入力され、Ｉ２０２でレベ
ル反転されてＮ２０３の一方の入力端子に入力さ
れる。Ｎ２０３の他方の入力端子にはデコーダ２
０４の出力である抑止解除信号２０４が入力され
ている。CMDフイールドでBCAN指定されてい
るマイクロ命令Ｍ１がマイクロ命令バス３０上に
送出されている場合、上記抑止解除信号２０４は
論理“０”（有効）であり、したがつてＮ２０３
の出力（信号EBSY１）はＩ２０２の出力の状態
に無関係に論理“１”となる。すなわち、マイク
ロ命令のCMDフイールドでBCAN指定が定義さ
れている場合、当該マイクロ命令のCMDフイー
ルドがデコーダ２０１でデコードされることによ
り、たとえ演算要素２０ｉから論理“１”の有効
な信号EBSYが出力されていても、この論理
“０”の信号EBSYがそのまま論理“０”の信号
EBSY１として抑止回路１４に供給されることが
禁止される。この結果、抑止回路１４の抑止機能
が一部解除され、次のクロツク２においてＡ１５
からシステムクロツクCLKに同期した第１タイ
ミングクロツクCLK１が出力される（第６図参
照）。これにより制御記憶１１から読み出されて
いる次のマイクロ命令ｍ１がMIRA１２に置数さ
れる。一方、マイクロ命令Ｍ１のDNULL指定に
より信号１８が有効（論理“０”）となつている
ため、Ａ１６の抑止条件は完全には解除されず、
第５図に示されるように第２タイミングクロツク
CLK２の出力は抑止される。
のESフイールドで指定されて起動され、動作を
開始すると演算要素２０ｉ（ｉ＝１）内の制御回
路２４ｉ（ｉ＝１）から第６図に示されるように
論理“０”の有効な信号EBSYが出力される。こ
の信号EBSYはEBSY５０を介して抑止制御回路
２００内のＩ２０２に入力され、Ｉ２０２でレベ
ル反転されてＮ２０３の一方の入力端子に入力さ
れる。Ｎ２０３の他方の入力端子にはデコーダ２
０４の出力である抑止解除信号２０４が入力され
ている。CMDフイールドでBCAN指定されてい
るマイクロ命令Ｍ１がマイクロ命令バス３０上に
送出されている場合、上記抑止解除信号２０４は
論理“０”（有効）であり、したがつてＮ２０３
の出力（信号EBSY１）はＩ２０２の出力の状態
に無関係に論理“１”となる。すなわち、マイク
ロ命令のCMDフイールドでBCAN指定が定義さ
れている場合、当該マイクロ命令のCMDフイー
ルドがデコーダ２０１でデコードされることによ
り、たとえ演算要素２０ｉから論理“１”の有効
な信号EBSYが出力されていても、この論理
“０”の信号EBSYがそのまま論理“０”の信号
EBSY１として抑止回路１４に供給されることが
禁止される。この結果、抑止回路１４の抑止機能
が一部解除され、次のクロツク２においてＡ１５
からシステムクロツクCLKに同期した第１タイ
ミングクロツクCLK１が出力される（第６図参
照）。これにより制御記憶１１から読み出されて
いる次のマイクロ命令ｍ１がMIRA１２に置数さ
れる。一方、マイクロ命令Ｍ１のDNULL指定に
より信号１８が有効（論理“０”）となつている
ため、Ａ１６の抑止条件は完全には解除されず、
第５図に示されるように第２タイミングクロツク
CLK２の出力は抑止される。
本実施例において制御記憶１１におけるマイク
ロ命令Ｍ１が格納されている位置の後続する位置
には、マイクロ命令ｍ１、マイクロ命令ｍ２、マ
イクロ命令ｍ３、マイクロ命令ｍ４、マイクロ命
令Ｍ２、マイクロ命令Ｍ３………が順に格納され
ている。上記マイクロ命令ｍ１〜ｍ３は複数クロ
ツクを要するマイクロ命令Ｍ１実行中に休止状態
にある他の演算要素例えば演算要素２０ｉ（ｉ＝
ｎ）を動作させる命令である。更にマイクロ命令
ｍ１〜ｍ３はそれぞれCMDフイールドでBCAN
指定されている。
ロ命令Ｍ１が格納されている位置の後続する位置
には、マイクロ命令ｍ１、マイクロ命令ｍ２、マ
イクロ命令ｍ３、マイクロ命令ｍ４、マイクロ命
令Ｍ２、マイクロ命令Ｍ３………が順に格納され
ている。上記マイクロ命令ｍ１〜ｍ３は複数クロ
ツクを要するマイクロ命令Ｍ１実行中に休止状態
にある他の演算要素例えば演算要素２０ｉ（ｉ＝
ｎ）を動作させる命令である。更にマイクロ命令
ｍ１〜ｍ３はそれぞれCMDフイールドでBCAN
指定されている。
前述したように演算要素２０ｉ（ｉ＝１）から
論理“０”の信号EBSYが出力されているにもか
かわらず、クロツク２においてMIRA１２に置数
されたマイクロ命令ｍ１はマイクロ命令バス３０
上に送出される。これにより演算要素２０ｉ（ｉ
＝ｎ）が選択され、演算要素２０ｉ（ｉ＝ｎ）に
おいてマイクロ命令ｍ１が実行される。このと
き、演算要素２０ｉ（ｉ＝１）においてマイクロ
命令Ｍ１が実行されていることは勿論である。上
記マイクロ命令ｍ１は上述したようにこのCMD
フイールドでBCAN指定されているため、少なく
とも次のマイクロ命令がマイクロ命令バス３０上
に送出されるまで、抑止制御回路２００は論理
“０”の有効な信号EBSYがそのまま論理“０”
の信号EBSY１として抑止回路１４に供給される
ことを禁止する。この結果、次のクロツク３にお
いてマイクロ命令ｍ２が、同様にクロツク４にお
いてマイクロ命令ｍ３が演算要素２０ｉ（ｉ＝
ｎ）で実行される。また、同じくクロツク５では
マイクロ命令ｍ４がMIRA１２に置数されてマイ
クロ命令バス３０上に送出される。このマイクロ
命令ｍ４はマイクロ命令Ｍ１と同様にDNULL指
定された命令であり、タイミングの調整用に実行
される。ただし、DNULL指定が可能であれば、
すなわち比較命令などのように演算結果をレジス
タフアイル１３に取り込む必要がないマイクロ命
令であれば、マイクロ命令ｍ４も他のマイクロ命
令ｍ１〜ｍ３と同様に並列演算としての意味をも
つ。
論理“０”の信号EBSYが出力されているにもか
かわらず、クロツク２においてMIRA１２に置数
されたマイクロ命令ｍ１はマイクロ命令バス３０
上に送出される。これにより演算要素２０ｉ（ｉ
＝ｎ）が選択され、演算要素２０ｉ（ｉ＝ｎ）に
おいてマイクロ命令ｍ１が実行される。このと
き、演算要素２０ｉ（ｉ＝１）においてマイクロ
命令Ｍ１が実行されていることは勿論である。上
記マイクロ命令ｍ１は上述したようにこのCMD
フイールドでBCAN指定されているため、少なく
とも次のマイクロ命令がマイクロ命令バス３０上
に送出されるまで、抑止制御回路２００は論理
“０”の有効な信号EBSYがそのまま論理“０”
の信号EBSY１として抑止回路１４に供給される
ことを禁止する。この結果、次のクロツク３にお
いてマイクロ命令ｍ２が、同様にクロツク４にお
いてマイクロ命令ｍ３が演算要素２０ｉ（ｉ＝
ｎ）で実行される。また、同じくクロツク５では
マイクロ命令ｍ４がMIRA１２に置数されてマイ
クロ命令バス３０上に送出される。このマイクロ
命令ｍ４はマイクロ命令Ｍ１と同様にDNULL指
定された命令であり、タイミングの調整用に実行
される。ただし、DNULL指定が可能であれば、
すなわち比較命令などのように演算結果をレジス
タフアイル１３に取り込む必要がないマイクロ命
令であれば、マイクロ命令ｍ４も他のマイクロ命
令ｍ１〜ｍ３と同様に並列演算としての意味をも
つ。
マイクロ命令ｍ４はそのCMDフイールドで
BCAN指定がなされていない。この結果、当該マ
イクロ命令ｍ４がマイクロ命令バス３０上に送出
されるようになると、抑止制御回路２００内のデ
コーダ２０１の出力である抑止解除信号２０４が
論理“１”となる。これにより論理“０”の有効
な信号EBSYはそのまま論理“０”の信号EBSY
１として抑止回路１４に供給され、少なくとも次
のクロツク６における第１タイミングクロツク
CLK１、第２タイミングクロツクCLK２の出力
が抑止される。このため、クロツク６ではマイク
ロ命令ｍ４の次の命令（この例ではマイクロ命令
Ｍ２）の実行は行なわれず、正しくタイミング
（時間）調整が行なわれる。すなわちダミーのマ
イクロ命令を挿入することなく信号EBSYに従つ
てタイミング調整が行なわれる。そして、クロツ
ク６において、マイクロ命令Ｍ１の実行終了前に
演算要素２０ｉ（ｉ＝１）によつて信号EBSYが
論理“１”にされる。これにより第６図に示され
るように信号EBSY１も論理“１”となり、抑止
回路１４に対する一つの抑止条件が解除される。
この結果、クロツク７において第１タイミングク
ロツクCLK１が出力され、マイクロ命令Ｍ２が
MIRA１２に置数される。
BCAN指定がなされていない。この結果、当該マ
イクロ命令ｍ４がマイクロ命令バス３０上に送出
されるようになると、抑止制御回路２００内のデ
コーダ２０１の出力である抑止解除信号２０４が
論理“１”となる。これにより論理“０”の有効
な信号EBSYはそのまま論理“０”の信号EBSY
１として抑止回路１４に供給され、少なくとも次
のクロツク６における第１タイミングクロツク
CLK１、第２タイミングクロツクCLK２の出力
が抑止される。このため、クロツク６ではマイク
ロ命令ｍ４の次の命令（この例ではマイクロ命令
Ｍ２）の実行は行なわれず、正しくタイミング
（時間）調整が行なわれる。すなわちダミーのマ
イクロ命令を挿入することなく信号EBSYに従つ
てタイミング調整が行なわれる。そして、クロツ
ク６において、マイクロ命令Ｍ１の実行終了前に
演算要素２０ｉ（ｉ＝１）によつて信号EBSYが
論理“１”にされる。これにより第６図に示され
るように信号EBSY１も論理“１”となり、抑止
回路１４に対する一つの抑止条件が解除される。
この結果、クロツク７において第１タイミングク
ロツクCLK１が出力され、マイクロ命令Ｍ２が
MIRA１２に置数される。
次に本発明の他の実施例を第７図のブロツク
図、第８図のタイミングチヤートを参照して説明
する。第７図は前記実施例における抑止制御回路
２００と同様の機能を有する抑止制御回路のブロ
ツク図である。本発明の他の実施例の説明におい
て抑止制御回路３００以外の部分が必要となる場
合には、第４図の抑止制御回路２００を抑止制御
回路３００に置き換え、第４図をも参照しながら
説明する。すなわち、本発明の他の実施例の前記
実施例と異なる構成は、抑止制御回路の内部構成
である。第７図において第４図と同一部分には同
一符号を付して詳細な説明は省略する。図中３０
１はデコーダである。デコーダ３０１はマイクロ
命令バス３０上のマイクロ命令のCMDフイール
ドの内容をデコードする。本実施例ではマイクロ
命令のCMDフイールドに２つの指令を定義して
いる。一つはフリツプフロツプセツト指定（以
下、Ｆ／Ｆセツト指定と称する）であり、他の一
つはフリツプフロツプリセツト指定（以下Ｆ／Ｆ
リセツト指定と称する）である。デコーダ３０１
は上記CMDフイールドでＦ／Ｆセツト指定が定
義されている場合にセツト信号SETを出力し、
同じくＦ／Ｆリセツト指定が定義されている場合
にリセツト信号RESETを出力する。３０２はJK
フリツプフロツプなどのフリツプフロツプ（以
下、Ｆ／Ｆと称する）である。Ｆ／Ｆ３０２はデ
コーダ３０１からセツト信号SETが出力されて
いる場合、システムクロツクCLKの例えば立下
りでセツトされる。またＦ／Ｆ３０２はセツト状
態においてデコーダ３０１からリセツト信号
RESETが出力されている場合、システムクロツ
クCLKの立下りでリセツトされる。Ｆ／Ｆ３０
２の出力は（第４図のデコーダ２００の出力と
同じ）抑止解除信号２０４として用いられる。
図、第８図のタイミングチヤートを参照して説明
する。第７図は前記実施例における抑止制御回路
２００と同様の機能を有する抑止制御回路のブロ
ツク図である。本発明の他の実施例の説明におい
て抑止制御回路３００以外の部分が必要となる場
合には、第４図の抑止制御回路２００を抑止制御
回路３００に置き換え、第４図をも参照しながら
説明する。すなわち、本発明の他の実施例の前記
実施例と異なる構成は、抑止制御回路の内部構成
である。第７図において第４図と同一部分には同
一符号を付して詳細な説明は省略する。図中３０
１はデコーダである。デコーダ３０１はマイクロ
命令バス３０上のマイクロ命令のCMDフイール
ドの内容をデコードする。本実施例ではマイクロ
命令のCMDフイールドに２つの指令を定義して
いる。一つはフリツプフロツプセツト指定（以
下、Ｆ／Ｆセツト指定と称する）であり、他の一
つはフリツプフロツプリセツト指定（以下Ｆ／Ｆ
リセツト指定と称する）である。デコーダ３０１
は上記CMDフイールドでＦ／Ｆセツト指定が定
義されている場合にセツト信号SETを出力し、
同じくＦ／Ｆリセツト指定が定義されている場合
にリセツト信号RESETを出力する。３０２はJK
フリツプフロツプなどのフリツプフロツプ（以
下、Ｆ／Ｆと称する）である。Ｆ／Ｆ３０２はデ
コーダ３０１からセツト信号SETが出力されて
いる場合、システムクロツクCLKの例えば立下
りでセツトされる。またＦ／Ｆ３０２はセツト状
態においてデコーダ３０１からリセツト信号
RESETが出力されている場合、システムクロツ
クCLKの立下りでリセツトされる。Ｆ／Ｆ３０
２の出力は（第４図のデコーダ２００の出力と
同じ）抑止解除信号２０４として用いられる。
今、制御記憶１１における連続する領域に、マ
イクロ命令Ｍ１，ｍ１，ｍ２，ｍ３，Ｍ２，Ｍ３
が順に格納されているものとする。また、これら
のマイクロ命令は基本的に前記実施例のマイクロ
命令Ｍ１，ｍ１，ｍ２，ｍ３，Ｍ２，Ｍ３とほぼ
同じものとする。ただし、本実施例のマイクロ命
令Ｍ１はCMDフイールドでＦ／Ｆセツト指定が
定義され、同じくマイクロ命令ｍ２はCMDフイ
ールドでＦ／Ｆリセツト指定が定義されている。
また本実施例はCMDフイールドでBCAN指定を
定義することは行なつていない。また、本実施例
のマイクロ命令ｍ３はDNULL指定が定義されて
いる。
イクロ命令Ｍ１，ｍ１，ｍ２，ｍ３，Ｍ２，Ｍ３
が順に格納されているものとする。また、これら
のマイクロ命令は基本的に前記実施例のマイクロ
命令Ｍ１，ｍ１，ｍ２，ｍ３，Ｍ２，Ｍ３とほぼ
同じものとする。ただし、本実施例のマイクロ命
令Ｍ１はCMDフイールドでＦ／Ｆセツト指定が
定義され、同じくマイクロ命令ｍ２はCMDフイ
ールドでＦ／Ｆリセツト指定が定義されている。
また本実施例はCMDフイールドでBCAN指定を
定義することは行なつていない。また、本実施例
のマイクロ命令ｍ３はDNULL指定が定義されて
いる。
第８図に示されているように複数クロツクを要
するマイクロ命令Ｍ１がクロツク１でマイクロ命
令バス３０上に送出されたものとする。このマイ
クロ命令Ｍ１は乗算命令であり前記実施例と同様
に演算要素２０ｉ（ｉ＝１）で命令実行が行なわ
れる。演算要素２０ｉ（ｉ＝１）内の制御回路２
４ｉ（ｉ＝１）は、マイクロ命命Ｍ１が複数クロ
ツクを要する命令であることから、論理“０”の
有効な信号EBSYをEBSYライン５０上に送出す
る（第８図参照）。
するマイクロ命令Ｍ１がクロツク１でマイクロ命
令バス３０上に送出されたものとする。このマイ
クロ命令Ｍ１は乗算命令であり前記実施例と同様
に演算要素２０ｉ（ｉ＝１）で命令実行が行なわ
れる。演算要素２０ｉ（ｉ＝１）内の制御回路２
４ｉ（ｉ＝１）は、マイクロ命命Ｍ１が複数クロ
ツクを要する命令であることから、論理“０”の
有効な信号EBSYをEBSYライン５０上に送出す
る（第８図参照）。
マイクロ命令Ｍ１のCMDフイールドでは、上
述したようにＦ／Ｆセツト指定が定義されてい
る。したがつて、抑止制御回路３００内のデコー
ダ３０１はマイクロ命令バス３０上のマイクロ命
令Ｍ１のCMDフイールドのデコード結果として
セツト信号SETを出力する。この結果、Ｆ／Ｆ
３０２は次のクロツク２の立下りのタイミングで
セツトされ、出力端子より論理“０”の抑止解
除信号２０４を出力する。これにより、演算要素
２０ｉ（ｉ＝１）から出力されている論理“０”
の信号EBSYがそのまま論理“０”の信号EBSY
１として抑止回路１４に供給されることが禁示さ
れる（第８図参照）。この状態はＦ／Ｆ３０２が
リセツトされ、抑止解除信号２０４が論理“１”
となるまで続く。このため、マイクロ命令Ｍ１に
後続するマイクロ命令ｍ１〜ｍ３のマイクロ命令
Ｍ１との並列実行が可能となる。マイクロ命令ｍ
２のCMDフイールドでは前述したようにＦ／Ｆ
リセツト指定が定義されている。したがつてマイ
クロ命令ｍ２がマイクロ命令バス３０上に送出さ
れた場合、当該マイクロ命令ｍ２のCMDフイー
ルドのデコード結果としてリセツト信号RESET
を出力する。この結果Ｆ／Ｆ３０２は次のクロツ
ク５の立下りのタイミングでリセツトされる。こ
れにより抑止解除信号２０４は論理“１”とな
り、論理“０”の信号EBSYがそのまま論理
“０”の信号EBSY１として抑止回路１４に供給
される。このため、抑止回路１４の抑止機能が働
き、次のクロツク６におけるマイクロ命令の取り
込みが禁止される。クロツク５ではDNULL指定
のマイクロ命令ｍ３がマイクロ命令Ｍ１と並列に
実行されており、当該マイクロ命令ｍ３は信号
EBSYが論理“１”となつて（すなわちマイクロ
命令Ｍ１の実行が終了して）次のクロツクで後続
するマイクロ命令（この例ではマイクロ命令Ｍ
２）が取り出されるまでのタイミング調整に実行
される。
述したようにＦ／Ｆセツト指定が定義されてい
る。したがつて、抑止制御回路３００内のデコー
ダ３０１はマイクロ命令バス３０上のマイクロ命
令Ｍ１のCMDフイールドのデコード結果として
セツト信号SETを出力する。この結果、Ｆ／Ｆ
３０２は次のクロツク２の立下りのタイミングで
セツトされ、出力端子より論理“０”の抑止解
除信号２０４を出力する。これにより、演算要素
２０ｉ（ｉ＝１）から出力されている論理“０”
の信号EBSYがそのまま論理“０”の信号EBSY
１として抑止回路１４に供給されることが禁示さ
れる（第８図参照）。この状態はＦ／Ｆ３０２が
リセツトされ、抑止解除信号２０４が論理“１”
となるまで続く。このため、マイクロ命令Ｍ１に
後続するマイクロ命令ｍ１〜ｍ３のマイクロ命令
Ｍ１との並列実行が可能となる。マイクロ命令ｍ
２のCMDフイールドでは前述したようにＦ／Ｆ
リセツト指定が定義されている。したがつてマイ
クロ命令ｍ２がマイクロ命令バス３０上に送出さ
れた場合、当該マイクロ命令ｍ２のCMDフイー
ルドのデコード結果としてリセツト信号RESET
を出力する。この結果Ｆ／Ｆ３０２は次のクロツ
ク５の立下りのタイミングでリセツトされる。こ
れにより抑止解除信号２０４は論理“１”とな
り、論理“０”の信号EBSYがそのまま論理
“０”の信号EBSY１として抑止回路１４に供給
される。このため、抑止回路１４の抑止機能が働
き、次のクロツク６におけるマイクロ命令の取り
込みが禁止される。クロツク５ではDNULL指定
のマイクロ命令ｍ３がマイクロ命令Ｍ１と並列に
実行されており、当該マイクロ命令ｍ３は信号
EBSYが論理“１”となつて（すなわちマイクロ
命令Ｍ１の実行が終了して）次のクロツクで後続
するマイクロ命令（この例ではマイクロ命令Ｍ
２）が取り出されるまでのタイミング調整に実行
される。
このように本発明の他の実施例によれば複数ク
ロツクを要するマイクロ命令Ｍ１のCMDフイー
ルドでＦ／Ｆセツト指定を定義しておくだけで、
後続する各マイクロ命令のCMDフイールドで特
別の指定（例えば前記実施例におけるBCAN指
定）を行うことなく、後続のマイクロ命令を並列
実行させることができる。したがつて本実施例に
よれば、複数クロツクを要するマイクロ命令と並
行して他のマイクロ命令を実行させる場合、ハー
ドウエア制御を司るCMDフイールドを演算制御
のために有効に利用することができる。
ロツクを要するマイクロ命令Ｍ１のCMDフイー
ルドでＦ／Ｆセツト指定を定義しておくだけで、
後続する各マイクロ命令のCMDフイールドで特
別の指定（例えば前記実施例におけるBCAN指
定）を行うことなく、後続のマイクロ命令を並列
実行させることができる。したがつて本実施例に
よれば、複数クロツクを要するマイクロ命令と並
行して他のマイクロ命令を実行させる場合、ハー
ドウエア制御を司るCMDフイールドを演算制御
のために有効に利用することができる。
以上詳述したように本発明の演算制御装置によ
れば、複数クロツクを要するマイクロ命令の実行
期間中において、当該マイクロ命令との並列動作
が不可能なサイクルには抑止回路の働きによつて
ダミーのマイクロ命令などを行なわなくても他の
マイクロ命令の実行を禁止することができ、上記
並列動作が可能なサイクルには極めて簡単に抑止
回路の働きを解除して他のマイクロ命令との並列
処理ができるので、演算処理の高速化が図れる。
れば、複数クロツクを要するマイクロ命令の実行
期間中において、当該マイクロ命令との並列動作
が不可能なサイクルには抑止回路の働きによつて
ダミーのマイクロ命令などを行なわなくても他の
マイクロ命令の実行を禁止することができ、上記
並列動作が可能なサイクルには極めて簡単に抑止
回路の働きを解除して他のマイクロ命令との並列
処理ができるので、演算処理の高速化が図れる。
第１図は一般的な演算制御装置の概略構成を示
すブロツク図、第２図は従来例を示すブロツク
図、第３図は従来例の動作を説明するためのタイ
ミングチヤート、第４図は本発明の一実施例を示
すブロツク図、第５図はマイクロ命令のフオーマ
ツトを示す図、第６図は上記実施例の動作を説明
するためのタイミングチヤート、第７図は本発明
の他の実施例を示すブロツク図、第８図は上記他
の実施例の動作を説明するためのタイミングチヤ
ートである。 １０，１００……制御部、１１……制御記憶、
１２……マイクロ命令レジスタ（MIRA）、１３
……レジスタ群（レジスタフアイル）、１４……
抑止回路、２０ｉ……演算要素、３０……マイク
ロ命令バス、４０……データバス、５０……エレ
メントビジーライン（EBSYライン）、２００，
３００……抑止制御回路、２０１，３０１……デ
コーダ、２０３……ナンドゲート（Ｎ、ゲート回
路）、３０２……フリツプフロツプ（Ｆ／Ｆ）。
すブロツク図、第２図は従来例を示すブロツク
図、第３図は従来例の動作を説明するためのタイ
ミングチヤート、第４図は本発明の一実施例を示
すブロツク図、第５図はマイクロ命令のフオーマ
ツトを示す図、第６図は上記実施例の動作を説明
するためのタイミングチヤート、第７図は本発明
の他の実施例を示すブロツク図、第８図は上記他
の実施例の動作を説明するためのタイミングチヤ
ートである。 １０，１００……制御部、１１……制御記憶、
１２……マイクロ命令レジスタ（MIRA）、１３
……レジスタ群（レジスタフアイル）、１４……
抑止回路、２０ｉ……演算要素、３０……マイク
ロ命令バス、４０……データバス、５０……エレ
メントビジーライン（EBSYライン）、２００，
３００……抑止制御回路、２０１，３０１……デ
コーダ、２０３……ナンドゲート（Ｎ、ゲート回
路）、３０２……フリツプフロツプ（Ｆ／Ｆ）。
Claims (1)
- 【特許請求の範囲】 １ 各種マイクロプログラムが貯蔵されている制
御記憶と、この制御記憶から読み出されるマイク
ロ命令がシステムクロツクに同期した第１タイミ
ングクロツクに応じて置数されるマイクロ命令レ
ジスタと、このマイクロ命令レジスタに置数され
ているマイクロ命令の転送路としてのマイクロ命
令バスと、各種データの転送路としてのデータバ
スと、このデータバス上のデータが上記システム
クロツクに同期した第２タイミングクロツクに応
じて格納されるレジスタ群と、上記データバスお
よびマイクロ命令バスに接続され、上記マイクロ
命令バス上のマイクロ命令に基づいて選択されて
指定された演算処理を行なう演算要素であつて、
複数のシステムクロツクを要する演算処理中に後
続するマイクロ命令の実行を抑止するための抑止
信号を出力する複数の演算要素と、上記抑止信号
が供給された場合に少なくとも上記第１タイミン
グクロツクの発生を抑止する抑止回路と、上記演
算要素から出力される上記抑止信号が上記抑止回
路に供給されることを上記マイクロ命令バス上の
マイクロ命令の所定フイールドの解読結果に応じ
て制御する抑止制御回路とを具備することを特徴
とする演算制御装置。 ２ 上記抑止制御回路が、上記マイクロ命令の所
定フイールドを解読し当該所定フイールドで特定
指令が指定されている場合に上記抑止信号が上記
抑止回路に供給されることを禁止するための信号
を発生するデコーダを備えていることを特徴とす
る特許請求の範囲第１項記載の演算制御装置。 ３ 上記抑止制御回路が、上記マイクロ命令の所
定フイールドを解読し、当該所定フイールドで第
１特定指令が指定されている場合に第１デコード
信号を発生し、第２特定指令が指定されている場
合に第２デコード信号を発生するデコーダと、こ
のデコーダから発生される上記第１デコード信号
に応じて状態遷移し、上記第２デコード信号に応
じて旧状態に復帰するフリツプフロツプと、この
フリツプフロツプの状態に応じて上記抑止信号が
上記抑止回路に供給されることを禁止または許可
するゲート回路とを備えていることを特徴とする
特許請求の範囲第１項記載の演算制御装置。 ４ 上記抑止回路は上記抑止信号が供給された場
合に上記第１および第２タイミングクロツクの発
生を抑止することを特徴とする特許請求の範囲第
１項、第２項または第３項に記載の演算制御装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065821A JPS58182758A (ja) | 1982-04-20 | 1982-04-20 | 演算制御装置 |
| US06/484,260 US4642757A (en) | 1982-04-20 | 1983-04-12 | Microinstruction controlled arithmetic control unit |
| GB08309933A GB2120425B (en) | 1982-04-20 | 1983-04-13 | Arithmetic control unit |
| DE19833314139 DE3314139A1 (de) | 1982-04-20 | 1983-04-19 | Mikrobefehlgesteuerte arithmetische steuereinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065821A JPS58182758A (ja) | 1982-04-20 | 1982-04-20 | 演算制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182758A JPS58182758A (ja) | 1983-10-25 |
| JPS6232504B2 true JPS6232504B2 (ja) | 1987-07-15 |
Family
ID=13298071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065821A Granted JPS58182758A (ja) | 1982-04-20 | 1982-04-20 | 演算制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4642757A (ja) |
| JP (1) | JPS58182758A (ja) |
| DE (1) | DE3314139A1 (ja) |
| GB (1) | GB2120425B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147201A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | チップ部品 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053989A (en) * | 1986-08-27 | 1991-10-01 | Minolta Camera Kabushiki Kaisha | Digital image processing apparatus having a microprogram controller for reading microinstructions during a vacant period of the image processing circuit |
| JP2558831B2 (ja) * | 1988-09-06 | 1996-11-27 | 富士通株式会社 | パイプライン制御方式 |
| US5519873A (en) * | 1990-08-31 | 1996-05-21 | International Business Machines Corporation | Apparatus for switching digital command execution between a general purpose microprocessor and dedicted execution logic |
| JP3055999B2 (ja) * | 1992-03-16 | 2000-06-26 | 日本電気株式会社 | マイクロプログラム制御装置群 |
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
| JP3323045B2 (ja) * | 1995-11-20 | 2002-09-09 | 東芝マイクロエレクトロニクス株式会社 | 情報処理装置 |
| US7743232B2 (en) * | 2007-07-18 | 2010-06-22 | Advanced Micro Devices, Inc. | Multiple-core processor with hierarchical microcode store |
| CN107783917B (zh) * | 2016-08-26 | 2024-05-17 | 北京忆芯科技有限公司 | 生成nvm芯片接口命令的方法与装置 |
| US11467838B2 (en) | 2018-05-22 | 2022-10-11 | Advanced Micro Devices, Inc. | Fastpath microcode sequencer |
| US11016763B2 (en) | 2019-03-08 | 2021-05-25 | Advanced Micro Devices, Inc. | Implementing a micro-operation cache with compaction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113542A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS5729150A (en) * | 1980-07-30 | 1982-02-17 | Toshiba Corp | Method and device for arithmetic control |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573852A (en) * | 1968-08-30 | 1971-04-06 | Texas Instruments Inc | Variable time slot assignment of virtual processors |
| US4558411A (en) * | 1969-05-19 | 1985-12-10 | Burroughs Corp. | Polymorphic programmable units employing plural levels of sub-instruction sets |
| US3656123A (en) * | 1970-04-16 | 1972-04-11 | Ibm | Microprogrammed processor with variable basic machine cycle lengths |
| US4077060A (en) * | 1976-12-27 | 1978-02-28 | International Business Machines Corporation | Asymmetrical multiprocessor system |
| GB1581650A (en) * | 1977-04-20 | 1980-12-17 | Hughes Aircraft Co | Synchronous data processor |
-
1982
- 1982-04-20 JP JP57065821A patent/JPS58182758A/ja active Granted
-
1983
- 1983-04-12 US US06/484,260 patent/US4642757A/en not_active Expired - Fee Related
- 1983-04-13 GB GB08309933A patent/GB2120425B/en not_active Expired
- 1983-04-19 DE DE19833314139 patent/DE3314139A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113542A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS5729150A (en) * | 1980-07-30 | 1982-02-17 | Toshiba Corp | Method and device for arithmetic control |
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|---|---|---|---|---|
| JPH07147201A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | チップ部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8309933D0 (en) | 1983-05-18 |
| JPS58182758A (ja) | 1983-10-25 |
| GB2120425A (en) | 1983-11-30 |
| DE3314139C2 (ja) | 1988-11-17 |
| GB2120425B (en) | 1986-04-16 |
| DE3314139A1 (de) | 1983-10-27 |
| US4642757A (en) | 1987-02-10 |
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