JPH0276057A - Ｉ／ｏリカバリ方式 - Google Patents
Ｉ／ｏリカバリ方式Info
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- JPH0276057A JPH0276057A JP63229014A JP22901488A JPH0276057A JP H0276057 A JPH0276057 A JP H0276057A JP 63229014 A JP63229014 A JP 63229014A JP 22901488 A JP22901488 A JP 22901488A JP H0276057 A JPH0276057 A JP H0276057A
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- JP
- Japan
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- bus cycle
- timer
- cycle control
- control unit
- cpu
- Prior art date
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- 238000011084 recovery Methods 0.000 title claims abstract description 43
- 230000003111 delayed effect Effects 0.000 claims abstract description 14
- 230000015654 memory Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 5
- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、キャッシュメモリ機構とライトバラフッリン
グ機構とをもつパーソナルコンピュータのＩ／Ｏリカバ
リ方式に関する。
グ機構とをもつパーソナルコンピュータのＩ／Ｏリカバ
リ方式に関する。
（従来の技術）
近年、パーソナルコンピュータに於いては、ＣＰＵの高
速化、キャッシュメモリの採用、ライトバッファの採用
等により、高速化が著しい。
速化、キャッシュメモリの採用、ライトバッファの採用
等により、高速化が著しい。
一方、パーソナルコンピュータに用いられる、ハードウ
ェアオプションカードやアプリケーションソフトウェア
は、従来から使用されている比較的速度の遅いパーソナ
ルコンピュータ上で動作するように設計されたものが多
く、高速アクセスに追従できないものが多い。
ェアオプションカードやアプリケーションソフトウェア
は、従来から使用されている比較的速度の遅いパーソナ
ルコンピュータ上で動作するように設計されたものが多
く、高速アクセスに追従できないものが多い。
上記したキャッシュメモリ機構とライトバッファリング
機構とを備えて、高速のパーソナルコンピュータを実現
したとき、同種のコンピュータ用に開発されたアプリケ
ーションソフトウェアやハードウェアデバイスだけでな
く、従来からある比較的速度の遅いパーソナルコンピュ
ータ上で動作するように設計された、ハードウェアオプ
ションカードやアプリケーションソフトウェア等をサポ
ートする必要がある。
機構とを備えて、高速のパーソナルコンピュータを実現
したとき、同種のコンピュータ用に開発されたアプリケ
ーションソフトウェアやハードウェアデバイスだけでな
く、従来からある比較的速度の遅いパーソナルコンピュ
ータ上で動作するように設計された、ハードウェアオプ
ションカードやアプリケーションソフトウェア等をサポ
ートする必要がある。
従来のシステムでは、上記したような問題点を解消する
ためのＩ／Ｏデバイスに対するリカバリタイムの確保を
ソフトウェアにより実現していた。
ためのＩ／Ｏデバイスに対するリカバリタイムの確保を
ソフトウェアにより実現していた。
即ち、従来では、第４図に示す如く、プログラム中に１
個又は複数個のダミーのジャンプ命令（ＪＭＰ）を挿入
して、Ｉ／Ｏアクセスから次の１／Ｏアクセスまでの間
にダミーの時間を稼ぎ、所定のリカバリタイムを確保し
ていた。又は、第５図に示す如く、プログラム中にダミ
ーのループを介挿してＩ／Ｏデバイスに対するリカバリ
タイムを確保していた。
個又は複数個のダミーのジャンプ命令（ＪＭＰ）を挿入
して、Ｉ／Ｏアクセスから次の１／Ｏアクセスまでの間
にダミーの時間を稼ぎ、所定のリカバリタイムを確保し
ていた。又は、第５図に示す如く、プログラム中にダミ
ーのループを介挿してＩ／Ｏデバイスに対するリカバリ
タイムを確保していた。
（発明が解決しようとする課題）
上述したように、従来では、第４図に示す如くプログラ
ム中に１個又は複数個のダミーのジャンプ命令（ＪＭＰ
）を挿入し、又は、第５図に示す如くプログラム中にダ
ミーのループを介挿して、低速のＩ／Ｏデバイス等に対
するリカバリタイムを確保していた。
ム中に１個又は複数個のダミーのジャンプ命令（ＪＭＰ
）を挿入し、又は、第５図に示す如くプログラム中にダ
ミーのループを介挿して、低速のＩ／Ｏデバイス等に対
するリカバリタイムを確保していた。
しかしながら、上記したように、キャッシュメモリを用
い、かつライトバッファを設けて並行動作（ＣＰＵはデ
ータ及びアドレスをバッファにラッチして見掛は上Ｉ／
Ｏライトサイクルを終わらせ、次の命令を実行する）を
実現した、本発明で対象とする高速のパーソナルコンピ
ュータに於いては、上記したようなソフトウェア制御に
よるＩ／Ｏリカバリ手段を実現できない。
い、かつライトバッファを設けて並行動作（ＣＰＵはデ
ータ及びアドレスをバッファにラッチして見掛は上Ｉ／
Ｏライトサイクルを終わらせ、次の命令を実行する）を
実現した、本発明で対象とする高速のパーソナルコンピ
ュータに於いては、上記したようなソフトウェア制御に
よるＩ／Ｏリカバリ手段を実現できない。
この際、上記高速化を実現したパーソナルコンピュータ
に於いて、Ｉ／Ｏライトサイクルを遅く設定することに
より、上記問題点を解消できるが、この際は、処理性能
の低下を招き、所期の目的とするところの高速化を達成
できない。
に於いて、Ｉ／Ｏライトサイクルを遅く設定することに
より、上記問題点を解消できるが、この際は、処理性能
の低下を招き、所期の目的とするところの高速化を達成
できない。
本発明は上記実情に鑑みなされたもので、Ｉ／Ｏリカバ
リの量をアクセス対象に応じてプログラマブルに設定で
きるＩ／Ｏリカバリハードウェアを実現して、従来より
用いられている比較的低速のハードウェアオプションカ
ードやアプリケーションソフトウェア等をサポートする
とともに、本来の処理性能を十分に発揮した高速アクセ
ス機能を実現できるＩ／Ｏリカバリ方式を提供すること
を目的とする。
リの量をアクセス対象に応じてプログラマブルに設定で
きるＩ／Ｏリカバリハードウェアを実現して、従来より
用いられている比較的低速のハードウェアオプションカ
ードやアプリケーションソフトウェア等をサポートする
とともに、本来の処理性能を十分に発揮した高速アクセ
ス機能を実現できるＩ／Ｏリカバリ方式を提供すること
を目的とする。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、キャ
ッシュメモリを用い、ライトバッファを設けた高速処理
用パーソナルコンピュータに於いて、ＣＰＵＩＩからの
バスサイクル開始要求（ＢＣ−１？ＥＱ）を受付け、そ
の終了通知（ＲＥＡＤＹ−ａ）をＣＰＵＩＩに返送する
ＣＰＵバスサイクル制御部２１１と、同制御部２１１か
らのシステムバスサイクル要求（ＳＢＣ−ＲＥＱ ）を
受付けてバスサイクル制御を行ない、その終了通知（Ｒ
ＥＡＤＹ −ｂ）を上記ＣＰＵバスサイクル制御部２１
１に返送するシステムバス−サイクル制御部２２１との
間に、上記システムバスサイクル制御部２２１より返送
される終了通知（ＲＥＡＤＹ−ｂ）を遅延するタイマ２
１３と、同タイマ２１３で遅延した終了通知（Ｄ’ＲＥ
ＡＤＹ ）と上記システムバスサイクル制御部２２１か
ら出力された終了通知（ＲＥＡＤＹ−ｂ）のいずれか一
方を選択し上記ＣＰＵバスサイクル制御部２１１に送出
するセレクタ２１４と、上記タイマ２１３のタイマカウ
ント設定値（ＲＤＹ３− ＲＤＹＯ）とＩ／Ｏリカバリ
状態を示すＩ／Ｏリカバリ状態情報（１’ＲＴ）Ｙ）を
保持するＩ／Ｏレジスタ（アクセス制御設定レジスタ）
２１２とを有し、上記Ｉ／Ｏリカバリ状態情報（ＰＲＤ
Ｙ）がＩ／Ｏリカバリ状態（ＰＲＤＹ−０）を示してい
るとき、上記タイマカウントの設定値（ＲＤＹ３− Ｒ
ＤＹＯ）に従い上記タイマ２１３でタイマカウントし遅
延した終了通知（Ｄ’ＲＥＡＤＹ ）を上記ＣＰＵバス
サイクル制御部２１１に返送する構成としたもので、こ
れにより、従来より用いられている比較的低速のハード
ウェアオプションカードやアプリケーションソフトウェ
ア等をサポートできるとともに、本来の処理性能を十分
に発揮した高速アクセス機能を実現できる。
ッシュメモリを用い、ライトバッファを設けた高速処理
用パーソナルコンピュータに於いて、ＣＰＵＩＩからの
バスサイクル開始要求（ＢＣ−１？ＥＱ）を受付け、そ
の終了通知（ＲＥＡＤＹ−ａ）をＣＰＵＩＩに返送する
ＣＰＵバスサイクル制御部２１１と、同制御部２１１か
らのシステムバスサイクル要求（ＳＢＣ−ＲＥＱ ）を
受付けてバスサイクル制御を行ない、その終了通知（Ｒ
ＥＡＤＹ −ｂ）を上記ＣＰＵバスサイクル制御部２１
１に返送するシステムバス−サイクル制御部２２１との
間に、上記システムバスサイクル制御部２２１より返送
される終了通知（ＲＥＡＤＹ−ｂ）を遅延するタイマ２
１３と、同タイマ２１３で遅延した終了通知（Ｄ’ＲＥ
ＡＤＹ ）と上記システムバスサイクル制御部２２１か
ら出力された終了通知（ＲＥＡＤＹ−ｂ）のいずれか一
方を選択し上記ＣＰＵバスサイクル制御部２１１に送出
するセレクタ２１４と、上記タイマ２１３のタイマカウ
ント設定値（ＲＤＹ３− ＲＤＹＯ）とＩ／Ｏリカバリ
状態を示すＩ／Ｏリカバリ状態情報（１’ＲＴ）Ｙ）を
保持するＩ／Ｏレジスタ（アクセス制御設定レジスタ）
２１２とを有し、上記Ｉ／Ｏリカバリ状態情報（ＰＲＤ
Ｙ）がＩ／Ｏリカバリ状態（ＰＲＤＹ−０）を示してい
るとき、上記タイマカウントの設定値（ＲＤＹ３− Ｒ
ＤＹＯ）に従い上記タイマ２１３でタイマカウントし遅
延した終了通知（Ｄ’ＲＥＡＤＹ ）を上記ＣＰＵバス
サイクル制御部２１１に返送する構成としたもので、こ
れにより、従来より用いられている比較的低速のハード
ウェアオプションカードやアプリケーションソフトウェ
ア等をサポートできるとともに、本来の処理性能を十分
に発揮した高速アクセス機能を実現できる。
（実施例）
以下図面を参照して本発明の一実施例″を説明する。
第１図は本発明の一実施例に於ける要部の構成を示すブ
ロック図、第２図は上記第１図に示すアクセス制御設定
レジスタ２１２に設定されるデータの構成を示す図、第
３図は全体のシステム構成を示すブロック図である。
ロック図、第２図は上記第１図に示すアクセス制御設定
レジスタ２１２に設定されるデータの構成を示す図、第
３図は全体のシステム構成を示すブロック図である。
図に於いて、１１はシステム全体の制御を司るＣＰＵ、
１２は３２ビット幅のＣＰＵバス（Ｄ３Ｌ−２４，Ｄ２
３−１８． Ｄ１５−８ 、 Ｄ７−０ ） 、１３
はラッチ回路（Ｂ−ＬＡＴ） 、１４は３２ビット幅の
メモリバス（ＭＤ３１−２４． ＭＤ２３−１６． Ｍ
Ｄ１５−８ 。
１２は３２ビット幅のＣＰＵバス（Ｄ３Ｌ−２４，Ｄ２
３−１８． Ｄ１５−８ 、 Ｄ７−０ ） 、１３
はラッチ回路（Ｂ−ＬＡＴ） 、１４は３２ビット幅の
メモリバス（ＭＤ３１−２４． ＭＤ２３−１６． Ｍ
Ｄ１５−８ 。
ＭＤ ７−０ ） 、１５はラッチ回路（Ｃ−ＬＡＴ）
、１６は１６ビツト幅及び７ビツト幅のアドレスバス（
ＳＡ１９−０ 、 ＬＡ２３−１７）と１６ビツト幅の
データバス（ＳＤ１５−８ 、 ＳＤ ７−’０ ）
ｌｅａとでなるシステムバス、１７及び１８はそれぞれ
内部ＲＡＭ （ＤＲＡＭ） 、１９はキャッシュメモリ
（ＳＲＡＭ） 、２０は内部ＲＯＭ（ＢＩＯＳ−ＲＯ
Ｍ）である。
、１６は１６ビツト幅及び７ビツト幅のアドレスバス（
ＳＡ１９−０ 、 ＬＡ２３−１７）と１６ビツト幅の
データバス（ＳＤ１５−８ 、 ＳＤ ７−’０ ）
ｌｅａとでなるシステムバス、１７及び１８はそれぞれ
内部ＲＡＭ （ＤＲＡＭ） 、１９はキャッシュメモリ
（ＳＲＡＭ） 、２０は内部ＲＯＭ（ＢＩＯＳ−ＲＯ
Ｍ）である。
２１はメモリコントロールを含むシステム全体のタイミ
ング制御を司るタイミングコントローラ（ＴＣ）、２２
はシステムバス制御を行なうバスコントローラ（ＢＵＳ
−ＣＮＴ）である。
ング制御を司るタイミングコントローラ（ＴＣ）、２２
はシステムバス制御を行なうバスコントローラ（ＢＵＳ
−ＣＮＴ）である。
第１図に於いて、２１１乃至２１４は上記タイミングコ
ントローラ２１に設けられた本発明に関係する部分の構
成要素であり、２２１はバスコントローラ２２に設けら
れた同様の構成要素である。
ントローラ２１に設けられた本発明に関係する部分の構
成要素であり、２２１はバスコントローラ２２に設けら
れた同様の構成要素である。
２１１は、ＣＰＵＩＩからのバスサイクル開始要求（Ｂ
Ｃ−ＲＥＱ）を受付け、その終了通知（ＲＥＡＤＹ −
ａ）をＣＰＵＩＩに返送するＣＰＵバスサイクル制御部
である。尚、上記終了通知（ＲＥＡＤＹ−ａ）は、実際
には第３図に示すキャッシュメモリコントローラ（ＣＭ
Ｃ）２３を経由してＣＰＵ１１に返送されるが、第１図
では説明を簡素化するためＣＰＵＩＩに直接返すように
示している。
Ｃ−ＲＥＱ）を受付け、その終了通知（ＲＥＡＤＹ −
ａ）をＣＰＵＩＩに返送するＣＰＵバスサイクル制御部
である。尚、上記終了通知（ＲＥＡＤＹ−ａ）は、実際
には第３図に示すキャッシュメモリコントローラ（ＣＭ
Ｃ）２３を経由してＣＰＵ１１に返送されるが、第１図
では説明を簡素化するためＣＰＵＩＩに直接返すように
示している。
２１２は、ＣＰＵＩＩから送出された、タイマカウント
の初期設定値（１？ＤＹ３−ＲＤＹＯ） 、及びＩ／Ｏ
リカバリ状態信号（ＰＲＤＹ）を含むアクセス制御情報
を保持するＩ／Ｏレジスタであり、ここではアクセス制
御設定レジスタと称す。
の初期設定値（１？ＤＹ３−ＲＤＹＯ） 、及びＩ／Ｏ
リカバリ状態信号（ＰＲＤＹ）を含むアクセス制御情報
を保持するＩ／Ｏレジスタであり、ここではアクセス制
御設定レジスタと称す。
２１３はバスコントローラ２２内のシステムバスサイク
ル制御部２２１より返送される終了通知（１？ＥＡＤＹ
−ｂ）を上記アクセス制御設定レジスタ２１２にセット
されたタイマカウントの初期設定値（ＲＤＹ３− ＲＤ
ＹＯ）に従い遅延するタイマであり、システムクロック
５−Ｃ１、Ｋに同期して、タイマカウントの初期設定値
（Ｉ？ＤＹ３− ＲＤＹＯ）に従うカウント動作を実行
し、そのタイマカウント終了に伴い遅延した終了通知（
Ｄ’ＲＥＡＤＹ ）を出力する。尚、上記システムクロ
ック５−ＣＬＫ 、及びタイマ２１３をクリアするクリ
ア信号ＣＬＲは、共にタイミングコントローラ２１内で
生成されるが、その回路は本発明に直接関係しないので
、ここでは説明を省略する。
ル制御部２２１より返送される終了通知（１？ＥＡＤＹ
−ｂ）を上記アクセス制御設定レジスタ２１２にセット
されたタイマカウントの初期設定値（ＲＤＹ３− ＲＤ
ＹＯ）に従い遅延するタイマであり、システムクロック
５−Ｃ１、Ｋに同期して、タイマカウントの初期設定値
（Ｉ？ＤＹ３− ＲＤＹＯ）に従うカウント動作を実行
し、そのタイマカウント終了に伴い遅延した終了通知（
Ｄ’ＲＥＡＤＹ ）を出力する。尚、上記システムクロ
ック５−ＣＬＫ 、及びタイマ２１３をクリアするクリ
ア信号ＣＬＲは、共にタイミングコントローラ２１内で
生成されるが、その回路は本発明に直接関係しないので
、ここでは説明を省略する。
２１４は上記アクセス制御設定レジスタ２１２に設定さ
れたＩ／Ｏリカバリ状態信号（ＦＩ？ＤＹ）に従い、上
記タイマ２１３で遅延された終了通知（Ｄ’ｌ？ＥＡＤ
Ｙ −） 、又は上記システムバスサイクル制御部２２
１から出力された終了通知（ＲＥＡＤＹ−ｂ）のいずれ
か一方を選択して上記ＣＰＵバスサイクル制御部２１１
に送出するセレクタであり、ここでは、第２図に示すア
クセス制御設定レジスタ２１２の第７ビツト（ｂｉｔ７
）に設定されたＩ／Ｏリカバリ状態信号が“０” （Ｆ
ＲＤＹ−０）のとき上記タイマ２１３で遅延された終了
通知（Ｄ゛ＲＥＡＤＹ）′を選択し、“１″ （ＰＲＤ
Ｙ−１）のとき上記システムバスサイクル制御部２２１
から出力された遅延無しの終了通知（ＲＥＡＤＹ−ｂ）
を選択する。
れたＩ／Ｏリカバリ状態信号（ＦＩ？ＤＹ）に従い、上
記タイマ２１３で遅延された終了通知（Ｄ’ｌ？ＥＡＤ
Ｙ −） 、又は上記システムバスサイクル制御部２２
１から出力された終了通知（ＲＥＡＤＹ−ｂ）のいずれ
か一方を選択して上記ＣＰＵバスサイクル制御部２１１
に送出するセレクタであり、ここでは、第２図に示すア
クセス制御設定レジスタ２１２の第７ビツト（ｂｉｔ７
）に設定されたＩ／Ｏリカバリ状態信号が“０” （Ｆ
ＲＤＹ−０）のとき上記タイマ２１３で遅延された終了
通知（Ｄ゛ＲＥＡＤＹ）′を選択し、“１″ （ＰＲＤ
Ｙ−１）のとき上記システムバスサイクル制御部２２１
から出力された遅延無しの終了通知（ＲＥＡＤＹ−ｂ）
を選択する。
ここで、上記第１図乃至第３図を参照して本発明の一実
施例に於ける動作を説明する。
施例に於ける動作を説明する。
タイミングコントローラ２１内のアクセス制御設定レジ
スタ２１２には、セットアツプ時に於いてユーザにより
Ｉ／Ｏリカバリが設定されたとき、その設定内容に従う
Ｉ／Ｏリカバリ情報がセットされる。即ち、比較的処理
速度の遅い、例えばＩ／Ｏカードを使用するときは、セ
ットアツプ画面上に於いて、そのＩ／Ｏカードに応じた
リカバリタイムが設定され、その設定に従うタイマカウ
ントの初期設定値（ＲＤＹ３− ＲＤＹＯ）とＩ／Ｏリ
カバリモードを示すＩ／Ｏリカバリ状態信号（ＰＲＤＹ
−０）がアクセス制御設定レジスタ２１２にセットされ
る。
スタ２１２には、セットアツプ時に於いてユーザにより
Ｉ／Ｏリカバリが設定されたとき、その設定内容に従う
Ｉ／Ｏリカバリ情報がセットされる。即ち、比較的処理
速度の遅い、例えばＩ／Ｏカードを使用するときは、セ
ットアツプ画面上に於いて、そのＩ／Ｏカードに応じた
リカバリタイムが設定され、その設定に従うタイマカウ
ントの初期設定値（ＲＤＹ３− ＲＤＹＯ）とＩ／Ｏリ
カバリモードを示すＩ／Ｏリカバリ状態信号（ＰＲＤＹ
−０）がアクセス制御設定レジスタ２１２にセットされ
る。
又、Ｉ／Ｏリカバリを必要としないときは、その状態を
示すＩ／Ｏリカバリ状態信号ＣＦＲＤＹ−１）がアクセ
ス制御設定レジスタ２１２にセットされる。
示すＩ／Ｏリカバリ状態信号ＣＦＲＤＹ−１）がアクセ
ス制御設定レジスタ２１２にセットされる。
このアクセス制御設定レジスタ２１２にセットされたＩ
／Ｏリカバリ状態信号（ＰＲＤＹ）は終了通知選択制御
信号としてセレクタ２１４に供給され、タイマカウント
の初期設定値（ＲＤＹ３− Ｉ？ＤＹＯ）はタイマ２１
３に供給される。
／Ｏリカバリ状態信号（ＰＲＤＹ）は終了通知選択制御
信号としてセレクタ２１４に供給され、タイマカウント
の初期設定値（ＲＤＹ３− Ｉ？ＤＹＯ）はタイマ２１
３に供給される。
タイミングコントローラ２１内のＣＰＵバスサイクル制
御部２１１は、ＣＰＵＩＩからバスサイクル開始要求（
ＢＣ−ＲＥＱ）を受けると、同要求（ＢＣ−ＲＥＱ）を
システムバスサイクル要求（ＳＢＣ−ＲＥＱ ）として
バスコントロークシ２内のシステムバスサイクル制御部
２２１に送出する。
御部２１１は、ＣＰＵＩＩからバスサイクル開始要求（
ＢＣ−ＲＥＱ）を受けると、同要求（ＢＣ−ＲＥＱ）を
システムバスサイクル要求（ＳＢＣ−ＲＥＱ ）として
バスコントロークシ２内のシステムバスサイクル制御部
２２１に送出する。
システムバスサイクル制御部２２１は上記システムバス
サイクル要求（ＳＢＣ−ＲＥＱ ）を受付けるとバスサ
イクル制御を行ない、その終了通知（１？ＥＡＤＹ−ｂ
）をタイミングコントローラ２１に送出する。
サイクル要求（ＳＢＣ−ＲＥＱ ）を受付けるとバスサ
イクル制御を行ない、その終了通知（１？ＥＡＤＹ−ｂ
）をタイミングコントローラ２１に送出する。
このシステムバスサイクル制御部２２１から送出された
終了通知（）ｉＥＡＤＹ−ｂ）は、タイミングコントロ
ーラ２１内に於いて、遅延要素を介在した遅延バスと、
遅延要素を介在しないスルーバスの双方に送られ、その
一方のバス（経路）を経た終了通知（ＲＥＡＤＹ −ｂ
／Ｄ’ｌ？ＥＡＤＹ ）がアクセス制御設定レジスタ２
１２のＩ／Ｏリカバリ状態信号（ＰＲＤＹ）により選択
されて、ＣＰＵバスサイクル制御部２１１を介し終了通
知（ＲＥＡＤＹ−ａ）としてＣＰＵＩＩに送られる。
終了通知（）ｉＥＡＤＹ−ｂ）は、タイミングコントロ
ーラ２１内に於いて、遅延要素を介在した遅延バスと、
遅延要素を介在しないスルーバスの双方に送られ、その
一方のバス（経路）を経た終了通知（ＲＥＡＤＹ −ｂ
／Ｄ’ｌ？ＥＡＤＹ ）がアクセス制御設定レジスタ２
１２のＩ／Ｏリカバリ状態信号（ＰＲＤＹ）により選択
されて、ＣＰＵバスサイクル制御部２１１を介し終了通
知（ＲＥＡＤＹ−ａ）としてＣＰＵＩＩに送られる。
即ち、システムバスサイクル制御部２２１から送出され
た終了通知（ＲＥＡＤＹ−ｂ）は、タイミングコントロ
ーラ２１内のセレクタ２１４に一方の選択対象として直
接入力されるとともに、タイマ２１３経た後、上記セレ
クタ２１４に他方の選択対象として入力される。
た終了通知（ＲＥＡＤＹ−ｂ）は、タイミングコントロ
ーラ２１内のセレクタ２１４に一方の選択対象として直
接入力されるとともに、タイマ２１３経た後、上記セレ
クタ２１４に他方の選択対象として入力される。
セ１／クタ２１４は、アクセス制御設定レジスタ２】２
のＩ／Ｏリカバリ状態信号（ＰＲＤＹ）がリカバリモー
ドを示す“０”であるとき（ＰＲＤＹ−０） 、タイマ
２１３で遅延された終了通知（Ｄ’ＲＥＡＤＹ ）を選
択し、“１′であるとき（ＰＲＤＹ−１） 、システム
バスサイクル制御部２２１から受けた終了通知（ＲＥＡ
ＤＹ−ｂ）を選択する。
のＩ／Ｏリカバリ状態信号（ＰＲＤＹ）がリカバリモー
ドを示す“０”であるとき（ＰＲＤＹ−０） 、タイマ
２１３で遅延された終了通知（Ｄ’ＲＥＡＤＹ ）を選
択し、“１′であるとき（ＰＲＤＹ−１） 、システム
バスサイクル制御部２２１から受けた終了通知（ＲＥＡ
ＤＹ−ｂ）を選択する。
この際、タイマ２１３は、システムバスサイクル制御部
２２１から終了通知（Ｉ？ＥＡＤＹ−ｂ）を受けると、
これをアクセス制御設定レジスタ２１２にセットされた
タイマカウントの初期設定値（ＲＤＹ３− ＲＤＹＯ）
に従いタイマカウントし遅延して出力する。
２２１から終了通知（Ｉ？ＥＡＤＹ−ｂ）を受けると、
これをアクセス制御設定レジスタ２１２にセットされた
タイマカウントの初期設定値（ＲＤＹ３− ＲＤＹＯ）
に従いタイマカウントし遅延して出力する。
セレクタ２１４で選択された終了通知（ＲＥＡＤＹ −
ｂ／Ｄ’ＲＥＡＤＹ ）は、ＣＰＵバスサイクル制御部
２１１を介し、終了通知（ＲＥＡＤＹ−ａ）としてＣＰ
ＵＩＩに渡される。
ｂ／Ｄ’ＲＥＡＤＹ ）は、ＣＰＵバスサイクル制御部
２１１を介し、終了通知（ＲＥＡＤＹ−ａ）としてＣＰ
ＵＩＩに渡される。
このようにして、アクセス制御設定レジスタ２１２のＩ
／Ｏリカバリ状態信号（ＰＲＤＹ）がリカバリモードを
示す“０″であるとき（ＰＲＤＹ−０）は、システムバ
ス１６上のＩ／Ｏリード・ライトサイクル終了後、アク
セス制御設定レジスタ２１２にセットされたタイマカウ
ントの設定値（ＲＤＹ３− ＲＤＹＯ）で指定される時
間だけ待って（遅延して）、その遅延した終了通知（Ｄ
’ＲＥＡＤＹ ）を終了通知（ＲＥＡＤＹ−ａ）として
ＣＰＵＩＩに返す。又、上記Ｉ／Ｏリカバリ状態信号（
ＦＲＤＹ）が“１“であるとき（ＰＲＤＹ−１）は、シ
ステムバス１６上のＩ／Ｏリード・ライトサイクル終了
後、直ちに（遅延せずに）終了通知（ＲＥＡＤＹ−ａ）
をＣＰＵ盲に返す。
／Ｏリカバリ状態信号（ＰＲＤＹ）がリカバリモードを
示す“０″であるとき（ＰＲＤＹ−０）は、システムバ
ス１６上のＩ／Ｏリード・ライトサイクル終了後、アク
セス制御設定レジスタ２１２にセットされたタイマカウ
ントの設定値（ＲＤＹ３− ＲＤＹＯ）で指定される時
間だけ待って（遅延して）、その遅延した終了通知（Ｄ
’ＲＥＡＤＹ ）を終了通知（ＲＥＡＤＹ−ａ）として
ＣＰＵＩＩに返す。又、上記Ｉ／Ｏリカバリ状態信号（
ＦＲＤＹ）が“１“であるとき（ＰＲＤＹ−１）は、シ
ステムバス１６上のＩ／Ｏリード・ライトサイクル終了
後、直ちに（遅延せずに）終了通知（ＲＥＡＤＹ−ａ）
をＣＰＵ盲に返す。
このようなハードウェア構成によるプログラマブルなＩ
／Ｏリカバリ機構を備えたことにより、キャッシュメモ
リを用い、ライトバッファを設けた高速処理用パーソナ
ルコンピュータに於いて、従来より用いられている比較
的低速のハードウェアオプションカードやアプリケーシ
ョンソフトウェア等をサポートできるとともに、本来の
処理性能を十分に発揮した高速アクセス機能を実現でき
る。
／Ｏリカバリ機構を備えたことにより、キャッシュメモ
リを用い、ライトバッファを設けた高速処理用パーソナ
ルコンピュータに於いて、従来より用いられている比較
的低速のハードウェアオプションカードやアプリケーシ
ョンソフトウェア等をサポートできるとともに、本来の
処理性能を十分に発揮した高速アクセス機能を実現でき
る。
［発明の効果］
以上詳記したように本発明によれば、キャッシュメモリ
を用い、ライトバッファを設けた高速処理用パーソナル
コンピュータに於いて、ＣＰＵからのバスサイクル開始
要求（ＢＣ−ＲＥＱ）を受付け、その終了通知（ＲＥＡ
ＤＹ−ａ）をＣＰＵに返送するＣＰＵバスサイクル制御
部と、同制御部からのシステムバスサイクル要求（ＳＢ
Ｃ−ＲＥＱ ）を受付けてバスサイクル制御を行ない、
その終了通知（１？ＥＡＤＹ−ｂ）を上記ＣＰＵバスサ
イクル制御部に返送するシステムバスサイクル制御部と
の間に、上記システムバスサイクル制御部より返送され
る終了通知（ＲＥＡＤＹ−ｂ）を遅延するタイマと、同
タイマで遅延した終了通知（Ｄ’ＲＥＡＤＹ ）と上記
システムバスサイクル制御部から出力された終了通知（
１？ＥＡＤＹ−ｂ）のいずれか一方を選択し上記ＣＰＵ
バスサイクル制御部に送出するセレクタと、上記タイマ
の初期設定値（ＲＤＹ３−１？ＤＹＯ）とＩ／Ｏリカバ
リ状態を示すＩｌｏす゛カバリ状態情報（ＰＲＤＹ）を
保持するＩ／Ｏレジスタ（アクセス制御設定レジスタ）
とを有し、上記Ｉ／Ｏリカバリ状態情報（ＰＲＤＹ）が
Ｉ／Ｏリカバリ状ｆｉ （ＰＲＤＹ−０）を示している
とき、上記タイマカウントの初期設定値（ＲＤＹ３−
ＲＤＹＯ）に従い上記タイマ２１３でタイマカウントし
遅延した終了通知（Ｄ’ＲＥＡＤＹ ）を上記ＣＰＵバ
スサイクル制御部に返送する構成としたことにより、従
来より用いられている比較的低速のハードウェアオプシ
ョンカードやアプリケーションソフトウェア等をサポー
トできるとともに、本来の処理性能を十分に発揮した高
速アクセス機能を実現できる。
を用い、ライトバッファを設けた高速処理用パーソナル
コンピュータに於いて、ＣＰＵからのバスサイクル開始
要求（ＢＣ−ＲＥＱ）を受付け、その終了通知（ＲＥＡ
ＤＹ−ａ）をＣＰＵに返送するＣＰＵバスサイクル制御
部と、同制御部からのシステムバスサイクル要求（ＳＢ
Ｃ−ＲＥＱ ）を受付けてバスサイクル制御を行ない、
その終了通知（１？ＥＡＤＹ−ｂ）を上記ＣＰＵバスサ
イクル制御部に返送するシステムバスサイクル制御部と
の間に、上記システムバスサイクル制御部より返送され
る終了通知（ＲＥＡＤＹ−ｂ）を遅延するタイマと、同
タイマで遅延した終了通知（Ｄ’ＲＥＡＤＹ ）と上記
システムバスサイクル制御部から出力された終了通知（
１？ＥＡＤＹ−ｂ）のいずれか一方を選択し上記ＣＰＵ
バスサイクル制御部に送出するセレクタと、上記タイマ
の初期設定値（ＲＤＹ３−１？ＤＹＯ）とＩ／Ｏリカバ
リ状態を示すＩｌｏす゛カバリ状態情報（ＰＲＤＹ）を
保持するＩ／Ｏレジスタ（アクセス制御設定レジスタ）
とを有し、上記Ｉ／Ｏリカバリ状態情報（ＰＲＤＹ）が
Ｉ／Ｏリカバリ状ｆｉ （ＰＲＤＹ−０）を示している
とき、上記タイマカウントの初期設定値（ＲＤＹ３−
ＲＤＹＯ）に従い上記タイマ２１３でタイマカウントし
遅延した終了通知（Ｄ’ＲＥＡＤＹ ）を上記ＣＰＵバ
スサイクル制御部に返送する構成としたことにより、従
来より用いられている比較的低速のハードウェアオプシ
ョンカードやアプリケーションソフトウェア等をサポー
トできるとともに、本来の処理性能を十分に発揮した高
速アクセス機能を実現できる。
第１図は本発明の一実施例に於ける要部の構成を示すブ
ロック図、第２図は上記第１図に示すアクセス制御設定
レジスタに設定されるデータの構成を示す図、第３図は
全体のシステム構成を示すブロック図、第４図、及び第
５図はそれぞれ従来のＩ／Ｏリカバリ手段を説明するた
めのプログラムを例示した図である。 １１・・・ＣＰＵ、１２・・・ＣＰＵバス（Ｄ３１−２
４゜Ｄ２３−１８． Ｄ１５−８ 、 Ｄ７−０ ）
、１３・・・ラッチ回路（Ｂ−ＬＡＴ） 、１４・・
・メモリバス（ＭＤ３１−２４゜ＨＤ２３−１６． Ｍ
Ｄ１５−８ 、間Ｄ７−０）、１５・・・ラッチ回路（
Ｃ−ＬＡＴ） 、１Ｂ・・・システムバス（ＳＡ１９−
０ 。 ＬＡ２３−１７．５Ｄｔ５− ｇ 、ＳＤ ７−０
＞ 、１７．１８・・・内部ＲＡＭ （ＤＲＡＭ
） 、１９・・・キャッシュメモリ（ＳＲＡＭ） 、２
０・・・内部ＲＯＭ （Ｂ ＩＯ５−ＲＯＭ）、２１・
・・タイミングコントローラ（ＴＣ）、２２・・・バス
コントローラ（ＢＵＳ−ＣＮＴ）、２１１・・・ＣＰＵ
バスサイクル制御部、２１２・・・アクセス制御設定レ
ジスタ（ＲＥ Ｇ） 、２１３・・・タイマ、２１４・
・・セレクタ、２２１・・・システムバスサイクル制御
部、ＢＣ−１？ＥＱ・・・バスサイクル開始要求、５Ｂ
Ｃ−Ｉ？ＥＱ−・・システムバスサイクル要求、ＲＥＡ
ＤＹ −ａ。 ＲＥＡＤＹ−ｂ・・・終了通知、Ｄ’ｌ？ＥＡＤＹ・・
・遅延終了通知、ＰＩ？ＤＹ・・・Ｉ／Ｏリカバリ状態
信号、ＲＤＹ３− ＲＤＹＯ・・・タイマカウント設定
値（初期設定値） 、５−ＣＬＫ・・・システムクロッ
ク、ＣＬＲ・・・クリア信号。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 第５図
ロック図、第２図は上記第１図に示すアクセス制御設定
レジスタに設定されるデータの構成を示す図、第３図は
全体のシステム構成を示すブロック図、第４図、及び第
５図はそれぞれ従来のＩ／Ｏリカバリ手段を説明するた
めのプログラムを例示した図である。 １１・・・ＣＰＵ、１２・・・ＣＰＵバス（Ｄ３１−２
４゜Ｄ２３−１８． Ｄ１５−８ 、 Ｄ７−０ ）
、１３・・・ラッチ回路（Ｂ−ＬＡＴ） 、１４・・
・メモリバス（ＭＤ３１−２４゜ＨＤ２３−１６． Ｍ
Ｄ１５−８ 、間Ｄ７−０）、１５・・・ラッチ回路（
Ｃ−ＬＡＴ） 、１Ｂ・・・システムバス（ＳＡ１９−
０ 。 ＬＡ２３−１７．５Ｄｔ５− ｇ 、ＳＤ ７−０
＞ 、１７．１８・・・内部ＲＡＭ （ＤＲＡＭ
） 、１９・・・キャッシュメモリ（ＳＲＡＭ） 、２
０・・・内部ＲＯＭ （Ｂ ＩＯ５−ＲＯＭ）、２１・
・・タイミングコントローラ（ＴＣ）、２２・・・バス
コントローラ（ＢＵＳ−ＣＮＴ）、２１１・・・ＣＰＵ
バスサイクル制御部、２１２・・・アクセス制御設定レ
ジスタ（ＲＥ Ｇ） 、２１３・・・タイマ、２１４・
・・セレクタ、２２１・・・システムバスサイクル制御
部、ＢＣ−１？ＥＱ・・・バスサイクル開始要求、５Ｂ
Ｃ−Ｉ？ＥＱ−・・システムバスサイクル要求、ＲＥＡ
ＤＹ −ａ。 ＲＥＡＤＹ−ｂ・・・終了通知、Ｄ’ｌ？ＥＡＤＹ・・
・遅延終了通知、ＰＩ？ＤＹ・・・Ｉ／Ｏリカバリ状態
信号、ＲＤＹ３− ＲＤＹＯ・・・タイマカウント設定
値（初期設定値） 、５−ＣＬＫ・・・システムクロッ
ク、ＣＬＲ・・・クリア信号。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 第５図
Claims (1)
- キャッシュメモリ機構とライトバッファリング機構とを
もつパーソナルコンピュータのＩ／Ｏリカバリ方式であ
って、ＣＰＵからのバスサイクル開始要求を受付け、そ
の終了通知をＣＰＵに返送するＣＰＵバスサイクル制御
部と、同ＣＰＵバスサイクル制御部からのシステムバス
サイクル要求を受付けてバスサイクル制御を行ない、そ
の終了通知を上記ＣＰＵバスサイクル制御部に返送する
システムバスサイクル制御部との間に、上記システムバ
スサイクル制御部より返送される終了通知を遅延するタ
イマと、同タイマで遅延した終了通知と上記システムバ
スサイクル制御部から出力された終了通知のいずれか一
方を選択し上記ＣＰＵバスサイクル制御部に送出するセ
レクタと、上記タイマのタイマカウント設定値とＩ／Ｏ
リカバリ状態を示すＩ／Ｏリカバリ状態情報を保持する
レジスタとを具備し、上記Ｉ／Ｏリカバリ状態情報がＩ
／Ｏリカバリ状態を示しているとき上記タイマカウント
設定値に従い上記タイマでタイマカウントし遅延した終
了通知を上記ＣＰＵバスサイクル制御部に返送すること
を特徴としたＩ／Ｏリカバリ方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229014A JPH0276057A (ja) | 1988-09-13 | 1988-09-13 | Ｉ／ｏリカバリ方式 |
| KR1019890013225A KR930003443B1 (ko) | 1988-09-13 | 1989-09-12 | 회복 시간을 설정하기 위한 방법 및 컴퓨터 시스템 |
| EP19890116955 EP0359232A3 (en) | 1988-09-13 | 1989-09-13 | Computer system and method for setting recovery time |
| US07/866,122 US5163135A (en) | 1988-09-13 | 1992-04-07 | Computer system and method for setting recovery time upon execution of an I/O command |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229014A JPH0276057A (ja) | 1988-09-13 | 1988-09-13 | Ｉ／ｏリカバリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276057A true JPH0276057A (ja) | 1990-03-15 |
Family
ID=16885406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229014A Pending JPH0276057A (ja) | 1988-09-13 | 1988-09-13 | Ｉ／ｏリカバリ方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5163135A (ja) |
| EP (1) | EP0359232A3 (ja) |
| JP (1) | JPH0276057A (ja) |
| KR (1) | KR930003443B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4698869B2 (ja) * | 2001-03-30 | 2011-06-08 | Ｄｉｃ株式会社 | 複合構造体及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3018404B2 (ja) * | 1990-06-21 | 2000-03-13 | 日本電気株式会社 | マイクロプロセッサ |
| DE4237259A1 (de) * | 1992-11-04 | 1994-05-05 | Siemens Ag | Anordnung zur Datenübertragung mit einem parallelen Bussystem |
| US5537664A (en) * | 1993-06-30 | 1996-07-16 | Intel Corporation | Methods and apparatus for generating I/O recovery delays in a computer system |
| WO2016090267A1 (en) | 2014-12-04 | 2016-06-09 | The Regents Of The University Of Michigan | Energy conscious warm-up of lithium-ion cells from sub-zero temperatures |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342083A (en) * | 1980-02-05 | 1982-07-27 | The Bendix Corporation | Communication system for a multiple-computer system |
| GB2075310A (en) * | 1980-04-30 | 1981-11-11 | Hewlett Packard Ltd | Bus extender circuitry for data transmission |
| US4558429A (en) * | 1981-12-17 | 1985-12-10 | Honeywell Information Systems Inc. | Pause apparatus for a memory controller with interleaved queuing apparatus |
| US4559595A (en) * | 1982-12-27 | 1985-12-17 | Honeywell Information Systems Inc. | Distributed priority network logic for allowing a low priority unit to reside in a high priority position |
| US4661905A (en) * | 1983-09-22 | 1987-04-28 | Digital Equipment Corporation | Bus-control mechanism |
| JPS6243764A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | バス・ステ−ト制御回路 |
| US5065313A (en) * | 1989-03-30 | 1991-11-12 | Dell Usa Corporation | Digital computer system having circuit for regulation of I/O command recovery time |
-
1988
- 1988-09-13 JP JP63229014A patent/JPH0276057A/ja active Pending
-
1989
- 1989-09-12 KR KR1019890013225A patent/KR930003443B1/ko not_active IP Right Cessation
- 1989-09-13 EP EP19890116955 patent/EP0359232A3/en not_active Withdrawn
-
1992
- 1992-04-07 US US07/866,122 patent/US5163135A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4698869B2 (ja) * | 2001-03-30 | 2011-06-08 | Ｄｉｃ株式会社 | 複合構造体及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005306A (ko) | 1990-04-14 |
| EP0359232A3 (en) | 1991-07-24 |
| US5163135A (en) | 1992-11-10 |
| KR930003443B1 (ko) | 1993-04-29 |
| EP0359232A2 (en) | 1990-03-21 |
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