TW201915756A - 主從式系統、指令執行方法與資料存取方法 - Google Patents

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Abstract

一種主從式系統、指令執行方法與資料存取方法。主從式系統包括主裝置以及從裝置。主裝置提供第一指令以及時脈訊號至從裝置。從裝置根據第一指令與時脈訊號，執行對應於第一指令的第一操作。當對應於第一指令的第一操作完成時，從裝置根據時脈訊號產生回應訊號以通知主裝置關於對應於第一指令的第一操作的執行結果。

Description

主從式系統、指令執行方法與資料存取方法
本發明是有關於一種主從式系統、指令執行方法與資料存取方法，且特別是有關於一種串列週邊介面(Serial Peripheral Interface，SPI)的主從式系統、指令執行方法與資料存取方法。
傳統影像感測器大多使用I²C（Inter-Integrated Circuit）介面作為系統與感測器之間的溝通橋樑，以並列(parallel)介面傳輸資料。然而，I²C介面速度慢，並列介面接腳數目多。一般來說，採用串列週邊介面(Serial Peripheral Interface，SPI)取代上述兩者介面，可以在特定的應用上解決上述速度慢以及接腳數目過多的缺點。利用SPI介面的特性，可以將影像感測器內部的部分數位電路做更有效率或更省晶片面積的設計。
本發明提供一種主從式系統、指令執行方法與資料存取方法。藉由本發明的主從式裝置，可以讓從裝置直接根據由主裝置傳送的時脈訊號來執行對應的操作，進而省去(或減少)從裝置中用於產生時脈訊號的電路，並且節省運算碼(Operation Code，OP code)的定義。
本發明提出一種主從式系統，所述主從式系統包括具有第一介面的主裝置以及具有第二介面的從裝置。所述第二介面電性連接至所述第一介面。所述主裝置提供第一指令以及時脈訊號至所述從裝置。所述從裝置根據所述第一指令與所述時脈訊號，執行對應於所述第一指令的第一操作。當對應於所述第一指令的所述第一操作完成時，所述從裝置根據所述時脈訊號產生回應訊號以通知所述主裝置關於對應於所述第一指令的所述第一操作的執行結果。
本發明提出一種指令執行方法，用於主從式系統，所述主從式系統包括具有第一介面的主裝置以及具有第二介面的從裝置，所述第二介面電性連接至所述第一介面，所述方法包括：藉由所述主裝置提供第一指令以及時脈訊號至所述從裝置；藉由所述從裝置根據所述第一指令與所述時脈訊號，執行對應於所述第一指令的第一操作；以及當對應於所述第一指令的所述第一操作完成時，藉由所述從裝置根據所述時脈訊號產生回應訊號以通知所述主裝置關於對應於所述第一指令的所述第一操作的執行結果。
本發明提出一種主從式系統，所述主從式系統包括具有第一介面的主裝置以及具有第二介面的從裝置。所述第二介面電性連接至所述第一介面。所述主裝置提供第一運算碼(operation code，OP code)、第一位址以及時脈訊號至所述從裝置。所述從裝置執行第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的第一資料。當所述從裝置結束存取對應於所述第一位址的所述第一資料且於所述主裝置結束對應於所述第一運算碼的操作前所述從裝置未再接收到所述時脈訊號時，所述從裝置結束執行所述第一存取操作。當所述從裝置結束存取對應於所述第一位址的所述第一資料且所述從裝置持續地接收到所述時脈訊號時，所述從裝置根據所述時脈訊號存取對應於第二位址的第二資料，其中所述第二位址是相鄰於所述第一位址。
本發明提出一種資料存取方法，用於主從式系統，所述主從式系統包括具有第一介面的主裝置以及具有第二介面的從裝置，所述第二介面電性連接至所述第一介面，所述方法包括：藉由所述主裝置提供第一運算碼(operation code，OP code)、第一位址以及時脈訊號至所述從裝置；藉由所述從裝置執行第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的第一資料；當所述從裝置結束存取對應於所述第一位址的所述第一資料且於所述主裝置結束對應於所述第一運算碼的操作前所述從裝置未再接收到所述時脈訊號時，藉由所述從裝置結束執行所述第一存取操作；以及當所述從裝置結束存取對應於所述第一位址的所述第一資料且所述從裝置持續地接收到所述時脈訊號時，藉由所述從裝置根據所述時脈訊號存取對應於第二位址的第二資料，其中所述第二位址是相鄰於所述第一位址。
基於上述，本發明的主從式系統、指令執行方法與資料存取方法可以讓從裝置直接根據由主裝置傳送的時脈訊號來執行對應的操作，進而省去(或減少)從裝置中用於產生時脈訊號的電路。此外，在本發明的主從式系統、指令執行方法與資料存取方法中，當主裝置與從裝置彼此之間欲使用多資料爆發式傳輸模式(burst-mode)來傳輸多個連續位址的資料時，可以使用與單一資料傳輸模式(single-shot)相同的運算碼(operation code，OP code)，藉此達到以相同的運算碼來支援單一資料傳輸模式與多資料爆發式傳輸模式，進而節省OP code的定義及有限狀態機(finite state-machine)的狀態數。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖1是依照本發明的一實施例所繪示的主從式系統的示意圖。
請參照圖1，主從式系統1000包括主裝置100以及從裝置200。主裝置100以及從裝置200例如可以分別包括處理單元(未繪示)以及儲存單元(未繪示)。在主裝置100以及從裝置200中，儲存單元可以耦接至處理單元。其中，主裝置100以及從裝置200例如是手機、平板電腦、筆記型電腦等電子裝置，在此不設限。此外，在其他實施例中，主裝置100以及從裝置200也可以包括其他更多的元件。特別是，在其他實施例中，主裝置100以及從裝置200也可以被配置在同一個裝置中。需說明的是，雖然圖1僅繪示一個主裝置100連接至一個從裝置200，但本發明不限於此。在其他實施例中，一個主裝置100可以連接至多個從裝置200。
處理單元可以是中央處理單元（Central Processing Unit，CPU），或是其他可程式化之一般用途或特殊用途的微處理器（Microprocessor）、數位信號處理器（Digital Signal Processor，DSP）、可程式化控制器、特殊應用積體電路（Application Specific Integrated Circuit，ASIC）或其他類似元件或上述元件的組合。
儲存單元可以是任何型態的固定或可移動隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、快閃記憶體（flash memory）或類似元件或上述元件的組合。
特別是，在本範例實施例中，主裝置100具有介面10(亦稱為，第一介面)，從裝置200具有介面20(亦稱為，第二介面)。其中，第一介面與第二介面彼此電性連接(亦稱為，耦接)使得主裝置100可以與從裝置200進行資料的傳輸。在本範例實施例中，介面10與介面20分別是串列週邊介面(Serial Peripheral Interface，SPI)。其中，一個串列週邊介面會具有從選擇(Select Slave，SS)接腳、串列時脈(Serial Clock，SCLK)接腳、主輸出從輸入(Master Output Slave Input，MOSI)接腳以及主輸入從輸出(Master Input Slave Output，MISO)接腳。而當介面10電性連接介面20時，主裝置100的SS接腳會電性連接至從裝置200的SS接腳，主裝置100的SCLK接腳會電性連接至從裝置200的SCLK接腳，主裝置100的MOSI接腳會電性連接至從裝置200的MOSI接腳，且主裝置100的MISO接腳會電性連接至從裝置200的MISO接腳。
在本範例實施例中，主裝置100的儲存單元中儲存有多個程式碼片段，在上述程式碼片段被安裝後，會由主裝置100的處理單元來執行。例如，主裝置100的儲存單元中包括多個模組，藉由這些模組來分別執行主從式系統1000的各個運作，其中各模組是由一或多個程式碼片段所組成。然而本發明不限於此，上述的各個運作也可以是使用其他硬體形式的方式來實現。此外，主裝置100的處理單元也可以用於控制主裝置100與從裝置200之間資料的傳輸。
以下以多個實施例來描述主裝置100與從裝置200彼此之間的運作方式。
[第一實施例]
圖2是依照本發明的一實施例所繪示的主裝置與從裝置資料傳輸的訊號狀態的示意圖。
請參照圖2，在本範例實施例中，假設主裝置100要與從裝置200進行資料的傳輸。首先，主裝置100會藉由SS接腳提供一選擇訊號至從裝置200以選擇欲進行資料傳輸的從裝置200。如圖1所示，所述選擇訊號例如是將原本SS接腳中處於高電位的訊號調整為低電位的訊號，藉此讓從裝置200得知其已被主裝置100所選擇。
此外，在本範例實施例中，主裝置100會藉由SCLK接腳來提供時脈訊號給從裝置200。也就是說，從裝置200可以直接使用主裝置100所提供的時脈訊號來執行相關的操作，進而省去(或減少)從裝置200中用於產生時脈訊號的電路(例如，鎖相迴路（Phase-Locked Loops，PLL）或震盪器(Oscillator))。在此需說明的是，在本實施例中，主裝置100與從裝置200是以一位元組(byte)作為資料傳輸的基本單位，且時脈訊號中的每一個時脈週期(clock cycle)僅傳輸一位元(bit)。在圖2的實施例中，主裝置100會藉由SCLK接腳來提供時脈訊號給從裝置200，而時脈訊號中可以包括時脈週期組C1~C15以及更多的時脈週期組。特別是，每一個時脈週期組是包括八個時脈週期。也就是說，一個時脈週期組可以用於傳輸一位元組的資料。
在此需說明的是，一般的數位電路中會使用先進先出(First In First Out，FIFO)暫存器來作為資料傳輸的暫存區。然而在本實施例中，主裝置100與從裝置200每次溝通都至少會花費8個時脈週期。由於在此期間不會有一個以上的資料被存取，因此從裝置200可以不必暫存太多的資料。換句話說，在接收一個位元組的資料(在此稱為，第一位元組資料)時，由於下一個位元組的資料(在此稱為，第二位元組資料)尚未傳輸至從裝置200，故可以省去暫存前述第二位元組資料的空間，並且在第一位元組資料傳輸完畢且從FIFO暫存器取出後，再接收前述的第二位元組資料並且使用FIFO暫存器來暫存前述的第二位元組資料。利用前述的特性，可以節省FIFO暫存器的深度(即，容量)。
在本範例實施例中，主裝置100可以在時脈週期組C1的時間內藉由MOSI接腳下達(或提供)指令cmd1(亦稱為，第一指令)至從裝置200。之後，從裝置200會根據指令cmd1與時脈訊號中的時脈週期組C2~C4，執行指令cmd1的操作(亦稱為，第一操作)。在本範例實施例中，第一操作例如是從裝置200根據指令cmd1讀取出對應的資料，並且將所讀取出的資料藉由MISO接腳提供給主裝置100。然而需注意的是，本發明並不用於限定前述第一操作的內容。
當第一操作完成時，從裝置200會根據主裝置100提供的時脈訊號中的時脈週期組C5~C6產生回應訊號RS1以通知主裝置100關於對應於指令cmd1的第一操作的執行結果。例如，在回應訊號RS1中，在時脈週期組C5中提供的訊號為確認(ack)訊號，而在時脈週期組C6中提供的訊號為通知主裝置100關於指令cmd1執行成功或執行失敗的訊號。
之後，主裝置100例如可以在時脈週期組C7的時候感測到回應訊號RS1並且在時脈週期組C8時下達另一個指令cmd2。
例如，主裝置100可以在時脈週期組C8~C9的時間內藉由MOSI接腳下達(或提供)指令cmd2至從裝置200。之後，從裝置200會根據指令cmd2與時脈訊號中的時脈週期組C9~C10，執行指令cmd2的操作。然而需注意的是，本發明並不用於限定前述指令cmd2的操作為何。
當指令cmd2的操作完成時，從裝置200會根據主裝置100提供的時脈訊號中的時脈週期組C11~C13產生回應訊號RS2以通知主裝置100關於對應於指令cmd2的操作的執行結果。
需注意的是，在本範例實施例中，主裝置100與從裝置200會對於多個不同指令，定義每一個指令所需花費的時脈週期的數量。更詳細來說，以前述的指令cmd1為例，如圖2所示，主裝置100與從裝置200會預先定義主裝置100在提供指令cmd1至從裝置200時所需的時脈週期(亦稱為，第一時脈週期)的數量(例如，8個時脈週期(即，1個時脈週期組))、從裝置200在執行對應於指令cmd1的第一操作時所需的時脈週期(亦稱為，第二時脈週期)的數量(例如，24個時脈週期(即，3個時脈週期組))、從裝置200產生回應訊號RS1時所需的時脈週期(亦稱為，第三時脈週期)的數量(例如，16個時脈週期(即，2個時脈週期組))以及主裝置100接收到回應訊號RS1後所需花費的時脈週期的數量。
再例如，以圖2中的指令cmd2為例，如圖2所示，主裝置100與從裝置200會預先定義主裝置100在提供指令cmd2至從裝置200時所需的時脈週期的數量(例如，16個時脈週期(即，2個時脈週期組))、從裝置200在執行對應於指令cmd1的操作時所需的時脈週期的數量(例如，16個時脈週期(即，2個時脈週期組))、從裝置200產生回應訊號RS2時所需的時脈週期的數量(例如，24個時脈週期(即，3個時脈週期組)) 以及主裝置100接收到回應訊號RS2後所需花費的時脈週期的數量。
特別是，藉由定義每一個指令所需花費的時脈週期的數量，可以讓主裝置100得知需提供具有多少數量的時脈週期的時脈訊號給從裝置200。由於從裝置200可以直接根據由主裝置100傳送的時脈訊號來執行對應的操作，從裝置200可以省去(或減少)用於產生時脈訊號的電路。
圖3是依照本發明的一實施例所繪示的指令執行方法的流程圖。
請參照圖3，在步驟S301中，主裝置100提供選擇訊號至從裝置200以選擇從裝置200。在步驟S303中，主裝置100提供第一指令以及時脈訊號至從裝置200。在步驟S305中，從裝置200根據第一指令與時脈訊號，執行對應於第一指令的第一操作。當對應於第一指令的第一操作完成時，在步驟S307中，從裝置200根據時脈訊號產生回應訊號以通知主裝置100關於對應第一指令的第一操作的執行結果。
基於上述，本發明第一實施例的主從式系統與指令執行方法可以讓從裝置直接根據由主裝置傳送的時脈訊號來執行對應的操作，進而省去(或減少)從裝置中用於產生時脈訊號的電路。
[第二實施例]
對於資料傳輸指令(包括記憶體或暫存器存取)，傳統上不同的指令類型，主裝置會先傳輸不同的運算碼(Operation Code，OP code)來溝通，如單一資料傳輸(single-shot)或多資料爆發式傳輸(burst-mode)會以不同的OP code來表示。
然而，在本發明的第二實施例中，當主裝置100與從裝置200彼此之間欲使用多資料爆發式傳輸模式(burst-mode)來傳輸多個連續位址的資料時，可以使用與單一資料傳輸模式(single-shot)相同的運算碼(operation code，OP code)，藉此達到以相同的運算碼來支援單一資料傳輸模式與多資料爆發式傳輸模式，進而節省OP code的定義及有限狀態機(finite state-machine)的狀態數。
詳細來說，圖4A至圖4C是依照本發明的一實施例所繪示的寫入資料的示意圖。請參照圖4A，在本實施例中，假設主裝置100要與從裝置200進行資料的傳輸。首先，主裝置100會藉由SS接腳提供一選擇訊號至從裝置200以選擇欲進行資料傳輸的從裝置200。如圖4A所示，所述選擇訊號例如是將原本SS接腳中處於高電位的訊號調整為低電位的訊號，藉此讓從裝置200得知其已被主裝置100所選擇。
此外，在本範例實施例中，主裝置100會藉由SCLK接腳來提供時脈訊號給從裝置200。在此需說明的是，類似於第一實施例，在本實施例中，主裝置100與從裝置200是以一位元組(byte)作為資料傳輸的基本單位，且時脈訊號中的每一個時脈週期(clock cycle)僅傳輸一位元(bit)。在圖4A至圖4C的實施例中，主裝置100會藉由SCLK接腳來提供時脈訊號給從裝置200，而時脈訊號中可以包括多個時脈週期組。特別是，每一個時脈週期組是包括八個時脈週期。也就是說，一個時脈週期組可以用於傳輸一位元組的資料。
此外，主裝置100還會藉由MOSI接腳提供運算碼(例如，0x11)(亦稱為，第一運算碼)、位址addr_0(亦稱為，第一位址)以及一時脈訊號至所述從裝置200。從裝置200會執行寫入操作(亦稱為，第一寫入操作)以根據第一運算碼、位址addr_0以及主裝置100提供的時脈訊號將主裝置100提供的資料D1(亦稱為，第一資料)寫入至從裝置200的位址addr_0中。
特別是，當從裝置200結束寫入資料D1至位址addr_0後，於主裝置100結束對應於第一運算碼(即，0x11)的操作前且從裝置200在選擇訊號結束(即，選擇訊號從低電位被調整回高電位)前未再接收到時脈訊號時，如圖4A所示，從裝置200會結束執行第一寫入操作。換句話說，在圖4A的實施例中，主裝置100是用於寫入一筆資料至從裝置200中的一位址。
然而，當從裝置200結束寫入資料D1至位址addr_0中且從裝置200在選擇訊號結束(即，選擇訊號從低電位被調整回高電位)前持續地接收到時脈訊號時，如圖4B所示，從裝置200可以根據時脈訊號再從主裝置100取得更多的資料(例如，資料D2~D4，亦稱為第二資料)，並且將所取得的第二資料依序寫入至與位址addr_0相鄰的位址。例如，從裝置200會將資料D2寫入至位址addr_0的下一個位址，將資料D3寫入至位於位址addr_0之後的第二個位址，以及將資料D4寫入至位於位址addr_0之後的第三個位址。
換句話說，圖4B的實施例是對於欲儲存在多個連續位址的多筆資料的寫入，且圖4B中所使用的運算碼可以相同於圖4A的實施例中對於單筆資料的寫入所使用的運算碼。而從裝置200可以根據於選擇訊號的有效期間(即，選擇訊號處於低電位的期間)是否持續接收到時脈訊號來判斷是否執行多個連續位址的寫入。
此外，在另一實施例中，如圖4C所示，當主裝置100欲寫入多筆資料(亦稱為，第三資料)至從裝置200中多個不連續的位址(亦稱為，第三位址)時，主裝置100例如可以藉由MOSI接腳提供另一運算碼(例如，0x13)(亦稱為，第二運算碼)、多個第三位址(即，位址addr_1、位址addr_2以及位址addr_3)以及前述的時脈訊號至從裝置200。從裝置200會根據前述的第二運算碼執行第二寫入操作以根據第二運算碼、前述的多個第三位址以及前述的時脈訊號將第三資料(即，資料D5~D7)分別寫入主裝置100所指定的第三位址(即，位址addr_1、位址addr_2以及位址addr_3)中。如圖4C所示，從裝置200會將資料D5寫入至位址addr_1、將資料D6寫入至位址addr_2以及將資料D7寫入至位址addr_3。
此外，圖5A至圖5C是依照本發明的一實施例所繪示的讀取資料的示意圖。請參照圖5A，在本實施例中，假設主裝置100要與從裝置200進行資料的傳輸。首先，主裝置100會藉由SS接腳提供一選擇訊號至從裝置200以選擇欲進行資料傳輸的從裝置200。如圖5A所示，所述選擇訊號例如是將原本SS接腳中處於高電位的訊號調整為低電位的訊號，藉此讓從裝置200得知其已被主裝置100所選擇。
此外，在本範例實施例中，主裝置100會藉由SCLK接腳來提供時脈訊號給從裝置200。在此需說明的是，類似於第一實施例，在本實施例中，主裝置100與從裝置200是以一位元組(byte)作為資料傳輸的基本單位，且時脈訊號中的每一個時脈週期(clock cycle)僅傳輸一位元(bit)。在圖5A至圖5C的實施例中，主裝置100會藉由SCLK接腳來提供時脈訊號給從裝置200，而時脈訊號中可以包括多個時脈週期組。特別是，每一個時脈週期組是包括八個時脈週期。也就是說，一個時脈週期組可以用於傳輸一位元組的資料。
此外，主裝置100還會藉由MOSI接腳提供運算碼(例如，0x10)(亦稱為，第一運算碼)、位址addr_4(亦稱為，第一位址)以及時脈訊號至從裝置200。從裝置200會根據第一運算碼執行讀取操作(亦稱為，第一讀取操作)以根據第一運算碼、位址addr_4自從裝置200的位址addr_4中讀取出資料D8(亦稱為，第一資料)並藉由MISO接腳將資料D8傳輸給主裝置100。
特別是，當從裝置200結束從位址addr_4讀取資料D8後，於主裝置100結束對應於第一運算碼(即，0x10)的操作前且從裝置200在選擇訊號結束(即，選擇訊號從低電位被調整回高電位)前未再接收到時脈訊號時，如圖5A所示，從裝置200會結束執行第一讀取操作。換句話說，在圖5A的實施例中，主裝置100是用於自從裝置200中的一位址讀取一筆資料。
然而，當從裝置200結束從位址addr_4中讀取資料D8且從裝置200在選擇訊號結束(即，選擇訊號從低電位被調整回高電位)前持續地接收到時脈訊號時，如圖5B所示，從裝置200可以根據時脈訊號再從從裝置200中讀取更多的資料(例如，資料D9~D11，亦稱為第二資料)，並且將所讀取出的第二資料傳送給主裝置100。
換句話說，圖5B的實施例是對於儲存在多個連續位址的多筆資料進行讀取，且圖5B中所使用的運算碼可以相同於圖5A的實施例中對於單筆資料的讀取所使用的運算碼。而從裝置200可以根據是否於選擇訊號的有效期間(即，選擇訊號處於低電位的期間)內持續接收到時脈訊號來判斷是否執行多個連續位址的讀取。
此外，在另一實施例中，如圖5C所示，當主裝置100欲自從裝置200中多個不連續的位址(亦稱為，第三位址)讀取多筆資料(亦稱為，第三資料)時，主裝置100例如可以藉由MOSI接腳提供另一運算碼(例如，0x12)(亦稱為，第二運算碼)、多個第三位址(即，位址addr_5~位址addr_10)以及前述的時脈訊號至從裝置200。從裝置200會根據前述的第二運算碼執行第二讀取操作以根據第二運算碼、前述的多個第三位址以及前述的時脈訊號自從裝置200的第三位址(即，位址addr_5~位址addr_10)中讀取出第三資料(即，資料D12~D15)並將所讀取出的第三資料透過MISO接腳傳送給主裝置100。如圖5C所示，從裝置200會自位址addr_5讀取出資料D12並傳送給主裝置100、自位址addr_6讀取出資料D13並傳送給主裝置100、自位址addr_7讀取出資料D14並傳送給主裝置100以及自位址addr_8讀取出資料D15並傳送給主裝置100，以此類推。
藉由上述，當主裝置100與從裝置200彼此之間欲使用多資料爆發式傳輸模式(burst-mode)來讀取或寫入多個連續位址的資料時，可以使用與單一資料傳輸模式(single-shot)相同的運算碼(operation code，OP code)，藉此達到以相同的運算碼來支援單一資料傳輸模式與多資料爆發式傳輸模式，進而節省OP code的定義及有限狀態機(finite state-machine)的狀態數。
圖6是依照本發明的一實施例所繪示的資料存取方法的流程圖。
請參照圖6，在步驟S601中，主裝置100提供選擇訊號至從裝置200以選擇從裝置200。在步驟S603中，主裝置100提供第一運算碼、第一位址以及時脈訊號至從裝置200。在步驟S605中，從裝置100執行第一存取操作以根據第一運算碼、第一位址以及時脈訊號存取對應於第一位址的第一資料。在步驟S607中，中，從裝置200結束存取對應於第一位址的第一資料。在步驟S609中，從裝置200判斷是否持續接收到時脈訊號。當於主裝置100結束對應述第一運算碼的操作前從裝置200未再接收到時脈訊號時，在步驟S611中，從裝置200會結束執行第一存取操作。當從裝置200持續地接收到時脈訊號時，在步驟S613中，從裝置200會根據時脈訊號存取對應於第二位址的第二資料，其中第二位址是相鄰於第一位址。
綜上所述，本發明的主從式系統、指令執行方法與資料存取方法可以讓從裝置直接根據由主裝置傳送的時脈訊號來執行對應的操作，進而省去(或減少)從裝置中用於產生時脈訊號的電路。此外，在本發明的主從式系統、指令執行方法與資料存取方法中，當主裝置與從裝置彼此之間欲使用多資料爆發式傳輸模式(burst-mode)來傳輸多個連續位址的資料時，可以使用與單一資料傳輸模式(single-shot)相同的運算碼(operation code，OP code)，藉此達到以相同的運算碼來支援單一資料傳輸模式與多資料爆發式傳輸模式，進而節省OP code的定義及有限狀態機(finite state-machine)的狀態數。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1000‧‧‧主從式系統
100‧‧‧主裝置
200‧‧‧從裝置
10、20‧‧‧介面
SS、SCLK、MOSI、MISO‧‧‧接腳
C1~C15‧‧‧時脈週期組
cmd1、cmd2‧‧‧指令
RS1、RS2‧‧‧回應訊號
S301‧‧‧主裝置提供選擇訊號至從裝置以選擇從裝置的步驟
S303‧‧‧主裝置提供第一指令以及時脈訊號至從裝置的步驟
S305‧‧‧從裝置根據第一指令與時脈訊號，執行對應於第一指令的第一操作的步驟
S307‧‧‧當對應於第一指令的第一操作完成時，從裝置根據時脈訊號產生回應訊號以通知主裝置關於對應第一指令的第一操作的執行結果的步驟
0x10、0x11、0x12、0x13‧‧‧運算碼
addr_0~addr_10‧‧‧位址
D1~D15‧‧‧資料
S601‧‧‧主裝置提供選擇訊號至從裝置以選擇從裝置的步驟
S603‧‧‧主裝置提供第一運算碼、第一位址以及時脈訊號至從裝置的步驟
S605‧‧‧從裝置執行第一存取操作以根據第一運算碼、第一位址以及時脈訊號存取對應於第一位址的第一資料的步驟
S607‧‧‧從裝置結束存取對應於第一位址的第一資料的步驟
S609‧‧‧從裝置判斷是否持續接收到時脈訊號的步驟
S611‧‧‧從裝置結束執行第一存取操作的步驟
S613‧‧‧從裝置根據時脈訊號存取對應於第二位址的第二資料，其中第二位址是相鄰於第一位址的步驟
圖1是依照本發明的一實施例所繪示的主從式系統的示意圖。 圖2是依照本發明的一實施例所繪示的主裝置與從裝置資料傳輸的訊號狀態的示意圖。 圖3是依照本發明的一實施例所繪示的指令執行方法的流程圖。 圖4A至圖4C是依照本發明的一實施例所繪示的寫入資料的示意圖。 圖5A至圖5C是依照本發明的一實施例所繪示的讀取資料的示意圖。 圖6是依照本發明的一實施例所繪示的資料存取方法的流程圖。

Claims (30)

  1. 一種主從式系統，包括： 一主裝置，具有一第一介面；以及 一從裝置，具有一第二介面且所述第二介面電性連接至所述第一介面，其中 所述主裝置提供一第一指令以及一時脈訊號至所述從裝置， 所述從裝置根據所述第一指令與所述時脈訊號，執行對應於所述第一指令的一第一操作，以及 當對應於所述第一指令的所述第一操作完成時，所述從裝置根據所述時脈訊號產生一回應訊號以通知所述主裝置關於對應於所述第一指令的所述第一操作的一執行結果。
  2. 如申請專利範圍第1項所述的主從式系統，其中在所述主裝置提供所述第一指令以及所述時脈訊號至所述從裝置的運作之前， 所述主裝置與所述從裝置預先定義所述主裝置在提供所述第一指令至所述從裝置時所需的所述時脈訊號中的一第一時脈週期的數量、所述從裝置在執行對應於所述第一指令的所述第一操作時所需的所述時脈訊號中的一第二時脈週期的數量以及所述從裝置產生所述回應訊號時所需的所述時脈訊號中的一第三時脈週期的數量。
  3. 如申請專利範圍第1項所述的主從式系統，其中在所述主裝置提供所述第一指令以及所述時脈訊號至所述從裝置的運作之前， 所述主裝置提供一選擇訊號至所述從裝置以選擇所述從裝置執行對應於所述第一指令的所述第一操作。
  4. 如申請專利範圍第3項所述的主從式系統，其中所述第一介面與所述第二介面是串列週邊介面(Serial Peripheral Interface，SPI)。
  5. 如申請專利範圍第4項所述的主從式系統，其中所述選擇訊號是藉由所述串列週邊介面中的一從選擇(Select Slave，SS)接腳提供給所述從裝置，所述時脈訊號是藉由所述串列週邊介面中的一串列時脈(Serial Clock，SCLK)接腳提供給所述從裝置，所述第一指令是藉由所述串列週邊介面中的一主輸出從輸入(Master Output Slave Input，MOSI)接腳提供給所述從裝置，以及所述回應訊號是藉由所述串列週邊介面中的一主輸入從輸出(Master Input Slave Output，MISO)接腳提供給所述從裝置。
  6. 如申請專利範圍第1項所述的主從式系統，其中所述主裝置與所述從裝置是以一位元組(byte)作為資料傳輸的基本單位，且所述時脈訊號中的每一個時脈週期(clock cycle)僅傳輸一位元(bit)。
  7. 一種指令執行方法，用於一主從式系統，所述主從式系統包括具有一第一介面的一主裝置以及具有一第二介面的一從裝置，所述第二介面電性連接至所述第一介面，所述方法包括： 藉由所述主裝置提供一第一指令以及一時脈訊號至所述從裝置； 藉由所述從裝置根據所述第一指令與所述時脈訊號，執行對應於所述第一指令的一第一操作；以及 當對應於所述第一指令的所述第一操作完成時，藉由所述從裝置根據所述時脈訊號產生一回應訊號以通知所述主裝置關於對應於所述第一指令的所述第一操作的一執行結果。
  8. 如申請專利範圍第7項所述的指令執行方法，其中在提供所述第一指令以及所述時脈訊號至所述從裝置的步驟之前，所述方法還包括： 藉由所述主裝置與所述從裝置預先定義所述主裝置在提供所述第一指令至所述從裝置時所需的所述時脈訊號中的一第一時脈週期的數量、所述從裝置在執行對應於所述第一指令的所述第一操作時所需的所述時脈訊號中的一第二時脈週期的數量以及所述從裝置產生所述回應訊號時所需的所述時脈訊號中的一第三時脈週期的數量。
  9. 如申請專利範圍第7項所述的指令執行方法，其中在提供所述第一指令以及所述時脈訊號至所述從裝置的步驟之前，所述方法還包括： 藉由所述主裝置提供一選擇訊號至所述從裝置以選擇所述從裝置執行對應於所述第一指令的所述第一操作。
  10. 如申請專利範圍第9項所述的指令執行方法，其中所述第一介面與所述第二介面是串列週邊介面(Serial Peripheral Interface，SPI)。
  11. 如申請專利範圍第10項所述的指令執行方法，其中所述選擇訊號是藉由所述串列週邊介面中的一從選擇(Select Slave，SS)接腳提供給所述從裝置，所述時脈訊號是藉由所述串列週邊介面中的一串列時脈(Serial Clock，SCLK)接腳提供給所述從裝置，所述第一指令是藉由所述串列週邊介面中的一主輸出從輸入(Master Output Slave Input，MOSI)接腳提供給所述從裝置，以及所述回應訊號是藉由所述串列週邊介面中的一主輸入從輸出(Master Input Slave Output，MISO)接腳提供給所述從裝置。
  12. 如申請專利範圍第7項所述的指令執行方法，其中所述主裝置與所述從裝置是以一位元組(byte)作為資料傳輸的基本單位，且所述時脈訊號中的每一個時脈週期(clock cycle)僅傳輸一位元(bit)。
  13. 一種主從式系統，包括： 一主裝置，具有一第一介面；以及 一從裝置，具有一第二介面且所述第二介面電性連接至所述第一介面，其中 所述主裝置提供一第一運算碼(operation code，OP code)、一第一位址以及一時脈訊號至所述從裝置， 所述從裝置執行一第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的一第一資料， 當所述從裝置結束存取對應於所述第一位址的所述第一資料且於所述主裝置結束對應於所述第一運算碼的操作前所述從裝置未再接收到所述時脈訊號時，所述從裝置結束執行所述第一存取操作，以及 當所述從裝置結束存取對應於所述第一位址的所述第一資料且所述從裝置持續地接收到所述時脈訊號時，所述從裝置根據所述時脈訊號存取對應於一第二位址的一第二資料，其中所述第二位址是相鄰於所述第一位址。
  14. 如申請專利範圍第13項所述的主從式系統，其中 所述主裝置提供一第二運算碼、多個第三位址以及所述時脈訊號至所述從裝置， 所述從裝置執行一第二存取操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號存取對應於所述多個第三位址的多個第三資料。
  15. 如申請專利範圍第13項所述的主從式系統，其中所述第一存取操作為一第一寫入操作，其中在執行所述第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的所述第一資料的運作中， 所述從裝置執行所述第一寫入操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號將所述第一資料寫入至所述從裝置的所述第一位址中， 其中在根據所述時脈訊號存取對應於所述第二位址的所述第二資料的運作中，所述從裝置將所述第二資料寫入至所述從裝置的所述第二位址中。
  16. 如申請專利範圍第14項所述的主從式系統，其中所述第二存取操作為一第二寫入操作，其中在執行所述第二存取操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號存取對應於所述多個第三位址的所述多個第三資料的運作中， 所述從裝置執行所述第二寫入操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號將所述多個第三資料分別寫入至所述從裝置的所述多個第三位址中。
  17. 如申請專利範圍第13項所述的主從式系統，其中所述第一存取操作為一第一讀取操作，其中在執行所述第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的所述第一資料的運作中， 所述從裝置執行所述第一讀取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號將從所述從裝置的所述第一位址中讀取出所述第一資料， 其中在根據所述時脈訊號存取對應於所述第二位址的所述第二資料的運作中，所述從裝置從所述從裝置的所述第二位址中讀取出所述第二資料。
  18. 如申請專利範圍第14項所述的主從式系統，其中所述第二存取操作為一第二讀取操作，其中在執行所述第二存取操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號存取對應於所述多個第三位址的所述多個第三資料的運作中， 所述從裝置執行所述第二寫入操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號分別從所述從裝置的所述多個第三位址中讀取出所述多個第三資料。
  19. 如申請專利範圍第13項所述的主從式系統，其中在提供所述第一運算碼、所述第一位址以及所述時脈訊號至所述從裝置的運作之前， 所述主裝置提供一選擇訊號至所述從裝置以選擇所述從裝置執行所述第一存取操作。
  20. 如申請專利範圍第19項所述的主從式系統，其中所述第一介面與所述第二介面是串列週邊介面(Serial Peripheral Interface，SPI)。
  21. 如申請專利範圍第20項所述的主從式系統，其中所述選擇訊號是藉由所述串列週邊介面中的一從選擇(Select Slave，SS)接腳提供給所述從裝置，所述時脈訊號是藉由所述串列週邊介面中的一串列時脈(Serial Clock，SCLK)接腳提供給所述從裝置，所述第一運算碼與所述第一位址是藉由所述串列週邊介面中的一主輸出從輸入(Master Output Slave Input，MOSI)接腳提供給所述從裝置，以及所述第一資料以及所述第二資料是藉由所述串列週邊介面中的所述主輸出從輸入(Master Output Slave Input，MOSI)提供給所述從裝置或藉由所述串列週邊介面中的一主輸入從輸出(Master Input Slave Output，MISO)接腳提供給所述主裝置。
  22. 一種資料存取方法，用於一主從式系統，所述主從式系統包括具有一第一介面的一主裝置以及具有一第二介面的一從裝置，所述第二介面電性連接至所述第一介面，所述方法包括： 藉由所述主裝置提供一第一運算碼(operation code，OP code)、一第一位址以及一時脈訊號至所述從裝置； 藉由所述從裝置執行一第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的一第一資料； 當所述從裝置結束存取對應於所述第一位址的所述第一資料且於所述主裝置結束對應於所述第一運算碼的操作前所述從裝置未再接收到所述時脈訊號時，藉由所述從裝置結束執行所述第一存取操作；以及 當所述從裝置結束存取對應於所述第一位址的所述第一資料且所述從裝置持續地接收到所述時脈訊號時，藉由所述從裝置根據所述時脈訊號存取對應於一第二位址的一第二資料，其中所述第二位址是相鄰於所述第一位址。
  23. 如申請專利範圍第22項所述的資料存取方法，更包括： 藉由所述主裝置提供一第二運算碼、多個第三位址以及所述時脈訊號至所述從裝置；以及 藉由所述從裝置執行一第二存取操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號存取對應於所述多個第三位址的多個第三資料。
  24. 如申請專利範圍第22項所述的資料存取方法，其中所述第一存取操作為一第一寫入操作，其中執行所述第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的所述第一資料的步驟包括： 藉由所述從裝置執行所述第一寫入操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號將所述第一資料寫入至所述從裝置的所述第一位址中， 其中根據所述時脈訊號存取對應於所述第二位址的所述第二資料的步驟包括： 藉由所述從裝置將所述第二資料寫入至所述從裝置的所述第二位址中。
  25. 如申請專利範圍第23項所述的資料存取方法，其中所述第二存取操作為一第二寫入操作，其中執行所述第二存取操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號存取對應於所述多個第三位址的所述多個第三資料的步驟包括： 藉由所述從裝置執行所述第二寫入操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號將所述多個第三資料分別寫入至所述從裝置的所述多個第三位址中。
  26. 如申請專利範圍第22項所述的資料存取方法，其中所述第一存取操作為一第一讀取操作，其中執行所述第一存取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號存取對應於所述第一位址的所述第一資料的步驟包括： 藉由所述從裝置執行所述第一讀取操作以根據所述第一運算碼、所述第一位址以及所述時脈訊號將從所述從裝置的所述第一位址中讀取出所述第一資料， 其中根據所述時脈訊號存取對應於所述第二位址的所述第二資料的步驟包括： 藉由所述從裝置從所述從裝置的所述第二位址中讀取出所述第二資料。
  27. 如申請專利範圍第23項所述的資料存取方法，其中所述第二存取操作為一第二讀取操作，其中執行所述第二存取操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號存取對應於所述多個第三位址的所述多個第三資料的步驟包括： 藉由所述從裝置執行所述第二寫入操作以根據所述第二運算碼、所述多個第三位址以及所述時脈訊號分別從所述從裝置的所述多個第三位址中讀取出所述多個第三資料。
  28. 如申請專利範圍第22項所述的資料存取方法，其中在提供所述第一運算碼、所述第一位址以及所述時脈訊號至所述從裝置的步驟之前，所述方法還包括： 藉由所述主裝置提供一選擇訊號至所述從裝置以選擇所述從裝置執行所述第一存取操作。
  29. 如申請專利範圍第28項所述的資料存取方法，其中所述第一介面與所述第二介面是串列週邊介面(Serial Peripheral Interface，SPI)。
  30. 如申請專利範圍第29項所述的資料存取方法，其中所述選擇訊號是藉由所述串列週邊介面中的一從選擇(Select Slave，SS)接腳提供給所述從裝置，所述時脈訊號是藉由所述串列週邊介面中的一串列時脈(Serial Clock，SCLK)接腳提供給所述從裝置，所述第一運算碼與所述第一位址是藉由所述串列週邊介面中的一主輸出從輸入(Master Output Slave Input，MOSI)接腳提供給所述從裝置，以及所述第一資料以及所述第二資料是藉由所述串列週邊介面中的所述主輸出從輸入(Master Output Slave Input，MOSI)提供給所述從裝置或藉由所述串列週邊介面中的一主輸入從輸出(Master Input Slave Output，MISO)接腳提供給所述主裝置。
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