CN101950280B - 产生多个串行总线芯片选择的方法 - Google Patents

Abstract

一种系统具有一串行总线、一主装置以及多个从装置。串行总线具有一电子网，用以传送一时钟信号。该多个从装置耦接串行总线。主装置根据一第一或第二型式，分别调制时钟信号，用以选择第一或第二从装置。第一型式不同于第二型式。根据第一及第二型式，调制后的时钟信号可具有不同的频率，或是在致能一单一从选择信号前，调制后的时钟信号的时钟边缘的数量不同。每一从装置直接地从该主装置，检测第一及第二型式，或是一控制装置直接地从该主装置，检测第一及第二型式，用以选择该从装置的一者。

Description

产生多个串行总线芯片选择的方法

技术领域

本发明是有关于一种利用计算机系统的串行总线(serial bus)的传输，特别是有关于一种在多个接受者(recipient)间选择的传输。

背景技术

由于串行总线优于并列总线，因此，经常被应用在计算机系统中。由于集成电路有接脚数量的限制，并且传输线需具有较小的尺寸、故接脚数量较少的串行总线能够符合它们的需求。再者，由于串行总线的接脚数量较少，故可降低干扰(crosstalk)。在一些应用中，串行总线被用在点对点的传输系统中，也就是在两装置间进行传输。然而，在部分的串行总线结构中，必须与多个装置进行传输，因此，必须要有个方法，能够在一主要装置与多个目标装置间进行传输，并且不能增加串行总线原有的信号数量，不然串行总线就失去了原本的优势。

发明内容

本发明提供一种主装置，用以从多个从装置中，选择一者进行传输。该多个从装置耦接一串行总线。本发明的主装置包括一主串行端口接口以及一处理器。主串行端口接口耦接串行总线，并具有一输出端，用以从主装置中，提供一时钟信号予从装置。处理器耦接主串行端口接口。处理器控制主串行端口接口，用以根据一第一型式，调制时钟信号，用以选择从装置中的一第一从装置，以及根据一第二型式，调制时钟信号，用以选择从装置中的一第二从装置，第一型式不同于第二型式。

本发明还提供一种系统，包括一串行总线、多个从装置以及一主装置。串行总线具有一电子网，用以传送一时钟信号。从装置耦接串行总线。主装置耦接串行总线，并具有一第一输出端。第一输出耦接电子网，用以传送一时钟信号以选择从装置。主装置根据一第一型式，调制时钟信号，用以选择该多个从装置中的一第一从装置，以及根据一第二型式，调制时钟信号，用以选择该等从装置中的一第二从装置。

本发明还提供一种方法，适用于一主装置。主装置耦接一串行总线，用以分别地选择多个从装置。从装置耦接串行总线。串行总线具有一单一电路径，用以将一时钟信号由主装置，传送至从装置。本发明的方法包括，根据一第一型式，调制在该单一电路径上的该时钟信号，用以选择该多个从装置中的一第一从装置；以及根据一第二型式，调制在该单一电路径上的该时钟信号，用以选择该等从装置中的一第二从装置。

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明的微处理器的示意图。

图2及3为已知串行端口接口总线的示意图。

图4-7说明本发明的信号传输的方法。

[主要元件标号说明]

100：微处理器；                101：主处理器；

102：指令高速缓存；            104：特定模块暂存器；

106：SPROC控制暂存器；         108：SPROC状态暂存器；

112：指令转译器；              114：追踪器程序；

116：暂存器别名表；            118：保留站；

122：执行单元；                124：引退单元；

126：总线接口单元；            132：SPROC代码；

134：服务处理器；              136：SPROC随机存取存储器；

144：微码单元；                138、142、146：总线；

202、302、134：主装置；        204、204-A～204-C：从装置；

406、506：从选择产生器。

具体实施方式

图1为本发明的微处理器的示意图。如图所示，微处理器100具有主处理器101以及服务处理器(service processor；SPROC)134。主处理器101以及服务处理器134集成于单一集成电路中。此处所述的「主处理器」、「处理器」或是「微处理器」是指集成电路中的非服务处理器的部分。在一可能实施例中，主处理器101为一x86(也可称为IA-32)结构处理器。以x86结构处理器而言，如果可以正确地执行多数的应用程序的话，则可作为主处理器101，其中该等应用程序被设计成，可在x86处理器上执行。如果可以得到预期的结果，则表示应用程序可正确地被执行。尤其是，主处理器101执行x86的指令，并且具有x86使用者可见暂存器集(user visible register set)。

主处理器101包括指令高速缓存(instruction cache)102以及微码(microcode)单元144。指令高速缓存102及微码单元144提供指令予指令转译器(translator)112。微码单元144具有追踪器程序(tracer routine)114。追踪器程序114为一微代理程序集。微代理程序集会一直保持休眠状态，直到一软件写入到一控制暂存器(如WRMSR指令)，微代理程序集才会被致能。追踪器为主处理器101的除错及性能协调工具。许多事件均可触发追踪器程序114。一旦追踪器程序114被致能，便可聚集主处理器101状态信息，并将其写入存储器里特定的地址中，使得被聚集的信息可被一逻辑分析器所撷取，该逻辑分析器监控外部处理总线。

指令转译器112将所接收到的指令转译成微指令。指令转译器112可能根据主处理器101的指令集结构里的一预设指令集的解码后结果，唤起微码单元144，如追踪器程序114。指令转译器112提供微指令予暂存器别名表(Register Alias Table；RAT)116。暂存器别名表116产生指令的相依性(dependencies)，并维持一相依关系表。

主处理器101还具有多个执行单元122。执行单元122执行微指令。保留站(reservation station)118连接执行单元122。保留站118具有执行单元122所欲执行的微指令。暂存器别名表116根据程序顺序，接收微指令，并将所接收到的微指令，发送至保留站118，其中程序顺序是与相依性有关。引退单元(retire unit)124根据程序顺序，引退微指令。

主处理器101也具有总线接口单元126。总线接口单元126使主处理器101通过一处理器总线146，耦接到系统的其它部分，如存储器及/或芯片组。

主处理器101还具有许多特定模块暂存器(model specific register；MSR)104。该等特定模块暂存器104均为使用者可编程。另外，使用者可编程该等特定模块暂存器104，用以控制微码单元144的操作。

主处理器101也具有SPROC(服务处理器)控制暂存器106以及SPROC状态暂存器108。SPROC控制暂存器106以及SPROC状态暂存器108耦接执行单元122，用以在主处理器101与服务处理器134之间，进行数据传输。SPROC控制暂存器106与SPROC状态暂存器108通过总线142，耦接到服务处理器134。如图1所示，服务处理器134具有SPROC代码132、SPROC随机存取存储器(RAM)136以及串行端口接口(serial port interface；SPI)总线138。SPROC随机存取存储器136储存日志信息(log information)。串行端口接口总线138将日志信息传送至一外部装置。为了提高方便性，服务处理器134可命令追踪器程序114，使得在主处理器101之中运作，用以将SPROC随机存取存储器136所储存的日志信息，储存在系统存储器中，稍后将详细说明。

由于异步事件，可能会造成追踪器程序114无法分配得宜。然而，主处理器101可命令服务处理器134，使其检测事件，并根据检测的结果，执行动作(如建立一事件日志，稍后将说明)。服务处理器134可自行提供日志信息予使用者，并且其可与追踪器程序114相互作用，使得追踪器程序114提供日志信息，或是使追踪器程序114执行其它动作，稍后将说明。以下为服务处理器134可检测到的事件：

1、主处理器101被挂起(hang)。主处理器101并不会根据一些时钟周期，引退任何指令。这些时钟周期可通过特定模块暂存器104而被编程。在一可能实施例中，主处理器101具有一计数器。每当主处理器101引退一指令时，该计数器所计数的值会连同特定模块暂存器104所储存的值，一起被载入。在其它状态下，计数器计数时钟周期的数量。当计数器计数到一预设值时，主处理器101的硬件会设定SPROC状态暂存器108内的一位，用以表示主处理器101被挂起。当主处理器101被挂起时，这样的作法是有益于判断指令已被执行。

2、主处理器101从存储器的非缓冲(uncacheable)区域中，加载数据。在一可能实施例中，存储器子系统硬件设定SPROC状态暂存器108内的相对应位。

3、主处理器101的温度改变。在一可能实施例中，微处理器100具有一温度检测器，用以主处理器101的温度变化。

4、操作系统要求主处理器101执行倍频，也就是改变主处理器101的内部时钟频率，及/或要求改变主处理器101的电压电平。在一可能实施例中，微码执行该操作系统的要求，并设定SPROC状态暂存器108内的相对应位。

5、主处理器101本身的调解、协调改变电压电平及/或总线的时钟比例，用以达到节能或是性能的改善。

6、主处理器101的一内部定时器停止。

7、一快取探测(cache snoop)的发生，该快取探测探测到被更改的快取线，该快取线被写入到存储器中。一种用以对主处理器101进行除错的方法会将追踪器程序114的日志信息与一软件功能模型仿真器(softwarefunctional model simulator)的执行结果相比较。该软件功能模型仿真器用以仿真主处理器101。为了根据一外部事作而模拟主处理器101的运作，该仿真器必需能够识别外部事件(如芯片组要求进行快取探测)。因此，由于除错器被致能，故可提供快取线被更改的时间予仿真器，并有助于除错，因此，在主处理器101的实际操作中，若快取线被更改时，对服务处理器134的检测以及追踪器程序114的日志事件而言，是有益处的。

8、主处理器101的温度、电压、或是总线倍频超出各自的范围。上述的各种范围可通过特定模块暂存器104而被可编程。

9、微处理器100的一外部接脚接收到使用者所触发的一外部触发信号。

由于服务处理器134所执行的SPROC代码132与主处理器101无关，故不需具有与追踪器程序114相同的限制。因此，其可检测或是通知事件的发生。事件的检测及通知与主处理器101的指令执行范围无关，并且不会中断主处理器101的状态。

服务处理器134耦接串行端口接口总线138。串行端口接口总线138致能服务处理器134，用以在微处理器100的外部进行传输。

图2及3为已知串行端口接口总线的示意图。在图2中，已知串行端口接口总线为一串行总线，其具有四个信号，分别为一时钟信号(SCLK)、主数据输出/从数据输入信号(master data output/slave data input；MOSI)、主数据输入/从数据输出信号(master data input/slave data output；MISO)以及从选择信号(slave select；SS)。当信号SS为低电平时，从装置204接收到信号SCLK、MOSI及SS，而主装置202接收到信号MISO。

然而，在实际的应用上，经常需利用单一串行端口接口总线，在一主装置与多个从装置之间进行传输。已知的作法是使主装置提供多个信号SS。如图3所示，主装置302提供信号SS1～SS3。然而，这样的作法却会增加信号的数量。因此，需要一种方法，其虽使用单一串行总线，但却不会增加信号的数量。

图4-7说明本发明的信号传输的方法。通过串行端口接口总线的信号SCLK与SS的结合，便可选择多个从装置中的一者。具体而言，每个从装置可能具有监控装置、除错装置、或是控制装置。监控装置用以监控微处理器100的温度、电压及/或频率。除错装置可为诊断卡(port 80 card)、除错头(debug header)。除错装置可能具有闪存，用以记录除错数据。控制装置用以控制系统装置，如风扇速度。

请参考图4-7，分别显示本发明的串行端口接口总线的不同实施例。图4-7可应用于图1所示的微处理器100之中，但并非用以限制本发明。在其它实施例中，图4-7可应用至其它的微处理器中。在本实施例中，图1的微处理器100具有串行端口接口总线138。

请参考图4，当服务处理器134(以下称为主装置134)欲指定的不同的从装置，主装置134所产生的信号SCLK将具有不同的频率。举例而言，若主装置134欲与从装置204-A进行传输时，则主装置134的信号SCLK的频率可能为50MHz。若主装置134欲与从装置204-B进行传输时，则主装置134的信号SCLK的频率可能为60MHz。主装置134欲与从装置204-C进行传输时，则主装置134的信号SCLK的频率可能为70MHz。系统平台(host platform)具有一从选择产生器(slave select generator)406，用以接收主装置134的信号SCLK及SS。在一可能实施例中，系统平台可能为主机板(motherboard)。从选择产生器406亦可接收参考时钟信号408。举例而言，参考时钟信号可能为一时钟信号，该时钟信号的频率为10MHz。从选择产生器406根据信号SCLK与参考时钟信号408的频率关系(也就是信号SCLK与参考时钟信号408的频率比例)，选择从装置204-A～204-C的一者。举例而言，当主装置134欲与从装置204-B进行传输时，则主装置134所产生的信号SCLK的频率为60MHz，并且主装置134致能信号SS。从选择产生器406根据主装置134所产生的信号SCLK以及参考时钟信号408之间的频率比例，产生一致能电平(如一低电平)，并将此致能值提供予从装置204-B，用以作为从装置204B的信号SS。此外，从选择产生器406产生一禁能电平，并将此禁能电平传送至从装置204-A及204-C，用以作为从装置204A及204C的信号SS。

请参考图5，图5与图4相似，不同之处在于，从选择产生器506并不需要参考时钟信号。相反地，在主装置134致能信号SS前，主装置134依据信号SCLK产生一脉冲序列(pulse train)。主装置134根据不同的从装置，产生不同脉冲数量的脉冲序列。通过控制脉冲序列的脉冲数量，便可选择从装置204-A～204-C的一者。从选择产生器506具有一计数器。在信号SS被致能前，计数器开始计数信号SCLK的边缘(clock edges)数量，即计算信号SCLK的脉冲数量。从选择产生器506利用计数结果，决定致能哪个从装置的信号SS。举例而言，主装置134及从选择产生器506使用上述方法，例如计数脉冲序列SS具有10个边缘时，表示选择从装置204-A；当计数脉冲序列SS具有20个边缘时，表示选择从装置204-B；当计数脉冲序列SS具有30个边缘时，表示选择从装置204-C。在一可能实施例中，当信号SS不再指定(indicate)一从装置时，计数器便会被重置。在本实施例中，主装置134可使用相同的信号SCLK与所有从装置204-A～204-C进行数据传输。在图4及5中，并不需要修改从装置204A～204C。

请参考图6，图6相似图4，不同之处在于，图6的主装置134产生相对应的信号SCLK予从装置204-A～204-C，但只有某一特定的从装置会动作。在本实施例中，并不需要一独立的从选择产生器406。在图6中，每一从装置204实际上执行图4所示的从选择产生器406的功能。每一从装置接收主装置134所产生的信号SCLK，并将接收到的信号SCLK与参考时钟信号408相比较，用以得知信号SCLK与参考时钟信号408之间的频率关系(如频率比例)。若所得知的频率关系是指向一特定从装置时，则该特定从装置响应主装置134所产生的信号SS，而其它未被指定到的从装置不响应主装置134所产生的信号SS。在本实施例中，并不需要一独立的从选择产生器406。另外，在设计从装置时，需使从装置能够接收并使用参考时钟信号408。

请参考图7，图7相似图5，不同之处在于，图7的主装置134产生一特定脉冲序列予每一从装置204。在本实施例中，并不需要一独立的从选择产生器406。相反地，每一从装置204实际上执行从选择产生器406的功能。每一从装置具有一计数器，用以在主装置134致能信号SS前，计数在信号SCLK上的脉冲数量是否符合其特定脉冲序列。

在图6及图7中，需要一装置(图中未显示)，用以得知每一从装置204的频率/脉冲数量或是时钟边缘。通过不同的实施例，均可达到上述功能，如利用硬件跳线、熔丝(fuse)、或是每一从装置的输入接脚的不同硬编码值(hardcoded value)。

虽然上述的实施例主要是针对串行端口接口总线(SPI bus)，但在其它实施例中，亦可应用于其它总线中，均可达到通过不同的时钟信号的频率，从多个从装置中，择一进行传输。另外，虽然上述实施例是以3个从装置为例，但并非用以限制本发明。在其它实施例中，从装置的数量是依据总线所能承载的数量而决定。

图标所显示的电子网(electrical nets)，即图示里的连接线，为单一引导作用的电子网，其它术语(如导体)亦可取代电子网。

本发明的主要特点总结于下：

(1)一主装置用以从多个从装置中选择一者进行传输，多个从装置耦接一串行总线，主装置包括一主串行端口接口，耦接串行总线，并具有一输出端，用以从主装置中提供一时钟信号予一从装置。一处理器耦接并控制主串行端口接口，用以根据一第一型式(first manner)，调制(modulate)时钟信号，以选择一第一从装置，并根据一第二型式(second manner)，调制时钟信号，以选择一第二从装置，第一型式不同于第二型式。主串行端口接口根据第一型式，调制时钟信号，在一第一周期，主串行端口接口使时钟信号具有一第一频率，主串行端口接口根据第二型式，调制时钟信号，在一第二周期，主串行端口接口使时钟信号具有一第二频率，第一频率不同于第二频率。

在一实施例中，主串行端口接口用以从主装置中，提供一单一从选择信号予多个从装置。在致能单一从选择信号前，主串行端口接口根据第一型式，调制时钟信号，用以产生一第一脉冲序列，第一脉冲序列的时钟边缘的数量为一第一预设值。在致能单一从选择信号前，主串行端口接口根据第二型式，调制时钟信号，用以产生一第二脉冲序列，第二脉冲序列的时钟边缘的数量为一第二预设值，第一预设值不同于第二预设值。

(2)一系统，包括一串行总线，具有一电子网，用以传送一时钟信号。多个从装置耦接串行总线。一主装置耦接串行总线，并具有一第一输出端，第一输出端耦接电子网，用以传送一时钟信号以选择一从装置。主装置根据一第一型式，调制时钟信号，用以选择一第一从装置，以及根据一第二型式，调制时钟信号，用以选择一第二从装置。

上述系统还包括一控制装置，与主装置以及多个从装置各自独立，其中控制装置耦接主装置以及多个从装置；控制装置检测第一型式，并且致能一第一从选择信号予第一从装置，使得第一从装置与主装置进行传输。控制装置检测第二型式，并且致能一第二从选择信号予第二从装置，使得第二从装置与主装置进行传输。其中根据第一型式，调制时钟信号，在一第一期间，主装置调制时钟信号，使时钟信号具有一第一频率。根据第二型式，调制时钟信号，在一第二期间，主装置调制时钟信号，使时钟信号具有一第二频率，第一频率不同于第二频率。控制装置判断第一频率与一参考时钟信号的频率是否为一第一预设比例，用以使主装置与第一从装置进行传输。控制装置判断第二频率与参考时钟信号的频率是否为一第二预设比例，用以使主装置与第二从装置进行传输，第一预设比例不同于第二预设比例。

在一实施例中，主装置提供一单一从选择信号予控制装置。在致能单一从选择信号之前，主装置根据第一型式，调制时钟信号，用以产生一第一脉冲序列，第一脉冲序列的时钟边缘的数量为一第一预设值。在致能单一从选择信号前，主装置根据第二型式，调制时钟信号，用以产生一第二脉冲序列，第二脉冲序列的时钟边缘的数量为一第二预设值，第一预设值不同于第二预设值。控制装置包括一计数器，在被重置后，当主装置未致能从选择信号时，计数器根据检测结果，开始计数时钟信号的时钟边缘的数量，当从选择信号被致能时，计数器停止计数。当计数器的计数值为第一预设值时，控制装置致能单一从选择信号，用以选择第一从装置，使其与主装置进行传输。当计数器的计数值为第二预设值时，控制装置致能单一从选择信号，用以选择第二从装置，使其与主装置进行传输。第一从装置检测根据第一型式调制后的时钟信号，用以判断主装置是否选择第一从装置。第二从装置检测根据第二型式调制后的时钟信号，用以判断主装置是否选择第二从装置。第一从装置检测根据第一型式调制后的时钟信号，在一第一期间，调制后的时钟信号具有一第一频率。第二从装置检测根据第二型式调制后的时钟信号，在一第二期间，调制后的时钟信号具有第二频率，第一频率不同于第二频率。第一从装置判断是否第一频率与一参考时钟信号的频率为一第一预设比例。第二从装置判断是否第二频率与参考时钟信号的频率为一第二预设比例。

在一实施例中，主装置提供一从选择信号予多个从装置。检测根据第一型式调制后的时钟信号，在致能时钟信号前，第一从装置检测第一电子网上的一第一脉冲序列，第一脉冲序列具有多个时钟边缘，多个时钟边缘的数量为一第一预设值；检测根据第二型式调制后的时钟信号，在致能时钟信号前，第二从装置检测第二电子网上的一第二脉冲序列，第二脉冲序列具有多个时钟边缘，多个时钟边缘的数量为一第二预设值；其中每一从装置包括：一计数器，在被重置后，当主装置未致能从选择信号时，计算器根据检测结果，开始计数时钟信号的时钟边缘的数量，当从选择信号被致能时，计数器停止计数；当计数器的计数值为第一预设值时，表示主装置选择第一从装置；当计数器的计数值为第二预设值时，表示主装置选择第二从装置。

(2)一方法，适用于一主装置，主装置耦接一串行总线，用以分别地选择多个从装置，多个从装置耦接串行总线，串行总线具有一单一电路径，用以将一时钟信号由主装置，传送至多个从装置，上述方法包括：根据一第一型式，调制在单一电路径上的时钟信号，用以选择多个从装置中的一第一从装置，以及根据一第二型式，调制在单一电路径上的时钟信号，用以选择多个从装置中的一第二从装置。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例而言，软件可达成上述的装置或方法，如功能、制造、模块化、仿真、描述及/或测试。通过一可编程语言(如C、C++)、硬件描述语言(HDL，包括Verilog HDL、VHDL)、或是其它程序，均可达成上述功能。上述软件可被设置在任何已知的计算机可用媒介中，如磁带(magnetictape)、半导体(semiconductor)、磁盘片(magnetic disk)或是光盘片(optical disk)，如CD-ROM、DVD-ROM等、网络(network)、细钢丝绳(wireline)、无线(wireless)或其它传输媒介。上述装置及方法的实施例，可能被包含在一半导体智慧财产权核心(semiconductor intellectual propertycore)，如微处理器核心(如由HDL实现)以及在集成电路的生产时，被转换成硬件。另外，可利用硬件与软件的相结合，而实现上述的装置及方法。因此，不应仅仅以上述的实施例而限制本发明，本发明的保护范围当视所附的权利要求范围所界定者为准。另外，可利用一微处理器装置而达成本发明，该微处理器装置可能被应用在一般的计算机中。最后，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可根据上述的揭露，体会并立即使用上述概念以及特定实施例，或是为了达到上述目的而重新设计或更改成其它结构。

Claims (27)

1.一种串行总线主装置，用以从多个从装置中，选择一者进行传输，该多个从装置耦接一串行总线，该主装置包括：

一主串行端口接口，耦接该串行总线，并具有一输出端，用以从该主装置中，提供一时钟信号予该多个从装置，并且该主串行端口接口具有一第二输出端，用以从该主装置中，提供一单一从选择信号子该多个从装置；以及

一处理器，耦接该主串行端口接口，并控制该主串行端口接口，用以：

根据一第一型式，调制该时钟信号，致能该单一从选择信号，以选择该多个从装置中的一第一从装置；以及

根据一第二型式，调制该时钟信号，致能该单一从选择信号，以选择该多个从装置中的一第二从装置，该第一型式不同于该第二型式。

2.根据权利要求1所述的主装置，其中该主串行端口接口根据该第一型式，调制该时钟信号，在一第一周期，该主串行端口接口使该时钟信号具有一第一频率；

该主串行端口接口根据该第二型式，调制该时钟信号，在一第二周期，该主串行端口接口使该时钟信号具有一第二频率，该第一频率不同于该第二频率。

3.根据权利要求1所述的主装置，其中

在致能该单一从选择信号前，该主串行端口接口根据该第一型式，调制该时钟信号，用以产生一第一脉冲序列，该第一脉冲序列的时钟边缘的数量为一第一预设值；

在致能该单一从选择信号前，该主串行端口接口根据该第二型式，调制该时钟信号，用以产生一第二脉冲序列，该第二脉冲序列的时钟边缘的数量为一第二预设值，该第一预设值不同于该第二预设值。

4.一种串行总线传输系统，包括：

一串行总线，具有一第一单一电路径，用以传送一时钟信号，以及具有一第二单一电路径，用以传送一从选择信号；

多个从装置，耦接该串行总线；以及

一主装置，耦接该串行总线，并具有一第一输出端，该第一输出端耦接该第一单一电路径，用以传送一时钟信号至多个从装置和一控制装置；

所述控制装置，与该主装置以及该多个从装置各自独立，并耦接该主装置以及该多个从装置；其中该主装置通过该第二单一电路径提供一单一从选择信号予该控制装置，

该主装置根据一第一型式，调制该时钟信号，致能该单一从选择信号，该控制装置检测该第一型式，并且致能一第一从选择信号予该多个从装置中的一第一从装置，使得该第一从装置与该主装置进行传输，以及该主装置根据一第二型式，调制该时钟信号，致能该单一从选择信号，该控制装置检测该第二型式，致能一第二从选择信号予该多个从装置中的一第二从装置，使得该第二从装置与该主装置进行传输。

5.根据权利要求4所述的系统，其中根据该第一型式，调制该时钟信号，在一第一期间，该主装置调制该时钟信号，使该时钟信号具有一第一频率；

根据该第二型式，调制该时钟信号，在一第二期间，该主装置调制该时钟信号，使该时钟信号具有一第二频率，该第一频率不同于该第二频率；

其中该控制装置判断该第一频率与一参考时钟信号的频率是否为一第一预设比例，用以使该主装置与该第一从装置进行传输；

该控制装置判断该第二频率与该参考时钟信号的频率是否为一第二预设比例，用以使该主装置与该第二从装置进行传输，该第一预设比例不同于该第二预设比例。

6.根据权利要求4所述的系统，其中；

在致能该单一从选择信号之前，该主装置根据该第一型式，调制该时钟信号，用以产生一第一脉冲序列，该第一脉冲序列的时钟边缘的数量为一第一预设值；

其中在致能该单一从选择信号前，该主装置根据该第二型式，调制该时钟信号，用以产生一第二脉冲序列，该第二脉冲序列的时钟边缘的数量为一第二预设值，该第一预设值不同于该第二预设值；

其中该控制装置包括：

一计数器，在被重置后，当该主装置未致能该单一从选择信号时，该计数器根据检测结果，开始计数该时钟信号的时钟边缘的数量，当该从选择信号被致能时，该计数器停止计数；

当该计数器的计数值为该第一预设值时，该控制装置致能该第一从选择信号，用以选择该第一从装置，使其与该主装置进行传输；

当该计数器的计数值为该第二预设值时，该控制装置致能该第二从选择信号，用以选择该第二从装置，使其与该主装置进行传输。

7.一种串行总线传输系统，包括：

一串行总线，具有第一单一电路径，用以传送一时钟信号；

多个从装置，耦接该串行总线；以及

一主装置，耦接该串行总线，并具有一第一输出端，该第一输出端耦接该第一单一电路径，用以传送一时钟信号以选择该多个从装置，该主装置具有一第二输出端，该第二输出端耦接一第二单一电路径，用以提供一从选择信号予该多个从装置；

该主装置根据一第一型式，调制该时钟信号，致能该从选择信号，用以选择该多个从装置中的一第一从装置，以及根据一第二型式，调制该时钟信号，致能该从选择信号，用以选择该多个从装置中的一第二从装置。

8.根据权利要求7所述的系统，其中该第一从装置检测根据该第一型式调制后的该时钟信号，用以判断该主装置是否选择该第一从装置；

该第二从装置检测根据该第二型式调制后的该时钟信号，用以判断该主装置是否选择该第二从装置。

9.根据权利要求8所述的系统，其中该第一从装置检测根据该第一型式调制后的该时钟信号，在一第一期间，调制后的该时钟信号具有一第一频率；

该第二从装置检测根据该第二型式调制后的该时钟信号，在一第二期间，调制后的该时钟信号具有一第二频率，该第一频率不同于该第二频率；

其中该第一从装置判断是否该第一频率与一参考时钟信号的频率为一第一预设比例；

该第二从装置判断是否该第二频率与该参考时钟信号的频率为一第二预设比例。

10.如权利要求8的系统，其中

检测根据该第一型式调制后的该时钟信号，在致能该从选择信号前，该第一从装置检测该第一单一电路径上的一第一脉冲序列，该第一脉冲序列具有多个时钟边缘，该多个时钟边缘的数量为一第一预设值；

检测根据该第二型式调制后的该时钟信号，在致能该时钟信号前，该第二从装置检测该第一单一电路径上的一第二脉冲序列，该第二脉冲序列具有多个时钟边缘，该多个时钟边缘的数量为一第二预设值；

其中每一从装置包括：

一计数器，在被重置后，当该主装置未致能该从选择信号时，该计数器根据检测结果，开始计数该时钟信号的时钟边缘的数量，当该从选择信号被致能时，该计数器停止计数；

当该计数器的计数值为该第一预设值时，表示该主装置选择该第一从装置；

当该计数器的计数值为该第二预设值时，表示该主装置选择该第二从装置。

11.一种串行总线传输方法，适用于一主装置，该主装置耦接一串行总线，用以分别地选择多个从装置，该多个从装置耦接该串行总线，该串行总线具有一第一单一电路径，用以将一时钟信号由该主装置，传送至该多个从装置，该串行总线还具有一第二单一电路径，用以将从选择信号由该主装置，传送至该多个从装置，该方法包括：

根据一第一型式，调制在该第一单一电路径上的该时钟信号，致能该从选择信号，用以选择该多个从装置中的一第一从装置；以及

根据一第二型式，调制在该第一单一电路径上的该时钟信号，致能该从选择信号，用以选择该多个从装置中的一第二从装置。

12.根据权利要求11所述的方法，其中根据该第一型式，调制在该第一单一电路径上的该时钟信号的步骤包括，在一第一期间，使该第一单一电路径上的该时钟信号具有一第一频率；

根据该第二型式，调制在该第一单一电路径上的该时钟信号的步骤包括，在一第二期间，使该第一单一电路径上的该时钟信号具有一第二频率，该第一频率不同于该第二频率。

13.根据权利要求12所述的方法，还包括：

检测该第一频率，用以得知该主装置是否选择该第一从装置；以及

检测该第二频率，用以得知该主装置是否选择该第二从装置。

14.根据权利要求13所述的方法，其中检测该第一频率的步骤包括，判断该第一频率与一参考时钟信号的频率是否为一第一预设比例，用以得知该主装置是否选择该第一从装置；

检测该第二频率的步骤包括，判断该第二频率与该参考时钟信号的频率是否为一第二预设比例，用以得知该主装置是否选择该第二从装置，该第一预设比例不同于该第二预设比例。

15.根据权利要求13所述的方法，其中检测该第一频率的步骤是由该第一从装置所执行，检测该第二频率的步骤是由该第二从装置所执行。

16.根据权利要求11所述的方法，其中根据该第一型式，调制该第一单一电路径上的该时钟信号的步骤包括，在该第二单一电路径上的该从选择信号未被致能前，在该第一单一电路径上，产生一第一脉冲序列，该第一脉冲序列的脉冲边缘的数量为一第一预设值；以及

根据该第二型式，调制该第一单一电路径上的该时钟信号的步骤包括，在该第二单一电路径上的该从选择信号未被致能前，在该第一单一电路径上，产生一第二脉冲序列，该第二脉冲序列的脉冲边缘的数量为一第二预设值，该第一预设值不同于该第二预设值。

17.根据权利要求16所述的方法，还包括：

在致能该第二单一电路径上的该从选择信号前，检测该第一脉冲序列，用以得知该主装置是否选择该第一从装置；以及

在致能该第二单一电路径上的该从选择信号前，检测该第二脉冲序列，用以得知该主装置是否选择该第二从装置。

18.根据权利要求17所述的方法，其中在致能该第二单一电路径上的该从选择信号前，检测该第一脉冲序列的步骤是由该第一从装置所执行；

在致能该第二单一电路径上的该从选择信号前，检测该第二脉冲序列的步骤是由该第二从装置所执行。

19.根据权利要求17所述的方法，还包括：

当在该第二单一电路径上的该从选择信号未被致能时，开始计数在该第一单一电路径上的该时钟边缘，当在该第二单一电路径上的该从选择信号被致能时，停止计数；

检测该第一脉冲序列的步骤包括，判断在该开始计数的步骤与停止计数的步骤间，计数该时钟边缘的数量的结果是否为该第一预设值；

检测该第二脉冲序列的步骤包括，判断在该开始计数的步骤与停止计数的步骤间，计数该时钟边缘的数量的结果是否为该第二预设值。

20.一种串行总线传输方法，适用于一主装置，该主装置耦接一串行总线，用以分别地选择多个从装置，该多个从装置耦接该串行总线，该串行总线具有一第一单一电路径，用以将一时钟信号由该主装置传送至该多个从装置和一控制装置，该控制装置与该主装置以及该多个从装置各自独立，并耦接该主装置以及该多个从装置，其中该串行总线还具有一第二单一电路径，该主装置通过该第二单一电路径提供一单一从选择信号予该控制装置，该方法包括：

通过，该主装置根据一第一型式，调制在该第一单一电路径上的该时钟信号，致能该单一从选择信号，通过该控制装置，检测该第一型式，并且致能一第一从选择信号予该多个从装置中的一第一从装置，使得该第一从装置与该主装置进行传输；以及

通过该主装置，根据一第二型式，调制在该第一单一电路径上的该时钟信号，致能该从选择信号，通过该控制装置，检测该第二型式，致能一第二从选择信号予该多个从装置中的一第二从装置，使得该第二从装置与该主装置进行传输。

21.根据权利要求20所述的方法，其中根据该第一型式，调制在该第一单一电路径上的该时钟信号的步骤包括，在一第一期间，使该第一单一电路径上的该时钟信号具有一第一频率；

根据该第二型式，调制在该第一单一电路径上的该时钟信号的步骤包括，在一第二期间，使该第一单一电路径上的该时钟信号具有一第二频率，该第一频率不同于该第二频率。

22.根据权利要求21所述的方法，还包括：

通过该控制装置检测该第一频率，用以得知该主装置是否选择该第一从装置；以及

通过该控制装置检测该第二频率，用以得知该主装置是否选择该第二从装置。

23.根据权利要求22所述的方法，其中检测该第一频率的步骤包括，判断该第一频率与一参考时钟信号的频率是否为一第一预设比例，用以得知该主装置是否选择该第一从装置；

检测该第二频率的步骤包括，判断该第二频率与该参考时钟信号的频率是否为一第二预设比例，用以得知该主装置是否选择该第二从装置，该第一预设比例不同于该第二预设比例。

24.根据权利要求22所述的方法，还包括：

通过该控制装置，根据检测该第一频率的结果，致能一第一从选择信号，该第一从选择信号被传送至该第一从装置，使得该主装置与该第一从装置可进行传输；以及

通过该控制装置，根据检测该第二频率的结果，致能一第二从选择信号，该第二从选择信号被传送至该第二从装置，使得该主装置与该第二从装置可进行传输。

25.根据权利要求20所述的方法，其中根据该第一型式，调制该第一单一电路径上的该时钟信号的步骤包括，在该第二单一电路径上的该从选择信号未被致能前，在该第一单一电路径上，产生一第一脉冲序列，该第一脉冲序列的脉冲边缘的数量为一第一预设值；以及

根据该第二型式，调制该第一单一电路径上的该时钟信号的步骤包括，在该第二单一电路径上的该从选择信号未被致能前，在该第一单一电路径上，产生一第二脉冲序列，该第二脉冲序列的脉冲边缘的数量为一第二预设值，该第一预设值不同于该第二预设值。

26.根据权利要求25所述的方法，还包括：

在致能该第二单一电路径上的该从选择信号前，通过该控制装置检测该第一脉冲序列，用以得知该主装置是否选择该第一从装置；以及

在致能该第二单一电路径上的该从选择信号前，通过该控制装置检测该第二脉冲序列，用以得知该主装置是否选择该第二从装置。

27.根据权利要求26所述的方法，还包括：

通过该控制装置，根据在致能该第二单一电路径上的该从选择信号前，检测该第一脉冲序列的检测结果，致能在一第三单一电路径上的一第二从选择信号，并将该第二从选择信号提供予该第一从装置，使得该第一从装置与该主装置进行传输；

通过该控制装置，根据在致能该第二单一电路径上的该从选择信号前，检测该第二脉冲序列的检测结果，致能在一第四单一电路径上的一第三从选择信号，并将该第三从选择信号提供予该第二从装置，使得该第二从装置与该主装置进行传输。

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