CN100541442C - 高性能串行总线测试方法 - Google Patents

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CN100541442C CNB2004800112425A CN200480011242A CN100541442C CN 100541442 C CN100541442 C CN 100541442C CN B2004800112425 A CNB2004800112425 A CN B2004800112425A CN 200480011242 A CN200480011242 A CN 200480011242A CN 100541442 C CN100541442 C CN 100541442C
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Abstract

根据一个实施方案，公开了内建的自测试(IBIST)体系结构/方法。IBIST用于测试发送器组件和接收器组件之间的互连(例如总线)的功能。IBIST体系结构包括模式生成器和模式校验器。模式校验器用于将接收到的(针对模式生成器的)多个位与前面所存储的多个位进行比较。

Description

高性能串行总线测试方法
版权声明：这里包含的内容受到版权保护。版权所有者不反对任何人复制在专利和商标局的专利文件或记录上出现的专利公开内容，否则将保留与版权有关的所有权利。
技术领域
本发明涉及测试数据互连(interconnect)的正确运转；更具体地，本发明涉及测试点到点的串行互连。
背景技术
计算设备和系统包括元件(例如电路板和硅元件)以及各种元件之间的互连和接口。在设计这样的系统时，在交付给消费者之前，可能要测试这些互连，以确定它们的功能正常。然而，随着元件和元件之间的总线速度的加快，并且电路板越变越小，测试这些总线互连变得愈发困难，有时甚至是不可能的。
板级特征，例如电路内测试点已经在高性能总线(例如大于200-500MHz的速度)上消失了，这归因于板/元件的电气问题。当总线速度超过500MHz时，由于有限的定时预算，诸如边界扫描一类的附加可测试性特征也可以简化和/或消除。此外，与高速系统总线相关联的板/系统互连故障谱已超越了单纯的开路/短路等问题，这是由于对传输线损、阻抗不连续、返回路径不连续、符号间干扰(ISI)、串扰(cross talk)失真、电源崩溃、非线性驱动器效应、非最优VOH、VOL电平、非理想终止以及偏心Vref的有限容忍造成的。
测试过程可被用来表述相关联的互连故障谱。一种测试过程可以使用包含大量硬件的系统级环境(板功能性测试)来完成大批量制造(HVM)测试环境中的测试。这可能是昂贵并且费时的。另外，这类测试可能无法提供充分的覆盖率，并且可能具有比较差的诊断粒度(granularity)。
另外，大部分有问题的元件可能无法引导操作系统，以致于无法完成测试。另一种过程可以使用物理通路，例如探测板上的测试点(例如，电路内检测器)。然而，探测可能会影响高速总线测试，并且对于工作在200MHz以上的总线来说是昂贵和/或过时的。
发明内容
根据本发明的第一方面，提供了一种总线测试装置，包括：具有模式生成器的发送器组件；具有模式校验器的接收器组件；耦合到所述发送器组件和所述接收器组件的点到点串行互连；以及模式序列器，其计数所述点到点串行互连的测试的序列至一预定值。
根据本发明的第二方面，提供了一种计算机系统，包括：耦合到发送器组件和接收器组件的点到点串行互连；耦合到所述点到点串行互连的芯片组，包括：生成并向所述点到点串行互连发送第一组测试数据的模式生成器；模式校验器，其从所述点到点串行互连接收所述第一组测试数据，并将所述第一组测试数据与存储在该模式校验器处的第二组测试数据进行比较；以及模式序列器，其计数所述点到点串行互连的测试的序列至一预定值。
根据本发明的第三方面，提供了一种计算机系统，包括：中央处理单元；存储器控制中心；输入/输出控制中心，耦合到所述存储器控制中心，具有互连内建自测试模块；以及耦合到所述输入/输出控制中心的点到点串行互连；其中所述互连内建自测试模块包括：耦合到所述互连的模式生成器，用以生成并通过所述互连发送第一组测试数据；从互连接收所述第一组测试数据，并将所述第一组测试数据与第二组测试数据进行比较的模式校验器；以及模式序列器，其计数所述点到点串行互连的测试的序列至一预定值。
附图说明
在附图中以示例而非限制的方式图示说明了本发明，其中用相同的标号来表示相近的元件，在附图中：
图1是计算机系统的一个实施方案的框图；
图2图示了经由PCI Express接口耦合的设备的一个实施方案；
图3是互连内建自测试(IBIST)体系结构的一个实施方案的框图；
图4图示了IBIST启动状态机子段的一个实施方案；
图5是IBIST启动状态机子段的操作的一个实施方案的流程图；
图6图示了模式序列器状态机的一个实施方案；
图7图示了检错逻辑的一个实施方案；并且
图8图示了检错逻辑的另一个实施方案。
具体实施方式
将描述互连内建自测试(IBIST)体系结构。在本发明的以下详细描述中，阐述了很多具体的细节，以提供对本发明的完整理解。但是，本领域的技术人员将清楚，没有这些具体的细节也可以实现本发明。此外，以框图的形式示出了公知的结构和设备，而没有详细展开，以免模糊了本发明。
在说明书中提及“一个实施方案”或“实施方案”是指与该实施方案相关描述的具体特征、结构或特性至少被包括在本发明的一个实施方案中。短语“在一个实施方案中”在说明书不同地方的出现不一定全是指同一个实施方案。
图1是计算机系统100的一个实施方案的框图。计算机系统100包括耦合到总线105的中央处理单元(CPU)102。在一个实施方案中，每个处理器是
Figure C20048001124200061
处理器系列中的一种处理器，包括
Figure C20048001124200062
处理器系列、
Figure C20048001124200063
处理器和
Figure C20048001124200064
处理器，它们可以从位于加利福尼亚州圣克拉拉市的英特尔公司获得。可替换地，也可以使用其他处理器。
芯片组107也被耦合到总线105。芯片组107包括存储器控制中心(MCH)110。MCH110可以包括耦合到主系统存储器115的存储器控制器112。主系统存储器115存储由CPU102或系统100内所包括的其他设备执行的指令序列和数据。在一个实施方案中，主系统存储器115包括动态随机访问存储器(DRAM)；然而，也可以使用其他存储器类型来实现主系统存储器115。额外的设备也可以耦合到总线105，例如多个CPU和/或多个系统存储器。
MCH 110还可以包括耦合到图形加速器130的图形接口113。在一个实施方案中，图形接口113经由加速图形端口(AGP)被耦合到图形加速器130，所述AGP根据由加利福尼亚州圣克拉拉市的英特尔公司开发的AGP规范2.0版本接口来运行。
此外，中心接口将MCH 110耦合到输入/输出控制中心(ICH)140。ICH 140向计算机系统100内的输入/输出(I/O)设备提供接口。ICH 140可被耦合到外设部件互连快速总线，其符合Arapahoe工作组开发的1.0版本规范。因而，ICH 140包括PCI Express桥146，其向PCI Express总线142提供接口。PCI Express桥146提供了CPU 102和外围设备之间的数据路径。
PCI Express总线142包括音频设备150和盘驱动器155。然而，本领域的技术人员将理解，也可以将其他设备耦合到PCI总线142。此外，本领域的技术人员将会意识到，可以将CPU 102和MCH 110组合起来形成单个芯片。另外，图形加速器130在其他实施方案中可被包括在MCH 110内。
PCI Express总线142是点到点的串行互连，其特征在于等时(isochronous)数据传输。PCI Express总线142使得总线上的每个设备都可以具有专用链路，不必为共享总线进行仲裁。另外，PCI Express使用打包并且分层的协议结构，不需要沿主串行互连旁侧穿行的任何边带信令(例如，时钟信号被嵌入在数据包内)。
具体地说，PCI Express包括三个协议层：事务层、数据链路层和物理层。从事务的发送侧来看，在较高层上形成包，并在接下来的每个较低层上向包添加更多的信息，直到该包穿过物理链路被发送到接收设备。然后，包在接收设备处向上遍历协议栈，直到提取出数据并传递给应用为止。
事务层组装并且拆装用来发送读写数据等请求的事务级包，并且处置链路配置和控制信号。此外，事务层确保在源和目的地之间的端到端通信即便在可能穿越多个桥或交换机时，也能没有错误地运行，使有效数据穿过整个结构。
数据链路层通过实现ack/nack协议技术以及检错和纠错，保证数据完整无缺地点对点传输。物理层如上所述，是数据从一个设备传输到另一个设备的物理链路。
此外，实现PCI Express的每台设备都包括一条或多条链路。一条PCI Express链路可以由多个“通道”(lane)组成。图2图示了经由PCI Express接口耦合的设备的一个实施方案。每个通道由基本链路的两个差分驱动线对(发送和接收)组成。通道典型地从每个方向上的2.5Gbit/sec扩展到10Gbit/sec，将来会更高。在设备、芯片等之间可以连接多个通道。
根据一个实施方案，PCI Express链路可以被配置为x1、x2、x4、x8、x12、x16及x32通道宽度。假设x1链路具有2条线(一个差分信号对，每个方向上一个)，那么x16链路将在每个方向上具有16个差分信号对，或者对于双向数据传输将具有32个差分信号对。
虽然公开的实施方案描述了PCI Express技术，但是本领域的普通技术人员将会明白，可以用其他类型的串行接口技术来取代桥146和总线142，而不会偏离本发明的真实范围。
再次参考图1，ICH 140还包括IBIST模块148。IBIST模块148被用来实现IBIST测试方法，该方法有助于PCI Express总线142的实速系统级测试/调试。根据一个实施方案，IBIST测试方法可用于任何PCI Express标准1.0兼容设备。
在一个进一步的实施方案中，对于PCI Express的IBIST测试方法集中于测试每个独立的通道。因而，每个通道都包括独立的IBIST配置能力、控制能力(包括调试能力的完全赋予)和执行能力。然而，在其他实施方案中，对通道之间的交互进行测试。
图3图示了IBIST模块148通道体系结构的一个实施方案。根据一个实施方案，IBIST功能完全脱离与内核之间的耦合，并且工作在PCI Express物理层中。因此，不要求IBIST测试模式(test pattern)遵从用于链路层或事务层数据传输的标准PCI Express协议(例如，在IBIST测试方式(test mode)中关闭事务层和链路层功能)。
根据一个进一步的实施方案，IBIST模块148直接控制所有通道上的数据传输。此外，IBIST模块148实现对链路内各条通道的独立测试(例如，IBIST协助实现对链路内每条通道的独立控制)并且控制链路中的每条PCI Express通道。下面的表1列举了IBIST模块148所提供的基本特征。在一个实施方案中，在以下描述的用户可访问寄存器组中定义完整的特征列表。
参考图3，IBIST模块148包括串行器(serializer)305、解串行器(de-serializer)310、编码器315、解码器320、有序集发送器(transmitter)325、弹性缓冲器330和训练引擎335。此外，IBIST模块148包括状态机340、全局启动/状态寄存器341、控制寄存器342、循环计数器/跳计数寄存器343、符号数据寄存器346和延迟符号寄存器348。此外，通道状态寄存器340、错误检查状态机360和复用器1-4被包括在IBIST模块148中。
根据一个实施方案，串行器305、解串行器310、编码器315、解码器320、有序集发送器325、弹性缓冲器330和训练引擎335都是被加入用于IBIST测试方法的PCI Express通道组件。串行器305串行化将从通道的发送器发送出去的数据，而在接收器(receiver)接收到数据后，解串行器310就解串行化所述数据。
表1
Figure C20048001124200081
Figure C20048001124200091
编码器315对从发送器发送出去的数据进行编码。同时，解码器320对在通道处接收到的数据进行解码。根据一个实施方案，8b/10b编码技术被用来对数据进行编解码。有序集发送器325在数据包被传送到通道上之前构造这些数据包。
弹性缓冲器330将经由通道接收到的数据排入队列，以协调两个设备(例如图2中的设备A和B)的性能速度上的失配。训练引擎335被用来在使用PCI Express接口之前对它进行训练。因此，训练引擎335包括测试序列，这些序列被用来与经由通道的接收器所接收到的序列进行比较。如果比较是肯定的，那么接口工作正常。
状态机340被用于几种功能。根据一个实施方案，IBIST发起和测试模式定序与PCIExpress LTSSM状态机集成在一起，以提供状态机340的功能。根据一个实施方案，四个状态被加入LTSSM状态机以支持IBIST发起。四个附加状态扩展LTSSM，以便协助IBIST主控操作。根据一个实施方案，IBIST从属设备只使用标准LTSSM状态。
图4图示了IBIST发起状态机的一个子段(例如，附加状态)。所述状态机子段包括轮询状态410、入口状态420、静默状态430和活动状态440。当处于轮询状态410中时，LinkUp等于0(例如，状态被清零)，数据率就是前面协商的结果(例如，保持不变)。此外，发送器在所有通道上发送最小为1024个连续TS1有序集。在一个实施方案中，TS1有序集使回送(Loopback)位被置位。这为第一代数据率保证了最小64μs的位和符号锁定时间。
在发送了1024个TS1有序集后，对于已接收到单个TS1或TS2有序集，或者在任何通道上接收到它们的问候(compliment)的通道而言，下一个状态是入口状态420。在发送了1024个TS1有序集后，对于尚未接收到TS1或TS2有序集，或者还未被阻止进入入口状态420(例如，经由每个端口通道状态寄存器350的第2位)的通道而言，下一个状态是静默状态430。
当处于入口状态420时，LinkUp等于0(例如，状态被清零)，并且接收器在必要的时候反转极性。进一步地，主控设备继续发送TS1有序集，直到它接收到两个连续的回送位被置位的TS1有序集为止。在一个实施方案中，这意味着回送从属方已成功地进入了回送(loopback)。下一个状态是活动状态440。
当处于静默状态时，通道发送器处于电空闲状态中，并且该通道保持在静默状态430中，直到链路进入检测、链路重置或禁用LTSSM状态为止。当处于活动状态时，回送主控发送一个初始SKP有序集，以在发送第一测试模式之前提供同步。另外，回送主控正在发送来自符号数据寄存器346的有效8b/10b数据。回送主控根据需要发送额外的SKP有序集，以分隔顺序的模式集。回送主控的下一个状态是当测试结束时的回送离开状态。
图5是IBIST发起状态机子段的操作的一个实施方案的流程图。根据一个实施方案，回送从属方在IBIST测试被发起之前不需要任何特殊的预处理。在处理框510，主控被强制进入带有IBIST专用位[在全局启动寄存器/状态寄存器341中的IBIST_Start/Status-PortX]的轮询状态410中。在一个实施方案中，这避免了所有的检测和轮询状态加速HVM以及其他测试。
在处理框520，IBIST主控立即开始发送Loopback Enable位被置位的1024个TS1有序集。在一个实施方案中，这保证了最小1024个TS1有序集在回送位被置位的情况下被发送，允许远端获得位和符号序列(TS1)锁，切换到回送方式以开始向回送主控发回TS1有序集，并且允许主控接收器也获得位和符号和序列锁。发送1024个TS1确保了远离到两个重定时转发器的链路将继续具有实现锁定的能力。此外，这保证了任何LAI或其他外部装备也将有时间实现锁定。
在处理框530，经由通道状态寄存器350的第0位来允许灵活的通道级测试执行。在一个实施方案中，通过置位通道状态寄存器350的第0位控制位，该位强制指定的(多个)单独通道在启动位被置位时保持/进入禁用状态，从而禁止测试。在处理框540，当某一设备实现位和符号同步，并接收到回送位被置位的TS1有序集时，该设备变为IBIST从属设备并进入回送方式。
在处理框550，主控在发送了1024个TS1(当处于轮询状态410中时)后进入入口状态420，并且在继续发送TS1有序集(回送位被置位)的同时禁止SKP有序集调度。主控在测试启动之前等待在任何一条回应通道上正好2个Loopback Enable＝1的TS1有序集。
在一个实施方案中，IBIST检查至少一条通道，因为如果连接的话所有通道都应当回应。这虑及了某些出错通道。注意，因为主控忽视了在进入入口状态420之前所接收到的任何TS1有序集，所以来自回送从属方的任何畸形TS1有序集(由于从属发送器交换)都被忽略。主控接收器此时应当只接收干净的有序集。在处理框560，任何不能接收到回应的TS1有序集的通道都将进入静默状态430，除非通道状态寄存器350被配置为覆盖(override)这一点。
回去参考图3，状态机340的测试模式定序功能与循环计数器寄存器343、符号数据寄存器346和延迟符号寄存器348组合在一起，从而能够经由模式生成器(patterngenerator)功能生成用于测试PCI Express链路的模式。在另一个一个实施方案中，IBIST模式生成器功能根据两种方式来运行：固定方式和开放方式。
开放方式被用于验证和调试。具体地说，开放方式将特殊诊断能力与覆写默认测试模式的能力组合起来。结果，用户可以加载并执行用于IBIST所支持的每一条PCI Express通道的定制测试模式，还可以定制测试执行选项。固定方式使得支持验证插补HVM和系统内应用的自动化测试执行成为可能，例如故障回弹引导、预测故障分析和总线调谐。
根据一个实施方案，固定方式实现被预置在IBIST模块148的启动处的预定义的测试模式。在进一步的实施方案中，所述模式被配置为生成最大压力状态。在另一个实施方案中，为了引入通道间的串扰，固定方式的默认设置执行带延迟符号注入的模式。
图6图示了实现在状态机340内的模式序列器(pattern sequencer)状态机功能，以支持固定方式和开放方式的一个实施方案。根据一个实施方案，两个状态机联合工作，以支持到PCI Express通道的测试符号，并且计数从发送器组件发送的迭代次数。在进一实施方案中，状态机在每个计数器递增之前发送两组符号。在又一个实施方案中，状态机中的触发(toggle)位指示了计数器何时该递增。
在一个实施方案中，默认测试序列包括在四个数据符号之后的两个延迟符号，并以两个附加的延迟符号结束。在一个进一步的实施方案中，该序列在延迟符号注入位置被置位的情况下被发起。否则，通道向发送器发送两组4个符号。在另外一个实施方案中，循环计数器343在发送了8个符号(例如，一组延迟/数据/延迟符号或两组数据符号)之后递增。如果延迟符号寄存器348被清零(例如00)，则只发送四个数据符号用于每次循环计数递增。
符号数据寄存器346包括用于激励具体链路的测试数据符号(默认的或用户定义的)。表2图示了符号数据寄存器346的格式。根据一个实施方案，符号数据寄存器346是具有基址+4偏移量的32位寄存器。在进一步的实施方案中，为每条链路提供符号数据寄存器346。然而，在其他实施方案中，符号数据寄存器346可以由多条链路共享。
表2
  位   属性   默认   描述
  32:17   RW   4Ah   字符符号[3]这个字符是四符号的符号数据寄存器346的符号[3]。默认值是D10.2的8位编码。
  23:16   RW   BCh   字符符号[2]这个字符是四符号的符号数据寄存器346的符号[3]。默认值是K28.5的8位编码。
  15:8   RW   B5h   字符符号[1]这个字符是四符号的符号数据寄存器346的符号[3]。默认值是D21.5的8位编码。
  7:0   RW   BCh   字符符号[0]这个字符是四符号的符号数据寄存器346的符号[3]。默认值是K28.5的8位编码。
表3示出了符号数据寄存器346和全局循环计数的默认值。全局循环计数定义了在固定方式测试执行过程中所发送的符号数量。表3中所示出的值是用127组8个符号(总共1016个符号)来发送的。此外，
表3
Figure C20048001124200121
表3还示出了被用于固定方式测试的默认值。在表中所定义的值是具有9位值的8b/10b标签等效值，用以代表将在传输通道上发送的符号。这些值驻留在两个寄存器中。8位符号驻留在符号数据寄存器346中。此外，用于每个符号的K码位驻留在控制寄存器342中。
控制寄存器342包括用来运行固定和开放方式的状态信息和控制位，即用在通道反转串扰测试中的延迟符号的值。表4图示了控制寄存器348的格式。另外，表4定义了可访问的诊断信息位以及测试可配置选项。根据一个实施方案，控制符号寄存器342是具有基址偏移量的32位寄存器。在进一步的实施方案中，为每条链路提供符号数据寄存器346。然而，在其他实施方案中，符号数据寄存器346由多条链路共享。
表4
  位   属性   默认   描述
  31   RW   0   符号[3]类型选择0：选择符号[3]给数据字符1：选择符号[3]作为控制字符
  30   RW   1   符号[2]类型选择0：选择符号[2]给数据字符1：选择符号[2]作为控制字符
  29   RW   0   符号[1]类型选择0：选择符号[1]给数据字符1：选择符号[1]作为控制字符
  28   RW   1   符号[0]类型选择0：选择符号[0]给数据字符1：选择符号[0]作为控制字符
  27   RV   RV   保留
  26   RO   RO   错误符号延迟字符这一位指示错误的符号指针是不是延迟符号组0：错误符号指针是延迟符号组1：错误符号指针是延迟符号组
  25:23   RO   RO   错误符号指针这是一个三位的值，该值指示了在通道上作为一组字符发送的8个可能的符号中哪个符号发生错误。该值对应于发送那一组8个符号的计数器的位置。这个符号指针只对应于根据位[22:8]捕获的第一个错误。
  22:14   RO   0   错误值这是由报告错误的第一通道的差错比较逻辑锁存的9位错误值。
  13:9   RO   0   错误通道号这个5位的值指向报告错误的第一通道号，这一字段可以支持32条通道。更大的通道指示将需要一个扩展寄存器来显示信息。
  8   RWCST   0   检测到错误在符号缓冲区和在通道上接收的符号之间的差错比较指示了发生的错误条件。参照用于错误细节的位[22:9]。通过写逻辑“1”来清零这一位。这一位是粘性的。0：未检测到错误1：检测到错误注意：这一位将对可被用于IRQ生成的可观测性管脚遮蔽。或者，它将被连接到用于全局事件生成以及调试总线上的可观测性的本地集簇调试总线。其他元件应当无论如何使这个管脚成为可观测的。
  7   RW   0   抑制跳过0：跳过仍然被插入到数据中1：跳过插入被抑制
  6:4   RW   000   延迟符号注入通道号这选择模8的通道号，以注入延迟符号模式。
  3   RW   1   通道自动延迟注入0：IBIST不排序反相1：IBIST通过反相自动排序
  2   RW   1   扰乱旁路1：扰乱不被旁路1：扰乱被旁路
  1   RW   1   初始非奇偶性0：非奇偶性开始为负1：非奇偶性开始为正
  0   RW   0   IBIST启动这一位启动IBIST控制逻辑。在达到完成的条件后该位被清零。如果全局启动/状态寄存器(IBGLBSTR)被支持，则这个位被保留。0：停止IBIST1：启动IBIST
扩展控制寄存器提供了基本IBIST功能的扩展。例如，扩展控制寄存器包括对模式循环计数、SKP有序集注入和符号管理一类特性的附加控制。表5图示了扩展控制寄存器格式。扩展控制寄存器定义了用于定制在表4所描述的特性之外的调试特性的附加控制。根据一个实施方案，扩展控制符号寄存器是具有基址+12的偏移量的32位寄存器。
表5
  位   属性   默认   描述
  31:29   RV   0   保留
  28   RW   0   调试事件启动使能这一位实现了启动芯片内具有调试挂钩的IBIST逻辑的能力。这种能力假设性能监视器或CHAP一类的计数器与全局事件逻辑相连，以断言IBIST块上的调试事件启动信号。0：使用寄存器位来启动IBIST1：允许调试事件信号启动/停止IBIST。
  27:26   RW   10   延迟符号注入增强00：没有在通道上发送的符号01：在各通道上模4发送的延迟符号10：在各通道上模8发送的延迟符号11：保留
  25   RW   0   禁止遇错误停止0：遇错误停止1：不遇错误停止。如果错误发生，就覆写从前一错误事件收集的错误状态
  24   RW   0   连续循环0：使用循环计数器。测试在全局计数的末尾终止
  23:12   RW   000h   跳计数间隔这个寄存器指示了在发送器上何时发送了跳序序列。跳计数器被清零而计数继续。00-在TX上没有发送任何跳有序集nnn-在跳有序集被发送之前发送8个符号组的数目。
  11:0   RW   07fh   循环计数限这个寄存器指示了数据符号缓冲区被作为一组8个符号倍数而循环的次数。00：没有从符号缓冲区发送任何符号。如果扰乱旁路被清零，则这条通道发送扰乱数据，否则TX被抑制。01-FFF：1到4095组来自符号缓冲区的符号。
循环计数器寄存器343存储循环计数器的当前值。表6示出了循环计数器寄存器343的格式。根据一个实施方案，循环计数器寄存器343是具有基址+16的偏移量的16位寄存器。
表6
  位   属性   默认   描述
  15:12   RV   0   保留
  11:0   RW   000h   循环计数值这是当前位于计数器中的12位值。一旦IBIST开始工作，循环计数就在一组8个符号已被发送到TX通道时递增。
延迟符号寄存器348存储在通道反转串扰测试中使用的延迟符号的值。表7示出了延迟符号寄存器348的格式。根据一个实施方案，延迟符号寄存器348是具有基址+18的偏移量的16位寄存器。
表7
位 属性 默认 描述
15:9  RV  0 保留
8:0  RW  1BCh 延迟符号这是所使用的9位延迟符号值(默认为K28.5)。
表8图示了用于模4接口的通道间串扰注入方案。根据一个实施方案，在接口的宽度方向上将延迟符号战略地排序，以仿真最大的通道间干扰。在进一步的实施方案中，扩展控制寄存器使得表8中的模式在[27:26]位中的位设置变为“01”。在又一个实施方案中，从通道0开始发送延迟符号，并定址到用“10”位设置的ax8 PCI Express链路。
根据一个实施方案，测试模式定序基于以下规则来工作：
1.相邻通道发动K1和K2的组合，以及多个D1和D2；
2.邻接于K2的K1是反转的位模式；以及
3.邻接于D2的D1是反转的位模式；
注意，D是发送了两个之后保留当前非奇偶性的字符。任何相同的两个字符都符合定义。
表8
1  K1  K1  K1  D   K1  K1  K1  D
2  D1  D1  D1  D   D1  D1  D1  D
3  K2  K2  K2  K1  K2  K2  K2  K1
4  D2  D2  D2  D1  D2  D2  D2  D1
5  K1  K1  K1  IS  K1  K1  K1  K2
6  D1  D1  D1  D2  D1  D1  D1  D2
7  K2  K2  K2  D   K2  K2  K2  D
8  D2  D2  D2  D   D2  D2  D2  D
9  K1  K1  D   K1  K1  K1  D   K1
10 D1  D1  D   D1  D1  D1  D   D1
11 K2  K2  K1  K2  K2  K2  K1  K2
12 D2 D2 D1 D2 D2  D2 D1 D2
13 K1 K1 K2 K1 K1  K1 K2 K1
14 D1 D1 D2 D1 D1  D1 D2 D1
15 K2 K2 D  K2 K2  K2 D  K2
16 D2 D2 D  D2 D2  D2 D  D2
17 K1 D  K1 K1 K1  D  K1 K1
18 D1 D  D1 D1 D1  D  D1 D1
19 K2 K1 K2 K2 K2  K1 K2 K2
20 D2 D1 D2 D2 D2  D1 D2 D2
21 K1 K2 K1 K1 K1  K2 K1 K1
22 D1 D2 D1 D1 D1  D2 D1 D1
23 K2 D  K2 K2 K2  D  K2 K2
24 D2 D  D2 D2 D2  D  D2 D2
25 D  K1 K1 K1 D   K1 K1 K1
26 D  D1 D1 D1 D   D1 D1 D1
27 K1 K2 K2 K2 BO  K2 K2 K2
28 D1 D2 D2 D2 D1  D2 D2 D2
29 K2 K1 K1 K1 K2  K1 K1 K1
30 D2 D1 D1 D1 D2  D1 D1 D1
31 D  K2 K2 K2 D   K2 K2 K2
32 D  D2 D2 D2 D   D2 D2 D2
33 K1 K1 K1 D  K1  K1 K1 D
34 D1 D1 D1 D  D1  D1 D1 D
35 K2 K2 K2 K1 K2  K2 K2 K1
36 D2 D2 D2 D1 D2  D2 D2 D1
37 K1 K1 K1 K2 K1  K1 K1 K2
38 D1 D1 D1 D2 D1  D1 D1 D2
39 K2 K2 K2 D  K2  K2 K2 D
40 D2 D2 D2 D  D2  D2 D2 D
根据一个实施方案，模式生成器允许使用附加的测试序列。可用的控制设置被定义在控制寄存器342和扩展控制寄存器中。发生器还允许四个数据符号的基本呈现，不带前面所描述的延迟符号注入格式。
这一特征在表9中被图示为在一条通道上传送的一组四个数据符号的重复出现。在一个实施方案中，每发送8个符号就递增循环计数器。通过清零IBIST扩展控制寄存器的[27:26]位而实现这一操作方式。
表9
                            递    递
                            增    增
                            循    循
                            环    环
                            计    计
延迟方式                    数    数
“00”
clk   1   2   3   4   5  6   7   8  9   10  11  12  13  14  15  16
通道0 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道1 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道2 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道3 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道4 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道5 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道6 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
通道7 K1  D1  K2  D2  K1 D1  K2  D2 K1  D1  K2  D2  K1  D1  K2  D2
在一个实施方案中，调试能力通过在扩展控制寄存器中的设置而变为可用的。一种这样的特征使得连续循环成为可能。这种特征的典型使用模型是具有永远允许检查链路波形的模式循环，同时调整物理层IO控制。
表10图示了全局启动/状态寄存器341。根据一个实施方案，全局启动/状态寄存器341是具有基址+8的偏移量的32位寄存器。在进一步的实施方案中，一个全局寄存器支持每个设备，并且不被复制用于每个端口。然而，全局启动/状态寄存器341可以存在于每条链路内的多个段中。
表10
  位   属性   默认     描述
31:19  RO  0 保留用于更多的端口错误状态位
18  RWST  0 在端口2检测到端口错误这一位是这个端口的所有通道位的OR。这一位是粘性的，并且可以通过加电正常重启或软件写入逻辑“1”而清零。0：没有检测到错误1：检测到错误
17  RWST  0 在端口1检测到端口错误这一位是这个端口的所有通道位的OR。这一位是粘性的，并且可以通过加电正常重启或软件写入逻辑“1”而清零。0：没有检测到错误
  1：检测到错误
 16   RWST   0   在端口0检测到端口错误这一位是这个端口的所有通道位的OR。这一位是粘性的，并且可以通过加电正常重启或软件写入逻辑“1”而清零。0：没有检测到错误1：检测到错误
 15:3   RW   0   保留用于更多的端口启动位
 2   RW   0   IBIST启动/状态端口2IBIST控制逻辑完成时清零。当到达全局循环计数值时，清零这一位。0：在端口2上停止IBIST1：在端口2上启动IBIST
 1   RW   0   IBIST启动/状态端口1IBIST控制逻辑完成时清零。当到达全局循环计数值时，清零这一位。0：在端口1上停止IBIST1：在端口1上启动IBIST
 0   RW   0   IBIST启动/状态端口0IBIST控制逻辑完成时清零。当到达全局循环计数值时，清零这一位。0：在端口0上停止IBIST1：在端口0上启动IBIST
全局启动/状态寄存器341寄存器包括用于同步地操作一个组件中的所有链路的全局启动和错误位。根据一个实施方案，全局启动/状态寄存器341中的字段代表一个组件，该组件包含带集成用于每条x8链路的IBIST模块的3-x8PCI Express端口。在进一步的实施方案中，寄存器341的长度是可变的，并且取决于需要支持的端口的数量。
表11示出了通道状态寄存器350。通道状态寄存器350寄存器存储链路的各个通道的错误状态。根据一个实施方案，通道状态寄存器350是具有基址+20+N(通道)的偏移量的8位寄存器。
表11
  位   属性   默认   描述
  7   RO   0   错误符号指针类型这一位指示出错的符号指针是不是延迟符号组。0：出错符号指针是DATA符号组1：出错符号指针是DELAY符号组
  6:4   RO   0   错误符号指针
 这是指示在通道上发送的作为一组字符的8个可能符号中哪一个符号发生错误的3位值。该值对应于发送所述8符号组的计数器的位置。
 3   RWC   0  进入主控活动态状态：这一位是在进入回送状态时由逻辑来设置的位。写逻辑“1”来清零。0：正常的IBIST操作还未发生。1：正常的IBIST测试开始了。
 2   RW   0  强制进入主控活动态：如果使这一位被置位，则状态机被强制离开入口状态进入活动状态，伴随着端口中的其他通道。0：正常执行1：强制到活动状态而不是静默状态
 1   RWCST   0  每通道的错误检测针对这一通道的错误断言。写逻辑“1”将清零这一位。这一位是粘性的。0：这条通道上没有错误1：这条通道上已发生错误
 0   RW   1  通道启动使能0：当端口启动位被断言时这条通道不是在测试，并且保持在(这条通道的)禁用状态中。1：允许端口启动位开始这条通道上的IBIST符号操作。
状态指示出错误、指向差错比较的符号的指针、以及接收器在针对哪一组符号进行比较(例如，一个由8个数据符号组成的标准组或一个延迟符号组)。通道启动使能位通过使能哪个(些)通道执行IBIST测试序列，从而允许有选择的通道测试。在一个实施方案中，通道状态寄存器350被包括进来以支持PCI Express链路中的每条通道，并且由控制寄存器342来控制。
根据一个实施方案，在固定和开放方式下的测试执行过程中连续执行错误检验。错误检验逻辑在测试结束时提供一个结果。在一个实施方案中，如果CMM兼容模式方法是所实现的唯一特征(例如，没有附加的IBIST扩展)，则测试在程序上结束(例如，软件停止测试序列)。在检测出接收到电空闲有序集(其成帧测试数据)后，错误比较结束。
在一个实施方案中，有两种在这个文件中定义的错误检验方法选项。一种方法是直接符号比较方法，该方法被用来步进式访问在符号数据寄存器346中定义的数据符号，并将这些符号和经由链路接收的符号进行比较。在IBIST操作期间，从符号数据寄存器346向发送器发送一个四符号的重复模式(如果要用的话，再加上延迟符号)。
一旦数据通过回送机制被回送回来，对在符号数据寄存器346中对应的符号位置上接收的每个符号进行比较。在接收符号和预期符号之间的差错比较将指示控制寄存器342中的错误，还有错误符号值和检测出错误的通道。该比较与测试符号启动和停止条件的检测相同步。
图7图示了用于直接符号比较测试方法的逻辑的一个实施方案。如图7所示，接收到的符号与寄存器346的符号进行比较，无论在发送器上正在发送什么。一旦接收器检测出IBIST操作的开始，比较状态机360就与寄存器346中的第一符号同步。
如果发生了差错比较，就将所有相关的失效数据存储在控制寄存器342和通道状态寄存器350中。在检测到错误之后的后续部分可利用扩展控制寄存器来编程。错误指示信号被路由到事件逻辑总线或导航方式，以支持误比特率测试(BERT)。
一旦接收器被同步，则有效载荷的每个符号与寄存器346中的对应符号的内容进行比较。在每个PCI Express核基本时钟上，接收器比较逻辑的指针递增并在四符号组(加延迟)上连续地循环。在一个实施方案中，在测试完成前所接收的每个后续符号上进行比较。第一个错误在发生时被记录。出错符号、指向寄存器346的指针以及错误指示被记录在控制寄存器342和通道状态寄存器350中。
另一种测试方法是多输入签名寄存器(MISR)比较法。图8图示了用于MISR比较测试方法的逻辑的一个实施方案。MISR方法采用两个寄存器，即发送寄存器805和接收寄存器810，它们累积签名并在测试结尾处执行比较。同样包括其中的还有移位寄存器815和820。
MISR实现方案通过生成并比较签名，而不是进行直接符号比较来完成错误检验。在两个存储的累积MISR签名的差错比较时，产生错误断言。在一个实施方案中，发送数据的签名与在接收器处生成的签名进行比较。基于先前定义的启动和停止标准部分来独立控制每个MISR。
利用反馈被异或回到移位链的输入端的移位寄存器来实现多输入签名寄存器(MISR)。被选择来形成反馈机制的移位寄存器位(例如系数)是基于不可约多项式。在一个实施方案中，由于不可约多项式在累积值的最大范围内保证唯一的签名，所以采用不可约多项式。
在进一步的实施方案中，在检测到电空闲有序集(EIOS)或跳有序序列(SOS)后，签名累积结束。发送器和接收器用它们自己的条件组来构建(例如，发送器以后训练跳有序序列(SOS)来构建，以发送EIOS结束)。接收器以接收到后训练SOS构建，以接收到EIOS结束。MISR 805和810在每一个都已接收到它们的EIOS或SOS序列的指示后被比较。
在一个实施方案中，使得错误信号对于内核可用，所述内核用于经由性能计数器或用于误比特率测试(BERT)的其他类似结构来累积。错误结果被存储在通道状态寄存器350和控制寄存器342中。在进一步的实施方案中，使用被用来比较接收器的结果的签名值来预加载MISR 805。因此，MISR 810与发送器符号发生器断开，使得值不能被覆写。
IBIST向新环境应用片上测试方法，例如专用于板级和系统级缺陷检测和自动诊断的片上测试电路。此外，用于PCI Express的IBIST体系结构以新颖的方式来修改LTSSM状态机，以协助实现组件间的测试同步。
尽管在阅读了以上描述后，本领域的普通技术人员肯定将会清楚本发明的很多替换和修改，但是可以理解的是，以图示方式示出并描述的任何具体实施方案都绝对不是限制性的。因此，提及各实施方案的细节并不是想限制权利要求的范围，权利要求只记载被视为本发明本质的那些特征。

Claims (19)

1.一种总线测试装置，包括：
具有模式生成器的发送器组件；
具有模式校验器的接收器组件；
耦合到所述发送器组件和所述接收器组件的点到点串行互连；以及
模式序列器，其计数所述点到点串行互连的测试的序列至一特定值。
2.如权利要求1所述的装置，还包括：校正在所述模式校验器处检测到的错误的调试模块。
3.如权利要求1所述的装置，其中所述模式生成器存储第一位模式。
4.如权利要求3所述的装置，其中所述模式校验器存储第二位模式。
5.如权利要求4所述的装置，其中所述模式校验器将从所述互连接收到的模式与存储在所述模式校验器中的第二位模式进行比较。
6.如权利要求5所述的装置，其中所述接收器组件包括用于确定在从所述发送器组件向所述接收器组件传输模式时是否发生错误的逻辑，所述逻辑基于所述比较来工作。
7.如权利要求6所述的装置，其中所述装置包括将用户定义的位模式加载到所述模式生成器中作为所述第一位模式，并将所述用户定义的位模式加载到所述模式校验器中作为所述第二位模式的机构。
8如权利要求1所述的装置，还包括在正常方式和测试方式之间切换的逻辑，所述模式校验器运行在所述测试方式中，用以确定在将位传输穿过所述互连期间是否发生错误。
9.如权利要求1所述的装置，其中所述互连包括PCI Express总线。
10.如权利要求1所述的装置，其中所述模式校验器和所述模式生成器包括在所述装置的硅片内提供的片上电路。
11.如权利要求5所述的装置，其中所述模式校验器基于直接比较方法来比较接收的模式与存储在所述模式校验器中的第二位模式。
12.如权利要求5所述的装置，其中所述模式校验器基于多输入寄存器比较方法来比较接收的模式与存储在所述模式校验器中的第二位模式。
13.一种计算机系统，包括：
耦合到发送器组件和接收器组件的点到点串行互连；
耦合到所述点到点串行互连的芯片组，包括：
生成并向所述点到点串行互连发送第一组测试数据的模式生成器；
模式校验器，其从所述点到点串行互连接收所述第一组测试数据，并将所述第一组测试数据与存储在该模式校验器处的第二组测试数据进行比较；以及
模式序列器，其计数所述点到点串行互连的测试的序列至一特定值。
14.如权利要求13所述的计算机系统，其中所述芯片组还包括调试模块，如果所述第一组测试数据与存储在所述模式校验器处的第二组测试数据不匹配的话，所述调试模块校正在所述模式校验器处检测到的错误。
15.如权利要求13所述的计算机系统，其中所述芯片组包括将用户定义的位模式加载到所述模式生成器中作为所述第一组测试数据，并将所述用户定义的位模式加载到所述模式校验器中作为所述第二组测试数据的机构。
16.如权利要求13所述的计算机系统，其中所述互连包括PCI Express总线。
17.如权利要求15所述的计算机系统，其中所述模式校验器基于直接比较方法来比较所述第一组测试数据与存储在所述模式校验器中的第二组测试数据。
18.如权利要求15所述的计算机系统，其中所述模式校验器基于多输入寄存器比较方法来比较所述第一组测试数据与存储在所述模式校验器中的第二组测试数据。
19.一种计算机系统，包括：
中央处理单元；
存储器控制中心；
输入/输出控制中心，耦合到所述存储器控制中心，具有互连内建自测试模块；以及
耦合到所述输入/输出控制中心的点到点串行互连；其中
所述互连内建自测试模块包括：
耦合到所述互连的模式生成器，用以生成并通过所述互连发送第一组测试数据；
从互连接收所述第一组测试数据，并将所述第一组测试数据与第二组测试数据进行比较的模式校验器；以及
模式序列器，其计数所述点到点串行互连的测试的序列至一特定值。
20.如权利要求19所述的计算机系统，其中所述芯片组包括将用户定义的位模式加载到所述模式生成器中作为所述第一组测试数据，并将所述用户定义的位模式加载到所述模式校验器中作为所述第二组测试数据的机构。
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