CN101482843A - 用于总线验证的片上电路 - Google Patents

Abstract

本发明用于总线验证的片上电路描述了与验证总线关联的系统、方法、介质及其它实施例。一个示范系统实施例包括可操作地可连接到总线(590)的集成电路(500)，总线(590)可连接到配置成把一个或多个电信号驱动到总线(590)上的外部装置(580)。集成电路(500)可包括配置成接收来自总线(590)的电信号的测试序列的第一逻辑部件(520)、配置成产生与电信号的测试序列相关的电信号的校验序列的第二逻辑部件(540)、以及可操作地连接到第一逻辑部件(520)和第二逻辑部件(540)的比较逻辑部件(550)。比较逻辑部件(550)可配置成至少部分根据比较测试序列与校验序列来确定总线(590)是否正确地传送数据。

Description

用于总线验证的片上电路

技术领域

本发明涉及集成电路，更具体地说，涉及用于总线验证的片上电路。

背景技术

调试、验证和/或训练集成电路之间和/或之内的总线连接在传统上一直很困难。虽然有工具来确定是否存在与总线通路关联的短路或开路，但是这些工具通常是不适合实速总线验证的静态工具。虽然短路在任何速度都是短路，但是其它电气问题可能只在极高速度出现。

与总线验证关联的一些传统工具可采用传统技术、如ECC(检错和纠错)或奇偶校验来检测总线错误。在检测到错误时，这些工具可产生HPMC(高优先级机器校验)。虽然事后故障转储数据可能是可得到的，但是这种数据可能价值有限。例如，数据可能没有与检测它时所在的周期关联，可能没有标识导致崩溃状况的事件，可能不便于触发临时有意义的测试事件，等等。另外，这些工具以传统方式设计用于运行时检错、包容等。

传统的总线验证工具和技术可能依靠与总线关联的现有协议。但是，采用这类协议若完全有可能、也难以产生感兴趣的测试模式以及在已知和/或可预测时间以已知和/或可预测序列将其发送，以便于与例如监测示波器之类的其它动作协调。因此，这些传统工具可能受到芯片/总线组合可能产生的正常代码的制约。另外，这些传统工具可能仅依靠例如电压、温度和频率之类的变化参数等的技术来验证总线。同样，虽然这可能提供某种数据，但没有取得严格的实速电气验证。

许多传统总线验证工具要求要由总线连接的集成电路在进行总线验证之前基本完成。这产生与连续发展相关的鸡和蛋问题。因此，集成电路研制、固件开发以及总线验证可能密切关联，产生前后紧接的连续发展情况。

传统工具可能还需要例如与示波器或协议分析器关联的那些电气探测器的物理连接。随着不断增加的芯片密度和电路密度以及相应地不断减小的迹线、通路和布线尺寸，这类物理连接变得更为困难。

另外，传统工具可能不产生严格得足以评估与符号间干扰(ISI)等关联的问题的条件。作为举例说明，驱动到总线线路上的数据的历史可能影响那个线路上将来数据符号的定时。但是，这些影响可能仅出现在某些较高频率上，因为这些影响可能取决于例如线路几何尺寸、线路长度、线路电阻、线路电容等等。作为进一步举例说明，传统工具可能无法创建例如饱和总线通信量情况之类的条件。另外，由于复杂的总线协议，即使可能曾创建某种条件，也可能难以根据需求可靠地重建该条件以帮助验证和诊断。

一些工具甚至帮助提供小的码模式以便于边界扫描。例如，IEEE1149.1标准描述联合测试行动组(JTAG)提供的边界扫描协议。但是，这种边界扫描本质上是静态(dc)测试。另外，与这种类型的边界扫描关联的串行体系结构未推动实速电气验证。

发明内容

根据本发明的一个方面，提供一种系统，包括：

第一电路，可操作地连接到要电气验证的总线，所述第一电路包括：第一逻辑部件，配置成有选择地产生可被驱动到所述总线上的电信号的测试序列；第二逻辑部件，配置成产生可被驱动到所述总线上的一个或多个总线协议信号；总线接口逻辑部件，可操作地连接到第一逻辑部件和第二逻辑部件，所述总线接口逻辑部件配置成把所述测试序列和所述总线协议信号驱动到所述总线上；以及测试逻辑部件，可操作地连接到第一逻辑部件、第二逻辑部件和所述总线接口逻辑部件中的一个或多个，所述测试逻辑部件配置成控制第一电路选择把所述总线协议信号和所述测试序列中的哪一个驱动到所述总线上；以及

第二电路，可操作地连接到所述总线，所述第二电路包括：第三逻辑部件，配置成从所述总线接收把所述测试序列驱动到所述总线上的所述总线接口逻辑部件所产生的电序列的所接收序列；第四逻辑部件，配置成产生与所述测试序列相关的电信号的校验序列；以及总线检验逻辑部件，可操作地连接到第三逻辑部件和第四逻辑部件，所述总线检验逻辑部件配置成至少部分根据比较所述所接收序列与所述校验序列来确定所述总线是否正确地传送数字数据。

根据本发明的另一方面，提供一种操作总线验证系统的方法，包括：控制驱动器进入就绪状态，所述驱动器在可操作地连接到要由所述总线验证系统测试的总线的第一电路中实现；控制接收器进入校验状态，所述接收器在可操作地连接到所述总线的第二电路中实现，所述接收器配置成产生电信号的第一序列；控制所述驱动器进入生成状态，其中电信号的第二序列被驱动到所述总线上；以及至少部分根据所述接收器比较第一序列与响应被驱动到所述总线上的第二序列而接收的一个或多个电信号，电气验证所述总线。

附图说明

结合在说明中并且构成其部分的附图说明各种示例系统、方法等，它们说明本发明的各方面的各种示例实施例。可以理解，图中所示元件边界(例如块、块组或其它形状)表示边界的一个实例。本领域的技术人员会理解，一个元件可被设计成多个元件，或者多个元件可被设计成一个元件。在一些实例中，表示为另一个元件的内部组件的某个元件可作为外部组件来实现，反之亦然。此外，元件可能未按比例绘制。

图1说明一个示例片上总线验证系统。

图2说明另一个示例片上总线验证系统。

图3说明配置了片上总线验证系统的一部分的集成电路。

图4说明配置了与外部装置交互的示例片上总线验证系统的集成电路。

图5说明配置了与另一个外部装置交互的示例片上总线验证系统的集成电路。

图6是片上总线验证系统的一部分的简化电路图。

图7是片上总线验证系统的一部分的简化电路图。

图8说明与片上总线验证系统关联的一种示例方法。

图9说明本文所述的示例系统及方法在其中可工作的一个示例计算环境。

图10说明本文所述的示例系统及方法在其中可工作的一个示例成像装置。

具体实施方式

验证的设计是频繁受到时间和资源限制的经常被忽略的领域。但是，提供帮助与总线协议的可用性无关地检查总线的电气特性的自动片上工具有助于分离芯片和总线开发。因此，本文所述的示例系统和方法涉及制作成帮助在电气上实速验证总线的集成电路的自动工具。示例系统及方法可制作成单个集成电路和/或两个或两个以上集成电路，因而可能不需要例如示波器或协议分析器之类的附加外部硬件来电气验证总线。虽然可能不需要外部硬件，但是示例系统及方法可帮助向外部硬件提供信号，以便于协调验证活动。类似地，示例系统及方法可帮助获取与总线验证关联的数据，以便帮助根据需求的重复性、外部分析等。虽然本文中描述“总线验证”，但是要理解，一些示例系统及方法可应用于其它领域，例如生产测试。

示例系统及方法可帮助产生影响总线线路之间的串扰、总线线路之间的干扰、与总线关联的电源的电流瞬变、与总线关联的芯片中的接地跳动、总线线路中的谐振、饱和总线通信量状况、衰减、端接失配、PCB加工漂移等的电气条件。这些条件可产生导致通过遭遇这些条件的总线传送的数据中的可观察数字数据错误的影响。训练这些和/或其它电气特性有助于端到端训练总线通路，在其中，通路可包括例如焊盘、迹线、介入缓冲器和寄存器芯片等元件。这些特性和通路可在对于组件有意义的速度(例如实际总线时钟速度)来训练，而不要求通过总线连接的电路和/或集成电路经过测试为百分之百可工作的。

示例系统及方法可采用独立于与被验证总线关联的系统的其余部分或者与总线关联的任何单个集成电路的功能性的专用电路。专用电路帮助动态产生和/或检验可驱动到总线上的受关注电气模式。这些模式可帮助测试和/或表征系统中集成电路之间的外部连接。不同的可能模式和/或序列可用于不同目的。例如，伪随机序列可用来产生可强调符号间干扰(ISI)条件的模式。类似地，步行式一或步行式零序列可帮助执行最快的边缘测试。交替的全一和/或全零序列可帮助测试最大功率、噪声、RFI(射频干扰)等，而具有始终为高电平或低电平的用户可选择输出的交替全一和/或全零序列帮助测试接地跳动和/或串扰。交替AA或55序列可帮助测试最大功率。其它序列可帮助测试与电源关联的最大电流瞬变、测试谐波和谐振，等等。虽然这些测试模式帮助训练这些特性，但示例系统及方法帮助观察可构成伴随所训练特性的问题的数字数据错误。

在不同的实例中，这些不同的模式和/或序列可施加到不同的总线线路、总线线路集合等，以便训练不同的电气特性。例如，给定具有N条线路的总线，其中N为整数，则N-1条线路可采用某个序列以某种方式来驱动，而第N条线路则可以不同方式来驱动。这可帮助识别N-1条线路如何影响第N条线路，反之亦然。因此，可采用独立于总线协议的内置电路对出故障的线路和/或受影响的线路实速识别、隔离和表征。

在一个实例中，模式和序列可采用例如线性反馈移位寄存器(LFSR)之类的模式生成器来产生。虽然描述LFSR，但是要理解，可采用其它可编程模式生成器。片上模式生成器可自动地即时产生测试模式，它消除了传统系统中提供(例如时钟输入)模式和/或在硅中存储模式的需要。这可帮助减少测试模式生成时间，同时对芯片本体消耗产生最小影响(例如，仅增加模式生成器和复用器)。

在一个实例中，模式生成器可与芯片中可能存在的其它时钟同步地实时产生和/或比较模式。因此，模式生成器及关联的验证工具可以为总线设计的全速运行。通过采用芯片中的现有组件，以及通过添加例如模式生成器、复用器和比较器之类的有限附加组件，没有附加延迟可能被引入总线发送方和总线接收方所使用的“正常”通路。

以下包括本文所采用的所选术语的定义。这些定义包括属于术语的范围并且可用于实现的组件的各种实例和/或形式。这些实例不用于限制。术语的单数和复数形式可在定义的范围内。

“总线”在本文中从电气为中心的观点来使用。因此，“总线”表示连接在共享例如共同拓扑、定时方法、信令方法、阻抗、方向性、路由选择限制等属性的一个或多个驱动器与一个或多个接收器之间的电气上相似的通路的集合。“总线”可包括其中包含不改变通路上的数字值的有源组件的通路。总线可连接单个集成电路内部的组件和/或可连接两个不同的集成电路。总线可具有一条或多条线路、布线、迹线、通路等。

“总线训练”在本文中也从电气为中心的观点来使用。“总线训练”表示操纵总线布线、迹线、线路、通路等，以便向电气和/或定时特性施加压力，而不遵守应用于正常总线操作的协议规则。

本文所使用的“数据存储器”表示可存储数据的物理和/或逻辑实体。数据存储器可能是例如存储器、寄存器、锁存器等。数据存储器可驻留在一个逻辑和/或物理实体中，和/或可分布在两个或两个以上逻辑和/或物理实体之间。

本文所使用的“逻辑部件”包括但不限于硬件和固件和/或它们每个的组合，用以执行功能或动作，和/或引起另一个逻辑和/或系统的功能或动作。逻辑部件可包括一个或多个门电路、门电路的组合或者其它电路组件。虽然描述多个逻辑的逻辑部件，但也可能把多个逻辑的逻辑部件结合到一个物理逻辑部件中。类似地，虽然描述单个逻辑的逻辑部件，但也可能在多个物理逻辑部件之间分配那个单个逻辑的逻辑部件。

“可操作连接”或者实体通过其“可操作地连接”的连接是其中可发送和/或接收信号、物理通信和/或逻辑通信的连接。可操作连接通常包括物理接口、电气接口和/或数据接口，但是要注意，可操作连接可包括足以允许可操作控制的这些或其它类型的连接的不同组合。例如，通过能够相互直接传递信号或者经由如处理器、操作系统、逻辑部件或其它实体之类的一个或多个中间实体传递信号，可以可操作地连接两个实体。逻辑和/或物理通信信道可用来创建可操作连接。

本文所使用的“信号”包括但不限于一个或多个电或光信号、数字信号或者可接收、发送和/或检测的其它方式。

以下详细描述的一些部分根据对存储器中的数据位的操作的算法和符号表示来提供。这些算法描述和表示是本领域的技术人员用来向他人传达其工作实质的方式。算法在此以及一般被认为是产生某个结果的操作序列。操作可包括物理量的物理处理。物理量通常但不一定采取电或磁信号的形式，它们能够在逻辑部件中被存储、传送、组合、比较或者以其它方式处理等。

主要为了一般使用的原因，将这些信号称作位、值、元素、符号、字符、项、编号等，已经证明有时非常便利。但应当记住，这些及类似的术语均与适当的物理量关联，并且只是应用于这些量上的便捷标记。除非另外明确说明，否则应理解，在整个描述中，例如处理、计算、运算、确定等术语表示处理和变换表示为物理(电子)量的数据的计算机系统、逻辑部件、处理器或类似电子装置的动作和过程。

图1说明一个示例片上总线验证系统100。系统100可帮助在电气上验证和/或表征总线110。系统100可包括例如生成电路120和校验电路130。如上所述，与验证总线100关联的逻辑部件、电路等可制作为集成电路，而不是由例如示波器、协议分析器等外部装置来提供。

系统100促进总线110的增强验证功能。生成电路120可产生确定性模式(例如伪随机模式)，它在电路120中产生并被驱动到总线110上。校验电路130可产生匹配确定性模式，它在电路130中产生，然后与从总线110接收的信号进行比较。从总线110接收的信号可通过把生成电路120所产生的确定性模式驱动到总线110上来产生。在一个实例中，如果通过总线110所接收的信号不匹配校验电路130所产生的确定性模式，则可能存在“比较错误”状态。

为了便于仔细检查某些故障，在一个实例中，生成电路120可配置成在预期点开始某一序列，和/或在序列的预期部分上循环。例如，如果序列的某个部分已知在校验电路130中产生比较错误状态，则生成电路120可配置成把序列的那个部分重复驱动到总线110上。

在一个实例中，可至少部分地通过经由接口(未示出)提供的信息控制生成电路120和校验电路130。例如，基本扫描系统可用来帮助对要生成的模式编程，开始模式生成，终止模式生成，询问结果(例如，读取扫描可访问寄存器)，等等。

虽然在图1中说明了一个总线110和一个校验电路130，但是要理解，在一些实例中，生成电路120可连接到一个以上总线和/或一个以上校验电路。类似地，虽然单个生成电路120表示为向总线110提供信号，但是要理解，总线可接收来自一个或多个生成电路的信号。

图2说明一个示例片上总线验证系统200。系统200可包括第一电路210，它可操作地可连接到要电气验证的总线205。系统200还可包括第二电路220，它也可操作地可连接到总线205。电路210可包括核心230，以及电路220也可包括核心240。在非验证操作中，在电路210与电路220之间传送的信号可由其各自的核心来提供，并通过总线205传递。系统200执行电气总线验证时，这些核心可能被禁用或者阻止其信号。例如，当电气总线验证发生时，核心可保持为复位状态。没有执行电气验证时，核心所提供的信号可在没有可归因于测试系统200的元件的任何附加延迟的情况下被传递。虽然总线205表示为连接电路210和电路220，但是要理解，在一个实例中，与总线205关联的电气通路可以端到端测试。端到端测试可包括测试电气通路，其中包括如线路、迹线、引脚之类的传输元件以及如焊盘、迹线、缓冲器、寄存器之类的不改变数字值的附加元件。要理解，在一些实例中，第一电路210和第二电路220可制作为单个集成电路，而在另一些实例中，电路210和电路220可制作为分开的集成电路。

电路210可包括第一逻辑部件250，它配置成有选择地产生可驱动到总线205上的电信号的测试序列。在一个实例中，第一逻辑部件250可能是线性反馈移位寄存器(LFSR)。LFSR可配置成例如根据循环冗余校验(CRC)多项式法来产生伪随机测试序列。虽然描述LFSR，但是要理解，可采用其它种子模式生成器。在一个实例中，第一逻辑部件250可配置成与提供第一电路210中的定时信号的一个或多个时钟电路同步地实时产生测试序列。

在一个实例中，第一逻辑部件250可配置重装籽数循环特征。重装籽数循环特征有助于让第一逻辑部件250重复加载预期籽数，并多次产生与那个籽数关联的序列。这可帮助在棘手序列上进行组合以便集中观察。在另一个实例中，第一逻辑部件250可配置成首先采用原始籽数运行长测试。然后，在测试期间，系统200可获取与受关注的(例如导致比较错误的)序列的部分有关的信息。可为这些受关注部分确定用于第一逻辑部件250的籽数，然后，第一逻辑部件250可被控制为重复和/或根据需求有选择地加载这些籽数，并因而重复和/或根据需求有选择地产生序列的受关注部分。

电路210还可包括第二逻辑部件260，它配置成产生可驱动到总线205上的总线协议信号。这些总线协议信号可在电路210没有以测试模式工作时被产生和使用。

电路210还可包括总线接口逻辑部件270，它可操作地连接到第一逻辑部件250和第二逻辑部件260。但是，系统200可按照协议无关模式来验证，因而测试序列和总线协议信号不会同时被驱动到总线205上。因此，总线接口逻辑部件270可被控制为选择测试序列和总线协议信号中的哪个被驱动到总线205上。在一个实例中，为了有助于现实条件，总线接口逻辑部件270可按照总线205在生产中设计成以其工作的时钟速度或者接近该时钟速度把测试序列驱动到总线205上。例如，如果总线205将被定时在1GHz，则总线接口逻辑部件270可按照1GHz或大约1GHz把第一逻辑部件250所提供的信号驱动到总线205上。在一个实例中，总线接口逻辑部件270可被控制为建立第一逻辑部件250所提供的测试信号被驱动到总线205上时所用的时钟速度。

电路210还可包括测试逻辑部件275，它可操作地连接到第一逻辑部件250、第二逻辑部件260和/或总线接口逻辑部件270。测试逻辑部件275可配置成控制电路210有选择地控制把总线协议信号还是测试序列驱动到总线205上。例如，测试逻辑部件275可配置成控制总线接口逻辑部件270把来自第一逻辑部件250的测试信号还是来自第二逻辑部件260的总线协议信号驱动到总线205上。在一个实例中，测试逻辑部件275可配置成控制总线接口逻辑部件270有选择地把第一逻辑部件250所提供的测试序列驱动到与总线205关联的不同所选总线线路上。作为举例说明，在第一验证中，总线接口逻辑部件270可被控制为通过总线205中的所有线路发送序列。作为另外举例说明，在第二验证中，总线接口逻辑部件270可被控制为通过总线205中每隔一条线路或者通过除一个之外的全部线路发送序列。虽然描述了三种可能性，但是要理解，总线接口逻辑部件270可被控制为通过其它线路集来驱动序列。

如上所述，系统200可通过接口与用户交互。因此，在一个实例中，电路210可配置成接收控制信号。控制信号可确定例如第一逻辑部件250要产生的测试序列的类型、测试序列长度、初始测试序列识别序列、开始序列生成的时间、结束序列生成的时间、把测试序列驱动到总线205上的速度、等等。在一个实例中，接口可由联合测试行动组(JTAG)测试接入端口(TAP)指令来控制。

如上所述，系统200还可包括第二电路220，它可操作地可连接到总线205。第二电路220可包括第三逻辑部件280，它配置成从总线205接收当总线接口逻辑部件270把第一逻辑部件250产生的测试序列驱动到总线205上时所产生的电信号序列。要理解，在非测试模式中，第三逻辑部件280可接收来自总线205的协议信号和/或其它信号(例如数据)。

电路220还可包括第四逻辑部件290，它配置成产生电信号的校验序列。为了有助于通过比较电信号序列来验证总线205，电信号的校验序列与第一逻辑部件250所产生的测试序列相关。在一个实例中，第一逻辑部件250和第四逻辑部件290是相同的组件。因此，在一个实例中，第四逻辑部件290所产生的校验序列与第一逻辑部件250所产生的测试序列相同。第一逻辑部件250和第四逻辑部件290所产生的序列可包括例如伪随机序列、步行式一序列、步行式零序列、交替全一序列、交替全零序列、具有始终为高电平的用户可选输出的交替全一序列、具有始终为低电平的用户可选输出的交替全一序列、具有始终为低电平的用户可选输出的交替全零序列、具有始终为高电平的用户可选输出的交替全零序列、交替AA序列、交替55序列、等等。如前面所述，这些不同的序列可单独和/或结合使用，以便训练总线205的各种电气特性。然后，可通过失配数据来检测总线存在的问题。

由于第一逻辑部件250和第四逻辑部件290产生电信号序列，因此系统200可配置成帮助使两个序列同步，以便于比较这两个序列。同步方法可包括例如：把第三逻辑部件280配置成查找从总线205所接收的信号上的特定第一转变，把第三逻辑部件280配置成查找从总线205所接收的信号中的特定初始序列，把额外线路添加到总线205以便传送同步信号，分配总线205中的现有线路来传送同步信号，等等。这种同步有助于检测失配数据。

电路220还可包括总线检验逻辑部件295，它可操作地连接到第三逻辑部件280和第四逻辑部件290。总线检验逻辑部件295可配置成确定总线205是否正确地传送数字数据。在判定总线是否按照预期工作(例如正确传送数字数据)时，总线检验逻辑部件295可比较第三逻辑部件280所接收的序列与第四逻辑部件290所产生的校验序列。在一个实例中，如果信号不匹配，则系统200可报告“总线未通过测试”状况，而如果整个序列中的所有信号匹配，则系统200可报告“总线通过测试”状况。在不同实例中以及在不同测试中，观察到的数字数据错误可能可归因于例如接地跳动、串扰、干扰、电流瞬变、线路谐振、饱和总线通信量条件、衰减、端接失配、PCB加工漂移之类的特性所存在的问题。

与电路210相似，电路220也可通过接口与用户交互。因此，电路220可配置成接收控制信号。控制信号可确定例如第四逻辑部件290要产生的校验序列的类型、校验序列应该多长、第三逻辑部件280要查找以表明应当开始序列比较的初始测试序列识别序列、要执行测试的总线线路等。另外，控制信号可确定是否要由总线检验逻辑部件295采用错误屏蔽。如果要采用错误屏蔽，则只有某些用户可选错误类型(例如串扰)将被监测。控制信号还可确定要获取的比较错误数据(如果有的话)的类型以及在比较错误时是否要将信号提供给外部装置。比较错误数据可在检测到错误之前(例如比较错误前数据)、在检测到错误之后(例如比较错误后数据)获得。在一个实例中，接口可由联合测试行动组(JTAG)测试接入端口(TAP)指令来控制。

图3说明配置了片上总线验证系统的一部分的集成电路300。虽然电路210(图2)和220(图2)包含这些元件的一部分，但是要理解，无论是片上总线验证系统中的生成电路120(图1)和/或校验电路130(图1)之类的集成电路可配置图3所示的一个或多个元件。

集成电路300可包括核心310，它在非测试情况中提供可驱动到总线上的信号或者从总线接收信号。集成电路300还可包括接收器逻辑部件320，它配置成从总线接收当信号被驱动到集成电路300连接到的总线上时所产生的电信号序列。要理解，在非测试模式中，接收器逻辑部件320可接收来自总线的协议信号和/或其它信号(例如数据)，而在测试模式中，接收器逻辑部件320则可接收测试序列信号。因此，集成电路300可包括测试逻辑部件330，它有助于控制集成电路300是以总线测试模式还是以正常模式工作。

集成电路300还可包括模式逻辑部件340，它配置成产生电信号的校验序列。电信号的校验序列可与片上电气总线测试/验证系统中的另一个集成电路所产生的测试序列相关。另外，集成电路300可包括总线检验逻辑部件370，它可操作地连接到接收器逻辑部件320和模式逻辑部件340。总线检验逻辑部件370可配置成确定连接到集成电路300的总线是否在预定电气标准范围内工作。在判定总线是否按照预期(例如在预定电气标准范围内)工作时，总线检验逻辑部件370可比较接收器逻辑部件320所接收的序列与模式逻辑部件340所产生的校验序列。

在一个实例中，总线检验逻辑部件370可配置成在检测到数字数据错误(例如数据失配)时有选择地产生外部触发380。外部触发380可能是例如电信号，并且例如可提供给例如示波器、协议分析器等的外部装置。因此，集成电路300有助于减轻与传统工具关联的、涉及产生总线故障的临时有意义指示的能力的问题。外部触发380可帮助例如确定序列的哪个部分使总线电气特性超出预期范围，从而导致例如数据失配之类的可观察事件。

在另一个实例中，总线检验逻辑部件370可配置成有选择地产生比较错误数据390。比较错误数据390例如可配置成记录与总线操作参数有关的信息。具体来说，比较错误数据390可记录与发生比较错误的时间有关的信息。因此，比较错误数据可包括例如模式逻辑部件340所采用的籽数值、自发生比较错误的校验测试序列开始的偏移、在其中发生比较错误的总线线路等。虽然比较错误数据390表示为处于集成电路300外部，但是要理解，比较错误数据390可存储在集成电路300中例如扫描可访问寄存器(未示出)之类的数据存储器中。

比较错误数据390可采取例如比较错误前数据、比较错误后数据等形式。比较错误前数据可包括第三逻辑部件320在比较错误发生之前所接收的信号。然后，当比较错误发生时，比较错误前数据可能可用于帮助理解所发生的导致比较错误的情况。相反，比较错误后数据可包括第三逻辑部件320在比较错误发生之后所接收的信号。

在一个实例中，总线检验逻辑部件370可包括屏蔽寄存器(未示出)，它帮助有选择地产生外部触发380、有选择地收集比较错误数据390等。屏蔽寄存器可配置成控制总线检验逻辑部件370仅报告与某些总线布线集合关联的某些类型的比较错误。例如，先前测试可能已经揭示总线具有关于第一布线的问题。可进行后续测试以便确定第二组引脚是否有问题。因此，当这个后续测试正在进行时，屏蔽寄存器可配置成防止总线检验逻辑部件370根据在第一布线上所接收的信号产生比较错误。在另一个实例中，总线检验逻辑部件370可包括校验和寄存器(未示出)，它帮助在某个时间周期累积与错误(例如比较错误)有关的信息。这可帮助其目标是理解一段时间而不是任何特定时间点发生的情况的较长期测试。虽然描述了屏蔽寄存器和校验和寄存器，但是要理解，屏蔽和校验和功能可通过其它电路、逻辑部件、门电路等来实现。

图4说明配置了与外部装置450交互的片上总线验证系统的集成电路400。虽然图1和图2描述了具有通过总线连接的两个电路的系统，但是，一些总线可能是“开端的”，即设计成便于把插入卡、附加芯片等连接到计算机组件或系统。因此，图4说明可操作地可连接到要电气验证的总线460的集成电路400。总线460又可连接到外部装置450。外部装置450可配置成接收来自总线460的电信号。

集成电路400可包括第一逻辑部件(例如模式生成逻辑部件440)，它配置成有选择地产生可驱动到总线460上的电信号的测试序列。集成电路400还可包括第二逻辑部件(例如协议逻辑部件430)，它配置成产生也可驱动到总线460上的总线协议信号。为了帮助把测试序列或者总线协议信号驱动到总线460上，集成电路400可包括总线接口逻辑部件420。集成电路400还可包括测试逻辑部件460，它可操作地连接到第一逻辑部件440、第二逻辑部件430和/或总线接口逻辑部件420。测试逻辑部件460可配置成控制第一集成电路400选择把电信号的总线协议信号和测试序列的哪一个驱动到总线460上并且因而由外部测试装置450接收。在一个实例中，外部装置450可配置成采用数据捕捉DIMM(双列直插存储模块)接收来自总线460的信号。外部装置450可能是例如示波器、协议分析器、计算机等。

图4说明把总线验证信号提供给外部装置的集成电路，而图5则说明接收来自外部装置580的信号的集成电路500。集成电路500可配备例如结合图3所述的那些元件和逻辑部件。例如，集成电路500可包括核心510、用于接收信号的总线接口逻辑部件520、用于产生/理解协议信号的协议逻辑部件530、用于产生校验序列的模式生成逻辑部件540、用于进行总线检验任务的比较逻辑部件550以及用于控制集成电路500是以测试还是以非测试模式运行的测试逻辑部件580。类似地，集成电路500可配置成产生外部信号560、比较错误数据570等。

如图所示，集成电路500可操作地可连接到总线590，总线590又可连接到外部装置580。外部装置580可配置成把电信号驱动到总线590上。因此，比较逻辑550可以可操作地连接到总线接口逻辑部件520以及模式生成逻辑部件540，以便于对所接收信号以及所产生校验序列的访问。另外，比较逻辑部件550可配置成确定总线590是否正确地传送数字数据。该确定可至少部分取决于比较从外部装置580接收的信号与模式生成逻辑部件540产生的校验序列。

图6是片上总线验证系统的一部分的简化电路图。系统包括第一电路部分600，它通过总线连接到第二电路部分602。第一电路部分600包括第一子电路620，它配置成产生第一组电信号。第一组电信号可与验证总线关联。这些信号可以是例如要驱动到总线上的电信号的测试序列。第一子电路620可以是例如配置成接受可编程籽数并产生伪随机数序列的LFSR模式生成器。在一个实例中，第一电路部分600可制作为集成电路。

第一电路部分600还可包括第二子电路610，它配置成产生也可驱动到总线上的总线协议信号。由于可能希望以协议无关方式来验证总线，因此第一电路部分600可包括复用器630，它可由控制逻辑部件632控制，以便有选择地向下游电路(例如驱动器640)提供要驱动到总线上的第一组电信号(例如测试序列)或者总线协议信号。

如上所述，第二电路部分602还可连接到总线，并从而连接到第一电路部分600。第二电路部分602可包括第四子电路(例如接收器650)，它配置成接收来自总线的电信号。这些信号可包括例如响应被驱动到总线上的第一组电信号而产生的信号。接收器650可向核心660提供所接收信号，并且还可向比较器670提供信号。比较器670还可接收来自配置成产生与LFSR620产生的第一组电信号相同的第二组电信号、如LFSR模式生成器680之类的第五子电路的信号。由于从总线接收的信号以及模式生成器680产生的信号可用，比较器670可配置成确定总线是否正确地传送数字数据。该确定可至少部分基于比较从总线接收的电信号与模式生成器680产生的电信号。

在一个实例中，比较器670可连接到顽固故障逻辑部件672和外部触发逻辑部件674。因此，第二电路部分602可配置成在确定总线未正确传送数字数据时有选择地产生外部触发，以及有选择地记录与从总线接收的电信号、模式生成器680所产生的电信号等有关的信息。顽固故障逻辑部件672可包括例如扫描可访问寄存器，它帮助获取与比较错误关联的数据。这种数据可包括例如与自序列开始以来的多少时钟周期发生比较错误有关的数据、在比较器670上预期什么数据、在比较器670上接收什么数据、哪条总线线路产生比较错误等。顽固故障逻辑部件672可预先存储到达数据，以及在发生比较错误时，停止存储数据，因此导致比较错误的数据是可用的。

与第一电路部分600相似，第二电路部分602可制作为集成电路。在一个实例中，第一电路部分600、第二电路部分602以及连接它们的总线可制作为单个集成电路。在另一个实例中，第一电路部分600和第二电路部分602可制作为通过总线连接的两个分开的集成电路。虽然说明单个第二部分602，但是要理解，在一些实例中，第一电路部分600可连接到一个或多个第二部分602。

图7是制作为还配置了基本扫描逻辑部件714的集成电路700的片上总线验证系统的一部分的简化电路图。如上所述，示例系统可以至少部分通过从接口提供给系统的数据来控制。一个示例接口是与JTAG应用关联的基本扫描接口。接口可例如由JTAG测试接入端口(TAP)指令来控制。在一个实例中，如图7所示，添加例如控制逻辑部件716和模式生成器712之类的总线验证组件可能不会对通过复用器720、焊盘730和驱动器740的非测试通路增加延迟。同样，在集成电路702中，例如比较器770、顽固故障逻辑部件790以及外部触发逻辑部件792之类的总线验证组件的添加不会对从接收器750通过焊盘760到达核心762的非测试通路增加延迟。

参照图8的流程图，可更好地理解示例方法。虽然为了便于说明，所述方法表示和描述为一系列块，但是要理解，该方法不受这些块的顺序的限制，因为一些块可能以不同顺序出现，和/或与所示和所述的其它块同时出现。此外，可能并非需要全部所述块来实现示例方法。另外，附加和/或备选方法可采用附加的、未示出的块。

在流程图中，块表示可采用逻辑部件来实现的“处理块”。处理块可表示方法步骤和/或用于执行该方法步骤的设备元件。流程图说明本领域的技术人员可用来开发逻辑部件以执行所述处理的功能信息。应理解，电子应用可涉及动态和灵活的过程，使得在一些实例中，所述块可能以与所示的不同的其它序列来执行，和/或这些块可组合或分离为多个组件。

图8说明操作总线验证系统的一种示例方法800。方法800可在810包括控制驱动器进入就绪状态。在一个实例中，驱动器可通过可操作地连接到要由总线验证系统检查的总线的电路来实现。在一个实例中，控制驱动器进入就绪状态包括控制驱动器把电气值的良好集合(例如全零、全一)驱动到总线上。

方法800还可在820包括控制接收器进入校验状态。与驱动器相似，接收器可通过可操作地连接到总线的电路来实现。接收器可配置成产生对于比较通过总线接收的测试信号有用的电信号的第一序列。在一个实例中，控制接收器进入校验状态可包括提供数据，该数据控制接收器所产生的序列长度、接收器所产生的序列类型、接收器应当查找以便使序列校验同步的外部触发的类型、要由接收器收集的错误数据的类型、至少部分确定接收器所产生的序列的接收器模式生成器的籽数值以及至少部分确定所检查的总线操作标准的类型的触发屏蔽。

方法800还可在830包括控制驱动器进入生成状态。在生成状态中，驱动器可产生被驱动到总线上的电信号的第二序列。电信号的这个第二序列对于电气验证和/或表征总线可能是有用的。在一个实例中，控制驱动器进入生成状态可包括提供数据，该数据控制例如驱动器所产生的序列长度、驱动器所产生的序列类型、应当把信号驱动到总线上的速度以及至少部分确定驱动器所产生的电信号的序列的籽数值。

方法800还可在840包括电气验证总线。电气验证总线可包括例如至少部分根据比较接收器所产生的信号序列与驱动器所产生的测试信号序列被驱动到总线时接收器所接收的电信号来确定总线是否正确地工作。

在确定总线是否正确工作之后，方法800可包括报告成功状态(例如总线合格)或报告故障状态(例如总线出故障)。如果存在故障状态，则方法800可包括例如通过有选择地记录例如与所生成序列关联的籽数、自所生成序列开始的偏移、与所生成序列中的电信号关联的数据等的数据，来处理故障。

图9说明计算机900，它包括可操作地通过总线908连接的处理器902、存储器904和输入/输出端口910。在一个实例中，计算机900可包括总线验证逻辑部件930和932，它们配置成帮助电气总线验证。在计算机900中无论实现为硬件、固件和/或其组合的总线验证逻辑部件930和932可提供用于产生以可编程方式可定义的第一总线测试模式的部件、用于把第一总线测试模式加到总线上的部件、用于接收与加到总线上的第一总线测试模式关联的电信号的部件、用于产生以可编程方式可定义的第二总线测试模式的部件、以及用于确定电信号是否揭示可能可归因于总线中不合需要的电气特性的数据比较错误的部件。要理解，所有部件都制作为可操作地通过总线连接的集成电路。

处理器902可能是各种不同的处理器，其中包括双微处理器和其它多处理器体系结构。存储器904可包括易失性存储器和/或非易失性存储器。非易失性存储器可包括但不限于ROM、PROM、EPROM、EEPROM等。易失性存储器可包括例如RAM、同步RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)以及直接RAM总线RAM(DRRAM)。

盘906可以可操作地例如经由输入/输出接口(例如卡、装置)918和输入/输出端口910连接到计算机900。盘906可包括但不限于例如磁盘驱动器、固态盘驱动器、软盘驱动器、磁带驱动器、Zip驱动器、闪存卡和/或记忆棒之类的装置。此外，盘906可包括光盘驱动器，例如CD-ROM、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)和/或数字视频ROM驱动器(DVD ROM)。例如，存储器904可存储过程914和/或数据916。盘906和/或存储器904可存储控制和分配计算机900的资源的操作系统。

总线908可能是单一内部总线互连体系结构和/或其它总线或网状体系结构。虽然说明单一总线，但是要理解，计算机900可采用没有描述的其它总线(例如PCIE、SATA、Infiniband、1394、USB、以太网)与各种装置、逻辑部件和外设进行通信。总线908可以是各种类型的，包括但不限于存储总线或存储控制器、外围总线或外部总线、纵横开关和/或本地总线。本地总线可以是各种各样的，包括但不限于工业标准体系结构(ISA)总线、微通道体系结构(MSA)总线、扩展ISA(EISA)总线、外围部件互连(PCI)总线、通用串行(USB)总线以及小型计算机系统接口(SCSI)总线。

计算机900可经由I/O接口918和输入/输出端口910与输入/输出装置交互。输入/输出装置可包括但不限于键盘、话筒、指示和选择装置、照相机、视频卡、显示器、盘906、网络装置920等。输入/输出端口910可包括但不限于串行端口、并行端口和USB端口。

计算机900可在网络环境中工作，因而可经由I/O接口918和/或I/O端口910连接到网络装置920。通过网络装置920，计算机900可与网络交互。通过网络，计算机900可在逻辑上连接到远程计算机。计算机900可与其交互的网络包括但不限于局域网(LAN)、广域网(WAN)及其它网络。网络装置920可连接到LAN技术，其中包括但不限于光纤分布数据接口(FDDI)、铜线分布数据接口(CDDI)、以太网(IEEE 802.3)、令牌环(IEEE 802.5)、无线计算机通信(IEEE 802.11)、蓝牙(IEEE 802.15.1)、Zigbee(IEEE 802.15.4)等。类似地，网络装置920可连接到WAN技术，其中包括但不限于点到点链路、例如综合业务数字网(ISDN)之类的电路交换网络、分组交换网络以及数字用户线(DSL)。虽然描述各个网络类型，但是要理解，经由和/或通过网络的通信可包括若干通信的组合以及混合。

图10说明示例成像装置1000，它包括与本文所述的示例系统相似的总线验证逻辑部件1010和1012。总线验证逻辑部件可配置成执行与本文所述的那些相似的可执行方法。虽然示出两个逻辑部件1010和1012，但是要理解，成像装置1000可包括一个以上总线验证逻辑部件。

成像装置1000可接收要呈现的打印数据。因此，成像装置1000还可包括存储器1020，它配置成存储打印数据或者更广泛地用于图像处理。成像装置1000还可包括呈现逻辑部件1030，它配置成从打印数据产生打印机就绪图像。呈现根据所涉及的数据格式以及成像装置的类型而变化。一般来说，呈现逻辑部件1030把高级数据转换为图形图像供显示或打印(例如打印就绪图像)。例如，一种形式是光线跟踪，它取三维对象或画面的数学模型，并将其转换为位图图像。另一个实例是把HTML转换为供显示/打印的图像的过程。要理解，成像装置1000可接收不需要呈现的打印机就绪数据，因而呈现逻辑部件1030在一些成像装置中可能不会出现。

成像装置1000还可包括成像机构1040，它配置成从打印就绪图像产生在打印介质上的图像。成像机构1040可根据成像装置1000的类型而变化，并且可包括激光成像机构、其它基于调色剂的成像机构、喷墨机构、数字成像机构或其它成像再现引擎。可包括处理器1050，它采用控制成像装置1000的操作的逻辑部件来实现。在一个实例中，处理器1050包括能够执行Java指令的逻辑部件。成像装置1000的其它组件在本文中没有描述，但是可包括介质处理和存储机构、传感器、控制器和成像过程中涉及的其它组件。

虽然已经通过描述实例来说明示例系统、方法等，以及虽然相当详细地描述了这些实例，但是，申请人的目的不是要将所附权利要求的范围约束或者以任何方式限制到这种细节。为了描述本文所述的系统、方法等，当然不可能描述组件或方法的每一种可想到的组合。其它优点和修改是本领域的技术人员十分清楚的。因此，本发明不限于所示及所述的具体细节、典型设备以及说明性实例。因此，本申请意在包含属于所附权利要求的范围的这些变更、修改及变化。此外，前面的描述不是意在限制本发明的范围。而是，本发明的范围由所附权利要求及其等效物来确定。

在术语“包括”用于详细描述或权利要求的方面来说，意在如那个术语在权利要求中用作过渡词时所解释的以类似于术语“包含”的方式为包含性的。此外，在术语“或”用于详细描述或权利要求(例如A或B)的方面来说，意在表示“A或B或者两者”。当申请人意在表明“仅A或B而不是两者”时，则采用术语“仅A或B而不是两者”。因此，术语“或”在本文中的使用是包含性的而不是排他性的使用。参见Bryan A.Garner“A Dictionary of Modern Legal Usage”624(2d.Ed.1995)。

Claims (9)

1.一种集成电路，包括：

总线；以及

测试电路，能够在总线上产生多种不同类型的电子测试信号序列，所述多种类型是下列各项中的至少两项：伪随机序列、步行式一序列、步行式零序列、交替全一序列、交替全零序列、交替AA序列和交替55序列。

2.如权利要求1所述的集成电路，还包括：

控制输入装置，与所述测试电路互连，能够规定将由所述测试电路产生的序列的类型。

3.如权利要求2所述的集成电路，其中，所述控制输入装置还能够规定下列各项中的至少一项：在测试期间始终驱动到低电平的至少一条总线线路，在测试期间始终驱动到高电平的至少一条总线线路。

4.如权利要求2所述的集成电路，其中，所述控制输入装置还能够规定伪随机序列的籽数值。

5.如权利要求2所述的集成电路，其中，所述控制输入装置还能够规定哪些总线线路将被测试。

6.如权利要求1所述的集成电路，还包括：

第二测试电路，能够在所述总线上接收信号，将所接收的信号与预期信号进行比较，以及产生错误信号。

7.如权利要求6所述的集成电路，其中，所述第二测试电路还能够产生相对于发生错误的测试序列的起点的偏移量。

8.一种方法，包括以下步骤：

由集成电路接收外部控制信号，所述外部控制信号规定将在总线上产生的多个信号序列之一；以及

由所述集成电路产生所规定的信号序列。

9.如权利要求8所述的方法，还包括以下步骤：

将所述总线产生的信号与预期信号进行比较，以及当所述总线产生的信号与所述预期信号不匹配时产生错误信号。

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