JPH11143817A - 情報処理システムおよびシステムバス試験方法とその処理プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 情報処理システムにおけるシステムバスの性
能試験を効率良く行なうことができない。 【解決手段】 ＣＰＵ１から、入出力制御装置４が有す
るＤＭＡＣ８を起動し、このＤＭＡＣ８を介して、入出
力制御装置４とメインメモリ２間で、擬似ＤＭＡ転送
（配下の入出力機器を動作させることなく行なうＤＭＡ
転送）を行い、この擬似ＤＭＡ転送によりシステムバス
に負荷を与え、システムバスの耐力や安定性の試験を行
なう情報処理システムの構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置（Ｃ
ＰＵ）や主記憶装置（メインメモリ）および入出力制御
装置等をシステムバスで接続してなる情報処理システム
と、そのシステムバスの試験技術に係わり、特に、シス
テムバスの機能、負荷耐力、安定性の検証を効率良く行
なうのに好適な情報処理システムおよびシステムバス試
験方法とその処理プログラムを記録した記録媒体に関す
るものである。

【０００２】

【従来の技術】種々の情報処理機能や通信処理機能を有
する情報処理システム（計算機システム）には、内部バ
スやシステムバス、インタフェースバス等のバスが設け
られている。この内、システムバスは、ＣＰＵやメイン
メモリ、入出力制御装置等、計算機システムの基本要素
となる素子を結合するバスであり、アドレス、データ、
制御信号のそれぞれを伝達するためのアドレスバス、デ
ータバス、コントロールバスからなる。

【０００３】システムバスには、各システムの設計上許
容される範囲内で複数の入出力機器が、それぞれに対応
した入出力制御装置を介して接続され、各機器から様々
なパターンの負荷が加わる。また、情報処理システムが
どのような機能および規模のシステムへ導入されるかに
よって、システムバスに接続される機器の種別や接続数
が変わる。

【０００４】このような情報処理システムを商用に供す
る場合、共通リソースとして色々な使われ方をするシス
テムバスについて、その機能の正常性、負荷耐力、長時
間での安定動作などの検証を、事前に、かつ十分に実施
しておくことが重要である。このようなシステムバスの
試験技術を説明する前に、代表的なシステムバスの機
能、動作について、以下、説明する。

【０００５】高信頼なシステムバスの一例として、例え
ば、トロン標準システムバス（「トロン標準システムバ
ス ＴＯＸＢＵＳ Ｖｅｒ．１．００．００．００」、
１９９１年１０月、トロン協会発行）と呼ばれるものが
ある。以下、図８、図９を用いてＴＯＸＢＵＳの説明を
行なう。図８は、ＴＯＸＢＵＳの信号線の構成例を示す
説明図であり、図９は、図８におけるバス信号線の動作
例を示す説明図である。

【０００６】図８で示すように、ＴＯＸＢＵＳの信号線
は、合計８９本である。このシステムバスの基本動作
を、図９を用いて説明する。本図９に示す例において
は、情報転送バス８バイト分をフルに使用するモード
（８バイトモード）の場合を示している。このシステム
バスの機能として、前述の刊行物にも記載のように、情
報転送バス８バイトの内、半分の４バイト分を使用する
４バイトモードも備えているが、同様の動作であり、こ
こでは説明は省略する。

【０００７】本図では、装置ｉが装置ｊに対し、バスを
介してデータ転送する場合の動作例を示している。尚、
ここで示されているＳＢＨは、バス要求の調停を行なう
機能を有している回路（システムバスハンドラ）であ
り、バスに接続されたある装置内、または、独立装置と
して設けられる。以下、各信号線の変化タイミングを示
す番号（１）〜（１４）に従って動作を説明する。

【０００８】（１）装置ｉは、装置ｊに対して情報転送
を行なうために、バス使用要求信号（ＢＲＱＬ−ｉ）を
駆動して、ＳＢＨに対してバス獲得要求を行なう。 （２）ＳＢＨは、バス使用要求信号が受付可能になる
と、装置ｉに対するバス使用許可信号（ＢＧＲＭ−ｉ）
を駆動して、装置ｉに対しバス使用権を与える。 （３）バス使用権を獲得した装置ｉは、バス使用許可信
号により、バス使用要求信号の駆動を停止する。

【０００９】（４）また、同時に、装置ｉは、バス使用
許可信号を受けて、情報転送バスを有効化し、情報をバ
スに送出する。最初の情報転送時には、転送制御信号の
ＢＳ＊信号（バスサイクルスタート信号、＊記号は負論
理であることを示す）を駆動する。 （５）ＢＳ＊と同時にＢＬＫ＊信号（ブロック信号）を
駆動して、ブロック転送の開始を他の装置に通知する。
尚、ＢＬＫ＊信号は、バス上で情報転送期間中駆動され
る。但し、転送終結の１バスサイクル前に駆動を停止
し、１バスサイクル後にバスが開放されることをＳＢＨ
に予告する。 （６）転送制御信号のＢＬＫ＊信号の駆動停止を検出し
たＳＢＨは、１クロック後に、バス使用許可信号の駆動
を停止する。

【００１０】（７）オーダコマンド（Ｃｏ）の送出後、
２サイクル後にステータス有効信号（ＳＴＶＬＤ＊信
号）が駆動され、このサイクルに、転送先装置である装
置ｊは、オーダコマンドの受信状態を、転送元である装
置ｉに報告する。 （８）コマンド以下の転送では、転送先装置ｊは、情報
転送バスの１転送毎に、受信情報に対して、データ転送
の成否のチェックを行ない、その結果をまとめてステー
タスバスにより、ステータスコード（４ビット）として
転送元装置ｉに返送する。この返送は、最終データ転送
後、２サイクル後に、ステータス有効信号が駆動された
タイミングで行なわれる。

【００１１】以上で、１回のバスオペレーションが完了
する。本例の説明に用いているＴＯＸＢＵＳは、情報の
転送の都度、バス権の獲得／開放を行なうスプリット転
送型の技術を採用しているため、転送先装置ｊからアン
サ情報やデータの返送が必要な場合には、転送先装置ｊ
自身が新たにバスの使用権を獲得し、転送元装置ｉに対
してのアンサ情報やデータの返送が行なわれる。この動
作を示したものが、図中の（９）〜（１４）であるが、
本発明と直接の係りはないので、この部分の説明は省略
する。

【００１２】次に、このＴＯＸＢＵＳのような高信頼な
システムバスを用いた情報処理システムについて、図１
０を用いて説明する。図１０は、システムバスを用いた
情報処理システムの構成例を示すブロック図である。シ
ステムバス１０７，１１７を介して、ＣＰＵ１０１，１
１１と、周辺の各装置（入出力制御装置）１０３〜１０
６，１１３〜１１６とが接続されている。これらの各入
出力制御装置（周辺装置）は、内部にバスプロトコル制
御回路（ＢＰＣ）１２１，１２３〜１２６，１３１，１
３３〜１３６を具備し、システムバス１０７，１１７と
のインタフェースをとっている。

【００１３】入出力制御装置（周辺装置）（１０３〜１
０６，１１３〜１１６）としては、ファイル記憶装置Ｆ
Ｍとの入出力を制御するファイル記憶制御装置（図中、
「ＦＭＣ」と記載）１０３、ＬＡＮ（イーサネット）と
の入出力を制御するイーサネット制御装置（図中、「Ｅ
ＴＮＣ」と記載）１０４、Ｎｏ．７形共通線信号回線と
の入出力を制御するＮｏ．７形共通信号制御装置（図
中、「ＣＳ７Ｃ」と記載）１０５、ＡＴＭ信号回線との
入出力を制御するＡＴＭ信号制御装置（図中、「ＡＳ
Ｃ」と記載）１０６等が用いられる。

【００１４】本例においては、各装置は信頼性確保の観
点から０系と１系に二重化されている。０系と１系は、
システムバス交差回路（図中および以下、「ＳＢＸ」と
記載）１０９，１１９により接続され、このシステムバ
ス交差回路１０９，１１９を介して一方の系（すなわち
現用系）のＣＰＵと相手系に属する装置との通信が行な
われる。例えば、０系のＣＰＵ１１１が現用（ＡＣＴ状
態）で、１系のＦＭＣ１０３へデータを転送する場合、
０系ＳＢＸ１１９は、０系ＣＰＵ１１１からデータと共
に、システムバス１１７上に送信された系指示情報をチ
ェックし、１系を示す場合にはデータを１系ＳＢＸ１０
９へ中継し、１系ＳＢＸ１０９が再度１系のシステムバ
ス１０７を捕捉し、当該バスへ、０系ＳＢＸ１１９から
受信したデータを送出する。

【００１５】逆に、０系ＣＰＵ１１１からの系指示情報
が、０系を指している場合には、０系ＳＢＸ１１９は、
０系ＣＰＵ１１１からのデータを取り込まないので、Ｓ
ＢＸ１０９，１１９の系間データ中継は行なわれない。
ＳＢＨ１０８，１１８は、前述のＴＯＸＢＵＳの説明で
も一部紹介したが、各装置の共通リソースであるシステ
ムバス１０７，１１７について、複数装置からのアクセ
ス競合を調停するシステムバス調停回路（システムバス
ハンドラ）である。

【００１６】システムバス１０７，１１７を使用する各
装置から個別線（バスリクエスト線／バスグラント線、
図示略）を引き込んでおり、複数のバスリクエスト線が
オンとなっている場合、所定の選択アルゴリズム（固定
優先、ラウンドロビン等）により、特定の一装置を選択
する。尚、この情報処理システムでは、バス調停は、Ｓ
ＢＨ１０８，１１８で集中的に行なうシステムについて
記載しているが、各装置が分散して行なうシステムもあ
る。また、ここでのＳＢＨ１０８，１１８は、システム
バス１０７，１１７上でやり取りされる信号をモニタす
る機能も備えているので、システムバス１０７，１１７
と接続されている。

【００１７】それぞれのシステムバス１０７，１１７
が、所定の機能を果たすためには、ＣＰＵ１０１，１１
１が、システムバス１０７，１１７に接続された各種の
周辺装置（１０３〜１０６，１１３〜１１６）とデータ
の授受を行なう必要がある。ＣＰＵ１０１，１１１と周
辺装置（１０３〜１０６，１１３〜１１６）間のデータ
授受には、情報処理システムに要求される性能条件や実
現コスト条件等に応じて幾つかのデータ授受技術が用い
られている。

【００１８】特に、高性能な情報処理システムでは、シ
ステムバス１０７，１１７を有効利用してシステム性能
を高める観点から、ＤＭＡ（Direct Memory Access）転
送、すなわち、周辺装置（１０３〜１０６，１１３〜１
１６）がＣＰＵ１０１，１１１動作と独立に、メインメ
モリ１０２，１１２とのデータ読み書き（リード、ライ
ト）を直接行なう技術が一般に用いられてる。そのた
め、図１０に示すような情報処理システムでは、ＣＰＵ
１０１，１１１からの起動を受けた各周辺装置（１０３
〜１０６，１１３〜１１６）が、ＣＰＵ１０１，１１１
とは独立に動作し、共通リソースであるシステムバス１
０７，１１７を時分割的に使用しながら処理が進んでい
く。

【００１９】このような情報処理システムが具備する検
証支援機能について着目した場合、各周辺装置（１０３
〜１０６，１１３〜１１６）自身の検証、または、各周
辺装置（１０３〜１０６，１１３〜１１６）を制御する
ＣＰＵ１０１，１１１上のプログラムの検証を支援す
る、以下に示すような機能が、システム内の幾つかの周
辺装置に用意されている程度で、ＳＢＸ１０９，１１
９、ＳＢＨ１０８，１１８等のバス系装置（システムバ
スを制御する装置）の機能等を積極的に検証するための
支援機能は、従来、用意されることがなかった。

【００２０】（ａ）装置自身の機能検証を支援する機能
としては、（ａ−１）回線折り返し機能：送信側から受
信側へ信号を折り返し、折り返された信号を要求元へ返
送する機能と、（ａ−２）装置内蔵のプログラムが周辺
回路を診断する自己診断機能：擬似パリティ、擬似ＥＣ
Ｃ（Error Correcting Code、誤り訂正符号）を付加し
て、内部バスや内蔵メモリにデータを送り、内部バスか
らの受信時や内蔵メモリからの読み出し時にエラーが検
出されるか否かで、パリティチェック回路やＥＣＣ（Er
ror Checking and Correcting）回路を検証する機能等
がある。 （ｂ）装置を制御するプログラムの機能を検証する機能
としては、（ｂ−１）擬似故障発生機能：ＣＰＵ側から
擬似故障発生を指示するオーダを受信し、発行元のＣＰ
Ｕに対し、対応する擬似故障通知を行なう機能であり、
ＣＰＵ上の故障処理プログラムの機能検証を支援する機
能がある。

【００２１】しかし、従来の情報処理システムにおい
て、システムバス系の装置、すなわち、ＳＢＨ１０８，
１１８、ＳＢＸ１０９，１１９を含むシステムバスの検
証を行なう場合の検証形態は、次の図１１に示すよう
に、 （ｉ）実システム（フルセット） （ii）ＣＰＵ上のオンラインプログラム(実システム上
で実行される実際のプログラム）、または、オンライン
プログラムの一部（ＯＳ）＋上位の試験シナリオ （iii）試験ツール装置：擬似負荷発生機＋折り返しケ
ーブル類を用意して行なう必要がある。

【００２２】図１１は、図１０における情報処理システ
ムの従来のシステムバス試験システムの構成例を示すブ
ロック図である。図１１において、１００は実システ
ム、１０３ａ，１０３ｂ，１１３ａ、１１３ｂはファイ
ル記憶装置、１１０１はＬＡＮ（イーサネット）、１１
０２は擬似負荷発生機、１０６１，１１６１はＡＴＭス
イッチ（図中、「ＡＳＷ」と記載）、１０６２，１１６
２はデータ送受信制御に用いられるＬＵ（Logical Uni
t）、１０６３は折り返し配線された配線盤であり、そ
れぞれシステムバス（システムバス系）の試験を行なう
ために設けられるものである。

【００２３】このような従来のシステムバスの試験技術
では、以下のような欠点があった。 （Ｉ）実システム１００以外に、擬似負荷発生機１１０
２や配線盤１０６３用の折り返しケーブル等の試験のた
めのツール類を用意する必要があり、しかも、システム
バス系を十分に検証するためには、それに足るフルセッ
トの実システムを用意しなければならない。従って、試
験のための環境整備に時間がかかり、試験稼働も大きく
なる。

【００２４】（II）システムバス系の試験にチューンし
た効果的な試験が効率良くできない。すなわち、商用で
使われる実プログラムを使用するので、十分な負荷が短
時間でかかりにくい。 （III）ファイル記憶装置１０３ａ，１０３ｂ，１１３
ａ，１１３ｂ等の実際の装置を使用する場合には、検証
データの書込みによって、それまでのデータが破壊され
てしまうので、試験用の装置を用いるか、あるいは、バ
ックアップをとった後に使用し、終了後に復元させる等
の処置が必要となる。

【００２５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、情報処理システムにおけるシス
テムバスの性能試験を効率良く行なうことができない点
である。本発明の目的は、これら従来技術の課題を解決
し、システムバスを用いた情報処理システムの信頼性を
向上させることを可能とする情報処理システムおよびシ
ステムバス試験方法とその処理プログラムを記録した記
録媒体を提供することである。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の情報処理システムは、図１に示すように、
擬似ＤＭＡ処理部Ａ１ｃと擬似ＤＭＡ処理部Ｂ５ｃとを
設け、ＣＰＵ１からの指示に基づき、入出力制御装置４
が有するＤＭＡＣ８を起動し、このＤＭＡＣ８を介し
て、入出力制御装置４とメインメモリ２間で、擬似ＤＭ
Ａ転送（配下の入出力機器を動作させることなく行なう
ＤＭＡ転送）を行い、この擬似ＤＭＡ転送によりシステ
ムバスに負荷を与え、システムバスの耐力や安定性の試
験を行なう構成とする。このように、情報処理システム
が本来の情報処理機能や通信処理機能を果たす上で備え
ているＤＭＡ転送制御機能を流用することにより、シス
テムバスおよびシステムバス系装置の効率的、かつ、強
力な試験を容易に行なうことができる。また、本発明の
システムバス試験方法では、擬似ＤＭＡ処理部Ａ１ｃと
擬似ＤＭＡ処理部Ｂ５ｃとをプログラムで構成して、前
述の擬似ＤＭＡ転送処理を行なう。このことにより、本
来の情報処理機能や通信処理機能と共に、システムバス
の試験機能を備えた情報処理システムを容易に構築する
ことができる。尚、このような処理プログラムは、光デ
ィスク（Optical Disk）や、フロッピディスク（ＦＤ）
等の記録媒体に記録しておき、試験時にメインメモリや
入出制御装置内のメモリにロードされ実行される。ある
いは、ＲＯＭに予め記録させておくことでも良い。

【００２７】

【発明の実施の形態】以下、本発明の実施例を、図面に
より詳細に説明する。図１は、本発明のシステムバス試
験システムを設けた情報処理システムの本発明に係る構
成の第１の実施例を示すブロック図であり、図２は、図
１における情報処理システムの全体構成を示すブロック
図である。

【００２８】図２に示す情報処理システムは、図１０お
よび図１１で示した従来の情報処理システムの構成と同
様のものであり、システムバス３には、ＣＰＵ１、メイ
ンメモリ２、ディスクや半導体メモリ等のファイル記憶
装置（ＦＭ）を制御する入出力制御装置（図中、「ＦＭ
Ｃ」と記載）４、いわゆるイーサネット等のＬＡＮを制
御する入出力制御装置（図中、「ＥＴＮＣ」と記載）４
ｂ、交換機等の共通線信号回線を制御する入出力制御装
置（図中、「ＣＳ７Ｃ」と記載）４ａ、ＡＴＭ（Asyncr
onouse Transfer Mode）信号回線を制御する入出力制御
装置（図中、「ＡＳＣ」と記載）４ｃ、および、ＳＢＨ
（システムバスハンドラ）２０が接続されている。

【００２９】また、システムバス３ａには、ＣＰＵ２１
とメインメモリ２ａ、各入出力制御装置４ｄ〜４ｇおよ
びＳＢＨ（システムバスハンドラ）２０ａが接続され、
システムバス３，３ａ間はＳＢＸ（システムバス交差回
路）２２，２２ａにより接続されている。尚、各入出力
制御装置４，４ａ〜４ｇは、それぞれＢＰＣ（バスプロ
トコルコントローラ）７，７ａ〜７ｇを介してシステム
バス３，３ａに接続されている。このような構成による
本例の情報処理システムの動作は、従来のシステムと同
じであり、また、本発明には直接関連しないので、ここ
では説明しない。

【００３０】本例の情報処理システムと、図１０および
図１１で示した従来の情報処理システムの構成との相違
は、各入出力制御装置４，４ａ〜４ｇのそれぞれに従来
機能に加えて擬似ＤＭＡ転送処理（配下の入出力機器を
動作させることなく行なうＤＭＡ転送）を行なう試験処
理部Ｂ（図中、「ＰＤＭＡ」と記載）５ｂ，５ｄ〜５ｊ
を、また、ＣＰＵ１，２１に同じく擬似ＤＭＡ転送処理
を行なうための試験処理部Ａ（図中、「ＰＤ」と記載）
１ｂ，１ｄを設けたことである。

【００３１】各入出力制御装置４，４ａ〜４ｇのそれぞ
れに設けられた試験処理部Ｂ５ｂ，５ｄ〜５ｊは、ＣＰ
Ｕ１，２１の試験処理部Ａ１ｂ，１ｄから起動され、そ
れぞれ、各入出力制御装置４，４ａ〜４ｇ内のＤＭＡＣ
（ＤＭＡ制御回路）８，８ａ〜８ｇを用いてメインメモ
リ２，２ａ間での擬似ＤＭＡ転送処理を行なう。以下、
このような擬似ＤＭＡ転送に関して、図１，図３〜図５
に基づき詳細を説明する。

【００３２】図１の例は、システムバス３に接続された
ＣＰＵ１の内部構成と、図２における入出力制御装置の
内、特に、ファイル記憶装置を配下におく入出力制御装
置（図中、「周辺装置」と記載）４を代表としてその内
部構成を示すものである。すなわち、システムバス３に
は、他の入出力制御装置も接続されるが、各入出力制御
装置の内部構成の内、ＣＰＵ１側との通信を行なう部分
については、基本的に同一の構成をとり、それぞれの基
本的な差異は、配下に収容する入出力機器の違い、例え
ば通信回線かファイル系装置か等の違いにより、この差
異は、システムバス３とのインタフェースという点では
影響しない。

【００３３】本例において、ＣＰＵ１は、システム全体
の処理を行なう主処理部１ａと、本発明に係わる擬似Ｄ
ＭＡ転送を行なう擬似ＤＭＡ処理部Ａ１ｃを具備した試
験処理部Ａ１ｂを有し、システムバス３に接続された周
辺装置４は、それぞれ詳細を後述するマイクロプロセッ
サ（図中および以下、「μＰ」と記載）５、記憶部６、
バスプロトコルコントローラ（図中および以下、「ＢＰ
Ｃ」と記載）７、ＤＭＡ制御回路（図中および以下、
「ＤＭＡＣ」と記載）８、配下制御回路９、データバッ
ファメモリ（図中および以下、「ＤＢＭ」と記載）１
０、制御レジスタ群１１を有する。

【００３４】μＰ５は、周辺装置４の主要機能を実現す
るプログラムを実行する主処理部５ａと、本発明に係わ
る擬似ＤＭＡ転送処理を行なう擬似ＤＭＡ処理部Ｂ５ｃ
を具備した試験処理部Ｂ５ｂからなる。記憶部６は、μ
Ｐ５が実行するプログラム（特に、擬似メールＤＭＡ転
送制御機能もこのプログラムで実現される）を保持する
読み出し専用メモリ（ＲＯＭ）と、ＣＰＵ１から発行さ
れたコマンドやコマンド実行途中の一時的データ、擬似
ＤＭＡ転送によりメインメモリ２から読み出したデータ
等を保持するランダムアクセスメモリ（ＲＡＭ）からな
る。ＢＰＣ７は、システムバス３上のデータ転送を実行
するために、システムバスプロトコルを実行する。

【００３５】ＤＭＡＣ８は、記憶部６やＤＢＭ１０とメ
インメモリ２との間のＤＭＡ転送を制御する。配下制御
回路９は、配下のファイル記憶装置からのデータを、所
定のプロトコルを実行することにより入力してＤＢＭ１
０へ格納すると共に、逆にＤＢＭ１０内のデータを、所
定のプロトコルを実行することにより配下のファイル記
憶装置に出力する。ＤＢＭ１０は、配下のファイル記憶
装置から入力したデータ、または、それらへ出力するデ
ータを一時的に保持する。制御レジスタ群１１は、上位
ＣＰＵからの起動オーダや処理結果を保持する。

【００３６】本例では、試験処理部Ａ１ｂと擬似ＤＭＡ
処理部Ａ１ｃは、ＣＰＵ１が実行するプログラムに、擬
似ＤＭＡコマンドの解釈および実行制御機能を追加する
ことにより実現し、また、試験処理部Ｂ５ｂと擬似ＤＭ
Ａ処理部Ｂ５ｃは、μｐ５が実行するプログラムに、擬
似ＤＭＡコマンドの解釈および実行制御機能を追加する
ことにより実現する。尚、これらのプログラムは、光デ
ィスク等の記録媒体からロードされるか、装置内のＲＯ
Ｍに予め格納された状態で提供される。

【００３７】このように、本例では、従来装置のハード
ウェア構成をそのまま流用し、ＣＰＵ１やμｐ５が実行
するプログラムに擬似ＤＭＡコマンドの解釈および実行
制御機能を追加することにより、擬似ＤＭＡ転送制御機
能を実現しているので、実質的にはＲＯＭ上等のプログ
ラム占有率が若干増えるのみで構成される。以下、図３
〜図５を用いて、図１の情報処理システムの本発明に係
わる処理動作を説明する。

【００３８】図３は、図１における入出力制御装置（周
辺装置）の制御レジスタ群の構成例を示す説明図であ
る。本例は、ＣＰＵが入出力制御装置（周辺装置）を制
御する際に用いる制御レジスタ群の構成例を示してお
り、ここでは、ファイル記憶装置を配下の入出力機器と
して持つ図１の入出力制御装置（周辺装置）４の制御レ
ジスタ群１１を例として示している。尚、制御レジスタ
の構成は、他の入出力制御装置（周辺装置）の場合も同
一であり、一部のフィールドが若干異なる程度である。
また、この制御レジスタの構成についても、従来装置と
本例の装置とでは特に差異はない。以下、各々のレジス
タについて説明する。

【００３９】コマンドアドレスレジスタ（ＣＡＲ）は、
ＣＰＵが、メインメモリ上に用意したチャネル制御語
（ＣＣＷ：Channel Control Word）の先頭アドレス、す
なわち、コマンドアドレス(ＣＭＡ）を保持するレジス
タである。オーダレジスタ（ＯＤＲ）は、ＣＰＵが周辺
装置に対し発行するスタートＩＯ（ＳＩＯ）やメンテナ
ンスチャネル（ＭＣＨ）あるいはホールトＩＯ（ＨＩ
Ｏ）等、オーダの種別を保持するＯＤＲフィールドと、
配下装置を制御する場合には、制御先の配下装置（ここ
ではディスクファイル装置であり、通信回線の場合には
各通信回線となる）の番号を保持するＤＶＮフィールド
とから構成される。

【００４０】起動状態レジスタ（ＩＳＲ）は、ＣＰＵか
ら発行されたオーダのチェック結果、すなわち、コンデ
ィションコード（ＣＤＣ）を保持するレジスタである。
ＣＰＵから発行されたオーダは、周辺装置内で未定義オ
ーダか否か等がチェックされ、正常／非正常（イリーガ
ル）の別などがコンディションコード（ＣＤＣ）として
周辺装置によって、起動状態レジスタ（ＩＳＲ）にセッ
トされる。

【００４１】終結状態レジスタ（ＴＳＲ）は、周辺装置
による処理の実行結果を終了ステータスとして保持する
レジスタである。このレジスタには、周辺装置の動作の
終了状態が３ワードのチャネルステータス語（ＣＳＷ：
Channel Status Word）として周辺装置によってセット
される。チャネルステータス語（ＣＳＷ）の内容によっ
て、周辺装置動作が正常終了であったか否か、正常でな
い場合の要因は何であるか等が判別できる。

【００４２】図４は、図１におけるメインメモリ上に書
き込まれるチャネル制御語の構成例を示す説明図であ
る。チャネル制御語（ＣＣＷ：Channel Control Word）
は、図１のＣＰＵ１がメインメモリ２上に用意するデー
タ構造であり、コマンド毎にフィールドの意味等が定義
される。

【００４３】すなわち、図４（ａ）において、１ワード
目のフィールド（ＣＭＣ：コマンドコード）では、リー
ド、ライト、診断、フォーマット等のコマンド種別を示
すコードが定義されている。本発明に係わる擬似ＤＭＡ
コマンドもこのフィールドで指定されることになる。同
じく１ワード目のフィールド（ＦＬＧ：フラグ）は、コ
マンドチェーンやデータチェーン等、コマンドの実行手
順を修飾するものであり、フィールド（ＣＭＣ）で指定
されたコマンドの実行に引き続いて、次のコマンドも、
ＣＰＵからの起動なしに実行する場合に使用する。

【００４４】そして、同じ１ワード目のフィールド（Ｌ
ＢＣ）は、メインメモリと配下装置（入出力機器）間で
のデータ転送コマンド（ライト／ＷＲＴ、またはリード
／ＲＥＤ）で必要となるフィールドであり、ＬＢＣは、
転送すべきブロック数（これは、ディスク装置等のファ
イル記憶装置を配下に持つ場合であり、ディスク上のブ
ロック数を示している。ＬＡＮや通信回線等では、転送
バイト数、転送ワード数となる。）である。

【００４５】また、２ワード目のフィールド（ＤＡ）
は、図１のメインメモリ２上の転送開始アドレスであ
り、３ワード目のフィールド（ＬＢＡ）は、ディスク
（ＤＫ）装置上の転送開始ブロックアドレス（通信回線
の場合には特に必要のないフィールド）である。

【００４６】以下、周辺装置による本発明に係わる擬似
ＤＭＡコマンドの処理を説明する前に、まず、このよう
制御レジスタに基づくメインメモリと周辺装置配下の装
置（入出力機器）との間の一般的なデータ転送コマンド
の処理概要を説明する。一般的なデータ転送コマンドの
処理は、基本的には、次の４ステップを踏むことにより
行われる。

【００４７】ステップ１：起動受付処理 周辺装置は、コマンドアドレスレジスタ（ＣＡＲ）や、
オーダレジスタ（ＯＤＲ）、起動状態レジスタ（ＩＳ
Ｒ）を具備し、これらを介して起動受付処理を行なう。
すなわち、ＣＰＵは、まずＣＡＲレジスタに、周辺装置
の制御語であるチャネル制御語（ＣＣＷ）のメインメモ
リ２での格納先頭アドレス（ＣＭＡ）を書き込み、続い
て、ＯＤＲレジスタにＳＩＯ（スタートＩＯ）、ＭＣＨ
（メンテナンスチャネル）等の制御オーダを書き込む。

【００４８】周辺装置は、これに応答し、ＩＳＲレジス
タに、オーダ受付結果をコンディションコード（ＣＤ
Ｃ）として設定する。ＣＰＵは、これを読み取り、例え
ば、任意パターンを書き込むことにより、当該レジスタ
をクリアする。以後、周辺装置が自律動作を開始する。

【００４９】ステップ２：コマンドフェッチ処理 ＩＳＲレジスタのリセットを検出した周辺装置は、ＯＤ
Ｒレジスタ内のオーダ種別をチェックする。オーダ種別
がＳＩＯ（スタートＩＯ）やＭＣＨ（メンテナンスチャ
ネル）の場合、チャネル制御語（ＣＣＷ）がメインメモ
リ上に、ＣＰＵによって用意されているため、そのＣＣ
Ｗをフェッチする。尚、このＣＣＷのフェッチ処理は、
周辺装置が、ＤＭＡＣを起動してＣＰＵ動作とは独立に
行なうＤＭＡ転送処理である。

【００５０】ステップ３：コマンドの実行 チャネル制御語（ＣＣＷ）内に保持されたコマンドの内
容を分析し、指定されたコマンドの内容、例えばＷＲＴ
（ディスク装置へのデータ書き込み）を、ＣＰＵとは独
立に実行する。すなわち、メインメモリから周辺装置内
へのＤＭＡ転送処理を実行する。

【００５１】ステップ４：終了割り込み処理 チャネル制御語（ＣＣＷ）で指定された転送量を転送終
了した後、または、転送途中に異常を検出した場合、そ
の時点の状況を、チャネルステータス語（ＣＳＷ）とし
て、周辺装置内の終結状態レジスタ（ＴＳＲ）上にセッ
トし、ＣＰＵ側へ割り込みを上げる。ＣＰＵがこの割り
込みに応答して、終結状態レジスタ（ＴＳＲ）の内容を
読み取り、ＴＳＲをクリア（リセット）する。

【００５２】以上の４つのステップを経て、一連のコマ
ンド実行が終了する。本例のシステムバス試験システム
における各周辺装置には、前述のステップ（１〜４）で
実行されるようなコマンドのセットに対し、特に、「擬
似ＤＭＡコマンド」も追加し、このコマンド（擬似ＤＭ
Ａコマンド）の実行機能を具備させたものである。

【００５３】図４（ｂ）は、擬似ＤＭＡコマンドのチャ
ネル制御語（ＣＣＷ）構成を示している。図４（ｂ）に
おいて、ＣＭＣフィールドのコード３３（１６進表示）
が擬似ＤＭＡコマンドを示す。ここで、この「コード３
３」における「３３」という数値は、擬似ＤＭＡコマン
ドに対応したチャネル制御語（ＣＣＷ）構成とするため
に重要なものであるが、単なる一例であり、その値でな
いと意味をなさないというものではない。

【００５４】また、図４（ｂ）のＦＬＧフィールドで
は、データチェーン（ＣＤ）ビットを具備しており、同
一コマンドをＣＰＵの介在なしに連続して実行したい場
合には、このビットをオンに指定すれば良い。同じく図
４（ｂ）のＢＣフィールドは、１回のＤＭＡ転送での転
送量を示す。尚、図４（ｂ）におけるＦＬＧフィールド
およびＢＣフィールドに付与されている「０７０８」や
「１２１３」等の数値は、チャネル制御語（ＣＣＷ）の
各フィールドが占めるビット数がわかるように各フィー
ルド境界に付記されたものであり、各フィールドが示す
ビット数はあくまでも一例であり、この図に示されたビ
ット数でないと意味をなさないというものではない。

【００５５】さらに、図４（ｂ）における２ワード目の
ＤＡフィールドは、メインメモリ上のＤＭＡ転送開始ア
ドレスであり、３ワード目のｄ.ｃ.（don't care）フィ
ールドは、チャネル制御語（ＣＣＷ）で指定された情報
に応じて周辺装置が動作する場合、このフィールドを無
視すること意味する。すなわち、ｄ.ｃ.フィールドには
どんな値が格納されていても、周辺装置の動作には影響
しない。これは、各種のコマンドに対してチャネル制御
語（ＣＣＷ）のフォーマットを３語構成で統一している
ことから、コマンド種別によっては、このようなフィー
ルドが生じることがある。

【００５６】尚、図４（ｂ）に示す例のチャネル制御語
（ＣＣＷ）では、擬似ＤＭＡ転送の方向が、メインメモ
リから周辺装置であることを前提として構成されてい
る。これは、運用段階に間違って起動されて、メインメ
モリ上のデータを破壊しないように考慮された結果であ
る。システムバスに負荷を与える点では、これでも十分
と考えられる。しかし、さらに現実動作に近付けるよう
にする場合には、逆方向の擬似ＤＭＡ転送のサポートも
考えられる。このためには、チャネル制御語（ＣＣＷ）
内に転送方向を指示するフィールドを用意してやれば良
い。

【００５７】以下、図５に基づき、図１の情報処理シス
テムにおける擬似ＤＭＡ転送に係わる処理動作を説明す
る。図５は、図１における情報処理システムの本発明に
係わる処理動作例を示すシーケンス図である。本例は、
特に、周辺装置（入出力制御装置）の擬似ＤＭＡ転送動
作を示したものである。

【００５８】メインメモリ上には、図４（ｂ）に示した
チャネル制御語（ＣＣＷ）が、ＦＬＧフィールドのＣＤ
ビットオンの状態で複数個、連続アドレスに用意されて
いるものとする。このようなチャネル制御語（ＣＣＷ）
に基づき、前述のステップ１〜４の処理を以下のように
して行なう。

【００５９】ステップ１（Ｓ１）：起動受付処理 前述のステップ１の動作の通りである。尚、擬似ＤＭＡ
コマンドを発行する際に、ＯＤＲレジスタに書き込むみ
オーダはＭＣＨであり、このコマンドが周辺装置配下の
装置でなく、周辺装置自身に対するものであることか
ら、デバイス番号ＤＶＮは、周辺装置を意味する「００
０」を用いている。

【００６０】ステップ２（Ｓ２）：コマンドフェッチ処
理 前述のステップ２の記載の通りであるが、ＩＳＲクリア
を割り込みにて検出したμｐは、ＤＭＡＣに、ＣＣＷフ
ェッチのためのＤＭＡオーダ（メインメモリ上のＣＣＷ
格納アドレスはＣＡＲレジスタ内に保持されている）を
セットし、ＤＭＡＣを起動する。以後、ＤＭＡＣの自律
動作によりメインメモリ（ＭＭ）からＣＣＷが読み込ま
れる。

【００６１】ステップ３（Ｓ３）：擬似ＤＭＡコマンド
の実行 μｐは、ステップ２でフェッチしたＣＣＷの内容を解釈
し、擬似ＤＭＡコマンドであることを識別すると、ＣＣ
Ｗの内容に従って、ＤＭＡオーダ、すなわち、ＤＡフィ
ールドで指定されたＭＭアドレスからＢＣフィールドで
指定された転送バイト数を読み込む指示を、ＤＭＡＣに
設定し、ＤＭＡＣを起動する。起動されたＤＭＡＣは、
自律動作を開始し、所定のＤＭＡ転送を実行し、メイン
メモリ（ＭＭ）から周辺装置内部の記憶部（ＲＭＡ）上
にデータを読み込む。尚、ここでは、ＲＡＭに読み込む
ようにしているが、ＤＢＭの方へ読み込むようにしても
特に問題はない。

【００６２】ＢＣフィールドで指定された量の転送が終
了すると、ＤＭＡＣからμｐへ終了割り込みが発生す
る。この正常終了を検出すると、μｐは、ＣＣＷのＦＬ
Ｇフィールド内のＣＤビットをチェックし、これがオン
の場合には、ＣＣＷがチェーンされているので、次のＣ
ＣＷをフェッチするために、ステップ２へ戻る。逆に、
ＣＤビットがオフの場合には、これ以上の動作が不要な
ため、ステップ４へ移行する。

【００６３】ステップ４（Ｓ４）：終了割り込み処理 転送終了と判断したμｐは、前述したような終了割込み
処理を実行する。すなわち、終了状態をＣＳＷとして編
集し、ＴＳＲレジスタに設定する。その後、ＣＰＵへの
割り込み（システムバスを介して、割り込み要因を転送
することにより達成できる）を行なうため、ＤＭＡＣへ
ＤＭＡオーダを設定し、ＤＭＡＣを起動する。起動され
たＤＭＡＣが、ＣＰＵへ終了割り込みを行なう。これを
受けたＣＰＵが、ＴＳＲレジスタの内容（ＣＳＷ）を読
み取り、終了状態をチェックし、最後にＴＳＲをクリア
して終了する。

【００６４】尚、この例では、正常終了の場合を示して
いるが、図５において、システムバスの動作に異常が発
生した場合には、前記のステップ３のＤＭＡ転送中に、
周辺装置内のＢＰＣ（バスプロトコルコントローラ）ら
ＤＭＡＣへ、バスエラー等の割り込みが入り、ＤＭＡ転
送が異常終了し、ＤＭＡＣからμｐへ、異常終了の割り
込みが発生する。これを受けたμｐが前述のステップ４
で、異常終了のＣＳＷを編集し、ＣＰＵへ割り込む。こ
れにより、ＣＰＵは、システムバス異常が発生したこと
が分かる。

【００６５】以上述べた擬似ＤＭＡコマンドでは、ＤＭ
Ａ転送でメインメモリから読み込んできたデータは、周
辺装置内部のＲＡＭやＤＢＭに一旦保持されるが、特に
その後は必要のないデータであるため、次のデータ等で
上書きされ捨てられ、配下の装置に転送するようなこと
はしない。すなわち、配下装置が接続されていなくと
も、周辺装置のみ接続されているだけで本コマンドの実
行は可能である。

【００６６】また、ここでは、一つの周辺装置の擬似Ｄ
ＭＡコマンドに対する動作を説明したが、ＣＰＵ上に、
システムバス上の各周辺装置に対して擬似ＤＭＡコマン
ドを順次発行するプログラムを用意し、これを実行させ
ることにより、複数装置に同時にＤＭＡ転送を行なわせ
ることが可能となり、システムバスの機能、負荷耐力、
安定性を検証することが可能である。

【００６７】また、本例では、ＣＰＵと周辺装置間の通
信が、図３および図４に示すような制御レジスタとＣＣ
Ｗを用いたデータチャネル方式を前提に説明したが、特
にこの技術に限定するものではない。例えば、通信系を
扱う周辺装置の場合には、もっと簡単なＭＭ結合方式、
すなわち、ＣＰＵと周辺装置とがメインメモリ（ＭＭ）
を相互にルックインすることによって通信を行なう技術
がよく採用される。この場合も、メインメモリと周辺装
置間は、ＤＭＡ転送が用いられるので、前述のデータチ
ャネル方式と同様に、擬似ＤＭＡコマンドを規定して、
周辺装置に動作させることが可能である。

【００６８】以下、このようなＭＭ結合方式に本発明を
適用した例を、図６と図７を用いて説明する。図６は、
本発明のシステムバス試験システムを設けた情報処理シ
ステムの本発明に係る構成の第２の実施例を示すブロッ
ク図であり、図７は、図６における情報処理システムの
擬似ＤＭＡ転送制御に用いる周辺制御語の構成例を示す
説明図である。

【００６９】図６に示す例は、ＭＭ結合の場合の擬似Ｄ
ＭＡ起動例を示し、図７に示す制御語は、メインメモリ
（ＭＭ）上に用意される。図７における制御語におい
て、図４における記号と同一の記号（ＣＭＣ，ＤＡ、Ｂ
Ｃ）は、同一の意味である。ＤＭＡ修飾の部分は、ＤＭ
Ａ転送形態を修飾するものであり、ＤＭＡ転送の方向
（Ｒ／Ｗ）、μｐがＤＭＡ転送を起動する間隔、周辺装
置内部のバス上のデータ転送モード（ワード単位転送、
ブロック単位転送など）を指定できる。尚、受付結果フ
ィールドは、このコマンドを受け取った周辺装置が、コ
マンド内容のチェック結果をその後書き込むためのフィ
ールドである。

【００７０】コマンドコード（ＣＭＣ）におけるＤＭＡ
転送起動のコマンドとＤＭＡ転送終了のコマンドとのセ
ットで、擬似ＤＭＡ転送の実行を制御するようにしてい
る。以下、図６に従って、ＭＭ結合におけるコマンド転
送処理動作例を説明する。まず第１のステップ（図中、
丸付き数字の１）として、ＣＰＵは、周辺装置＃ｉ用の
ＭＭ領域に、装置＃ｉに対応する周辺制御語を書き込
む。周辺装置＃ｉは、周期的にメインメモリ（ＭＭ）へ
のルックインを行なっており、第２のステップ（図中、
丸付き数字の２）として、コマンドが用意されたことを
検出すると（この検出は、周辺制御語上にフラグを用意
し、ＣＰＵが、コマンドを用意したときオンにし、周辺
装置＃ｉが受け付けたときオフにすることにより可能で
ある）、周辺制御語をＤＭＡ転送により周辺装置＃ｉ内
に読み込む。

【００７１】周辺装置＃ｉは、第３のステップ（図中、
丸付き数字の３）として、周辺制御語の内容をチェック
し、受付結果を、対応するメインメモリ（ＭＭ）上の場
所に書き込む。そして、制御語の記述に誤りがなけれ
ば、第４のステップ（図中、丸付き数字の４）として、
周辺制御語の内容に従って、擬似ＤＭＡ転送を開始す
る。この擬似ＤＭＡは、ＣＰＵ側から擬似ＤＭＡ終了の
コマンドが用意されるまで、同一周辺制御語の内容を繰
り返し実行する。

【００７２】尚、この場合、周辺装置＃ｉは、擬似ＤＭ
Ａ転送中にも、メインメモリ（ＭＭ）上の周辺制御語を
定期的にルックインする必要があるが、これは、データ
転送用のＤＭＡＣの他に、制御転送用のＤＭＡＣを別に
用意することにより可能である（図１における周辺装置
４にＤＭＡＣを１つ追加する）。このようなＭＭ結合方
式を採用する装置では、性能向上策の一環として、デー
タ転送用のＤＭＡＣの他に、制御情報転送用のＤＭＡＣ
も用意され、周辺装置内部で使い分けられる。このよう
にして、図５で説明した動作と同様にして擬似負荷をシ
ステムバス上に与えることができる。

【００７３】以上、図１〜図７を用いて説明したよう
に、本実施例の情報処理システムでは、ＣＰＵからの指
示に基づき、配下の入出力機器を動作させることなくＤ
ＭＡ転送を行なう擬似ＤＭＡ転送を、各入出力制御装置
（周辺装置）のＤＭＡＣで行ない、システムバスへの擬
似負荷を与え、システムバスおよびシステムバス系装置
（ＳＢＨ、ＳＢＸ等）の検証を行なうことができる。こ
のように、情報処理システムが本来の情報処理機能や通
信処理機能を果たす上で備えているＤＭＡ転送制御機能
を流用することにより、システムバスおよびシステムバ
ス系装置の効率的、かつ、強力な試験を容易に行なうこ
とができる。

【００７４】また、本発明のシステムバス試験方法で
は、擬似ＤＭＡ処理部Ａ１ｃと擬似ＤＭＡ処理部Ｂ５ｃ
とをプログラムで構成して、前述の擬似ＤＭＡ転送処理
を行なう。このことにより、本来の情報処理機能や通信
処理機能と共に、システムバスの試験機能を備えた情報
処理システムを容易に構築することができる。

【００７５】この擬似ＤＭＡ転送は、例えば、システム
バスに接続される入出力制御装置（周辺装置）とＣＰＵ
用のプログラムを用意することでも実現できるので、配
下のディスク装置やＬＡＮ接続用装置、回線終端装置な
どの接続は、特に、必要ない。また、通信回線を介して
試験機（すなわち、擬似端末、擬似負荷発生装置）を接
続することも、通信回線を折り返すために０系／１系間
を直結ケーブルを用意し、それで接続したり、あるい
は、配線盤上の布線を変更する等の必要もない。このこ
とにより、効率の良い検証が可能となる。万一、ディス
ク装置等が接続されていても、アクセスしないようにす
ることが容易にでき、内部のデータを破壊することがな
い。

【００７６】さらに、制御配下の装置（入出力機器）を
動作させる必要がないことから、入出力制御装置（周辺
装置）内のＤＭＡＣをフル稼働させることができ、現実
にはめったに起こりえない極めて高い負荷をシステムバ
スおよびシステムバス系装置に与えることができる。従
って、その負荷耐力、安定性を、より強力に検証するこ
とが可能となる。また、擬似ＤＭＡの起動先の周辺装置
種別や台数を、ＣＰＵ用のプログラムにより変更するだ
けで、各種のシステム条件に対応して負荷をシステムバ
ス系に与えることができ、システムバスを色々な負荷条
件で容易に検証することが可能である。

【００７７】また、入出力制御装置（周辺装置）が内蔵
するＤＭＡＣを流用し、かつ、試験のためにＤＭＡ転送
のみを実行させることができるので、実際の周辺装置と
同等の性能のＤＭＡ転送負荷を効率良く与えることがで
きる。また、各種負荷条件を作り出せるので、当該シス
テムのＤＭＡ転送性能、すなわち、特定な装置が行なう
ＤＭＡ転送について、システムバス上の負荷としてレス
ポンスタイム（ＤＭＡ転送開始から転送終了までの所要
時間）、あるいは、スループット（単位時間当たりのＤ
ＭＡ転送データ量）との関係を実測により見積もること
が可能となり、システムバスの耐力を評価できる。ま
た、故意に停止させない限り、ＤＭＡ転送を無限に実行
し続けることが可能であり、システムの安定性の検証も
可能である。

【００７８】尚、本発明は、図１〜図７を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、本実施
例では、システムバス系装置としてＳＢＸとＳＢＨを用
いたシステムについて説明したが、システムバス拡張装
置ＳＢＥＸを介して延長されたシステムバスを用いて構
成されるようなシステムの場合にも同様の効果が得られ
る。また、入出力制御装置（周辺装置）とＣＰＵとの通
信方式は１種類であっても、複数混在の場合でも良い。

【００７９】また、本実施例では、二重化された各系に
おいて、システムバスに接続されたＣＰＵが１台のシス
テムを取り上げたが、本発明は、これに限定されること
はなく、複数のＣＰＵを接続して構成されるシステムの
場合にも同様の擬似ＤＭＡ機能を用意することにより、
同様の効果を得ることが可能である。また、ＤＭＡ転送
は、周辺装置とＣＰＵ間だけに限定されず、０系／１系
間で二重化された周辺装置間で行なわれるものも同様に
実現でき、同様の効果が得られる。要するに、情報処理
システムにおいて必要となる本来のＤＭＡ転送パターン
（転送元と転送先との組合せパターン）をそのまま擬似
的に実現すれば良い。また、システムバスのプロトコル
（ＴＯＸＢＵＳ，ＦＵＴＵＲＥＢＵＳ，ＶＭＥバス等）
や、アービトレーション方法（集中または分散、集中の
場合の選択アルゴリズム）は、本発明の適用を限定する
ものではなく、どのようなものでも良い。

【００８０】

【発明の効果】本発明によれば、情報処理システムにお
けるシステムバスの性能試験を効率良く行なうことがで
き、システムバスを用いた情報処理システムの信頼性を
向上させることが可能である。

【図面の簡単な説明】

【図１】本発明のシステムバス試験システムを設けた情
報処理システムの本発明に係る構成の第１の実施例を示
すブロック図である。

【図２】図１における情報処理システムの全体構成を示
すブロック図である。

【図３】図１における入出力制御装置（周辺装置）の制
御レジスタ群の構成例を示す説明図である。

【図４】図１におけるメインメモリ上に書き込まれるチ
ャネル制御語の構成例を示す説明図である。

【図５】図１における情報処理システムの本発明に係わ
る処理動作例を示すシーケンス図である。

【図６】本発明のシステムバス試験システムを設けた情
報処理システムの本発明に係る構成の第２の実施例を示
すブロック図である。

【図７】図６における情報処理システムの擬似ＤＭＡ転
送制御に用いる周辺制御語の構成例を示す説明図であ
る。

【図８】ＴＯＸＢＵＳの信号線の構成例を示す説明図で
ある。

【図９】図８におけるバス信号線の動作例を示す説明図
である。

【図１０】システムバスを用いた情報処理システムの構
成例を示すブロック図である。

【図１１】図１０における情報処理システムの従来のシ
ステムバス試験システムの構成例を示すブロック図であ
る。

【符号の説明】

１，２１：ＣＰＵ、１ａ：主処理部、１ｂ，１ｄ：試験
処理部Ａ（ＰＤ）、１ｃ：擬似ＤＭＡ処理部Ａ、２，２
ａ：メインメモリ、３，３ａ：システムバス、４，４ａ
〜４ｇ：入出力制御装置（周辺装置）、５：μＰ（マイ
クロプロセッサ）、５ａ：主処理部、５ｂ，５ｄ〜５
ｊ：試験処理部Ｂ（ＰＤＭＡ）、５ｃ：擬似ＤＭＡ処理
部Ｂ、６：記憶部、７，７ａ〜７ｇ：ＢＰＣ（バスプロ
トコルコントローラ）、８，８ａ〜８ｇ：ＤＭＡＣ（Ｄ
ＭＡ制御回路）、９：配下制御回路、１０：ＤＢＭ（デ
ータバッファメモリ）、１１：制御レジスタ群、２０，
２０ａ：ＳＢＨ（システムバスハンドラ）、２２，２２
ａ：ＳＢＸ（システムバス交差回路）、１００：実シス
テム、１０１，１１１：ＣＰＵ、１０２，１１２：メイ
ンメモリ、１０３：ファイル記憶制御装置（ＦＭＣ）、
１０３ａ，１０３ｂ，１１３ａ、１１３ｂ：ファイル記
憶装置、１０４：イーサネット制御装置（ＥＴＮＣ）、
１０５：Ｎｏ．７形共通信号制御装置（ＣＳ７Ｃ）１０
６：ＡＴＭ信号制御装置（ＡＳＣ）、１１３〜１１６：
入出力制御装置（周辺装置）、１０７，１１７：システ
ムバス、１０８，１１８：ＳＢＨ（システムバスハンド
ラ）、１０９，１１９：ＳＢＸ（システムバス交差回
路）、１２１，１２３〜１２６，１３１，１３３〜１３
６：ＢＰＣ（バスプロトコル制御回路）、１４３〜１４
６，１５３〜１５６：ＤＭＡＣ（ＤＭＡ制御回路）、１
１０１：ＬＡＮ（イーサネット）、１１０２：擬似負荷
発生機、１０６１，１１６１：ＡＴＭスイッチ（ＡＳ
Ｗ）、１０６２，１１６２：ＬＵ、１０６３：配線盤。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 000000295 沖電気工業株式会社 東京都港区虎ノ門１丁目７番12号 (71)出願人 000005108 株式会社日立製作所 東京都千代田区神田駿河台四丁目６番地 (72)発明者 増田 悦夫 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 新保 英男 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 石川 康博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 池田 幸二 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 小林 浩 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 橋本 浩 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 一以上の中央処理装置（ＣＰＵ）と主記
   憶装置（メインメモリ）、および、ＤＭＡ制御回路（Ｄ
   ＭＡＣ）を具備して配下の入出力機器と少なくとも上記
   メインメモリとのＤＭＡ転送制御を行なう一以上の入出
   力制御装置をシステムバスで接続してなる情報処理シス
   テムにおいて、上記ＣＰＵからの指示に基づき上記ＤＭ
   ＡＣを起動する起動手段と、上記起動したＤＭＡＣを介
   して、該ＤＭＡＣを具備した上記入出力制御装置による
   上記ＤＭＡ転送を、配下の上記入出力機器を動作させる
   ことなく行なう処理手段とを設け、上記入出力機器の動
   作を伴わないＤＭＡ転送（擬似ＤＭＡ転送）により、上
   記システムバスに負荷をかけ、該システムバスの試験を
   行なうことを特徴とする情報処理システム。
2. 【請求項２】 請求項１に記載の情報処理システムにお
   いて、上記処理手段は、上記メインメモリの所定のデー
   タの読み取りを行なう手段と、該読み取ったデータを破
   棄する手段とを具備し、上記ＤＭＡＣを介して上記メイ
   ンメモリから読み取ったデータを順次破棄することによ
   り上記擬似ＤＭＡ転送を行なうことを特徴とする情報処
   理システム。
3. 【請求項３】 請求項２に記載の情報処理システムにお
   いて、上記メインメモリのデータの読み取りを行なう手
   段は、上記メインメモリの所定のデータの読み取りを繰
   り返すことを特徴とする情報処理システム。
4. 【請求項４】 請求項１から請求項３のいずれかに記載
   の情報処理システムにおいて、上記起動手段は、上記入
   出力制御装置のレジスタに、該入出力制御装置のＤＭＡ
   Ｃによる上記擬似ＤＭＡ転送の開始を指示する所定の情
   報を設定する手段を具備し、上記ＣＰＵからの指示に基
   づき上記擬似ＤＭＡ転送を開始させることを特徴とする
   情報処理システム。
5. 【請求項５】 一以上の中央処理装置（ＣＰＵ）と主記
   憶装置（メインメモリ）、および、ＤＭＡ制御回路（Ｄ
   ＭＡＣ）を具備して配下の入出力機器と少なくとも上記
   メインメモリとのＤＭＡ転送制御を行なう一以上の入出
   力制御装置を接続したシステムバスの試験方法であっ
   て、上記ＣＰＵからの指示に基づき上記ＤＭＡＣを起動
   するステップと、該起動したＤＭＡＣを介して、該ＤＭ
   ＡＣを具備した上記入出力制御装置による上記ＤＭＡ転
   送を、配下の上記入出力機器を動作させることなく行な
   うステップとを少なくとも有し、上記入出力機器の動作
   を伴わないＤＭＡ転送（擬似ＤＭＡ転送）を行なうこと
   により上記システムバスに負荷をかけることを特徴とす
   るシステムバス試験方法。
6. 【請求項６】 請求項５に記載のシステムバス試験方法
   において、上記ＤＭＡＣを介して上記メインメモリから
   所定のデータを読み取り、該読み取ったデータを順次破
   棄することにより上記擬似ＤＭＡ転送を行なうことを特
   徴とするシステムバス試験方法。
7. 【請求項７】 請求項６に記載のシステムバス試験方法
   において、上記メインメモリからの上記所定のデータの
   読み取りを繰り返し、該繰り返し読み取ったデータを順
   次破棄することを特徴とするシステムバス試験方法。
8. 【請求項８】 請求項５から請求項７のいずれかに記載
   のシステムバス試験方法において、上記入出力制御装置
   のレジスタに、該入出力制御装置のＤＭＡＣによる上記
   擬似ＤＭＡ転送の開始を指示する所定の情報を設定し、
   上記ＣＰＵからの指示に基づき上記擬似ＤＭＡ転送を開
   始することを特徴とするシステムバス試験方法。
9. 【請求項９】 請求項５から請求項８のいずれかに記載
   のシステムバス試験方法におけるそれぞれの処理プログ
   ラムを記録したことを特徴とする記録媒体。