JP2001274803A - インタフェース装置及びインタフェースシステム - Google Patents

Abstract

(57)【要約】 【課題】バスリセットにおいてエラーを含む情報をホス
ト側に転送することを防ぐことのできるインタフェース
装置を提供すること。 【解決手段】解析部２６は、プラグアンドプレイ機能に
より検出した外部バスに接続されるプラグの状態の変化
に基づいて発生するバスリセットにより実行する所定の
バスリセットシーケンスにおいて外部バスから得られる
データをバッファメモリ２４に時系列的に蓄積し、デー
タを解析してバスリセットシーケンスが正常に終了した
か否かを判断し、シーケンスが正常に終了したときにデ
ータを内部バスを介してＭＰＵへ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプラグアンドプレイ
機能を持つインタフェース装置及びインタフェースシス
テムに関するものである。

【０００２】従来、パーソナルコンピュータとデジタル
ビデオカメラやカラーページプリンタ等の周辺機器の接
続に、ＩＥＥＥ１３９４規格等によってデータ転送を行
うインタフェース装置が利用されるようになってきてい
る。このインタフェース装置は、接続された複数の機器
が相互にデータ通信を行っているときにも、機器の接続
（プラグイン）・切り離し（プラグアウト）を容易に行
うためにプラグアンドプレイ機能を有している。即ち、
インタフェース装置は、自分のポート（ソケット）に新
たなノードの接続があると、ネットワーク全体に対して
バスリセットを通知し、各機器に備えられたインタフェ
ース装置はそれぞれ所定のバスリセットシーケンスを実
行する。これにより、ネットワークに接続された各機器
のインタフェース装置は、ネットワーク構造（トポロ
ジ）の再認識を行う動作を行って接続された全ての機器
を認識し、それによって新たなトポロジを持つネットワ
ークが構築される。

【０００３】

【従来の技術】従来、高速な転送を実現するシリアルバ
スであるＩＥＥＥ１３９４において、パーソナルコンピ
ュータ（ＰＣ）には、ＯＨＣＩ(open host controller
interface)プロトコルに規定された仕様のインタフェー
ス装置が備えられている。このインタフェース装置は、
シリアルバス上から検出されるプラグの状態の変化（プ
ラグイン、プラグアウト）や受信、送信されたトポロジ
を認識するためのパケット（ＩＤパケット）は逐次内部
バッファメモリに蓄積すると同時にＰＣのマイクロプロ
セッサ（ＭＰＵ）へ転送する。

【０００４】そして、プラグアンドプレイ機能によって
トポロジが変更された時に実行されるバスリセットにお
いて、インタフェース装置からトポロジの初期化を表す
データパケット、トポロジ中の各ノードのＩＤパケット
を順次ＭＰＵに転送する。ＭＰＵは、転送された情報を
デバイスドライバ、アプリケーションプログラムに設定
する。これにより、トポロジを構成する機器は、パーソ
ナルコンピュータにて使用可能に認識される。

【０００５】

【発明が解決しようとする課題】プラグアンドプレイに
関するバスからの情報は、パケット単位で必要な全ての
情報が集約されているパケットの送信・受信動作と異な
り、トポロジの初期化の発生から、各ＩＤパケット、初
期化の終了の報告まての個々の情報の連続性と一貫性が
求められる。

【０００６】しかしながら、インタフェース装置は、シ
リアルバスあるいは相手ノード等の問題でバスから得ら
れたデータまたはパケットに誤りがあっても、そのまま
転送する。また、インタフェース装置が自らの制御によ
りトポロジの初期化（バスリセットシーケンス）を発生
した場合でも、これらの情報は全てリアルタイムでバッ
ファメモリに蓄積され、随時ＭＰＵへ転送される。従っ
て、再度発生したバスリセットよりも先にＭＰＵへ送ら
れた情報は不要な情報となる。

【０００７】そのため、ドライバソフト及び各種アプリ
ケーションソフトには、これらの個々の情報から得られ
たデータの評価と解析、その結果に対する正しい対処が
求められることとなる。しかし、エラーの値及び発生位
置を推定することは不可能であるため、それに対応する
ためにあらゆる事態を想定するには、ＭＰＵで得られる
のみでは不足となる。その結果として、ＭＰＵに転送さ
れるデータに異常なデータの混入やデータの欠落、ある
いはデータの誤りがある場合には、ドライバソフト及び
各種アプリケーションソフトにおいてエラー処理され
ず、タイムアウトや誤動作の要因となり、ソフトウェア
又はシステム全体のハングアップとなってしまう場合が
ある。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的はバスリセットにおいてエ
ラーを含む情報をホスト側に転送することを防ぐことの
できるインタフェース装置及びインタフェースシステム
を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、プラグアンドプレイ機能
を持ち、内部バスを介して接続されるホストコントロー
ラに対応する仕様のインタフェース装置において、前記
プラグアンドプレイ機能により検出した外部バスに接続
されるプラグの状態の変化に基づいて発生するバスリセ
ットにより実行する所定のバスリセットシーケンスにお
いて前記外部バスから得られるデータを時系列的に蓄積
し、前記データを解析して前記バスリセットシーケンス
が正常に終了したか否かを判断し、前記シーケンスが正
常に終了したときに前記データを前記ホストコントロー
ラに出力する解析部を備えた。これにより、ホストコン
トローラにはバスリセットシーケンスが正常に終了した
ときのみ情報が伝えられるため、ホストコントローラが
実行するソフトウェア又はシステム全体のハングアップ
を防止することができる。

【００１０】請求項２に記載の発明は、プラグアンドプ
レイ機能を持ち、内部バスを介して接続されるホストコ
ントローラに対応する仕様のインタフェースシステムに
おいて、前記プラグアンドプレイ機能により検出した外
部バスに接続されるプラグの状態の変化に基づいて発生
するバスリセットにより実行する所定のバスリセットシ
ーケンスにおいて前記外部バスから得られるデータを時
系列的に蓄積し、前記データを解析して前記バスリセッ
トシーケンスが正常に終了したか否かを判断し、前記シ
ーケンスが正常に終了したときに前記データを前記ホス
トコントローラに出力する解析部を備えた。これによ
り、ホストコントローラにはバスリセットシーケンスが
正常に終了したときのみ情報が伝えられるため、ホスト
コントローラが実行するソフトウェア又はシステム全体
のハングアップを防止することができる。

【００１１】請求項３に記載の発明のように、前記解析
部は、前記バスリセットシーケンスにおけるデータに異
常を検出した場合には前記バスリセットを発生する。こ
れにより、再度バスリセットシーケンスが実行され、プ
ラグアンドプレイ機能によるトポロジが構築される。

【００１２】請求項４に記載の発明のように、前記解析
部は、前記バスリセットシーケンスにおけるデータに異
常を検出した場合には、前記ホストコントローラに対し
て割り込み又は必要な情報のみを出力した後、前記バス
リセットを発生する。

【００１３】請求項５に記載の発明のように、通常の転
送動作を行うためにポート回路、物理層回路、リンク層
回路、バッファメモリを備え、前記解析部は、前記外部
バスの変化を検出した情報である前記ポート回路のデコ
ーダ出力を解析する第１の解析回路と、前記物理層回路
からのパケットが前記バスセットシーケンスにおいて受
け取るパケットか否かを解析する第２の解析回路とを備
え、前記第１及び第２の解析回路の解析結果に基づいて
前記バスリセットシーケンスが正常に終了したか否かを
判断する。

【００１４】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図１０に従って説明する。図１は、シリ
アルインタフェースの一つであるIEEE1394に準拠したデ
ータ転送を行うシステム構成図である。

【００１５】このシステムは、パーソナルコンピュータ
１、周辺装置としてのデジタルＶＴＲ２、プリンタ３、
デジタルカメラ４を含む。各装置１〜４はIEEE1394に準
拠したデータ転送を可能にするためのインタフェース装
置を備え、それらがIEEE1394バスケーブル５ａ，５ｂ，
５ｃにより接続されたネットワークを構成している。各
機器のインタフェース装置は、ネットワーク上のノード
として機能する。

【００１６】図２は、コンピュータ１の構成の一部を示
すブロック回路図である。コンピュータ１は、ホスト部
を構成する上位装置としてのマイクロプロセッシングユ
ニット（以下、ＭＰＵという）１１、主記憶装置として
のメモリ（ＭＥＭ）１２、補助記憶装置としてのハード
ディスク装置（ＨＤＤ）１３と、インタフェース部を構
成するIEEE1394用インタフェース装置１４とを含み、そ
れらは内部バス１５を介して相互に接続されている。

【００１７】ＨＤＤ１３には、ＭＰＵ１１が実行するプ
ログラムデータが格納され，このプログラムデータは、
一般的なオペレーティングシステム、各種アプリケーシ
ョンプログラム、デバイスドライバを含む。これらコン
ピュータプログラムは、ＨＤＤ１３からメモリ１２にロ
ードされＭＰＵ１１により実行される。

【００１８】インタフェース装置１４は、プラグアンド
プレイ機能を有し、シリアルバス上から検出されるプラ
グの状態の変化（プラグイン、プラグアウト）を検出
し、バスリセットを発生する。尚、バスリセットは、他
の機器から発生されるものでもよい。

【００１９】インタフェース装置１４は、発生したバス
リセットに応答して所定のバスリセットシーケンスを実
行し、そのシーケンスにおいて検出したバス上の信号、
トポロジ中の各ノードから受信したＩＤパケットを含む
情報を時系列的に内部バッファに保存管理する。このと
き、インタフェース装置１４は、保存する情報を逐次解
析し、それらに誤り・欠落が無いか否かを判定し、情報
に誤り・欠落等がある場合には情報の削除とともに再度
バスリセットを発生させ、バスリセットシーケンスを最
初から実行する。一方、情報に誤り・欠落等が無くバス
リセットシーケンスが終了する、即ちトポロジの認識が
正常に終了すると、インタフェース装置１４は、内部バ
ッファに記憶した情報のうちからＭＰＵ１１に必要な情
報をそのＭＰＵ１１に出力する。

【００２０】ＭＰＵ１１は、インタフェース装置１４か
らの情報に基づいて、アプリケーションソフト、デバイ
スドライバに対して、バスリセットにより接続が確認さ
れた機器の情報を登録する。これにより、ネットワーク
に接続された機器がアプリケーションソフト、デバイス
ドライバに認識される。

【００２１】ＭＰＵ１１には、正常にバスリセットシー
ケンスが終了したときのみ情報がインタフェース装置１
４から伝えられるため、アプリケーションソフト、デバ
イスドライバにてエラー処理の必要がなく、その結果、
タイムアウトや誤動作などの要因によるソフトウェアま
たはシステム全体のハングアップが防止される。

【００２２】図３は、インタフェース装置１４の概略ブ
ロック図である。インタフェース装置１４は、ポート回
路（ＰＯＲＴ）２１、物理層回路（ＰＨＹ）２２、リン
ク層回路（ＬＩＮＫ）２３、バッファメモリ（ＭＥＭ）
２４、インタフェース回路（ＩＦ）２５、及び解析部２
６を含む。

【００２３】ポート回路２１はレジスタ２１ａと第１及
び第２デコーダ２１ｂ，２１ｃを含む。物理層回路２２
はレジスタ２２ａ及びデコーダ２２ｂを含み、リンク層
回路２３はレジスタ２３ａを含む。

【００２４】各レジスタ２１ａ〜２３ａには、それぞれ
の回路２１〜２３の設定情報が記録される。例えば、ポ
ート回路２１のレジスタ２１ａには、そのポート回路２
１が電気的に他のインタフェース装置のポート回路に接
続されているか否か、電源が他の装置から供給されてい
るか否か、等の情報が変数として記憶される。

【００２５】第１デコーダ２１ｂはアービトレーション
用デコーダであり、コモンモードにおける外部バスの変
化を検出し、その検出した情報をデコードして物理層回
路２２及び解析部２６へ出力する。第２デコーダ２１ｃ
はパケット解析デコーダであり、外部バスを介して他の
機器から入力されるパケットをデコードして物理層回路
２２及び解析部２６へ出力する。

【００２６】物理層回路２２は、ＩＥＥＥ１３９４の物
理層であり、データの受信時においてはポート回路２１
からの電気信号を論理信号に変換するデコーダを備え、
その変換後の論理信号をリンク層回路２３へ出力し、デ
ータの送信時においてはリンク層回路２３からの論理信
号を電気信号に変換してポート回路２１に出力する。

【００２７】物理層回路２２は、第１デコーダ２１ｂか
らの情報に基づいて自身の外部バスに関する情報の初期
化を行うとともに、トポロジ全体の初期化と再構築のた
めのバスリセットシーケンスを開始し、その開始情報を
リンク層回路２３及び解析部２６へ出力する。バスリセ
ットシーケンスは、トポロジ中の全ノードのバスに関す
る情報の初期化と、ルートノードの決定、各ノード固有
のＩＤ番号の決定とトポロジ中の全ノードへのパケット
によりＩＤ番号の通知が行われることによって完了す
る。従って、物理層回路２２は、各ノードから受け取る
ＩＤパケットをリンク層回路２３及び解析部２６へ出力
する。そして、物理層回路２２は、バスリセットシーケ
ンスが終了すると、その終了情報をリンク層回路２３及
び解析部２６へ出力する。

【００２８】リンク層回路２３は、ＩＥＥＥ１３９４の
リンク層であり、受信したパケットの先頭に付されたヘ
ッダの内容に基づいてそのパケットが自身宛のパケット
か否かを判断し、自身宛のパケットをバッファメモリ２
４に出力する。また、データの送信時には、ＭＰＵ１１
からバッファメモリ２４を介して供給されるパケットの
データを物理層回路２２へ出力する。

【００２９】バッファメモリ２４は、通常のパケット転
送時に送信パケット及び受信パケット（またはそれらに
含められるデータ）を一時的に蓄積する。また、バッフ
ァメモリ２４は、所定のバスリセットシーケンスにおい
てバス上の検知した情報及び受信したパケットを時系列
的に記憶する。詳しくは、バッファメモリ２４には、ポ
ート回路２１及び物理層回路２２からの必要な情報が解
析部２６を介して入力されるとともにリンク層回路２３
からの情報が入力され、それらがバスリセットシーケン
スに従って時系列的に記憶される。

【００３０】インタフェース回路２５は図２の内部バス
１５と接続され、ＭＰＵ１１とインタフェース装置１４
との間のデータ転送を制御する。図４は、解析部２６の
概略ブロック図である。

【００３１】解析部２６は、ポート変数用レジスタ３
１，ノード変数用レジスタ３２、デコーダ出力解析回路
３３、パケット解析回路３４、解析部シーケンサ３５、
判定フラグ用レジスタ３６、マルチプレクサ回路（ＭＵ
Ｘ）３７、メモリインタフェース（Ｉ／Ｆ）回路３８を
含む。

【００３２】ポート変数用レジスタ３１にはポート回路
２１のレジスタ２１ａから読み出された内部変数が記憶
され、ノード変数用レジスタ３２には物理層回路２２の
レジスタ２２ａから読み出された内部変数が記憶され
る。

【００３３】デコーダ出力解析回路３３は、ポート回路
２１の第１デコーダ２１ｂから出力される情報を解析
し、その情報をエラーの有無とともにマルチプレクサ回
路３７に出力する。パケット解析回路３４は、物理層回
路２２からのＩＤパケットの解析と判定を行い、そのＩ
Ｄパケットとともにエラーの有無をマルチプレクサ回路
３７に出力する。

【００３４】マルチプレクサ回路３７は、レジスタ３
１，３２、解析回路３３，３４からの信号を時系列に処
理してメモりインタフェース回路３８に出力するととも
に解析部２６へ出力する。メモりインタフェース回路３
８は、図３のバッファメモリ２４の書き込みを制御す
る。

【００３５】解析部シーケンサ３５は、物理層回路２２
からのプラグインアウト及びバスリセットの開始・終了
信号によって動作し、マルチプレクサ回路３７から時系
列的に入力される信号を順次解析する。そして、解析部
シーケンサ３５は、解析結果に基づいて、誤りを含む情
報を検出した場合に付属する判定フラグ用レジスタ３６
をセットする。

【００３６】図５は、デコーダ出力解析回路３３のブロ
ック図である。デコーダ出力解析回路３３は、ラッチ４
１、エンコーダ４２、比較回路４３、フィルタレジスタ
４４を含む。

【００３７】ラッチ４１は第１デコーダ２１ｂの出力を
ラッチし、そのラッチ信号をエンコーダ４２及び比較回
路４３に出力する。エンコーダ４２は、ラッチ４１から
の信号を復号してマルチプレクサ回路３７に出力する。

【００３８】比較回路４３は、ラッチ４１からの信号と
フィルタレジスタ４４からの信号を比較し、その比較結
果に基づいて、両信号が一致していない場合にエラー情
報を出力する。

【００３９】フィルタレジスタ４４には、バスリセット
シーケンスが理想的（正常）に実行された場合にポート
回路２１のレジスタ２１ａにそのシーケンスに従って順
次記憶される値が解析部シーケンサ３５により時系列に
従って格納され、或いは予め時系列的に格納される。

【００４０】従って、ラッチ４１の出力信号である第１
デコーダ２１ｂの出力理想的なバスリセットシーケンス
における値と一致しない、即ち異常がある場合に、比較
回路４３からエラー情報が出力される。このエラー情報
はマルチプレクサ回路３７から解析部シーケンサ３５に
出力され、それに基づいて判定フラグ用レジスタ３６が
セットされる。

【００４１】図６は、パケット解析回路３４のブロック
図である。パケット解析回路３４は、ラッチ４５，４
７、ヘッダコード照会回路４６、パリティチェック回路
４８を含む。

【００４２】ラッチ４５は、物理層回路２２に含まれる
デコーダ２２ｂの出力をラッチし、そのラッチ信号をヘ
ッダコード照会回路４６に出力する。ヘッダコード照会
回路４６は、パケットの先頭に位置するヘッダのコード
が規格に設定されたものか否かを判断し、設定外のコー
ドが含まれる場合にエラー信号を出力する。

【００４３】ラッチ４７は、ヘッダコード照会回路４６
の出力をラッチし、そのラッチ信号をパリティチェック
回路４８に出力する。パリティチェック回路４８は、パ
ケットデータに含まれるパリティデータに基づいて伝送
誤りをチェックし、そのチェック結果を出力する。

【００４４】次に、上記のように構成された解析部２６
の作用を図７〜図１０に従って説明する。解析部２６
は、図８に示すフローチャートに従って解析処理を実行
する。

【００４５】先ず、解析部２６は、割り込みを受け取る
と、その割り込みを解析し、ポート回路２１のレジスタ
値の変化によるものと物理層回路２２からの割り込みに
応答して以下の解析処理を行う（ステップ７１）。

【００４６】解析部２６は、ポート回路２１の第１デコ
ーダ２１ｂからのデコーダ出力を解析して想定外のデコ
ーダ出力か否かを検出し（ステップ７２）、物理層回路
２２のデコーダ２２ｂからのＩＤパケットを解析してフ
ォーマットエラーの有無を検出する（ステップ７３）。
次に、解析部２６は、ポート回路２１及び物理層回路２
２のレジスタ２１ａ，２２ａの内容と予め想定した所定
の値とを比較してバスリセットシーケンスが正常に行わ
れているか否かを検出する（ステップ７４）。

【００４７】そして、解析部２６は、上記各解析結果に
おけるエラーの有無を判定し（ステップ７５）、エラー
が無い場合即ち問題なくバスリセットシーケンスが終了
していると判定した場合にはホスト（ＭＰＵ１１）にと
って必要となる情報を転送するべくバッファメモリ２４
に出力を指示する（ステップ７６）。一方、エラーが有
る場合には、解析部２６は、バッファメモリ２４に記憶
した情報のうち、バスリセット開始からの情報を必要に
応じて消去した後（ステップ７７）、バスリセットを発
行して再度バスリセットシーケンスを実行するととも
に、上位装置としてのＭＰＵ１１への割り込みを発行す
る（ステップ７８）。このステップ７８において、ＭＰ
Ｕ１１への割り込みに替えて、必要な情報（例えばプラ
グの状態を示す情報やバスリセットが発生したことを示
す情報等）の転送を行うようにしてもよい。

【００４８】図７は、上記の処理により図３のバッファ
メモリ２４に記憶される情報の一例の説明図である。バ
スリセットシーケンスに従って時系列的にバッファメモ
リ２４に蓄積された情報５０は、各領域５１〜６３に格
納された情報から構成される。

【００４９】領域５１の「ポートイベント(port-even
t)」はポート回路２１にて接続の変化が検出された場合
に発行される割り込みを表す。領域５２の「バスリセッ
トの開始」と領域６３の「バスリセットの終了」は、内
蔵サイクルタイマで監視した各々の時間を表す。

【００５０】領域５３，５５，５８，６０の「デコーダ
出力」は、ポート回路２１で検出したバス上の信号を物
理層回路２２のデコーダ２２ｂで解析した結果を表す。
領域５４，５６，５９，６１の「ＩＤパケット」は、各
ノードが自身の状態、ポートの状態をパケットとしてト
ポロジ全体に送信したものであり、自装置（インタフェ
ース装置１４）のＩＤパケットも含む。尚、各ノードの
符号と図１の機器１〜４の対応は、ノードＡが自装置
（コンピュータ１）、ノードＢがデジタルＶＴＲ２、ノ
ードＣがデジタルカメラ４、ノードＤがプリンタ３であ
る。

【００５１】領域５７の「物理ＩＤ(PHY-ID)」は自装置
１４の物理ＩＤ番号を表し、領域６２の「ステータス(S
tatus)」はバスリセット完了時のステータスを表す。上
記の各情報の内、ＭＰＵ１１にとって必要な情報は、本
実施形態では領域５２，６３の「バスリセットの開始」
及び「バスリセットの終了」と、領域５４，５６，５
９，６１の各ノードの「ＩＤパケット」であり、図２の
解析部２６は、正常にバスリセットシーケンスが終了し
た場合にこれらの情報をＭＰＵ１１へ出力する。

【００５２】一つの例として、図９（ａ）に示すよう
に、領域５９に格納したノードＣのＩＤパケットにエラ
ーが図４のデコーダ出力解析回路３３（図８のステップ
７２）にて検出されると図４の判定フラグ用レジスタ３
６にフラグがセットされる。すると、解析部２６はバス
リセットの終了を待ち、図９（ｂ）に示すようにバスリ
セット開始以降のバッファメモリ２４をクリアし、バス
リセットを発行する。これにより、再度開始されたバス
リセットシーケンスに従って、図９（ｃ）に示すよう
に、領域５２に再度「バスリセットの開始」の情報が格
納され、それ以降の情報が同様にバッファメモリ２４に
蓄積される。

【００５３】別の例として、図１０（ａ）に示すよう
に、バスリセットシーケンスの完了以前に他のパケット
（ＰＨＹパケット）が受信されて領域６３に格納される
と、図４のパケット解析回路３４（図８のステップ７
３）において異常が検出され判定フラグ用レジスタ３６
にフラグがセットされる。すると、解析部２６は、バス
リセットシーケンスが正常に終了していないと判断し、
図１０（ｂ）に示すようにバスリセット開始以降のバッ
ファメモリ２４をクリアし、バスリセットを発行する。
これにより、再度開始されたバスリセットシーケンスに
従って、図１０（ｃ）に示すように、領域５２に再度
「バスリセットの開始」の情報が格納され、それ以降の
情報が同様にバッファメモリ２４に蓄積される。

【００５４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）解析部２６は、プラグアンドプレイ機能により検
出した外部バスに接続されるプラグの状態の変化に基づ
いて発生するバスリセットにより実行する所定のバスリ
セットシーケンスにおいて外部バスから得られるデータ
をバッファメモリ２４に時系列的に蓄積し、データを解
析してバスリセットシーケンスが正常に終了したか否か
を判断し、シーケンスが正常に終了したときにデータを
内部バス１５を介してＭＰＵ１１へ出力するようにし
た。その結果、ＭＰＵ１１にはバスリセットシーケンス
が正常に終了したときのみ情報が伝えられるため、ＭＰ
Ｕ１１が実行するソフトウェア又はシステム全体のハン
グアップを防止することができる。

【００５５】（２）解析部２６は、蓄積したデータのう
ち、ＭＰＵ１１に必要なデータのみバッファメモリ２４
から出力するようにした。その結果、内部バス１５に出
力されるデータ量が少ないため、その内部バス１５のト
ラフィックを軽減することができる。

【００５６】（３）解析部２６は、バスリセットシーケ
ンスにおけるデータに異常を検出した場合にはバスリセ
ットを発生するようにした。その結果、再度バスリセッ
トシーケンスが実行され、プラグアンドプレイ機能によ
るトポロジを確実に構築することができる。

【００５７】（４）解析部２６は、外部バスから得られ
るデータを、通常の転送動作にてデータを記憶するバッ
ファメモリ２４に蓄積するようにした。その結果、デー
タを記憶するために別にメモリを設ける必要がないの
で、インタフェース装置１４の面積の増大を抑えること
ができる。

【００５８】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態では、インタフェース装置１４の解析部
２６は、バスリセットシーケンスにおける情報を逐次解
析して時系列的にバッファメモリ２４に保存管理するよ
うにしたが、一旦解析するすべての情報をバッファメモ
リ２４に保存し、バスリセットシーケンスの終了後にバ
ッファメモリ２４から読み出して解析を行うようにして
もよい。このようにすれば、バスリセットシーケンスの
実行速度よりも遅い速度にて解析部２６を動作させるこ
とができ、それによる消費電力の低減を図ることが可能
になる。

【００５９】○上記実施形態では、バッファメモリ２４
に蓄積したデータの内、ＭＰＵ１１に必要なデータのみ
をそのＭＰＵ１１へ出力するようにしたが、必要なデー
タ以外のデータも内部バス１５へ出力するようにしても
よい。所定量のデータを転送する場合、転送回数が少な
い方が内部バス１５のトラフィックは軽減される、即ち
転送するデータ量が多くても転送回数が少ない方がトラ
フィックが軽減される。従って、上記実施形態のよう
に、データの解析後にバッファメモリ２４に蓄積したデ
ータをＭＰＵ１１に出力することで、従来に比べて内部
バス１５のトラフィック軽減を図ることができる。

【００６０】○上記実施形態では、ＩＥＥＥ１３９４規
格に準拠したＯＨＣＩ仕様のインタフェース装置１４に
具体化したが、プラグアンドプレイ機能を持つものであ
ればその他の規格に準拠したインタフェース装置、例え
ばＵＳＢ規格による装置に具体化して実施してもよい。

【００６１】以上の実施形態をまとめ、本発明の構成に
関する以下の事項を開示する。 （１） 前記解析部は、前記蓄積したデータのうち、前
記ホストコントローラに必要なデータのみ該ホストコン
トローラに出力するようにしたことを特徴とする請求項
２に記載のインタフェースシステム。これにより、内部
バスに出力されるデータ量が少ないため、その内部バス
のトラフィックを軽減することができる。

【００６２】（２） 前記外部バスから得られるデータ
をバッファメモリに蓄積するようにしたことを特徴とす
る請求項２に記載のインタフェースシステム。これによ
り、データを記憶するために別にメモリを設ける必要が
ないので、インタフェース装置の面積の増大を抑えるこ
とができる。

【００６３】（３） 前記解析部は、前記情報を蓄積す
るときに逐次情報の解析を行うようにしたことを特徴と
する請求項２に記載のインタフェースシステム。これに
より、バスリセット終了時には判定が終了するため、ト
ポロジの再構築までの時間が短くなる。

【００６４】（４） 前記解析部は、前記外部バスから
得られるデータを一旦蓄積し、バスリセットの終了を検
知した後に前記データの解析を行うようにしたことを特
徴とする請求項２に記載のインタフェースシステム。こ
れにより、実際の動作速度に係わらずに情報の解析を行
うことができる。

【００６５】（５） 前記解析部は、前記バスリセット
シーケンスにおいて他のノードから受け取るパケットを
解析して前記外部バスが正常か否かを判断することを特
徴とする請求項２に記載のインタフェースシステム。こ
れにより、転送動作又はバス上の障害による誤りのある
データを除去することができる。

【００６６】（６） 前記解析部は、前記外部バスの変
化を検出した情報が前記バスリセットシーケンスに対応
しているか否かを判断することを特徴とする請求項２に
記載のインタフェース。これにより、バスリセットシー
ケンスに沿った情報以外の情報を除去することができ
る。

【００６７】（７） 前記解析部は、前記ポート回路と
物理層回路のレジスタ内容を前記バスリセットシーケン
スに応じた値と比較する比較回路を備え、前記比較回路
の比較結果とに基づいて前記バスリセットシーケンスが
正常に終了したか否かを判定することを特徴とする請求
項５に記載のインタフェースシステム。

【００６８】

【発明の効果】以上詳述したように、本発明によれば、
バスリセットにおいてエラーを含む情報をホスト側に転
送することを防ぐことのできるインタフェース装置及び
インタフェースシステムを提供することができる。

【図面の簡単な説明】

【図１】 本実施の形態のシステム構成図である。

【図２】 コンピュータの構成の一部を示すブロック図
である。

【図３】 インタフェース装置のブロック図である。

【図４】 解析部のブロック図である。

【図５】 デコーダ出力解析回路のブロック図である。

【図６】 パケット解析回路のブロック図である。

【図７】 メモリに記憶される情報の説明図である。

【図８】 解析処理のフローチャートである。

【図９】 解析処理におけるメモリ内容を示す説明図で
ある。

【図１０】 解析処理におけるメモリ内容を示す説明図
である。

【符号の説明】

１４ インタフェース装置 ２６ 解析部 ２４ バッファメモリ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B014 HC02 HC06 HC07 5B061 FF04 GG06 RR07 5K032 AA05 AA06 AA07 BA04 CC03 DA01 DA11 DB20 EC01 5K033 AA05 AA06 AA07 BA04 CB03 DA01 DA13 DB13 EC01 5K034 AA06 DD01 DD02 FF01 FF12 GG02 GG06 HH01 HH02 HH09 HH17 HH26 HH65 TT01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プラグアンドプレイ機能を持ち、内部バ
   スを介して接続されるホストコントローラに対応する仕
   様のインタフェース装置において、 前記プラグアンドプレイ機能により検出した外部バスに
   接続されるプラグの状態の変化に基づいて発生するバス
   リセットにより実行する所定のバスリセットシーケンス
   において前記外部バスから得られるデータを時系列的に
   蓄積し、前記データを解析して前記バスリセットシーケ
   ンスが正常に終了したか否かを判断し、前記シーケンス
   が正常に終了したときに前記データを前記ホストコント
   ローラに出力する解析部を備えたことを特徴とするイン
   タフェース装置。
2. 【請求項２】 プラグアンドプレイ機能を持ち、内部バ
   スを介して接続されるホストコントローラに対応する仕
   様のインタフェースシステムにおいて、 前記プラグアンドプレイ機能により検出した外部バスに
   接続されるプラグの状態の変化に基づいて発生するバス
   リセットにより実行する所定のバスリセットシーケンス
   において前記外部バスから得られるデータを時系列的に
   蓄積し、前記データを解析して前記バスリセットシーケ
   ンスが正常に終了したか否かを判断し、前記シーケンス
   が正常に終了したときに前記データを前記ホストコント
   ローラに出力する解析部を備えたことを特徴とするイン
   タフェースシステム。
3. 【請求項３】 前記解析部は、前記バスリセットシーケ
   ンスにおけるデータに異常を検出した場合には前記バス
   リセットを発生することを特徴とする請求項２に記載の
   インタフェースシステム。
4. 【請求項４】 前記解析部は、前記バスリセットシーケ
   ンスにおけるデータに異常を検出した場合には、前記ホ
   ストコントローラに対して割り込み又は必要な情報のみ
   を出力した後、前記バスリセットを発生することを特徴
   とする請求項２に記載のインタフェースシステム。
5. 【請求項５】 ポート回路、物理層回路、リンク層回
   路、バッファメモリを備え、 前記解析部は、 前記外部バスの変化を検出した情報である前記ポート回
   路のデコーダ出力を解析する第１の解析回路と、 前記物理層回路からのパケットが前記バスセットシーケ
   ンスにおいて受け取るパケットか否かを解析する第２の
   解析回路とを備え、前記第１及び第２の解析回路の解析
   結果に基づいて前記バスリセットシーケンスが正常に終
   了したか否かを判断することを特徴とする請求項２に記
   載のインタフェースシステム。