JPH11249823A - バス制御システム - Google Patents
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- JPH11249823A JPH11249823A JP10046701A JP4670198A JPH11249823A JP H11249823 A JPH11249823 A JP H11249823A JP 10046701 A JP10046701 A JP 10046701A JP 4670198 A JP4670198 A JP 4670198A JP H11249823 A JPH11249823 A JP H11249823A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
- G06F11/2089—Redundant storage control functionality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
- G06F11/201—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media between storage system components
Abstract
(57)【要約】
【課題】 記憶装置を接続するバス障害に対する、高信
頼性化と、記憶装置へのアクセス性能の向上を図る。 【解決手段】 複数の回転型記憶装置５１と、ディスク
アレイ制御部５５Ｆからなる冗長構成の複数のコントロ
ーラ５５を含むディスクアレイ装置５０のＳＣＳＩバス
接続用の複数のポートＡ（５５Ａ）〜ポートＤ（５５
Ｄ）と、複数のホストＰＣ／ＷＳ１０〜４０の各々のポ
ートＡ、ポートＢとをＳＣＳＩケーブル１００Ａ〜１０
０Ｄ、２００Ａ〜２００Ｄを介して個別に接続した構成
において、ディスクアレイ制御部５５Ｆは、複数のポー
トＡ〜Ｄの任意の一つにおけるデバイスリセット、バス
リセット等のバス動作を他のポートに論理的に伝達する
機能を備え、複数のポートＡ〜Ｄ間が、ホストＰＣ／Ｗ
Ｓ１０〜４０から見て物理的にデイジーチェーン接続さ
れているのと同様に見えるようにした。
頼性化と、記憶装置へのアクセス性能の向上を図る。 【解決手段】 複数の回転型記憶装置５１と、ディスク
アレイ制御部５５Ｆからなる冗長構成の複数のコントロ
ーラ５５を含むディスクアレイ装置５０のＳＣＳＩバス
接続用の複数のポートＡ（５５Ａ）〜ポートＤ（５５
Ｄ）と、複数のホストＰＣ／ＷＳ１０〜４０の各々のポ
ートＡ、ポートＢとをＳＣＳＩケーブル１００Ａ〜１０
０Ｄ、２００Ａ〜２００Ｄを介して個別に接続した構成
において、ディスクアレイ制御部５５Ｆは、複数のポー
トＡ〜Ｄの任意の一つにおけるデバイスリセット、バス
リセット等のバス動作を他のポートに論理的に伝達する
機能を備え、複数のポートＡ〜Ｄ間が、ホストＰＣ／Ｗ
Ｓ１０〜４０から見て物理的にデイジーチェーン接続さ
れているのと同様に見えるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、バス制御技術に関
し、特に、複数台のＰＣ（パーソナルコンピュータ）や
ＷＳ（ワークステーション）等のホストコンピュータに
接続する磁気ディスクアレイ記憶装置等のデバイス装置
のホスト側バスの制御方式とバスの接続構成等に適用し
て有効な技術に関する。
し、特に、複数台のＰＣ（パーソナルコンピュータ）や
ＷＳ（ワークステーション）等のホストコンピュータに
接続する磁気ディスクアレイ記憶装置等のデバイス装置
のホスト側バスの制御方式とバスの接続構成等に適用し
て有効な技術に関する。
【０００２】
【従来の技術】たとえば、日経ＢＰ社、１９９６年９月
１０日発行、「最新パソコン技術大系’９７」Ｐ１０３
〜Ｐ１０７、等の文献にも記載されているように、ＰＣ
やＷＳ等の情報処理システムでは、外部記憶装置等の周
辺装置の接続インタフェースとして、ＳＣＳＩバス規格
およびその拡張規格等が広く用いられている。
１０日発行、「最新パソコン技術大系’９７」Ｐ１０３
〜Ｐ１０７、等の文献にも記載されているように、ＰＣ
やＷＳ等の情報処理システムでは、外部記憶装置等の周
辺装置の接続インタフェースとして、ＳＣＳＩバス規格
およびその拡張規格等が広く用いられている。
【０００３】一般に、ＳＣＳＩバスインタフェースで
は、デイジーチェーン接続で、１つのバスに８台また
は、１５台のＳＣＳＩデバイスまでを接続可能であるこ
とが知られている。しかし、この接続構成では、ＳＣＳ
Ｉデバイスのいずれかに障害が発生した場合、ＳＣＳＩ
バス障害となる可能性が高く、コンピュータシステム全
体の高信頼性化には問題がある。そこで、この問題の対
策の一例として、次のような技術が知られている。
は、デイジーチェーン接続で、１つのバスに８台また
は、１５台のＳＣＳＩデバイスまでを接続可能であるこ
とが知られている。しかし、この接続構成では、ＳＣＳ
Ｉデバイスのいずれかに障害が発生した場合、ＳＣＳＩ
バス障害となる可能性が高く、コンピュータシステム全
体の高信頼性化には問題がある。そこで、この問題の対
策の一例として、次のような技術が知られている。
【０００４】たとえば、特開平８−３２０８３６号公報
の技術では、デイジーチェーン接続された複数のＳＣＳ
Ｉデバイスのうち、いずれかに障害が発生した場合、中
央処理制御部が電源制御部の電源制御回路内のレジスタ
を操作して、障害デバイスの電源を個別にＯＮ／ＯＦＦ
して再起動を試みる。そして、この再起動を規定回数リ
トライしても異常がある場合、障害デバイスへの給電を
ＯＦＦしてシステムを立ち上げる方式について述べられ
ている。この技術では、ＳＣＳＩデバイスの電源のＯＦ
Ｆのみでは回避不可能な障害が発生すると、いったんシ
ステムを終了させ、障害デバイスを交換する等の処置が
必要となり、システム稼動率の低下を招く。
の技術では、デイジーチェーン接続された複数のＳＣＳ
Ｉデバイスのうち、いずれかに障害が発生した場合、中
央処理制御部が電源制御部の電源制御回路内のレジスタ
を操作して、障害デバイスの電源を個別にＯＮ／ＯＦＦ
して再起動を試みる。そして、この再起動を規定回数リ
トライしても異常がある場合、障害デバイスへの給電を
ＯＦＦしてシステムを立ち上げる方式について述べられ
ている。この技術では、ＳＣＳＩデバイスの電源のＯＦ
Ｆのみでは回避不可能な障害が発生すると、いったんシ
ステムを終了させ、障害デバイスを交換する等の処置が
必要となり、システム稼動率の低下を招く。
【０００５】また、特開平９−８１４６９号公報の技術
では、複数の機能モジュールと複数の機能モジュールを
監視／制御する制御モジュールとを接続する二重化バス
システムについて述べられている。この技術では、シス
テムバスの他に、最小限の監視／制御用のシリアルバス
を設けることでバスを二重化しており、障害発生時の障
害発生部位の特定には有効であるが、デイジーチェーン
接続された制御モジュールを切り離す手段については言
及されておらず、バスを占有する障害が発生した場合
の、システムの再立ち上げについては、十分に考慮され
ていない。さらに、一般には、二重化バスシステムで
は、一方のバスをバス障害時の交替バスとして使用した
場合、システムのハードウェアリソースの使用効率が非
効率的であり、また、二重化バスシステムのバス縮退制
御の場合では、システム性能の大幅な低下を招くことが
知られている。
では、複数の機能モジュールと複数の機能モジュールを
監視／制御する制御モジュールとを接続する二重化バス
システムについて述べられている。この技術では、シス
テムバスの他に、最小限の監視／制御用のシリアルバス
を設けることでバスを二重化しており、障害発生時の障
害発生部位の特定には有効であるが、デイジーチェーン
接続された制御モジュールを切り離す手段については言
及されておらず、バスを占有する障害が発生した場合
の、システムの再立ち上げについては、十分に考慮され
ていない。さらに、一般には、二重化バスシステムで
は、一方のバスをバス障害時の交替バスとして使用した
場合、システムのハードウェアリソースの使用効率が非
効率的であり、また、二重化バスシステムのバス縮退制
御の場合では、システム性能の大幅な低下を招くことが
知られている。
【０００６】また、従来のデイジーチェーン接続では、
複数のＳＣＳＩデバイスが同時に、ＳＣＳＩバスアクセ
スを実行しようとすると、ＳＣＳＩのアービトレーショ
ンでの優先順となる為、ＳＣＳＩデバイスには、バスの
アクセス待ち時間が発生し、データ転送レートの低下と
なる。
複数のＳＣＳＩデバイスが同時に、ＳＣＳＩバスアクセ
スを実行しようとすると、ＳＣＳＩのアービトレーショ
ンでの優先順となる為、ＳＣＳＩデバイスには、バスの
アクセス待ち時間が発生し、データ転送レートの低下と
なる。
【０００７】
【発明が解決しようとする課題】コンピュータシステム
の大規模化、データ処理の高速化、データの大容量化に
伴い、磁気ディスクアレイ記憶装置等の記憶デバイスに
は、高い信頼性と高速性能が必須である。また、ホスト
コンピュータのクラスタ構成化では、記憶デバイスをＳ
ＣＳＩバスでデイジーチェーン接続して共有する方式が
知られている。
の大規模化、データ処理の高速化、データの大容量化に
伴い、磁気ディスクアレイ記憶装置等の記憶デバイスに
は、高い信頼性と高速性能が必須である。また、ホスト
コンピュータのクラスタ構成化では、記憶デバイスをＳ
ＣＳＩバスでデイジーチェーン接続して共有する方式が
知られている。
【０００８】しかしながら、上記従来技術においては、
共有しているバスの障害に対しては、システムの継続稼
動が不可能となるような障害に至る、という技術的課題
がある。
共有しているバスの障害に対しては、システムの継続稼
動が不可能となるような障害に至る、という技術的課題
がある。
【０００９】本発明の目的は、任意のバスインタフェー
スにて複数の情報処理装置を接続して構成されるシステ
ムのバス障害に対する信頼性の向上を実現することが可
能なバス制御技術を提供することにある。
スにて複数の情報処理装置を接続して構成されるシステ
ムのバス障害に対する信頼性の向上を実現することが可
能なバス制御技術を提供することにある。
【００１０】本発明の他の目的は、任意のバスインタフ
ェースにて複数の情報処理装置を接続して構成されるシ
ステムにおける情報処理装置間のデータ転送のスループ
ットの向上を実現することが可能なバス制御技術を提供
することにある。
ェースにて複数の情報処理装置を接続して構成されるシ
ステムにおける情報処理装置間のデータ転送のスループ
ットの向上を実現することが可能なバス制御技術を提供
することにある。
【００１１】本発明の他の目的は、複数のホストコンピ
ュータと任意の周辺装置とを任意のバスインタフェース
にて接続した構成のシステムにおけるバス障害に対する
信頼性の向上を実現することが可能なバス制御技術を提
供することにある。
ュータと任意の周辺装置とを任意のバスインタフェース
にて接続した構成のシステムにおけるバス障害に対する
信頼性の向上を実現することが可能なバス制御技術を提
供することにある。
【００１２】本発明の他の目的は、複数のホストコンピ
ュータと任意の周辺装置とを任意のバスインタフェース
にて接続した構成のシステムにおけるホストコンピュー
タと周辺装置との間のデータ転送のスループットの向上
を実現することが可能なバス制御技術を提供することに
ある。
ュータと任意の周辺装置とを任意のバスインタフェース
にて接続した構成のシステムにおけるホストコンピュー
タと周辺装置との間のデータ転送のスループットの向上
を実現することが可能なバス制御技術を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明は、バスインタフ
ェースを介して接続された外部の任意の第１の情報処理
装置との間で任意のバスプロトコルにて情報の授受を制
御する独立した複数のポートと、複数のポート間のデー
タ転送を制御する制御部とを含む１つ、または複数のコ
ントローラを備えた第２の情報処理装置において、制御
部が個々のポートの状態を監視し、任意のポートにおい
て実行されるバスプロトコルの少なくとも一部を、他の
任意のポートのバスインタフェースに伝達する構成とし
たものである。
ェースを介して接続された外部の任意の第１の情報処理
装置との間で任意のバスプロトコルにて情報の授受を制
御する独立した複数のポートと、複数のポート間のデー
タ転送を制御する制御部とを含む１つ、または複数のコ
ントローラを備えた第２の情報処理装置において、制御
部が個々のポートの状態を監視し、任意のポートにおい
て実行されるバスプロトコルの少なくとも一部を、他の
任意のポートのバスインタフェースに伝達する構成とし
たものである。
【００１４】より具体的には一例として、複数のバス接
続ポートを備えたコントローラにおいて、その複数のポ
ート間が、物理的にデイジーチェーン接続されているの
と同様に見せるべく、そのバスの動作をマイクロプログ
ラム手段を用いて論理的に同一コントローラ内の他のポ
ートへ伝達する制御手段を備える。そして、このコント
ローラと、上記の伝達制御の実行の可否を設定する操作
パネル等の手段を備えたデバイス装置を、他のデバイス
装置と１対１に各接続ポートへ接続する。
続ポートを備えたコントローラにおいて、その複数のポ
ート間が、物理的にデイジーチェーン接続されているの
と同様に見せるべく、そのバスの動作をマイクロプログ
ラム手段を用いて論理的に同一コントローラ内の他のポ
ートへ伝達する制御手段を備える。そして、このコント
ローラと、上記の伝達制御の実行の可否を設定する操作
パネル等の手段を備えたデバイス装置を、他のデバイス
装置と１対１に各接続ポートへ接続する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１６】図１は、本発明の一実施の形態であるバス
制御システムの構成の一例を示す概念図である。本実施
の形態では、バス制御システムの一例として、複数のホ
ストコンピュータにてディスクアレイ装置等の外部記憶
装置を共有する場合を例に採って説明する。また、バス
インタフェースとしては一例としてＳＣＳＩバスを例に
採って説明するが、任意のバスインタフェースに適用可
能なことは言うまでもない。
制御システムの構成の一例を示す概念図である。本実施
の形態では、バス制御システムの一例として、複数のホ
ストコンピュータにてディスクアレイ装置等の外部記憶
装置を共有する場合を例に採って説明する。また、バス
インタフェースとしては一例としてＳＣＳＩバスを例に
採って説明するが、任意のバスインタフェースに適用可
能なことは言うまでもない。
【００１７】本実施の形態では、ディスクアレイ装置５
０は、複数のホストＰＣ／ＷＳ１０、ホストＰＣ／ＷＳ
２０、ホストＰＣ／ＷＳ３０、ホストＰＣ／ＷＳ４０に
対して、ＳＣＳＩケーブル１００Ａ，ＳＣＳＩケーブル
１００Ｂ，ＳＣＳＩケーブル１００Ｃ，ＳＣＳＩケーブ
ル１００Ｄ，ＳＣＳＩケーブル２００Ａ，ＳＣＳＩケー
ブル２００Ｂ，ＳＣＳＩケーブル２００Ｃ，ＳＣＳＩケ
ーブル２００Ｄで接続されている。
０は、複数のホストＰＣ／ＷＳ１０、ホストＰＣ／ＷＳ
２０、ホストＰＣ／ＷＳ３０、ホストＰＣ／ＷＳ４０に
対して、ＳＣＳＩケーブル１００Ａ，ＳＣＳＩケーブル
１００Ｂ，ＳＣＳＩケーブル１００Ｃ，ＳＣＳＩケーブ
ル１００Ｄ，ＳＣＳＩケーブル２００Ａ，ＳＣＳＩケー
ブル２００Ｂ，ＳＣＳＩケーブル２００Ｃ，ＳＣＳＩケ
ーブル２００Ｄで接続されている。
【００１８】複数のホストＰＣ／ＷＳ１０〜４０の各々
は、たとえば、パーソナルコンピュータやワークステー
ション等の情報処理装置であり、一例として、図３に例
示されるように、システムバス１を介してマイクロプロ
セッサ等の中央処理装置（ＣＰＵ）２、主記憶３、バス
ブリッジ４が接続され、さらにバスブリッジ４には、拡
張バス５を介して、ＳＣＳＩバスが接続される独立なポ
ートＡ（１０Ａ、２０Ａ、３０Ａ、４０Ａ）およびポー
トＢ（１０Ｂ、２０Ｂ、３０Ｂ、４０Ｂ）、二次記憶装
置６、ディスプレイやキーボード等からなるユーザイン
タフェース７、ネットワークＩ／Ｆ８、等が接続された
構成となっている。各ポートは、ＳＣＳＩプロトコルコ
ントローラを備え、独立なＳＣＳＩバス制御動作が可能
である。
は、たとえば、パーソナルコンピュータやワークステー
ション等の情報処理装置であり、一例として、図３に例
示されるように、システムバス１を介してマイクロプロ
セッサ等の中央処理装置（ＣＰＵ）２、主記憶３、バス
ブリッジ４が接続され、さらにバスブリッジ４には、拡
張バス５を介して、ＳＣＳＩバスが接続される独立なポ
ートＡ（１０Ａ、２０Ａ、３０Ａ、４０Ａ）およびポー
トＢ（１０Ｂ、２０Ｂ、３０Ｂ、４０Ｂ）、二次記憶装
置６、ディスプレイやキーボード等からなるユーザイン
タフェース７、ネットワークＩ／Ｆ８、等が接続された
構成となっている。各ポートは、ＳＣＳＩプロトコルコ
ントローラを備え、独立なＳＣＳＩバス制御動作が可能
である。
【００１９】また、複数のホストＰＣ／ＷＳ１０〜４０
は、必要に応じて、ネットワークＩ／Ｆ８等を介して、
ＬＡＮ等の情報ネットワークに接続され、この情報ネッ
トワークを介した制御情報等の交換により、たとえば、
冗長構成のクラスタサーバ等を構成することができる。
は、必要に応じて、ネットワークＩ／Ｆ８等を介して、
ＬＡＮ等の情報ネットワークに接続され、この情報ネッ
トワークを介した制御情報等の交換により、たとえば、
冗長構成のクラスタサーバ等を構成することができる。
【００２０】また、ディスクアレイ装置５０は、ディス
クアレイを構成するハードディスク装置等の複数の回転
型記憶装置５１と、この回転型記憶装置５１と外部との
間における情報の授受を制御するとともに高信頼化等の
目的で二重化構成を採る複数のコントローラ５５等で構
成されている。ディスクアレイを構成する個々の回転型
記憶装置５１は、データ入出力のためのポートを複数個
備えた、いわゆるマルチポート構成となっており、個々
の回転型記憶装置５１は、二重化された複数のデバイス
バス５２ａおよびデバイスバス５２ｂを介して、同じく
二重化された複数のコントローラ５５の各々に個別に接
続されている。
クアレイを構成するハードディスク装置等の複数の回転
型記憶装置５１と、この回転型記憶装置５１と外部との
間における情報の授受を制御するとともに高信頼化等の
目的で二重化構成を採る複数のコントローラ５５等で構
成されている。ディスクアレイを構成する個々の回転型
記憶装置５１は、データ入出力のためのポートを複数個
備えた、いわゆるマルチポート構成となっており、個々
の回転型記憶装置５１は、二重化された複数のデバイス
バス５２ａおよびデバイスバス５２ｂを介して、同じく
二重化された複数のコントローラ５５の各々に個別に接
続されている。
【００２１】個々のコントローラ５５は、ディスクアレ
イ制御部５５Ｆと、このディスクアレイ制御部５５Ｆの
配下で動作するとともに外部のホストＰＣ／ＷＳ１０〜
４０の各々に対しては個別にＳＣＳＩケーブルを介して
接続される複数のポートＡ（５５Ａ）、ポートＢ（５５
Ｂ）、ポートＣ（５５Ｃ）、ポートＤ（５５Ｄ）、およ
び配下の回転型記憶装置５１に対して、デバイスバス５
２ａまたはデバイスバス５２ｂを介して接続されるポー
トＥ（５５Ｅ）等で構成されている。また、ディスクア
レイ制御部５５Ｆは、操作パネル５３を介して設定され
る制御情報にて動作の制御が行われる。
イ制御部５５Ｆと、このディスクアレイ制御部５５Ｆの
配下で動作するとともに外部のホストＰＣ／ＷＳ１０〜
４０の各々に対しては個別にＳＣＳＩケーブルを介して
接続される複数のポートＡ（５５Ａ）、ポートＢ（５５
Ｂ）、ポートＣ（５５Ｃ）、ポートＤ（５５Ｄ）、およ
び配下の回転型記憶装置５１に対して、デバイスバス５
２ａまたはデバイスバス５２ｂを介して接続されるポー
トＥ（５５Ｅ）等で構成されている。また、ディスクア
レイ制御部５５Ｆは、操作パネル５３を介して設定され
る制御情報にて動作の制御が行われる。
【００２２】図２は、本実施の形態におけるディスクア
レイ制御部の構成の一例を示す概念図である。
レイ制御部の構成の一例を示す概念図である。
【００２３】ローカルバス６１を介して全体を制御する
マイクロプロセッサ等の中央処理装置（ＣＰＵ）６２
と、このＣＰＵ６２の制御プログラム等が格納される主
記憶６３とが接続され、さらに、ローカルバス６１に
は、バスブリッジ６４を介して、ＰＣＩ等の汎用バス６
５が接続されている。
マイクロプロセッサ等の中央処理装置（ＣＰＵ）６２
と、このＣＰＵ６２の制御プログラム等が格納される主
記憶６３とが接続され、さらに、ローカルバス６１に
は、バスブリッジ６４を介して、ＰＣＩ等の汎用バス６
５が接続されている。
【００２４】この汎用バス６５には、対ホスト側の複数
のポートＡ（５５Ａ）〜ポートＤ（５５Ｄ）が接続さ
れ、これらの各々は、各々が独立に、たとえばＳＣＳＩ
バスインタフェースの制御動作を行うことが可能な制御
機能を有するＳＣＳＩプロトコルコントローラ（ＳＰ
Ｃ）等で構成されている。なお、ＳＰＣは、市販のＩＣ
／ＬＳＩ等を用いることができる。
のポートＡ（５５Ａ）〜ポートＤ（５５Ｄ）が接続さ
れ、これらの各々は、各々が独立に、たとえばＳＣＳＩ
バスインタフェースの制御動作を行うことが可能な制御
機能を有するＳＣＳＩプロトコルコントローラ（ＳＰ
Ｃ）等で構成されている。なお、ＳＰＣは、市販のＩＣ
／ＬＳＩ等を用いることができる。
【００２５】また、この汎用バス６５には、デバイスバ
ス５２ａまたはデバイスバス５２ｂが接続されるポート
Ｅ（５５Ｅ）の動作を制御するデータコントローラ６６
と、Ｉ／Ｏコントローラ６７とが接続されている。ポー
トＥは、配下の回転型記憶装置５１が備える接続インタ
フェースに合わせて、たとえばＳＣＳＩインタフェース
を備えている。
ス５２ａまたはデバイスバス５２ｂが接続されるポート
Ｅ（５５Ｅ）の動作を制御するデータコントローラ６６
と、Ｉ／Ｏコントローラ６７とが接続されている。ポー
トＥは、配下の回転型記憶装置５１が備える接続インタ
フェースに合わせて、たとえばＳＣＳＩインタフェース
を備えている。
【００２６】データコントローラ６６には、配下の回転
型記憶装置５１との間で授受されるデータが一時的に格
納され、半導体メモリ等で構成されるキャッシュメモリ
６８およびデュアルバス６９が接続されている。デュア
ルバス６９は、冗長構成の複数のコントローラ５５（デ
ィスクアレイ制御部５５Ｆ）による二重化制御を行わせ
る場合に、制御情報やデータ等をコントローラ間で授受
するために設けられている。
型記憶装置５１との間で授受されるデータが一時的に格
納され、半導体メモリ等で構成されるキャッシュメモリ
６８およびデュアルバス６９が接続されている。デュア
ルバス６９は、冗長構成の複数のコントローラ５５（デ
ィスクアレイ制御部５５Ｆ）による二重化制御を行わせ
る場合に、制御情報やデータ等をコントローラ間で授受
するために設けられている。
【００２７】Ｉ／Ｏコントローラ６７の配下には、周辺
機器バス７０を介して、ＦＤＤ等の補助記憶装置７１、
リアルタイムクロック７２、ＲＳ２３２Ｃ等のシリアル
インタフェース７３、保守管理等のインタフェースを提
供する操作パネル５３、等が接続されている。
機器バス７０を介して、ＦＤＤ等の補助記憶装置７１、
リアルタイムクロック７２、ＲＳ２３２Ｃ等のシリアル
インタフェース７３、保守管理等のインタフェースを提
供する操作パネル５３、等が接続されている。
【００２８】上述の図３に例示されているように、複数
のホストＰＣ／ＷＳ１０、２０、３０、４０内の各々
の、ポートＡ（１０Ａ、２０Ａ、３０Ａ、４０Ａ），ポ
ートＢ（１０Ｂ、２０Ｂ、３０Ｂ、４０Ｂ）は、互いに
独立したＳＣＳＩバス制御を実行可能であるＳＣＳＩバ
スインタフェースの制御部を含むポートである。
のホストＰＣ／ＷＳ１０、２０、３０、４０内の各々
の、ポートＡ（１０Ａ、２０Ａ、３０Ａ、４０Ａ），ポ
ートＢ（１０Ｂ、２０Ｂ、３０Ｂ、４０Ｂ）は、互いに
独立したＳＣＳＩバス制御を実行可能であるＳＣＳＩバ
スインタフェースの制御部を含むポートである。
【００２９】つまり、ＳＣＳＩケーブルで接続されるポ
ート間が、ＳＣＳＩの同一インタフェースであれば、例
えば、コントローラ５５のポートＡ（５５Ａ）がシング
ルエンド・ナローＳＣＳＩ、ポートＢ（５５Ｂ）がシン
グルエンド・ワイドＳＣＳＩ、ポートＣ（５５Ｃ）がデ
ィファレンシャルエンド・ナローＳＣＳＩ、ポートＤ
（５５Ｄ）がディファレンシャルエンド・ワイドＳＣＳ
Ｉインタフェースであっても問題はなく、また、４ポー
ト全てが同じシングルエンド・ワイドＳＣＳＩでも問題
はない。このことにより、より柔軟な自由度の高いシス
テムが構成できる。
ート間が、ＳＣＳＩの同一インタフェースであれば、例
えば、コントローラ５５のポートＡ（５５Ａ）がシング
ルエンド・ナローＳＣＳＩ、ポートＢ（５５Ｂ）がシン
グルエンド・ワイドＳＣＳＩ、ポートＣ（５５Ｃ）がデ
ィファレンシャルエンド・ナローＳＣＳＩ、ポートＤ
（５５Ｄ）がディファレンシャルエンド・ワイドＳＣＳ
Ｉインタフェースであっても問題はなく、また、４ポー
ト全てが同じシングルエンド・ワイドＳＣＳＩでも問題
はない。このことにより、より柔軟な自由度の高いシス
テムが構成できる。
【００３０】従来のデイジーチェーン接続構成で、例え
ば図９に例示されるように、ホストＰＣ／ＷＳ１０１
０、１０２０，１０３０、１０４０のポート１０１０
Ａ、１０２０Ａ、１０３０Ａ、１０４０Ａと、ディスク
アレイ装置１０５０の、ポート１０５０Ａを、ＳＣＳＩ
バス１０６０で物理的に接続した場合を例に挙げると、
いずれか１つのポートでＳＣＳＩバス障害となるような
障害が発生した場合、すべてのポートからのアクセスが
不可能となる。
ば図９に例示されるように、ホストＰＣ／ＷＳ１０１
０、１０２０，１０３０、１０４０のポート１０１０
Ａ、１０２０Ａ、１０３０Ａ、１０４０Ａと、ディスク
アレイ装置１０５０の、ポート１０５０Ａを、ＳＣＳＩ
バス１０６０で物理的に接続した場合を例に挙げると、
いずれか１つのポートでＳＣＳＩバス障害となるような
障害が発生した場合、すべてのポートからのアクセスが
不可能となる。
【００３１】これに対して本実施の形態の例では、図１
に示すように、ＳＣＳＩケーブル１００Ａ、ＳＣＳＩケ
ーブル１００Ｂ、ＳＣＳＩケーブル１００Ｃ、ＳＣＳＩ
ケーブル１００Ｄをホスト側とディスクアレイ送出側の
各ポート間で１対１に接続する。この時、コントローラ
５５のディスクアレイ制御部５５Ｆは、ポート５５Ａ、
５５Ｂ、５５Ｃ、５５Ｄの各ポートのＳＣＳＩバスの動
作を解析して、ポート５５Ａ、５５Ｂ、５５Ｃ、５５Ｄ
が、物理的にデイジーチェーン接続されているかのよう
に、マイクロプログラム等の手段を用いて論理的に各ポ
ートを制御する。例えば、ポート５５Ａにて受領したＳ
ＣＳＩバス上の動作を、同一コントローラ内の他のポー
ト５５Ｂ，５５Ｃ，５５ＤのＳＣＳＩバスに伝達する処
理を行う。
に示すように、ＳＣＳＩケーブル１００Ａ、ＳＣＳＩケ
ーブル１００Ｂ、ＳＣＳＩケーブル１００Ｃ、ＳＣＳＩ
ケーブル１００Ｄをホスト側とディスクアレイ送出側の
各ポート間で１対１に接続する。この時、コントローラ
５５のディスクアレイ制御部５５Ｆは、ポート５５Ａ、
５５Ｂ、５５Ｃ、５５Ｄの各ポートのＳＣＳＩバスの動
作を解析して、ポート５５Ａ、５５Ｂ、５５Ｃ、５５Ｄ
が、物理的にデイジーチェーン接続されているかのよう
に、マイクロプログラム等の手段を用いて論理的に各ポ
ートを制御する。例えば、ポート５５Ａにて受領したＳ
ＣＳＩバス上の動作を、同一コントローラ内の他のポー
ト５５Ｂ，５５Ｃ，５５ＤのＳＣＳＩバスに伝達する処
理を行う。
【００３２】この論理的に制御するＳＣＳＩバス上の動
作の例としては、ＳＣＳＩバスリセット、ＳＣＳＩバス
デバイスリセット等がある。ＳＣＳＩバスリセットの場
合は、ＳＣＳＩバスリセットを、ポートが受領したこと
を検出したディスクアレイ制御部５５Ｆは、同一コント
ローラ内にある処理中、または、処理待ち中の全ＳＣＳ
Ｉコマンド等をリセットし、リセットを受領したポート
以外のポートに対してリセットコマンドを発行し、この
リセットを受けた各ポートは、ホストＰＣ／ＷＳにＳＣ
ＳＩバスリセットを発行する。
作の例としては、ＳＣＳＩバスリセット、ＳＣＳＩバス
デバイスリセット等がある。ＳＣＳＩバスリセットの場
合は、ＳＣＳＩバスリセットを、ポートが受領したこと
を検出したディスクアレイ制御部５５Ｆは、同一コント
ローラ内にある処理中、または、処理待ち中の全ＳＣＳ
Ｉコマンド等をリセットし、リセットを受領したポート
以外のポートに対してリセットコマンドを発行し、この
リセットを受けた各ポートは、ホストＰＣ／ＷＳにＳＣ
ＳＩバスリセットを発行する。
【００３３】ただし、この時、バスリセットを発行する
か否かは、操作パネル５３でコントローラ５５のディス
クアレイ制御部５５Ｆの主記憶６３等に設けられた中継
制御テーブル８０等に設定されている値によって決定さ
れる。
か否かは、操作パネル５３でコントローラ５５のディス
クアレイ制御部５５Ｆの主記憶６３等に設けられた中継
制御テーブル８０等に設定されている値によって決定さ
れる。
【００３４】操作パネル５３は、上記の論理的な各ポー
トの制御を、ディスクアレイ制御部５５Ｆが、コントロ
ーラ内の、どの複数のポート間で実行するかの設定を行
うために、キーボードと設定状態の表示ディスプレイ５
３ａを備えている。この設定では、デイジーチェーン接
続を実行するポート群を、１つの全ポート、あるいは、
複数のグループとして設定することができる。
トの制御を、ディスクアレイ制御部５５Ｆが、コントロ
ーラ内の、どの複数のポート間で実行するかの設定を行
うために、キーボードと設定状態の表示ディスプレイ５
３ａを備えている。この設定では、デイジーチェーン接
続を実行するポート群を、１つの全ポート、あるいは、
複数のグループとして設定することができる。
【００３５】図４は、中継制御テーブル８０の構成の一
例を示す概念図である。図４において、縦方向は、中継
元のポートＡ〜Ｄを示し、横方向が、中継先のポートＡ
〜Ｄを示しており、縦／横の交点のエントリのビットが
“１”か“０”かによって、両ポート間の接続の有無が
制御される。この中継制御テーブル８０の各ビットのセ
ット／リセットは、たとえば、操作パネル５３の表示デ
ィスプレイ５３ａの画面に、図４のような形態で表示し
て、図示しないキーボードにて、システムの管理者が外
部から随意に行うことが可能になっている。
例を示す概念図である。図４において、縦方向は、中継
元のポートＡ〜Ｄを示し、横方向が、中継先のポートＡ
〜Ｄを示しており、縦／横の交点のエントリのビットが
“１”か“０”かによって、両ポート間の接続の有無が
制御される。この中継制御テーブル８０の各ビットのセ
ット／リセットは、たとえば、操作パネル５３の表示デ
ィスプレイ５３ａの画面に、図４のような形態で表示し
て、図示しないキーボードにて、システムの管理者が外
部から随意に行うことが可能になっている。
【００３６】なお、図４の例では、一例として、後述の
図８におけるポート間接続Ｎｏ．７のような中継関係の
指定する場合の設定例が示されている。すなわち、図４
の設定状態では、ポートＡ、ポートＣで受信したＳＣＳ
Ｉのリセット系コマンドを、それぞれ、ポートＢ、ポー
トＤに中継し、同様にポートＢ、ポートＤで受信したＳ
ＣＳＩのリセット系コマンドをポートＡ、ポートＣに中
継する。
図８におけるポート間接続Ｎｏ．７のような中継関係の
指定する場合の設定例が示されている。すなわち、図４
の設定状態では、ポートＡ、ポートＣで受信したＳＣＳ
Ｉのリセット系コマンドを、それぞれ、ポートＢ、ポー
トＤに中継し、同様にポートＢ、ポートＤで受信したＳ
ＣＳＩのリセット系コマンドをポートＡ、ポートＣに中
継する。
【００３７】このように、任意の二つのポートの双方向
の中継の有無は、２ビットで決定されるが、必要に応じ
て、片方のビットのみをセットすることによって、一対
のポート間で一方向のみの中継動作を指定することも可
能である。
の中継の有無は、２ビットで決定されるが、必要に応じ
て、片方のビットのみをセットすることによって、一対
のポート間で一方向のみの中継動作を指定することも可
能である。
【００３８】また、ＳＣＳＩバスデバイスリセットの場
合も、上記ＳＣＳＩバスリセットと同様にディスクアレ
イ制御部５５Ｆによって処理されるが、ホストＰＣ／Ｗ
Ｓに対してＳＣＳＩバスデバイスリセットを発行しない
点が異なる。
合も、上記ＳＣＳＩバスリセットと同様にディスクアレ
イ制御部５５Ｆによって処理されるが、ホストＰＣ／Ｗ
Ｓに対してＳＣＳＩバスデバイスリセットを発行しない
点が異なる。
【００３９】図５は、上述のようなＳＣＳＩの各ポート
間の論理的な中継制御を行うために、主記憶６３に格納
される制御プログラムの動作の一例を示すフローチャー
トである。
間の論理的な中継制御を行うために、主記憶６３に格納
される制御プログラムの動作の一例を示すフローチャー
トである。
【００４０】まず、各ポートのコマンド受領の有無を監
視し（ステップ３０１）、コマンド受領があると、中継
すべきコマンドか否かを判別し、中継すべきコマンドで
ない場合には、通常の当該コマンドの処理を実行して
（ステップ３０６）、ステップ３０１に戻る。
視し（ステップ３０１）、コマンド受領があると、中継
すべきコマンドか否かを判別し、中継すべきコマンドで
ない場合には、通常の当該コマンドの処理を実行して
（ステップ３０６）、ステップ３０１に戻る。
【００４１】中継要コマンドと判定された場合には、た
とえば当該コマンドがバスリセットか否かを調べ、バス
リセットでない（デバイスリセット）場合には、たとえ
ば以前のタグ付きコマンド等にて蓄積されている自ポー
トのコマンド等をクリアして、ステップ３０１に戻る。
とえば当該コマンドがバスリセットか否かを調べ、バス
リセットでない（デバイスリセット）場合には、たとえ
ば以前のタグ付きコマンド等にて蓄積されている自ポー
トのコマンド等をクリアして、ステップ３０１に戻る。
【００４２】ステップ３０３でバスリセットと判明した
場合には、まず、リセット受領ポートおよび中継先ポー
トのコマンドをクリアし（ステップ３０４）、さらに、
中継先ポートのＳＣＳＩバスに対してバスリセットを発
行する（ステップ３０５）。
場合には、まず、リセット受領ポートおよび中継先ポー
トのコマンドをクリアし（ステップ３０４）、さらに、
中継先ポートのＳＣＳＩバスに対してバスリセットを発
行する（ステップ３０５）。
【００４３】なお、この時、バスリセットの発行手段と
しては、各ポート内のＳＣＳＩプロトコルコントローラ
（ＳＰＣ）のＳＣＳＩリセットレジスタを真値に設定す
ることで可能である。
しては、各ポート内のＳＣＳＩプロトコルコントローラ
（ＳＰＣ）のＳＣＳＩリセットレジスタを真値に設定す
ることで可能である。
【００４４】本実施の形態により、各々が独立にＳＣＳ
Ｉインタフェースの制御動作を行うことが可能な複数の
ポートＡ〜Ｄを、必要に応じてソフトウェア制御によ
り、上位のホストＰＣ／ＷＳ１０〜４０に対して、論理
的にデイジーチェーン接続されているように見せかける
ことが可能となる。
Ｉインタフェースの制御動作を行うことが可能な複数の
ポートＡ〜Ｄを、必要に応じてソフトウェア制御によ
り、上位のホストＰＣ／ＷＳ１０〜４０に対して、論理
的にデイジーチェーン接続されているように見せかける
ことが可能となる。
【００４５】これにより、たとえば、デイジーチェーン
接続時に問題となる共有バスの障害に対しては、複数の
ポートＡ〜Ｄ等のデバイス装置間の物理的な接続をなく
し、論理的にデイジーチェーン接続をエミュレーション
することにより、一つのポートの障害が他のポートに波
及して冗長構成のＳＣＳＩケーブル（ＳＣＳＩバス）の
すべてが使用不能に陥る等のバス障害のシステムへの影
響を最小にして、バス障害時のシステムの高信頼性化を
実現できる。
接続時に問題となる共有バスの障害に対しては、複数の
ポートＡ〜Ｄ等のデバイス装置間の物理的な接続をなく
し、論理的にデイジーチェーン接続をエミュレーション
することにより、一つのポートの障害が他のポートに波
及して冗長構成のＳＣＳＩケーブル（ＳＣＳＩバス）の
すべてが使用不能に陥る等のバス障害のシステムへの影
響を最小にして、バス障害時のシステムの高信頼性化を
実現できる。
【００４６】また、論理的にデイジーチェーン接続され
たＳＣＳＩバスは、通常状態では互いに物理的に独立な
ので、リセット等の中継時以外では、各ＳＣＳＩバス毎
に独立なアービトレーションが実行され、各ＳＣＳＩバ
スの各デバイス装置間でのアクセス競合がないので、複
数のＳＣＳＩバスの並行動作により、バスアクセス性能
を向上させることができる。
たＳＣＳＩバスは、通常状態では互いに物理的に独立な
ので、リセット等の中継時以外では、各ＳＣＳＩバス毎
に独立なアービトレーションが実行され、各ＳＣＳＩバ
スの各デバイス装置間でのアクセス競合がないので、複
数のＳＣＳＩバスの並行動作により、バスアクセス性能
を向上させることができる。
【００４７】上述の説明では、ソフトウェアによって論
理的に複数のＳＣＳＩバスをデイジーチェーンする場合
について説明したが、以下のように、ＳＣＳＩインタフ
ェース信号線の一部をスイッチ等を介してハードウェア
的に接続することにより、複数のＳＣＳＩバスをデイジ
ーチェーンに見せかけることも可能である。
理的に複数のＳＣＳＩバスをデイジーチェーンする場合
について説明したが、以下のように、ＳＣＳＩインタフ
ェース信号線の一部をスイッチ等を介してハードウェア
的に接続することにより、複数のＳＣＳＩバスをデイジ
ーチェーンに見せかけることも可能である。
【００４８】図６は、本実施の形態におけるバス中継制
御装置の構成の一例を示す概念図である。
御装置の構成の一例を示す概念図である。
【００４９】本実施の形態のバス中継制御装置９０は、
ホスト側の複数のポートＡ〜Ｄの各々に対応して、自ポ
ート以外の複数のポートの各々のリセット信号線９３か
らのＳＣＳＩレシーバ９１を経由したリセット入力９３
ａを、自ポートのＳＣＳＩドライバ９２のリセット出力
９３ｂに、接続するか否かを切り替える複数のスイッチ
回路９４（ＳＷ−Ａ０〜Ａ２、ＳＷ−Ｂ０〜Ｂ２、ＳＷ
−Ｃ０〜Ｃ２、ＳＷ−Ｄ０〜Ｄ２）と、このスイッチ回
路９４からの複数の出力の論理和をとるＯＲ回路９５と
を、複数系列備えた構成となっており、複数のＳＷ−Ａ
０〜Ａ２、ＳＷ−Ｂ０〜Ｂ２、ＳＷ−Ｃ０〜Ｃ２、ＳＷ
−Ｄ０〜Ｄ２のＯＮ／ＯＦＦ動作は、レジスタ９６の設
定値にて制御可能になっている。
ホスト側の複数のポートＡ〜Ｄの各々に対応して、自ポ
ート以外の複数のポートの各々のリセット信号線９３か
らのＳＣＳＩレシーバ９１を経由したリセット入力９３
ａを、自ポートのＳＣＳＩドライバ９２のリセット出力
９３ｂに、接続するか否かを切り替える複数のスイッチ
回路９４（ＳＷ−Ａ０〜Ａ２、ＳＷ−Ｂ０〜Ｂ２、ＳＷ
−Ｃ０〜Ｃ２、ＳＷ−Ｄ０〜Ｄ２）と、このスイッチ回
路９４からの複数の出力の論理和をとるＯＲ回路９５と
を、複数系列備えた構成となっており、複数のＳＷ−Ａ
０〜Ａ２、ＳＷ−Ｂ０〜Ｂ２、ＳＷ−Ｃ０〜Ｃ２、ＳＷ
−Ｄ０〜Ｄ２のＯＮ／ＯＦＦ動作は、レジスタ９６の設
定値にて制御可能になっている。
【００５０】このバス中継制御装置９０は、たとえば、
図２に例示したディスクアレイ制御部５５Ｆの一部に設
けることができ、レジスタ９６の設定値は、汎用バス６
５を介してＣＰＵ６２により操作される。
図２に例示したディスクアレイ制御部５５Ｆの一部に設
けることができ、レジスタ９６の設定値は、汎用バス６
５を介してＣＰＵ６２により操作される。
【００５１】レジスタ９６の設定値によって制御され
る、複数のスイッチ回路９４（ＳＷ−Ａ０〜Ａ２、ＳＷ
−Ｂ０〜Ｂ２、ＳＷ−Ｃ０〜Ｃ２、ＳＷ−Ｄ０〜Ｄ２）
のＯＮ／ＯＦＦによるポートＡ〜Ｄ間の接続の組み合わ
せは、一例として、図８に例示されるように、ポート間
接続Ｎｏ．１〜１４の１４通りになる。
る、複数のスイッチ回路９４（ＳＷ−Ａ０〜Ａ２、ＳＷ
−Ｂ０〜Ｂ２、ＳＷ−Ｃ０〜Ｃ２、ＳＷ−Ｄ０〜Ｄ２）
のＯＮ／ＯＦＦによるポートＡ〜Ｄ間の接続の組み合わ
せは、一例として、図８に例示されるように、ポート間
接続Ｎｏ．１〜１４の１４通りになる。
【００５２】ＣＰＵ６２は、前述した中継制御テーブル
８０の各ビットの値により、図８に例示されるポート間
接続Ｎｏ．１〜１４の１４通りの組み合わせを実現す
る。
８０の各ビットの値により、図８に例示されるポート間
接続Ｎｏ．１〜１４の１４通りの組み合わせを実現す
る。
【００５３】なお、複数のポートＡ〜Ｄの各々におい
て、信号仕様（信号線の本数、信号電圧レベル等）が、
たとえばシングルエンド型とディファレンシャル型等の
ように相違している場合には、ＳＣＳＩレシーバ９１と
しては、たとえば図７（ａ）に例示したディファレンシ
ャル型のＳＣＳＩレシーバを用い、ＳＣＳＩドライバ９
２としては、図７（ｂ）に例示されるようなディファレ
ンシャル型のＳＣＳＩドライバを用いて統一することが
できる。なお、図７に例示されるようなドライバ／レシ
ーバ回路としては、たとえば、テキサスインスツルメン
ト社のＳＮ７５９７６Ａ２、等のＩＣ／ＬＳＩを用いる
ことで容易に実現することができる。
て、信号仕様（信号線の本数、信号電圧レベル等）が、
たとえばシングルエンド型とディファレンシャル型等の
ように相違している場合には、ＳＣＳＩレシーバ９１と
しては、たとえば図７（ａ）に例示したディファレンシ
ャル型のＳＣＳＩレシーバを用い、ＳＣＳＩドライバ９
２としては、図７（ｂ）に例示されるようなディファレ
ンシャル型のＳＣＳＩドライバを用いて統一することが
できる。なお、図７に例示されるようなドライバ／レシ
ーバ回路としては、たとえば、テキサスインスツルメン
ト社のＳＮ７５９７６Ａ２、等のＩＣ／ＬＳＩを用いる
ことで容易に実現することができる。
【００５４】この図６〜図８等に例示した９４Ｉ、ＳＣ
ＳＩバス信号の一部の中継操作をハードウェア的に行う
場合でも、リセットシーケンスを相互に中継すること
で、複数のポートＡ〜Ｄのいくつかを、任意にデイジー
チェーン接続に見せかけることができるとともに、リセ
ットシーケンス以外は各ポートが独立したＳＣＳＩバス
として動作するので、上述のようなＣＰＵ６２のソフト
ウェアによる制御と同様に、バス障害の伝播によるバス
障害の回避と、並列動作によるスループットの向上とを
両立させることが可能になるとともに、ＣＰＵ６２の負
荷を軽減できる、という利点がある。
ＳＩバス信号の一部の中継操作をハードウェア的に行う
場合でも、リセットシーケンスを相互に中継すること
で、複数のポートＡ〜Ｄのいくつかを、任意にデイジー
チェーン接続に見せかけることができるとともに、リセ
ットシーケンス以外は各ポートが独立したＳＣＳＩバス
として動作するので、上述のようなＣＰＵ６２のソフト
ウェアによる制御と同様に、バス障害の伝播によるバス
障害の回避と、並列動作によるスループットの向上とを
両立させることが可能になるとともに、ＣＰＵ６２の負
荷を軽減できる、という利点がある。
【００５５】なお、上述の実施の形態の説明では、１つ
のコントローラ５５のホストＰＣ／ＷＳ側ポート数が４
ポートの例であるが、ポート数は、最小２ポートから、
最大ｎポートまで拡張することは可能である。また、バ
スインタフェースの一例として、ＳＣＳＩバスインタフ
ェースを例に採って説明したが、他のファイバチャネル
インタフェース等の場合でも同様に実施可能である。
のコントローラ５５のホストＰＣ／ＷＳ側ポート数が４
ポートの例であるが、ポート数は、最小２ポートから、
最大ｎポートまで拡張することは可能である。また、バ
スインタフェースの一例として、ＳＣＳＩバスインタフ
ェースを例に採って説明したが、他のファイバチャネル
インタフェース等の場合でも同様に実施可能である。
【００５６】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００５７】たとえば、バス制御システムを構成するデ
ィスクアレイ装置や、ホストＰＣ／ＷＳの構成は、上述
の実施の形態に例示される構成に限らず、任意の構成を
採ることができる。
ィスクアレイ装置や、ホストＰＣ／ＷＳの構成は、上述
の実施の形態に例示される構成に限らず、任意の構成を
採ることができる。
【００５８】
【発明の効果】本発明のバス制御システムによれば、任
意のバスインタフェースにて複数の情報処理装置を接続
して構成されるシステムのバス障害に対する信頼性の向
上を実現することができる、という効果が得られる。
意のバスインタフェースにて複数の情報処理装置を接続
して構成されるシステムのバス障害に対する信頼性の向
上を実現することができる、という効果が得られる。
【００５９】また、本発明のバス制御システムによれ
ば、任意のバスインタフェースにて複数の情報処理装置
を接続して構成されるシステムにおける情報処理装置間
のデータ転送のスループットの向上を実現することがで
きる、という効果が得られる。
ば、任意のバスインタフェースにて複数の情報処理装置
を接続して構成されるシステムにおける情報処理装置間
のデータ転送のスループットの向上を実現することがで
きる、という効果が得られる。
【００６０】また、本発明のバス制御システムによれ
ば、複数のホストコンピュータと任意の周辺装置とを任
意のバスインタフェースにて接続した構成のシステムに
おけるバス障害に対する信頼性の向上を実現することが
できる、という効果が得られる。
ば、複数のホストコンピュータと任意の周辺装置とを任
意のバスインタフェースにて接続した構成のシステムに
おけるバス障害に対する信頼性の向上を実現することが
できる、という効果が得られる。
【００６１】また、本発明のバス制御システムによれ
ば、複数のホストコンピュータと任意の周辺装置とを任
意のバスインタフェースにて接続した構成のシステムに
おけるホストコンピュータと周辺装置との間のデータ転
送のスループットの向上を実現することができる、とい
う効果が得られる。
ば、複数のホストコンピュータと任意の周辺装置とを任
意のバスインタフェースにて接続した構成のシステムに
おけるホストコンピュータと周辺装置との間のデータ転
送のスループットの向上を実現することができる、とい
う効果が得られる。
【図１】本発明の一実施の形態であるバス制御システム
の構成の一例を示す概念図である。
の構成の一例を示す概念図である。
【図２】本発明の一実施の形態であるバス制御システム
におけるディスクアレイ制御部の構成の一例を示す概念
図である。
におけるディスクアレイ制御部の構成の一例を示す概念
図である。
【図３】本発明の一実施の形態であるバス制御システム
を構成する上位装置の構成の一例を示す概念図である。
を構成する上位装置の構成の一例を示す概念図である。
【図４】本発明の一実施の形態であるバス制御システム
において用いられる制御情報の設定例を示す概念図であ
る。
において用いられる制御情報の設定例を示す概念図であ
る。
【図５】本発明の一実施の形態であるバス制御システム
の動作の一例を示すフローチャートである。
の動作の一例を示すフローチャートである。
【図６】本発明の一実施の形態であるバス制御システム
を構成するバス中継制御装置の構成の一例を示す概念図
である。
を構成するバス中継制御装置の構成の一例を示す概念図
である。
【図７】（ａ）および（ｂ）は、本発明の一実施の形態
であるバス制御システムにおけるＳＣＳＩバスのポート
を構成するＳＣＳＩレシーバおよびＳＣＳＩドライバの
構成の一例を示す概念図である。
であるバス制御システムにおけるＳＣＳＩバスのポート
を構成するＳＣＳＩレシーバおよびＳＣＳＩドライバの
構成の一例を示す概念図である。
【図８】本発明の一実施の形態であるバス制御システム
におけるポート間接続の組み合わせ方法の一例を示す説
明図である。
におけるポート間接続の組み合わせ方法の一例を示す説
明図である。
【図９】考えられる従来のＳＣＳＩバスによる接続方法
の一例を示す概念図である。
の一例を示す概念図である。
１…システムバス、２…中央処理装置（ＣＰＵ）、３…
主記憶、４…バスブリッジ、５…拡張バス、６…二次記
憶装置、７…ユーザインタフェース、８…ネットワーク
Ｉ／Ｆ、１０〜４０…ホストＰＣ／ＷＳ（第１の情報処
理装置）、５０…ディスクアレイ装置（第２の情報処理
装置）、５１…回転型記憶装置、５２ａ…デバイスバ
ス、５２ｂ…デバイスバス、５３…操作パネル、５３ａ
…表示ディスプレイ、５５…コントローラ（制御部）、
５５Ａ〜５５Ｄ…ポート（ポートＡ〜Ｄ）、５５Ｅ…ポ
ート（ポートＥ）、５５Ｆ…ディスクアレイ制御部、６
１…ローカルバス、６２…中央処理装置（ＣＰＵ）、６
３…主記憶、６４…バスブリッジ、６５…汎用バス、６
６…データコントローラ、６７…Ｉ／Ｏコントローラ、
６８…キャッシュメモリ、６９…デュアルバス、７０…
周辺機器バス、７１…補助記憶装置、７２…リアルタイ
ムクロック、７３…シリアルインタフェース、８０…中
継制御テーブル、９０…バス中継制御装置、９１…ＳＣ
ＳＩレシーバ、９２…ＳＣＳＩドライバ、９３…リセッ
ト信号線、９３ａ…リセット入力、９３ｂ…リセット出
力、９４…スイッチ回路、９５…ＯＲ回路、９６…レジ
スタ、１００Ａ〜１００Ｄ…ＳＣＳＩケーブル、２００
Ａ〜２００Ｄ…ＳＣＳＩケーブル。
主記憶、４…バスブリッジ、５…拡張バス、６…二次記
憶装置、７…ユーザインタフェース、８…ネットワーク
Ｉ／Ｆ、１０〜４０…ホストＰＣ／ＷＳ（第１の情報処
理装置）、５０…ディスクアレイ装置（第２の情報処理
装置）、５１…回転型記憶装置、５２ａ…デバイスバ
ス、５２ｂ…デバイスバス、５３…操作パネル、５３ａ
…表示ディスプレイ、５５…コントローラ（制御部）、
５５Ａ〜５５Ｄ…ポート（ポートＡ〜Ｄ）、５５Ｅ…ポ
ート（ポートＥ）、５５Ｆ…ディスクアレイ制御部、６
１…ローカルバス、６２…中央処理装置（ＣＰＵ）、６
３…主記憶、６４…バスブリッジ、６５…汎用バス、６
６…データコントローラ、６７…Ｉ／Ｏコントローラ、
６８…キャッシュメモリ、６９…デュアルバス、７０…
周辺機器バス、７１…補助記憶装置、７２…リアルタイ
ムクロック、７３…シリアルインタフェース、８０…中
継制御テーブル、９０…バス中継制御装置、９１…ＳＣ
ＳＩレシーバ、９２…ＳＣＳＩドライバ、９３…リセッ
ト信号線、９３ａ…リセット入力、９３ｂ…リセット出
力、９４…スイッチ回路、９５…ＯＲ回路、９６…レジ
スタ、１００Ａ〜１００Ｄ…ＳＣＳＩケーブル、２００
Ａ〜２００Ｄ…ＳＣＳＩケーブル。
Claims (3)
- 【請求項１】 バスインタフェースを介して接続された
外部の任意の第１の情報処理装置との間で任意のバスプ
ロトコルにて情報の授受を制御する独立した複数のポー
トと、複数の前記ポート間のデータ転送を制御する制御
部とを含む１つ、または複数のコントローラを備えた第
２の情報処理装置において、前記制御部が個々の前記ポ
ートの状態を監視し、任意の前記ポートにおいて実行さ
れる前記バスプロトコルの少なくとも一部を、他の任意
の前記ポートの前記バスインタフェースに伝達すること
を特徴とするバス制御システム。 - 【請求項２】 請求項１記載のバス制御システムにおい
て、 複数の前記ポート間において、一方の前記ポートから他
の前記ポートに対して前記バスプロトコルの少なくとも
一部を前記制御部が論理的に伝達する第１の構成、 複数の前記ポートに接続される前記バスインタフェース
を構成する任意の信号線を前記制御部にて制御される中
継手段を介して接続し、一方の前記ポートから他の前記
ポートに対して前記バスプロトコルの少なくとも一部を
前記中継手段を介して伝達するとともに、必要に応じ
て、一方の前記ポートと他の前記ポートにおける前記信
号線の信号レベルの変換を行う第２の構成、 のいずれかの構成を備えたことを特徴とするバス制御シ
ステム。 - 【請求項３】 請求項１記載のバス制御システムにおい
て、 複数の前記ポートのいずれの間にて、一方の前記ポート
から他の前記ポートに対して前記バスプロトコルの少な
くとも一部の伝達を実行するか否かを、外部から設定可
能な操作パネルを備えたことを特徴とするバス制御シス
テム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10046701A JPH11249823A (ja) | 1998-02-27 | 1998-02-27 | バス制御システム |
| US09/256,177 US6374322B1 (en) | 1998-02-27 | 1999-02-24 | Bus controlling system |
| US09/991,704 US6480926B2 (en) | 1998-02-27 | 2001-11-26 | Bus controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10046701A JPH11249823A (ja) | 1998-02-27 | 1998-02-27 | バス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11249823A true JPH11249823A (ja) | 1999-09-17 |
Family
ID=12754684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10046701A Pending JPH11249823A (ja) | 1998-02-27 | 1998-02-27 | バス制御システム |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH11249823A (ja) |
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