JPH11249823A - バス制御システム - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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-
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Abstract
頼性化と、記憶装置へのアクセス性能の向上を図る。 【解決手段】 複数の回転型記憶装置51と、ディスク
アレイ制御部55Fからなる冗長構成の複数のコントロ
ーラ55を含むディスクアレイ装置50のSCSIバス
接続用の複数のポートA(55A)〜ポートD(55
D)と、複数のホストPC/WS10〜40の各々のポ
ートA、ポートBとをSCSIケーブル100A〜10
0D、200A〜200Dを介して個別に接続した構成
において、ディスクアレイ制御部55Fは、複数のポー
トA〜Dの任意の一つにおけるデバイスリセット、バス
リセット等のバス動作を他のポートに論理的に伝達する
機能を備え、複数のポートA〜D間が、ホストPC/W
S10〜40から見て物理的にデイジーチェーン接続さ
れているのと同様に見えるようにした。
Description
し、特に、複数台のPC(パーソナルコンピュータ)や
WS(ワークステーション)等のホストコンピュータに
接続する磁気ディスクアレイ記憶装置等のデバイス装置
のホスト側バスの制御方式とバスの接続構成等に適用し
て有効な技術に関する。
10日発行、「最新パソコン技術大系’97」P103
〜P107、等の文献にも記載されているように、PC
やWS等の情報処理システムでは、外部記憶装置等の周
辺装置の接続インタフェースとして、SCSIバス規格
およびその拡張規格等が広く用いられている。
は、デイジーチェーン接続で、1つのバスに8台また
は、15台のSCSIデバイスまでを接続可能であるこ
とが知られている。しかし、この接続構成では、SCS
Iデバイスのいずれかに障害が発生した場合、SCSI
バス障害となる可能性が高く、コンピュータシステム全
体の高信頼性化には問題がある。そこで、この問題の対
策の一例として、次のような技術が知られている。
の技術では、デイジーチェーン接続された複数のSCS
Iデバイスのうち、いずれかに障害が発生した場合、中
央処理制御部が電源制御部の電源制御回路内のレジスタ
を操作して、障害デバイスの電源を個別にON/OFF
して再起動を試みる。そして、この再起動を規定回数リ
トライしても異常がある場合、障害デバイスへの給電を
OFFしてシステムを立ち上げる方式について述べられ
ている。この技術では、SCSIデバイスの電源のOF
Fのみでは回避不可能な障害が発生すると、いったんシ
ステムを終了させ、障害デバイスを交換する等の処置が
必要となり、システム稼動率の低下を招く。
では、複数の機能モジュールと複数の機能モジュールを
監視/制御する制御モジュールとを接続する二重化バス
システムについて述べられている。この技術では、シス
テムバスの他に、最小限の監視/制御用のシリアルバス
を設けることでバスを二重化しており、障害発生時の障
害発生部位の特定には有効であるが、デイジーチェーン
接続された制御モジュールを切り離す手段については言
及されておらず、バスを占有する障害が発生した場合
の、システムの再立ち上げについては、十分に考慮され
ていない。さらに、一般には、二重化バスシステムで
は、一方のバスをバス障害時の交替バスとして使用した
場合、システムのハードウェアリソースの使用効率が非
効率的であり、また、二重化バスシステムのバス縮退制
御の場合では、システム性能の大幅な低下を招くことが
知られている。
複数のSCSIデバイスが同時に、SCSIバスアクセ
スを実行しようとすると、SCSIのアービトレーショ
ンでの優先順となる為、SCSIデバイスには、バスの
アクセス待ち時間が発生し、データ転送レートの低下と
なる。
の大規模化、データ処理の高速化、データの大容量化に
伴い、磁気ディスクアレイ記憶装置等の記憶デバイスに
は、高い信頼性と高速性能が必須である。また、ホスト
コンピュータのクラスタ構成化では、記憶デバイスをS
CSIバスでデイジーチェーン接続して共有する方式が
知られている。
共有しているバスの障害に対しては、システムの継続稼
動が不可能となるような障害に至る、という技術的課題
がある。
スにて複数の情報処理装置を接続して構成されるシステ
ムのバス障害に対する信頼性の向上を実現することが可
能なバス制御技術を提供することにある。
ェースにて複数の情報処理装置を接続して構成されるシ
ステムにおける情報処理装置間のデータ転送のスループ
ットの向上を実現することが可能なバス制御技術を提供
することにある。
ュータと任意の周辺装置とを任意のバスインタフェース
にて接続した構成のシステムにおけるバス障害に対する
信頼性の向上を実現することが可能なバス制御技術を提
供することにある。
ュータと任意の周辺装置とを任意のバスインタフェース
にて接続した構成のシステムにおけるホストコンピュー
タと周辺装置との間のデータ転送のスループットの向上
を実現することが可能なバス制御技術を提供することに
ある。
ェースを介して接続された外部の任意の第1の情報処理
装置との間で任意のバスプロトコルにて情報の授受を制
御する独立した複数のポートと、複数のポート間のデー
タ転送を制御する制御部とを含む1つ、または複数のコ
ントローラを備えた第2の情報処理装置において、制御
部が個々のポートの状態を監視し、任意のポートにおい
て実行されるバスプロトコルの少なくとも一部を、他の
任意のポートのバスインタフェースに伝達する構成とし
たものである。
続ポートを備えたコントローラにおいて、その複数のポ
ート間が、物理的にデイジーチェーン接続されているの
と同様に見せるべく、そのバスの動作をマイクロプログ
ラム手段を用いて論理的に同一コントローラ内の他のポ
ートへ伝達する制御手段を備える。そして、このコント
ローラと、上記の伝達制御の実行の可否を設定する操作
パネル等の手段を備えたデバイス装置を、他のデバイス
装置と1対1に各接続ポートへ接続する。
を参照しながら詳細に説明する。
制御システムの構成の一例を示す概念図である。本実施
の形態では、バス制御システムの一例として、複数のホ
ストコンピュータにてディスクアレイ装置等の外部記憶
装置を共有する場合を例に採って説明する。また、バス
インタフェースとしては一例としてSCSIバスを例に
採って説明するが、任意のバスインタフェースに適用可
能なことは言うまでもない。
0は、複数のホストPC/WS10、ホストPC/WS
20、ホストPC/WS30、ホストPC/WS40に
対して、SCSIケーブル100A,SCSIケーブル
100B,SCSIケーブル100C,SCSIケーブ
ル100D,SCSIケーブル200A,SCSIケー
ブル200B,SCSIケーブル200C,SCSIケ
ーブル200Dで接続されている。
は、たとえば、パーソナルコンピュータやワークステー
ション等の情報処理装置であり、一例として、図3に例
示されるように、システムバス1を介してマイクロプロ
セッサ等の中央処理装置(CPU)2、主記憶3、バス
ブリッジ4が接続され、さらにバスブリッジ4には、拡
張バス5を介して、SCSIバスが接続される独立なポ
ートA(10A、20A、30A、40A)およびポー
トB(10B、20B、30B、40B)、二次記憶装
置6、ディスプレイやキーボード等からなるユーザイン
タフェース7、ネットワークI/F8、等が接続された
構成となっている。各ポートは、SCSIプロトコルコ
ントローラを備え、独立なSCSIバス制御動作が可能
である。
は、必要に応じて、ネットワークI/F8等を介して、
LAN等の情報ネットワークに接続され、この情報ネッ
トワークを介した制御情報等の交換により、たとえば、
冗長構成のクラスタサーバ等を構成することができる。
クアレイを構成するハードディスク装置等の複数の回転
型記憶装置51と、この回転型記憶装置51と外部との
間における情報の授受を制御するとともに高信頼化等の
目的で二重化構成を採る複数のコントローラ55等で構
成されている。ディスクアレイを構成する個々の回転型
記憶装置51は、データ入出力のためのポートを複数個
備えた、いわゆるマルチポート構成となっており、個々
の回転型記憶装置51は、二重化された複数のデバイス
バス52aおよびデバイスバス52bを介して、同じく
二重化された複数のコントローラ55の各々に個別に接
続されている。
イ制御部55Fと、このディスクアレイ制御部55Fの
配下で動作するとともに外部のホストPC/WS10〜
40の各々に対しては個別にSCSIケーブルを介して
接続される複数のポートA(55A)、ポートB(55
B)、ポートC(55C)、ポートD(55D)、およ
び配下の回転型記憶装置51に対して、デバイスバス5
2aまたはデバイスバス52bを介して接続されるポー
トE(55E)等で構成されている。また、ディスクア
レイ制御部55Fは、操作パネル53を介して設定され
る制御情報にて動作の制御が行われる。
レイ制御部の構成の一例を示す概念図である。
マイクロプロセッサ等の中央処理装置(CPU)62
と、このCPU62の制御プログラム等が格納される主
記憶63とが接続され、さらに、ローカルバス61に
は、バスブリッジ64を介して、PCI等の汎用バス6
5が接続されている。
のポートA(55A)〜ポートD(55D)が接続さ
れ、これらの各々は、各々が独立に、たとえばSCSI
バスインタフェースの制御動作を行うことが可能な制御
機能を有するSCSIプロトコルコントローラ(SP
C)等で構成されている。なお、SPCは、市販のIC
/LSI等を用いることができる。
ス52aまたはデバイスバス52bが接続されるポート
E(55E)の動作を制御するデータコントローラ66
と、I/Oコントローラ67とが接続されている。ポー
トEは、配下の回転型記憶装置51が備える接続インタ
フェースに合わせて、たとえばSCSIインタフェース
を備えている。
型記憶装置51との間で授受されるデータが一時的に格
納され、半導体メモリ等で構成されるキャッシュメモリ
68およびデュアルバス69が接続されている。デュア
ルバス69は、冗長構成の複数のコントローラ55(デ
ィスクアレイ制御部55F)による二重化制御を行わせ
る場合に、制御情報やデータ等をコントローラ間で授受
するために設けられている。
機器バス70を介して、FDD等の補助記憶装置71、
リアルタイムクロック72、RS232C等のシリアル
インタフェース73、保守管理等のインタフェースを提
供する操作パネル53、等が接続されている。
のホストPC/WS10、20、30、40内の各々
の、ポートA(10A、20A、30A、40A),ポ
ートB(10B、20B、30B、40B)は、互いに
独立したSCSIバス制御を実行可能であるSCSIバ
スインタフェースの制御部を含むポートである。
ート間が、SCSIの同一インタフェースであれば、例
えば、コントローラ55のポートA(55A)がシング
ルエンド・ナローSCSI、ポートB(55B)がシン
グルエンド・ワイドSCSI、ポートC(55C)がデ
ィファレンシャルエンド・ナローSCSI、ポートD
(55D)がディファレンシャルエンド・ワイドSCS
Iインタフェースであっても問題はなく、また、4ポー
ト全てが同じシングルエンド・ワイドSCSIでも問題
はない。このことにより、より柔軟な自由度の高いシス
テムが構成できる。
ば図9に例示されるように、ホストPC/WS101
0、1020,1030、1040のポート1010
A、1020A、1030A、1040Aと、ディスク
アレイ装置1050の、ポート1050Aを、SCSI
バス1060で物理的に接続した場合を例に挙げると、
いずれか1つのポートでSCSIバス障害となるような
障害が発生した場合、すべてのポートからのアクセスが
不可能となる。
に示すように、SCSIケーブル100A、SCSIケ
ーブル100B、SCSIケーブル100C、SCSI
ケーブル100Dをホスト側とディスクアレイ送出側の
各ポート間で1対1に接続する。この時、コントローラ
55のディスクアレイ制御部55Fは、ポート55A、
55B、55C、55Dの各ポートのSCSIバスの動
作を解析して、ポート55A、55B、55C、55D
が、物理的にデイジーチェーン接続されているかのよう
に、マイクロプログラム等の手段を用いて論理的に各ポ
ートを制御する。例えば、ポート55Aにて受領したS
CSIバス上の動作を、同一コントローラ内の他のポー
ト55B,55C,55DのSCSIバスに伝達する処
理を行う。
作の例としては、SCSIバスリセット、SCSIバス
デバイスリセット等がある。SCSIバスリセットの場
合は、SCSIバスリセットを、ポートが受領したこと
を検出したディスクアレイ制御部55Fは、同一コント
ローラ内にある処理中、または、処理待ち中の全SCS
Iコマンド等をリセットし、リセットを受領したポート
以外のポートに対してリセットコマンドを発行し、この
リセットを受けた各ポートは、ホストPC/WSにSC
SIバスリセットを発行する。
か否かは、操作パネル53でコントローラ55のディス
クアレイ制御部55Fの主記憶63等に設けられた中継
制御テーブル80等に設定されている値によって決定さ
れる。
トの制御を、ディスクアレイ制御部55Fが、コントロ
ーラ内の、どの複数のポート間で実行するかの設定を行
うために、キーボードと設定状態の表示ディスプレイ5
3aを備えている。この設定では、デイジーチェーン接
続を実行するポート群を、1つの全ポート、あるいは、
複数のグループとして設定することができる。
例を示す概念図である。図4において、縦方向は、中継
元のポートA〜Dを示し、横方向が、中継先のポートA
〜Dを示しており、縦/横の交点のエントリのビットが
“1”か“0”かによって、両ポート間の接続の有無が
制御される。この中継制御テーブル80の各ビットのセ
ット/リセットは、たとえば、操作パネル53の表示デ
ィスプレイ53aの画面に、図4のような形態で表示し
て、図示しないキーボードにて、システムの管理者が外
部から随意に行うことが可能になっている。
図8におけるポート間接続No.7のような中継関係の
指定する場合の設定例が示されている。すなわち、図4
の設定状態では、ポートA、ポートCで受信したSCS
Iのリセット系コマンドを、それぞれ、ポートB、ポー
トDに中継し、同様にポートB、ポートDで受信したS
CSIのリセット系コマンドをポートA、ポートCに中
継する。
の中継の有無は、2ビットで決定されるが、必要に応じ
て、片方のビットのみをセットすることによって、一対
のポート間で一方向のみの中継動作を指定することも可
能である。
合も、上記SCSIバスリセットと同様にディスクアレ
イ制御部55Fによって処理されるが、ホストPC/W
Sに対してSCSIバスデバイスリセットを発行しない
点が異なる。
間の論理的な中継制御を行うために、主記憶63に格納
される制御プログラムの動作の一例を示すフローチャー
トである。
視し(ステップ301)、コマンド受領があると、中継
すべきコマンドか否かを判別し、中継すべきコマンドで
ない場合には、通常の当該コマンドの処理を実行して
(ステップ306)、ステップ301に戻る。
とえば当該コマンドがバスリセットか否かを調べ、バス
リセットでない(デバイスリセット)場合には、たとえ
ば以前のタグ付きコマンド等にて蓄積されている自ポー
トのコマンド等をクリアして、ステップ301に戻る。
場合には、まず、リセット受領ポートおよび中継先ポー
トのコマンドをクリアし(ステップ304)、さらに、
中継先ポートのSCSIバスに対してバスリセットを発
行する(ステップ305)。
しては、各ポート内のSCSIプロトコルコントローラ
(SPC)のSCSIリセットレジスタを真値に設定す
ることで可能である。
Iインタフェースの制御動作を行うことが可能な複数の
ポートA〜Dを、必要に応じてソフトウェア制御によ
り、上位のホストPC/WS10〜40に対して、論理
的にデイジーチェーン接続されているように見せかける
ことが可能となる。
接続時に問題となる共有バスの障害に対しては、複数の
ポートA〜D等のデバイス装置間の物理的な接続をなく
し、論理的にデイジーチェーン接続をエミュレーション
することにより、一つのポートの障害が他のポートに波
及して冗長構成のSCSIケーブル(SCSIバス)の
すべてが使用不能に陥る等のバス障害のシステムへの影
響を最小にして、バス障害時のシステムの高信頼性化を
実現できる。
たSCSIバスは、通常状態では互いに物理的に独立な
ので、リセット等の中継時以外では、各SCSIバス毎
に独立なアービトレーションが実行され、各SCSIバ
スの各デバイス装置間でのアクセス競合がないので、複
数のSCSIバスの並行動作により、バスアクセス性能
を向上させることができる。
理的に複数のSCSIバスをデイジーチェーンする場合
について説明したが、以下のように、SCSIインタフ
ェース信号線の一部をスイッチ等を介してハードウェア
的に接続することにより、複数のSCSIバスをデイジ
ーチェーンに見せかけることも可能である。
御装置の構成の一例を示す概念図である。
ホスト側の複数のポートA〜Dの各々に対応して、自ポ
ート以外の複数のポートの各々のリセット信号線93か
らのSCSIレシーバ91を経由したリセット入力93
aを、自ポートのSCSIドライバ92のリセット出力
93bに、接続するか否かを切り替える複数のスイッチ
回路94(SW−A0〜A2、SW−B0〜B2、SW
−C0〜C2、SW−D0〜D2)と、このスイッチ回
路94からの複数の出力の論理和をとるOR回路95と
を、複数系列備えた構成となっており、複数のSW−A
0〜A2、SW−B0〜B2、SW−C0〜C2、SW
−D0〜D2のON/OFF動作は、レジスタ96の設
定値にて制御可能になっている。
図2に例示したディスクアレイ制御部55Fの一部に設
けることができ、レジスタ96の設定値は、汎用バス6
5を介してCPU62により操作される。
る、複数のスイッチ回路94(SW−A0〜A2、SW
−B0〜B2、SW−C0〜C2、SW−D0〜D2)
のON/OFFによるポートA〜D間の接続の組み合わ
せは、一例として、図8に例示されるように、ポート間
接続No.1〜14の14通りになる。
80の各ビットの値により、図8に例示されるポート間
接続No.1〜14の14通りの組み合わせを実現す
る。
て、信号仕様(信号線の本数、信号電圧レベル等)が、
たとえばシングルエンド型とディファレンシャル型等の
ように相違している場合には、SCSIレシーバ91と
しては、たとえば図7(a)に例示したディファレンシ
ャル型のSCSIレシーバを用い、SCSIドライバ9
2としては、図7(b)に例示されるようなディファレ
ンシャル型のSCSIドライバを用いて統一することが
できる。なお、図7に例示されるようなドライバ/レシ
ーバ回路としては、たとえば、テキサスインスツルメン
ト社のSN75976A2、等のIC/LSIを用いる
ことで容易に実現することができる。
SIバス信号の一部の中継操作をハードウェア的に行う
場合でも、リセットシーケンスを相互に中継すること
で、複数のポートA〜Dのいくつかを、任意にデイジー
チェーン接続に見せかけることができるとともに、リセ
ットシーケンス以外は各ポートが独立したSCSIバス
として動作するので、上述のようなCPU62のソフト
ウェアによる制御と同様に、バス障害の伝播によるバス
障害の回避と、並列動作によるスループットの向上とを
両立させることが可能になるとともに、CPU62の負
荷を軽減できる、という利点がある。
のコントローラ55のホストPC/WS側ポート数が4
ポートの例であるが、ポート数は、最小2ポートから、
最大nポートまで拡張することは可能である。また、バ
スインタフェースの一例として、SCSIバスインタフ
ェースを例に採って説明したが、他のファイバチャネル
インタフェース等の場合でも同様に実施可能である。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
ィスクアレイ装置や、ホストPC/WSの構成は、上述
の実施の形態に例示される構成に限らず、任意の構成を
採ることができる。
意のバスインタフェースにて複数の情報処理装置を接続
して構成されるシステムのバス障害に対する信頼性の向
上を実現することができる、という効果が得られる。
ば、任意のバスインタフェースにて複数の情報処理装置
を接続して構成されるシステムにおける情報処理装置間
のデータ転送のスループットの向上を実現することがで
きる、という効果が得られる。
ば、複数のホストコンピュータと任意の周辺装置とを任
意のバスインタフェースにて接続した構成のシステムに
おけるバス障害に対する信頼性の向上を実現することが
できる、という効果が得られる。
ば、複数のホストコンピュータと任意の周辺装置とを任
意のバスインタフェースにて接続した構成のシステムに
おけるホストコンピュータと周辺装置との間のデータ転
送のスループットの向上を実現することができる、とい
う効果が得られる。
の構成の一例を示す概念図である。
におけるディスクアレイ制御部の構成の一例を示す概念
図である。
を構成する上位装置の構成の一例を示す概念図である。
において用いられる制御情報の設定例を示す概念図であ
る。
の動作の一例を示すフローチャートである。
を構成するバス中継制御装置の構成の一例を示す概念図
である。
であるバス制御システムにおけるSCSIバスのポート
を構成するSCSIレシーバおよびSCSIドライバの
構成の一例を示す概念図である。
におけるポート間接続の組み合わせ方法の一例を示す説
明図である。
の一例を示す概念図である。
主記憶、4…バスブリッジ、5…拡張バス、6…二次記
憶装置、7…ユーザインタフェース、8…ネットワーク
I/F、10〜40…ホストPC/WS(第1の情報処
理装置)、50…ディスクアレイ装置(第2の情報処理
装置)、51…回転型記憶装置、52a…デバイスバ
ス、52b…デバイスバス、53…操作パネル、53a
…表示ディスプレイ、55…コントローラ(制御部)、
55A〜55D…ポート(ポートA〜D)、55E…ポ
ート(ポートE)、55F…ディスクアレイ制御部、6
1…ローカルバス、62…中央処理装置(CPU)、6
3…主記憶、64…バスブリッジ、65…汎用バス、6
6…データコントローラ、67…I/Oコントローラ、
68…キャッシュメモリ、69…デュアルバス、70…
周辺機器バス、71…補助記憶装置、72…リアルタイ
ムクロック、73…シリアルインタフェース、80…中
継制御テーブル、90…バス中継制御装置、91…SC
SIレシーバ、92…SCSIドライバ、93…リセッ
ト信号線、93a…リセット入力、93b…リセット出
力、94…スイッチ回路、95…OR回路、96…レジ
スタ、100A〜100D…SCSIケーブル、200
A〜200D…SCSIケーブル。
Claims (3)
- 【請求項1】 バスインタフェースを介して接続された
外部の任意の第1の情報処理装置との間で任意のバスプ
ロトコルにて情報の授受を制御する独立した複数のポー
トと、複数の前記ポート間のデータ転送を制御する制御
部とを含む1つ、または複数のコントローラを備えた第
2の情報処理装置において、前記制御部が個々の前記ポ
ートの状態を監視し、任意の前記ポートにおいて実行さ
れる前記バスプロトコルの少なくとも一部を、他の任意
の前記ポートの前記バスインタフェースに伝達すること
を特徴とするバス制御システム。 - 【請求項2】 請求項1記載のバス制御システムにおい
て、 複数の前記ポート間において、一方の前記ポートから他
の前記ポートに対して前記バスプロトコルの少なくとも
一部を前記制御部が論理的に伝達する第1の構成、 複数の前記ポートに接続される前記バスインタフェース
を構成する任意の信号線を前記制御部にて制御される中
継手段を介して接続し、一方の前記ポートから他の前記
ポートに対して前記バスプロトコルの少なくとも一部を
前記中継手段を介して伝達するとともに、必要に応じ
て、一方の前記ポートと他の前記ポートにおける前記信
号線の信号レベルの変換を行う第2の構成、 のいずれかの構成を備えたことを特徴とするバス制御シ
ステム。 - 【請求項3】 請求項1記載のバス制御システムにおい
て、 複数の前記ポートのいずれの間にて、一方の前記ポート
から他の前記ポートに対して前記バスプロトコルの少な
くとも一部の伝達を実行するか否かを、外部から設定可
能な操作パネルを備えたことを特徴とするバス制御シス
テム。
Priority Applications (3)
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JP10046701A JPH11249823A (ja) | 1998-02-27 | 1998-02-27 | バス制御システム |
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JP10046701A JPH11249823A (ja) | 1998-02-27 | 1998-02-27 | バス制御システム |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009223918A (ja) * | 2009-07-07 | 2009-10-01 | Hitachi Ltd | 入出力制御装置 |
US7783929B2 (en) | 2004-09-02 | 2010-08-24 | Nec Corporation | Controller for a disk, disk enclosure device, disk array apparatus, method for detecting a fault of disk enclosure device, and signal-bearing medium |
US8302016B2 (en) | 2005-01-28 | 2012-10-30 | Kyocera Corporation | Display apparatus |
WO2018073950A1 (ja) * | 2016-10-21 | 2018-04-26 | 株式会社日立製作所 | 計算機システム、及び、コマンド制御方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6609172B1 (en) * | 2000-04-20 | 2003-08-19 | Hewlett-Packard Development Company, L.P. | Breaking up a bus to determine the connection topology and dynamic addressing |
US6754762B1 (en) * | 2001-03-05 | 2004-06-22 | Honeywell International Inc. | Redundant bus switching |
US6772329B1 (en) * | 2001-04-17 | 2004-08-03 | Lsi Logic Corporation | SCSI phase specific bus reset generator |
US7263593B2 (en) | 2002-11-25 | 2007-08-28 | Hitachi, Ltd. | Virtualization controller and data transfer control method |
US7003617B2 (en) | 2003-02-11 | 2006-02-21 | Dell Products L.P. | System and method for managing target resets |
JP4432388B2 (ja) * | 2003-08-12 | 2010-03-17 | 株式会社日立製作所 | 入出力制御装置 |
US7509531B2 (en) * | 2004-12-01 | 2009-03-24 | Silicon Integrated Systems Corp. | Data transmission ports with data-integrity transaction controlling unit and method for performing the same |
US20060143502A1 (en) * | 2004-12-10 | 2006-06-29 | Dell Products L.P. | System and method for managing failures in a redundant memory subsystem |
US20060206921A1 (en) * | 2005-03-12 | 2006-09-14 | Shuangbao Wang | Intrusion-free computer architecture for information and data security |
US20080082706A1 (en) * | 2006-09-29 | 2008-04-03 | International Business Machines Corporation | Methods, systems, and computer products for scsi power control, data flow and addressing |
WO2010086906A1 (ja) * | 2009-02-02 | 2010-08-05 | 富士通株式会社 | 調停装置 |
TWI473005B (zh) * | 2011-06-09 | 2015-02-11 | Taejin Infotech Co Ltd | 基於開關的混合存儲系統及其提供方法 |
CN111314194A (zh) * | 2020-04-15 | 2020-06-19 | 联合华芯电子有限公司 | 一种基于多电平逻辑运算的数据传输系统和方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5687089A (en) * | 1992-09-24 | 1997-11-11 | Data General Corporation | Drive regulator circuit board for a 3.50 inch disk drive |
US5515376A (en) * | 1993-07-19 | 1996-05-07 | Alantec, Inc. | Communication apparatus and methods |
US5634004A (en) * | 1994-05-16 | 1997-05-27 | Network Programs, Inc. | Directly programmable distribution element |
JPH08320836A (ja) * | 1995-05-25 | 1996-12-03 | Hitachi Ltd | Scsiデバイス内蔵の情報処理装置 |
JP4112642B2 (ja) * | 1995-09-08 | 2008-07-02 | 富士通株式会社 | 二重化バスシステム |
US6148356A (en) * | 1995-12-27 | 2000-11-14 | Intel Corporation | Scalable computer system |
US6085332A (en) * | 1998-08-07 | 2000-07-04 | Mylex Corporation | Reset design for redundant raid controllers |
-
1998
- 1998-02-27 JP JP10046701A patent/JPH11249823A/ja active Pending
-
1999
- 1999-02-24 US US09/256,177 patent/US6374322B1/en not_active Expired - Lifetime
-
2001
- 2001-11-26 US US09/991,704 patent/US6480926B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7783929B2 (en) | 2004-09-02 | 2010-08-24 | Nec Corporation | Controller for a disk, disk enclosure device, disk array apparatus, method for detecting a fault of disk enclosure device, and signal-bearing medium |
US8302016B2 (en) | 2005-01-28 | 2012-10-30 | Kyocera Corporation | Display apparatus |
US9191462B2 (en) | 2005-01-28 | 2015-11-17 | Kyocera Corporation | Display apparatus |
JP2009223918A (ja) * | 2009-07-07 | 2009-10-01 | Hitachi Ltd | 入出力制御装置 |
WO2018073950A1 (ja) * | 2016-10-21 | 2018-04-26 | 株式会社日立製作所 | 計算機システム、及び、コマンド制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US6374322B1 (en) | 2002-04-16 |
US20020032825A1 (en) | 2002-03-14 |
US6480926B2 (en) | 2002-11-12 |
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