JP2009223918A

JP2009223918A - 入出力制御装置

Info

Publication number: JP2009223918A
Application number: JP2009160327A
Authority: JP
Inventors: Takashi Tamura; 崇田村; Toshiaki Miyakoshi; 利晋宮越
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2009-07-07
Filing date: 2009-07-07
Publication date: 2009-10-01
Anticipated expiration: 2023-08-12
Also published as: JP4930554B2

Abstract

【課題】少ない部品点数で複数のファイバ・チャネル・インタフェースの制御を可能とし、又、複数のファイバ・チャネル・インタフェース間のプロトコル処理に対して適切な性能配分を可能とした入出力制御装置を提供する。
【解決手段】複数のファイバ・チャネル・インタフェース制御回路と、各ポートのプロトコル処理を逐次実行できるプロトコル処理回路を備え、前記プロトコル処理回路がフレーム受信すべきポートを識別できる受信ポート識別レジスタ、およびフレーム送信すべきポートを指定する送信ポート指定レジスタを備える。又、複数ポートに係るデータ・バッファを共有化する手段を備える。
【選択図】図１

Description

本発明は、コンピュータ・ネットワーク内でデータを送受信するための入出力制御装置に関するものであり、特に、コンピュータ・ネットワーク境界を越えてフレームデータを受信、生成、送信するための装置に関するものである。

超高速データ・リンクの分野においては、飛躍的な技術的発展がある。高性能コンピュータが、データ通信業界の照準となっている。性能に関する必要条件および改善は、マルチメディア、科学的現象の視覚化、およびネットワークの拡張設計のような、データ集約的(data-intensive)で高速のネットワークを使用する用途を生み出した。そして、コンピュータとＩ／Ｏ装置間のネットワーク相互接続にも、さらなる高速化が望まれている。

ファイバ・チャネル（ＦＣ）は、ワークステーション、メインフレーム、スーパーコンピュータ、デスクトップ・コンピュータ、記憶装置、ネットワーク・サーバおよびその他の周辺機器間で迅速にデータを転送するために、実用的で安価であり、しかも拡張可能な手段を提供するために開発された。ファイバ・チャネルは、American National Standards Institute（ＡＮＳＩ）によって作成された規格を統合した規格集の一般的な名称であり、http://www.t11.org/などで関連仕様が開示されている。また、さらなる高速データ・リンクを可能にするため、２００２年にはThe Institute of Electrical and Electronics Engineers（ＩＥＥＥ）により１０Ｇｂｐｓのリンク・スピードを実現する８０２．３ａｅが策定され、これをベースとした１０ＧＦＣがＩＥＥＥにて規格化されつつある。

このファイバ・チャネルをホスト・プロセッサと接続する手段として、ＰＣＩ−ＳＩＧにて策定されたPeripheral Component Interchange（ＰＣＩ）を用いる構成が広く用いられており、各社ベンダからファイバ・チャネルのHost Bus Adapter（ＨＢＡ）が市場に提供されている。また、これらＨＢＡにはファイバ・チャネル・プロトコルを解釈し、主記憶装置（ＭＳ）とのデータ転送を制御するためのプロトコル・プロセッサが搭載されることが一般的である。

さて、近年の市場要求としてホスト・バスの有効利用が挙げられている。例えば前述のＰＣＩホスト・バスでは、バス・セグメント毎に接続数が規定されており、ＰＣＩバスを有効に利用するには一つのＨＢＡ上に複数のファイバ・チャネルを接続することが求められている。市場に提供されているＨＢＡでは、複数のファイバ・チャネルを一つのアダプタ上に実現する方法１として、例えば、二つのファイバ・チャネルをホスト・アダプタ上に実現するために、特許文献１に記載されているような単一インタフェースと単一プロトコル・プロセッサを備えた入出力制御装置を２チャネル分搭載し、さらに、システム側とＨＢＡ内のバス・セグメントを分離するため、ＰＣＩブリッジを搭載する方法が採用されている。

また、技術の進歩による高集積ＬＳＩを利用し、全く独立した複数のファイバ・チャネル制御回路を一つのＬＳＩに集積する方法２もある。この方法によれば、独立した論理回路コアを一つのＬＳＩに集積するだけですむ。

特開平５-３３４２２３号公報

しかし、従来技術を適用する上で、市場からのさらなる機能要求を満足させるには次のような課題があげられる。
（課題１）
さらなる多ポート化への市場要求に対して、例えば四つのポートを備えた単一のアダプタを実現するために、従来実施されていた方法１によると、自明的に部品点数が増加する傾向にある。このため、対象となるアダプタ基板の配線密度が増加することによる設計の困難さと基板コストが上昇し、さらにまたアダプタ全体として考えた場合の故障確率が悪化することも懸念される。また、ＰＣＩブリッジを介すことによるリクエストのレイテンシが伸び、データ転送性能上の悪影響も考えられる。
（課題２）
一方、方法２によると、複数のファイバ・チャネル機能が完全に独立した論理回路コアであるため、各コアには処理能力の無駄が発生する。一般に、入出力処理は常にピーク性能を維持して行われているわけではなく、何の処理もしていない期間とピーク性能を要求する期間が存在する。このため、長い時間を考えた場合５０％程度しかプロトコル・プロセッサが処理していない（アイドル時間が多い）。ただし、プロトコル・プロセッサの性能がピーク性能時の５０％程度では、入出力処理がピーク性能を要求した時に長い時間を要するため、通常はピーク時の処理要求を満たせる設計をしている。しかしながら、平均的にはピーク時の５０％程度の性能で十分であるのに、プロトコル・プロセッサは一時的に発生するピーク時性能を維持していることとなる。

例えば、二つのファイバ・チャネル機能のため、二つの完全に独立した論理コアを一つのＬＳＩに集積した場合を考えてみる。この二つのプロトコル・プロセッサの合計した処理能力は、前記構成の一つのファイバ・チャネル機能のピーク性能に対して二倍の性能を持っていることになる。つまり、完全に独立しているが故にお互いの処理を、お互いのプロトコル・プロセッサに負荷分散することができず、平均的には余剰な処理能力を持つこととなる。
（課題３）
従来技術で述べたように単一ファイバ・チャネル・インタフェースの高速化技術（１０ＧＦＣ）が規格化されつつあり、これを実現するためには、転送レートによる単純な倍数で考えると、プロトコル・プロセッサの処理能力は２Ｇｂｐｓ時の五倍以上の性能が必要となる。従来技術で述べた方法１、方法２とも、単純に複数の素子を搭載しただけでは実現できず、高速処理可能なプロセッサ等を導入あるいは開発する必要がある。したがって、２Ｇｂｐｓから１０Ｇｂｐｓへの処理移行性も考慮すべき課題である。

本願発明の目的は、上記課題を解決するために複数の２Ｇｂｐｓファイバ・チャネルをサポートし、１０Ｇｂｐｓファイバ・チャネルへの移行も考慮した柔軟な入出力制御装置を提供することにある。

本願発明の入出力制御装置は、単一の装置内に複数のファイバ・チャネル・インタフェースと、前記インタフェースを独立に制御可能なインタフェース制御回路を備える。

さらに、複数のファイバ・チャネル・インタフェース上で行われるプロトコルを解釈、処理するため、フレーム受信などを契機に、プロトコル処理回路が対象となるインタフェースのポートを識別できるポート識別手段と、逆にフレーム送信などの時、対象となるインタフェースのポートを指定できるポート指定手段を備える。

さらに、前記ポート識別手段および前記ポート指定手段を用いることで複数ポートの２Ｇｂｐｓファイバ・チャネルを動作させた場合に、各ポートに対するプロトコル処理を行え、１０Ｇｂｐｓファイバ・チャネルを動作させた場合にも必要な性能を確保できる単一のプロトコル処理回路を備える。

本発明によれば、複数ポートのファイバ・チャネル・インタフェースを備え、部品点数が少なく、物理的なホスト・バス占有もなく、プロトコル処理能力の柔軟な分配を可能にした入出力制御装置を提供できる。さらに、高速なファイバ・チャネル・インタフェースに対応する入出力制御装置も提供できる。さらに、長距離伝送への対応も柔軟な入出力制御装置も提供できる。

本発明の一実施例を適用した入出力制御装置の構成図である。本発明の一実施例で用いた受信データ・バッファの構成図である。本発明の一実施例で用いた受信データスタックの構成図である。ファイバ・チャネルで利用されるフレーム・フォーマットを示す図である。本発明の一実施例で用いた送信データ・バッファの構成図である。本発明の一実施例で用いた送信データスタックの構成図である。本発明で実現される入出力制御装置を備えたシステム全体の一構成図である。

以下、本願発明の一実施例の回路およびその動作について、図面を用いて説明する。

図７は本願発明で実現される入出力制御装置を備えたシステム全体の構成図の一例を示している。ホスト１０００は、一台ないし複数台の中央処理装置１００１、ホスト・バス・コントローラ１００２，主記憶装置１００３、ＰＣＩ／ＰＣＩ−Ｘブリッジ１００４で構成され、ディスク制御装置２０００は、ディスク・コントローラ２００２，ディスク装置２００１、ＰＣＩ／ＰＣＩ−Ｘブリッジ２００３で構成されている。ホスト１０００とディスク制御装置２０００にはそれぞれ入出力制御装置１および入出力制御装置２が接続されており、ファイバ・チャネル・インタフェースを介してデータのやり取りを行えるものである。

図１は本願発明の特徴をもっとも良く示した、入出力制御装置の一実施例であり、本入出力制御装置には、４ポート分の低速なファイバ・チャネル・インタフェース１０１，２０１、３０１、４０１（本実施例では、２Ｇｂｐｓを想定しており、以下２Ｇｂｐｓファイバ・チャネル・インタフェースと表記する）、および１ポート分の高速なファイバ・チャネル・インタフェース５０１（本実施例では、１０Ｇｂｐｓを想定しており、以下１０Ｇｂｐｓファイバ・チャネル・インタフェースと表記する）を備えている。この時、２Ｇｂｐｓファイバ・チャネル・インタフェースと、１０Ｇｂｐｓファイバ・チャネル・インタフェースは排他的にのみ動作可能である。また、中央処理装置１００１や主記憶装置１００３などを含むホスト１０００との情報交換を行うため、ＰＣＩ／ＰＣＩ−Ｘインタフェースを採用している。

前記ファイバ・チャネル・インタフェースの他端には光ファイバケーブルを介して、それぞれの通信先に接続されており、４本の２Ｇｂｐｓファイバ・チャネル・インタフェースは、ファイバ・チャネル・インタフェース制御回路１００，２００，３００，４００が各々独立、非同期に動作しファイバ・チャネル・インタフェースを制御できるようになっている。１０Ｇｂｐｓファイバ・チャネル・インタフェースは、ファイバ・チャネル・インタフェース制御回路５００に接続され、２Ｇｂｐｓより早いリンク・スピードをサポートできるようになっている。また、本入出力制御装置は、一つのプロトコル処理回路６００により、複数のファイバ・チャネル・インタフェース上のプロトコル処理を一括して扱うことができる。

まず、ファイバ・チャネル・インタフェースからデータを受信した場合の動作を説明する。通常、ホスト１０００に含まれる中央処理装置で動作中のオペレーティングシステム（ＯＳ）、アプリケーションなどで発生した入出力動作要求は、ＰＣＩ／ＰＣＩ−Ｘインタフェースなどを介して入出力制御装置に伝達される。この伝達には様々な手段が提供されおり、ここでは詳細を述べないが、本実施例ではプロトコル処理機構に入出力動作要求が伝えられるものである。

図４は、ファイバ・チャネル・インタフェース制御回路１００，２００、３００、４００で認識、組み立ての対象となるファイバ・チャネルのフレーム・フォーマットである。前記フレームは、デリミタと呼ばれるフレーム区切りを識別するためのオーダ・セットであるＳＯＦおよびＥＯＦと、当該フレームに関する様々な情報を含むヘッダと、誤り検出用のＣＲＣ（Cyclic Redundancy Check）と、ＣＲＣにて妥当性が保証されたペイロードから構成されている。各ファイバ・チャネル・インタフェース制御回路で受信するデータは、光トランシーバを介して受信したシリアル・データをパラレル・データに転換するシリアライザ・デシリアライザ（ＳｅｒＤｅｓ）を経由し、パラレル・データからオーダ・セットの認識、フレーム組み立て、および誤り検出用のＣＲＣなどを用いた誤り検出を行うフレーム解析回路１０５を経て受信データバッファ２１に書き込む準備が整えられる。ファイバ・チャネル・インタフェース制御回路１００，２００，３００，４００は、フレームと認識したデータ長をカウントしながらペイロード部分を送出し、最後のペイロード部分を送出した後、ヘッダ部分と計数したペイロード長などを、受信データ線１０２．２０２，３０２，４０２に送出していく。

受信バッファ制御回路２０は、受信データ線１０２，２０２，３０２，４０２上の書き込み要求を認識すると、空いているＲＬＲ番号を受信データ・バッファ２１の中から選択する。このとき、複数の受信データ線１０２，２０２，３０２，４０２が同時に要求を送出していた場合、動作サイクル毎にサービスすべきポートを決めておくなどの方法で書き込み要求を順次処理していく。この書き込み処理能力は、１０Ｇｂｐｓのリンク・スピードを十分満足できるようしてあり、当然２Ｇｂｐｓが４ポート同時に動作しても問題のない構成である。受信データ・バッファ２１は、図２の構成になっており各フレームに対応して、ＲＬＲ２０００〜２２５５のどれか一つに書き込まれる。あるポートからの書き込みが完了した時点で、受信バッファ制御回路２０は、受信データスタック２２に、該ポートを識別する番号と該ポートから受信したフレームデータが格納されたＲＬＲ番号を書き込み（図３）、対応するＲＬＲの利用状態を示すビジービット２９をビジー状態に設定する。ビジービット２９は、プロトコル処理回路６００により、対応するＲＬＲ番号に格納されたフレームの処理が完了した時点で空き状態に設定される。受信バッファ制御回路２０には、プロトコル処理回路からの１０ＧＦＣフラグ線６０１が接続されており、該１０ＧＦＣフラグ線６０１が’１’の時、２Ｇｂｐｓファイバ・チャネル・インタフェース制御回路からの書き込み要求を抑止する手段が提供されている。

図３に示されている受信データスタック２２は、入力ポインタ２３と出力ポインタ２４を持つＦＩＦＯ構成であり、初期状態は入力ポインタと出力ポインタは同じスタック位置を指し示している。本実施例では、２５６個のスタックが可能である。入力ポインタ２３の更新は、前記のフレーム受信完了を契機に行われる。これにより入力ポインタ２３と出力ポインタ２４の状態をチェックする不一致検出回路２５が成立状態となり、割り込み保留レジスタ２６が設定される。これと同時に、出力ポインタ２４の示すスタックの内容が、受信ポート識別レジスタＲＰＯＲＴ２７と受信バッファ面識別レジスタＲＬＲ２８へと読み出され、出力ポインタ２４は１スタック分更新される。この時、割り込み保留レジスタ２６が設定されている間は、受信ポート識別レジスタＲＰＯＲＴ２７、受信バッファ面識別レジスタＲＬＲ２８および出力ポインタ２４の更新は抑止され、誤って前記レジスタと出力ポインタが更新されるのを防ぐ役目を果たしている。

割り込み保留レジスタ２６が設定されると、プロトコル処理回路６００は新たなフレームを受信したことを認識し、受信ポート識別レジスタＲＰＯＲＴ２７および受信バッファ面識別レジスタＲＬＲ２８を読み出すことで、複数あるファイバ・チャネル・インタフェースのどのポートからのフレームで、該フレームが受信データ・バッファ２１のどのＲＬＲ番号に格納されているかを識別することができる。プロトコル処理回路６００には、割り込み保留レジスタ２６をクリヤする手段があり、受信ポート識別レジスタＲＰＯＲＴ２７および受信バッファ面識別レジスタＲＬＲ２８の内容をローカル記憶に待避した後などに、前記クリヤ手段を用いて割り込み保留レジスタ２６をクリヤする。複数のフレームが、受信データスタック２２に保留されていれば、再度割り込み保留レジスタ２６が設定される。プロトコル処理回路６００は、ここで取得したポート番号およびＲＬＲ番号からプロトコルに必要な処理を行い、ホストへのデータ転送が必要であれば、ＤＭＡ制御回路９００にＲＬＲ番号で示される受信データ・バッファ内アドレス、主記憶アドレス、およびデータ転送長を指示することができる。データ転送を指示されたＤＭＡ制御回路９００は、ＲＬＲ番号から受信データ・バッファ２１のデータ位置を特定し、ＰＣＩ／ＰＣＩ−Ｘ制御回路８００を介してホスト１０００とのデータ転送を開始する。割り込み保留時のポート番号およびＲＬＲ番号の識別手段を提供することで、共通のプロトコル処理回路６００で、複数のポートに跨ったプロトコル処理を実施することが可能となり、さらに、フレームの受信報告がフレーム到着順になることから、各ポートはフレーム多重度が大きいほどサービス期間が長くなり、入出力要求に対する負荷バランスも自明的に達成できる。

又、複数のファイバ・チャネル・インタフェースに係る受信データ・バッファを共有化することで柔軟なバッファ構成を提供できる。即ち、ファイバ・チャネル・インタフェース制御回路内のそれぞれに当該ポートが利用できる受信データ・バッファ数を定義するレジスタＲＦＣＮＴ１０６を設け、入出力制御装置の初期化時などに前記ＲＦＣＮＴにポート毎に許容する受信データ・バッファ数を、全バッファ面数の範囲で設定する。本願発明の実施例では２５５面のバッファ面数を持っているため、例えばポート０は１２８面、ポート１は６４面、ポート２〜３は３２面などに設定できる。あるいは、ポート０〜１のみ動作させる場合は、ポート０〜１に１２８面ずつ設定、あるいは、ポート０のみ動作させる場合は、ポート０に２５６面を設定しても良い。本手段を提供することにより、長距離伝送時に必要となるバッファ・クレジット数を、ＨＷの変更無しに提供することも可能になる。

次に、ファイバ・チャネル・インタフェースへデータを送信する場合の動作を説明する。

受信動作時と同様に、入出力動作要求を認識したプロトコル処理回路６００は、まず、ファイバ・チャネル・インタフェースへのデータ送信を行うため、送信データ・バッファ１１内のバッファ確保と、該バッファへ送信すべきデータを格納する必要がある。バッファの確保は、プロトコル処理回路内でビジー管理を行っても良いし、送信バッファ面指定レジスタＴＬＲ１２へのバッファ番号設定とビジー状態の設定コマンドを送信バッファ制御回路１０に送出してもよいが、どちらかの手段でも本願発明の構成を規定するものではく、バッファ面に対応したビジー・フラグが提供されていればよい。送信データ・バッファ１１へのデータ書き込みは、プロトコル処理回路６００が対象データを生成し処理回路書き込みデータ線６０２を介して行う方法１と、プロトコル処理回路６００がデータ転送指示をおこなうことでＤＭＡ制御回路９００がＤＭＡ書き込みデータ線９０２を介して行う方法２が提供されている。方法２において、プロトコル処理回路６００から指示されたデータ転送が完了すると、ＤＭＡ制御回路９００は完了報告（割り込み等）する手段を備えている。送信データ・バッファ１１には、図５のようにバッファ面数毎に分割されており、例えば図４のファイバ・チャネルのフレーム・フォーマット中のペイロード部を格納できる容量が確保されている。また、フレーム・フォーマット中のＳＯＦ、ＥＯＦ、およびヘッダ部情報は、送信データ・バッファ１１のバッファ面数に対応した格納手段が別途提供されており、プロトコル処理回路６００からの前記格納手段への書き込み手段も合わせて提供されている。

送信すべきデータの準備が完了すると、プロトコル処理回路６００は送信バッファ面指定レジスタＴＬＲ１２に送信データ・バッファ１１のバッファ番号を格納し、送信ポート指定レジスタＴＰＯＲＴ１３には前記送信データ・バッファの内容を送信するファイバ・チャネル・インタフェースのポート番号を格納する。送信ポート指定レジスタＴＰＯＲＴ１３の後段にあるポート・アドレス・デコーダ（ＤＥＣ）１４はイネーブル付きデコード論理で構成されており、プロトコル処理回路６００が送信コマンド線６０３にトリガ信号を送出することでデコード論理がイネーブルとなり、送信コマンドデコード線１７のうちどれか一つに実際の送信指示信号が送出される。したがって、送信ポート指定レジスタＴＰＯＲＴ１３を設定することにより、一つのプロトコル処理回路６００が、複数のファイバ・チャネル・インタフェースへの送信指示を実施できる。また、ポート・アドレス・デコーダ（ＤＥＣ）１４のイネーブル信号入力の前段にあるＡＮＤ１５には、プロトコル処理回路からの１０ＧＦＣフラグ線６０１が接続されており、前記１０ＧＦＣフラグ線６０１が’１’のとき４つの２Ｇｂｐｓファイバ・チャネル・インタフェース制御回路への送信コマンドデコード線１７が常に無効となる。

前記処理にて送出さる送信コマンドデコード線１７を受領したファイバ・チャネル・インタフェース制御回路の内の一つは、送信バッファ面指定レジスタＴＬＲ１２の内容を送信データスタック１１１に、図６の示す形式で格納する。前記送信データスタック１１１はＦＩＦＯで構成されており、受信バッファ制御回路２０と同様に順次送信要求が発生し、送信データスタック１１１に格納されたＴＬＲ番号がフレーム生成回路１１０に伝達される。フレーム生成回路１１０には、送信データ・バッファ１１から送信すべきデータを読み出す為の送信データ読み出し線１８が接続されており、さらにＳＯＦ、ＥＯＦ、ヘッダ情報を読み出す手段も提供されており、さらにＣＲＣコードを生成し、それらを組み立てることで図４のフレームを生成する。生成されたフレームはシリアライザ・デシリアライザ（ＳｅｒＤｅｓ）でパラレル・データからビット・シリアル・データに変換され、光トランシーバを経てファイバ・チャネル・インタフェースの他端へと送出される。

図１に示されるように、送信データ読み出し線１８は、４つの２Ｇｂｐｓファイバ・チャネル・インタフェース制御回路１００，２００，３００，４００が共有しており、プロトコル処理回路６００から指示される送信コマンドが連続的に発行されると、送信読み出しデータ線１８には異なるポートへのデータが時系列で入れ替わりながら送出される。受信データの受信データ・バッファ２１への書き込みと同様に、１０Ｇｂｐｓのリンク・スピードを満足する構成であり、２Ｇｂｐｓが４ポート同時に読み出しを行っても問題のない構成を、送信データ・バッファ１１は備えている。

ファイバ・チャネル・インタフェース制御回路１００，２００，３００，４００は、フレーム送信が完了すると該送信データ・バッファを解放する。解放する手段は、前述した送信データ・バッファ面毎のビジー・フラグを’０’にすればよい。解放された送信データ・バッファ面は、プロトコル処理回路６００が任意のポートのために行うフレーム送信に再利用される。

以上、本願発明の一実施例の動作および構成の説明は、主に２Ｇｂｐｓファイバ・チャネル・インタフェースが４ポート同時に動作する場合について行ってきた。１０Ｇｂｐｓのファイバ・チャネル・インタフェース制御回路には、２Ｇｂｐｓ時よりも高速に動作させるため、ＩＥＥＥの１０Ｇｂｓ仕様で規定されるＸＧＸＳなどのサブレイヤ回路が組み込まれている。しかし、基本的な構成は同様であり、プロトコル処理回路６００からの１０ＧＦＣフラグ線６０１が’１’に設定されるだけであり、２Ｇｂｐｓの多ポート動作時に発生したバッファへのアクセス競合は存在せず、プロトコル処理回路６００は全処理能力を、１ポートの１０Ｇｂｐｓファイバ・チャネルに割り当てることができる。

１ホスト装置に接続された入出力制御装置
２ディスク制御装置に接続された入出力制御装置
１０送信バッファ制御回路
１１送信データ・バッファ
１２送信ポート指定レジスタ
１３送信バッファ面指定レジスタ
２０受信バッファ制御回路
２１受信データ・バッファ
２２受信データスタック
２７受信ポート識別レジスタ
２８受信バッファ面識別レジスタ
１００，２００，３００，４００２Ｇｂｐｓ用のファイバ・チャネル・インタフェース制御回路
１０１，２０１，３０１，４０１２Ｇｂｐｓファイバ・チャネル・インタフェース
５００１０Ｇｂｐｓ用のファイバ・チャネル・インタフェース制御回路
５０１１０Ｇｂｐｓファイバ・チャネル・インタフェース
６００プロトコル処理回路
８００ＰＣＩ／ＰＣＩ−Ｘ制御回路
９００ＤＭＡ制御回路
１０００ホスト装置
２０００ディスク制御装置

Claims

フレーム単位でデータを送受信するインタフェースを制御する入出力制御装置において、前記インタフェースをポート毎に独立して制御する複数のインタフェース制御回路と、前記複数のインタフェース制御回路が受信したフレームデータを共通の受信データ・バッファに格納する受信バッファ制御回路と、各インタフェース制御回路へ送出するフレームデータが格納される共通の送信データ・バッファと、前記複数のインタフェース制御回路を介して各ポートにおける送受信データの処理をする単一のプロトコル処理回路と、フレームデータを送信すべきインタフェース制御回路を前記プロトコル処理回路が指定するための送信ポート指定レジスタと、送信すべきフレームデータが格納された前記送信データ・バッファのバッファアドレス情報を前記プロトコル処理回路が設定するための送信バッファアドレスレジスタを備え、前記インタフェース制御回路は、前記送信バッファアドレスレジスタの内容を読み出して格納する送信スタックを備えた入出力制御装置。
前記プロトコル処理回路が送信指示を出した時に、前記送信ポート指定レジスタの内容から指定されたインタフェース制御回路への送信指示信号を生成するデコード回路を備えた請求項１記載の入出力制御装置。
前記インタフェース制御回路は、前記送信スタックに格納された送信バッファアドレス情報を順次読み出し、対応する送信データを前記送信データ・バッファから読み出して送信フレームを生成するフレーム生成回路を備える請求項１記載の入出力制御装置。