JPH02158858A - メツセージ転送機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数のユーザが共用しているメモリを、ユー
ザがメモリを介して効率よくメツセージを交換できるよ
うに管理するための機構に関するものである。

Ｂ、従来技術及びその課題 通信ネットワーク内で、ネットワーク・ノードに配置さ
れている制御システムは、最低限、基準モデルの最初の
３つの層、すなわち物理層、データ・リンク制御層及び
経路制御層として定義される機能を実行しなくてはなら
ない。

今後、これらのシステムは、高速リンクを介してますま
す多数のユーザにサービスを提供しなくてはならなくな
る。高速アダプタにより、高速通信リンクに対しサービ
スを行なうことのできるシステムが、欧州特許出願第２
４４５４４号明細書に開示されている。このシステムの
中央制御装置は、中央制御装置メモリのバッファをユー
ザ・リンクに割り当てる、ネットワーク制御プログラム
を実行する。高速アダプタは、バッファリング手段を備
えている。このバッフ１リング手段中で受信フレームの
データ部分がアセンブルされて、直接メモリ・アクセス
経路を介して中央制御装置のメモリに記憶される。受信
フレームの制御部分は、アダプタ・マイクロプロセッサ
によって、中央制御装置とアダプタを接続する入出力バ
スを介して中央制御装置に供給される。

このようなシステムの性能は、２つの要因によって制限
される。すなわち、第１に、メツセージをマイクロコー
ドで管理しなくてはならない。第２に、中央制御装置が
介在せずにアダプタ間でメツセージを直接交換すること
が不可能である。

本発明の目的は、通信ネットワーク・ノード中で、高価
な中央制御装置が介在しなくても任意の種類のアダプタ
間でメツセージが交換できる機構を実現することにある
。

本発明の別の目的は、オーバーラン条件が発生する危険
性を伴わずに、受信した一連の短メツセージからなるメ
ツセージが交換できる機構を提供することにある。

Ｃ０課題を解決するための手段 本発明による機構を用いると、ページに編成されている
メモリを介して、通信システムの発信元ユーザと宛先ユ
ーザの間でメツセージの転送が可能となる。前記メモリ
は、複数のユーザによって共用され、共通バスを介して
アクセスされる。

共用メモリは、緩衝空間と線形空間に編成されているこ
とがその特徴である。緩衝空間の各メモリ・ページは、
同じ容量のデータ・バッフ１を含む。各データ・バッフ
ァごとに、関連するデータ／バッファに関する情報を記
憶するためのバッファ制御ブロックが備わっている。線
形空間は、複数の待ち行列制御ブロック（ＱＣＢ）を含
み、各発信元ユーザまたは宛先ユーザにそれぞれ１つの
待ち行列制御ブロックが固定して割り当てられている。

インバウンド・メッセージ待ち行列（Ｌ　Ｉ　Ｑ）は、
次のようにして緩衝空間内に作成される。発信元ユーザ
からメツセージを受信し、バッファ空間から集められた
空いているデータ・バッフ１にそれらを記憶し、次のバ
ッファ・アドレスと待ち行列の次のメツセージ・アドレ
スを示す情報を書き込んでバッフ１を連鎖させることに
よって作成される。

待ち行列頭部と待ち行列末尾を示す情報は、対応する発
信元ユーザに割り当てられた待ち行列制御ブロックに書
き込まれる。

発信元ユーザの待ち行列制御ブロックを読み取り、そこ
から読み取った情報を用いて、宛先ユーザの待ち行列制
御ブロックが変更される。その際に、アウトバウンド・
メツセージ待ち行列（ＬＯＱ）は、前記アウトバウンド
・メツセージ待ち行列に発信元ユーザのバッファを入れ
ることによって作成される。これは待ち行列の最終バッ
ファのバッファ制御ブロックを更新することによって行
なわれ、待ち行列の内容は、読取り後、宛先ユーザに転
送される。

Ｄ、実施例 メモリは線形空間と緩衝空間で構成されている。

緩衝空間の各ページは同じ容量のｍ＋１個のバッファに
分割される。この場合、ｍ個のバッファはデータの記憶
専用で、１つの制御バッファがｍ個の制御ブロックに分
割される。１個のバッファ制御ブロックと１個のデータ
・バッファ間には固定した関係が存在する。制御ブロッ
クはバッファ及びメツセージ連鎖情報の記憶専用である
。線形空間は待ち行列制御ブロックで構成されており、
各ユーザごとに待ち行列制御ブロックが１個ずつ割り当
てられる。

メツセージは発信元ユーザからメモリ・インターフェー
ス２２を介して受信され、リンク・インバウンド待ち行
列（Ｌ　Ｉ　Ｑ）に入れられる。ＬＩＱは、緩衝空間か
らバッファを集めて動的に作成され、バッファ及びメツ
セージ連鎖情報を対応するバッファ制御ブロックに書き
込み、待ち行列頭部アドレスと待ち行列末尾アドレスを
ユーザ待ち行列制御ブロックに書き込んでバッファを連
鎖させる。

集中制御手段は仲介手段によって選択されたユーザから
の要求発生時に、待ち行列他側指令、待ち行列解除側指
令、及び発行側指令を処理するように設計されている。

リンク・インバウンド待ち行列が空き状態にならないと
き、メモリ・インターフェース２２は集中制御手段に待
ち行列解除副指令要求を送る。前記要求は対応するユー
ザ待ち行列制御ブロックを識別する。それに応答して、
メツセージ・アドレスが宛先ユーザの待ち行列制御ブロ
ックの識別番号と共に供給される。次に、メモリ・イン
ターフェース２２が集中制御手段に待ち行列化要求を発
信する。前記要求は待ち行列に入れるべきメツセージの
アドレスと宛先ユーザの待ち行列制御ブロックを識別す
る。集中制御手段によるこの待ち行列化要求の処理によ
り、メツセージがアウトバウンド待ち行列に入れられる
。メツセージはメモリ・インターフェース２２によって
アウトバウンド待ち行列から宛先ユーザに転送される。

第１図は本発明に基づく機構を取り入れた通信システム
のブロック・ダイヤグラムである。

ボックス１０はデータ記憶メモリ（共用メモリ）を表す
。このメモリは第２図に示すように編成され、メツセー
ジ転送の性能と融通性をシステムに与える。メモリは通
信アダプタ（または単にアダプタ）１４に接続された複
数のユーザ１２によって共用される。アダプタ１４は特
定の物理的機能及びデータ・リンク制御層機能を実行す
る。すなわち上位層との間でメツセージ・バーストが交
換される。各アダプタは最低１人のユーザに接続される
。このシステムにより、アダプタに接続された１人のユ
ーザが、同じアダプタまたは別のアダプタに接続された
別のユーザにメツセージを転送することが可能となる。

最低１個の特定のマイクロプロセッサ・アダプタ（μＰ
アダプタ）１６が設けられ、初期設定、エラー処理、メ
ツセージ経路指定テーブルのセットアツプなどの諸機能
を実行するマイクロプロセッサ（μＰ）１８に接続され
ている。

本発明によるメモリ管理機構２０は、共用メモリ１０を
介してメツセージ転送を制御するデータ記憶インターフ
ェース（ＤＳＩ）２２を備え、またメモリ・バス２４、
ＤＳＩ集中制御システム（ＤＣ８）２Ｅｌびバス・アク
セス・アービタ２８も含んでいる。インターフェース３
０が設けられ、機構２０を介して共用メモリにマイクロ
プロセッサ・アダプタを接続している。

データ記憶インターフェース（ＤＳＩ）２２と３０はす
べて各装置（通信アダプタまたはマイクロプロセッサ・
アダプタ）を共用メモリ１０とインターフェースさせる
ための機構を存する。このシステムは、アダプタ内に全
メツセージを緩衝記憶することなしに、接続アダプタ１
６と１４の要求に応じて共用メモリと共に優先的データ
移動を行なう１組のハードウェア手段である。

機構２０の各部分の機能と構造については後で詳しく説
明する。まず機構の性能を向上させるためにメモリ１０
をどう編成すればよいかについて説明する。

データ記憶メモリ１０は、基本的に異なる２つの方法で
編成された２種類の情報を保持する。

各アダプタの動作には、隣接リンク・ステーションとの
間で交換すべきメツセージと制御ブロックが必要である
。ＨＤＬＣプロトコルを使用してデータを交換する場合
は、フラグで分離されたＨＤＬＣ（高水準データ・リン
ク制御）フレームを用いてメツセージが作成される。

したがって、メモリ１０は第２図のように区分され、線
形空間１０−１と緩衝空間１０−２に分けられる。線形
空間１０−１の部分４１は、マイクロコード命令とマイ
クロコード・データの記憶専用である。線形空間１０−
１の部分４２は、待ち行列制御ブロック、ＱＣＢ状況制
御ブロック、サービス・テーブルなどの制御ブロックの
記憶専用である。

緩衝空間１０２は、バッファと、対応するバッファ制御
ブロックを含む。

動的データ記憶の実施態様で高速ページング・アドレッ
シング・モードの利点を活用するため、メモリは整数個
のバッファを含む論理ページに編成される。

所与のメツセージに属するデータは、１つまたは複数の
連鎖されたデータ・バッファに記憶される。メツセージ
は互いに連鎖され、動的に作成されるメツセージ待ち行
列に入れられる。各データ・バッファは、制御バッファ
内に対応するバッファ制御ブロック（ＢＣＢ）を有する
。

第３図は、ｍ＋１個のバッファすなわちバッフ１０から
バッファｍまでを含むあるページｉを示す。

１番目のバッファすなわちバッファＯは、他のバッファ
エないしｍに関連するバッファ制御ブロック（ＢＣＢ）
を保持する。

論理ページのサイズは、制御バッファ０の占有度を最適
化するように選択する。このサイズは、物理ページのサ
イズを超えることはない。様々な動的メモリの実施態様
によって提供される高速ページング・モード・アクセス
を活用するには、バッファ制御ブロックを、対応するデ
ータ・バッファと同じ物理ページに記憶しなくてはなら
ない。こうすると、データ及び制御情報を連続的に読み
取ったり更新したりするとき、アクセス時間が大幅に短
縮される。物理ページのサイズは、メモリの固定した特
性である。

本発明の代表的実施態様では、１論理ページは、５１２
個の４バイト・ワードで構成され、したがって論理ペー
ジ・アドレスは、５１２ワードの境界に対応する。１論
理ページは、７個のデータ・バッファと１個の制御バッ
ファを含み、各バッファは、２５６バイトからなる。所
与の論理ページの制御バッファは、この論理ページの７
個のデータ・バッファのバッファ制御ブロック（ＢＣＢ
）を含む。

第３図に示すように、データ・バッファのアドレスとそ
の対応するＢＣＢのアドレスとの間には、固定した単純
な関係がある。

データ・バッファ・アドレスは、ｎビットを含ム論理ペ
ージ・アドレス・フィールドを有する。

ｎビットとは、所与のページをアドレスするためのｐＯ
ないしｐ（ｎ−１）である。データ・バッファ・アドレ
スはさらに、ｂＯｌｂｌ、ｂ２の３ビツト（そのページ
が７個のデータ・バッファを含むと想定した場合）を含
むデータ・バッファ・アドレス・フィールド及びデータ
Ｑバッファ・ワード・アドレス・フィールドを有する。

対応するバッファ制御ブロック（ＢＣＢ）アドレスハ、
同じ論理ページ・アドレス・フィールド、０に設定され
る３個の制御バッファ・アドレス・ビット、対応するＢ
ＣＢをアドレスするｂｏ、ｂｌ、ｂ２の各ビット、なら
びにＢＣＢが８ワード構成の場合は３ビツトからなる、
ＢＣＢワード・アドレスを含む。したがって、バッファ
制御ブロックのアドレスは、対応するデータ・バッファ
・アドレスから容易に算出でき、またその逆も可能であ
る。

本発明の別の実施例では、ｍ個のデータ・バッファのｍ
個の制御ブロック（ＢＣＢ）を含む制御バッファを、独
立した第１のアクセス・メモリ内に配置することができ
る。ただし、データ・バッファ・アドレスとその対応Ｂ
ＣＢブロック・アドレスとの間に単純なアドレス関係が
存在することを条件とする。緩衝空間１０−２に待ち行
列を作成するため、可変長のメツセージを記憶できるよ
うに可変数のデータ・バッファを連鎖する。第４図にバ
ッファの連鎖を概略的に示す。メツセージは複数のデー
タ・バッフ１に配置することができる。データ・バッフ
ァに関連する各バッファ制御ブロック（ＢＣＢ）は、次
のバッファ・アドレスを含む。典型的実施態様ではバッ
ファ制御プロッりは最低２ワードの記憶容量を有する。

その内容を第５図に示す。バッファ制御ブロックは、メ
ツセージ連鎖制御ブロック（ＭＣＣＢ）とバッファ連鎖
制御ブロック（ＢＣＣＢ）から構成される。

ＭＣＣＢ・は待ち行列内のメツセージ連鎖に関する情報
を含み、ＢＣＣＢはメツセージ内のバッファ連鎖に関す
る情報を含む。

メツセージ連鎖制御ブロック（ＭＣＣＢ）は少なくとも
次のメツセージのアドレスとメツセージ・バイト・カウ
ントを含む。

バッファ連鎖制御ブロック（ＢＣＣＢ）は次のバッファ
・アドレスとバッファ・バイト・カウントを含む。必要
に応じて交換処理の制御に他のフィールドを使用するこ
ともできる。

第６図に、３つのメツセージの連鎖機構を示す。

第１のメツセージは複数のバッファ中で連鎖される。第
６図には３個のバッファ１−１ないし１−３を示す。メ
ツセージ１の第１バツフアのバッファ連鎖制御ブロック
は第１メツセージの第２バツフアのアドレスを記憶し、
第１メツセージの第１バツフアのメツセージ連鎖制御ブ
ロックはメツセージ２の第１バッファ２−１のアドレス
を記憶し、メツセージ２のバッファ２−１のメツセージ
連鎖制御ブロックは次のメツセージの第１バッファ１−
１のアドレスを記憶する。この場合は、次のメツセージ
が最終メツセージになる。最終メツセージの第１バッフ
ァ３−１のメツセージ連鎖制御ブロックは、次のメツセ
ージ自アドレス・フィールド（こ、最終メツセージを指
示する１６進コードｒＦＦＪを含む。

第１メツセージ、第２メツセージ及び最終メツセージを
含む第２及び第３バツフアのメツセージ連鎖制御ブロッ
クは、次のメツセージ・アドレスとして１６進コードｒ
ｏＯＪを含むこともできるが、この情報は意味がないの
でどんな値でもよい。

これらのメツセージを含む待ち行列の待ち行列制御ブロ
ックは、そのＨＥＡＤフィールドに第１メツセージの第
１バッフ１１−１のアドレスを含み、そのＴＡＩＬフィ
ールドに最終メツセージの第１バッファ３−１のアドレ
スを含む。

第５図に示すように、バッファ連鎖制御ブロック（ＢＣ
ＣＢ）は、第１ワードと第２ワードから成る。第１ワー
ドは、バッファ連鎖に関するものであり、第２ワードは
、必要に応じてデータ交換時に検査を行なうための制御
データを記憶するのに使用できる。

次のバッファ・アドレス・フィールド（２バイト）は、
メツセージ内の次のバッファのアドレスを指示する。現
在のバッファがメツセージ内の最終バッファである場合
には、このフィールドは、ＦＦＦＦに設定される。この
次のバッフドアドレス・フィールドは、６４ワード境界
を示す。すなわち、このフィールドには、次のバッファ
の第１ワードをアドレスするため、００００００が右寄
せで埋め込まれる。

バッファ・バイト・カウント・フィールド（１バイト）
は、バッファ内のバイト数をバッファ・バイト０から始
まる値で指示する。

オフセット・フィールドは、バッファ内の実データ部分
が開始する場所を指示する。メツセージにヘッダ部が存
在する場合は、バッファ内のメツセージ・アドレスＯに
記憶される。

メツセージ連鎖制御ブロック（ＭＣＣＢ）は、第５図の
とおりである。次のメツセージ・アドレス・フィールド
は、次のメツセージの第１データ・バッファのアドレス
を指示する。現在のメツセージが最終メツセージである
場合には、次のメツセージ・アドレス・フィールドがＦ
ＦＦＦに設定される。次のメツセージ・アドレスは、６
４ワード境界を示す。すなわち、このアドレスには、次
のメツセージの次のバッファの第１ワードをアドレスす
るため、００００００が右寄せで埋め込まれる。

メツセージ・バイト・カウント・フィールドは、第１デ
ータ・バッファのバッファ・オフセット値（が存在する
場合にそれ）を含むメツセージ内の総バイト数を指示す
る。メツセージ・バイト・カウントの最大値は、６４キ
ロバイトである。

メツセージ・パラメータ／状況有効ビットＶは、メツセ
ージ・パラメータ／状況フィールドの有効化を行なう。

メツセージ・パラメータ／状況フィールドはメツセージ
に関する情報を保持する。

したがってメモリ１０の緩衝空間１０−２内で、各種の
待ち行列が多数のバッファ中に作成される。

バッファの数は必要とされる待ち行列の記憶容量に応じ
て可変である。

最大可能待ち行列数はユーザ番号に依存するもので既知
であり、待ち行列制御ブロックが線形空間１０−１の要
素４２内に設けられる。これは線形空間１０−２にその
バッファが収納されている各待ち行列と関連付けられて
いる。待ち行列制御ブロックは待ち行列頭部のアドレス
（待ち行列の第１バツフアのアドレス）と待ち行列末尾
のアドレス（待ち行列の最終メツセージのアドレス）を
記憶し、また後で説明するように追加情報も含むことが
できる。

空きバッファ待ち行列（ＦＢＱ）はメモリ内で所与の時
間に利用可能なすべてのバッファの待ち行列である。各
メツセージが単一のバッファしか含まないものと仮定し
た場合、前に説明したのと同様に、それらのバッファは
バッファ制御ブロックによって連鎖される。本発明の好
ましい実施例では、空きバッファは、そのＭＣＣＢブロ
ック内の次のバッファ・アドレスによって連鎖される。

空きバッフ１待ち行列制御ブロック（ＦＢＱＣＢ）に関
連する空きバッファ待ち行列は、初期設定時に作成され
る。次に後で図９に関して説明するように、それらの待
ち行列がいわゆる大城副指令マシンによって作成される
。

このマシンは、通信アダプタやマイクロコード・アダプ
タなどのユーザから要求があったとき、次の副指令を実
行する。それらの副指令は、次のとおりである。

ＥＮＱＵＥＵＥ　：　　データ記憶待ち行列にメツセー
ジを入れる。

ＤＥＱＵＥＵＥ　：　　データ記憶待ち行列からメツセ
ージを外し、要求側にメツセージのアドレスを戻す。

ＬＥＡＳＥ　：　　空きバッファ待ち行列から以前に外
された空きバッファのアドレスを要求側に即時戻す。

ＤＥＱ　　ＦＲＥＥ：　　空きバッファ待ち行列からバ
ッファを外し、要求側にそのアドレスを戻す。

ＲＥＬＥＡＳＥ　：　　あるメツセージに属するすべて
のバッファを空きバッフ１待ち行列に入れて、解放する
。

空きバッファは、ＤＥＱ　　ＦＲＥＥ大域副指令を発行
することにより空きバッファ供給マシンによって待ち行
列から外される。次に、そのアドレスは、要求側に与え
るべきバッファが利用可能となるように、ＬＥＡＳＥ大
域副指大域上指令、２５６個など多数の空きバッファ・
アドレスを含むことのできるランダム・アクセス・メモ
リに直ちに記憶される。

好ましい実施例では、空きバッファ待ち行列は、最高６
４キロまでの空きバッファ、すなわち最高１８メガバイ
トまでの緩衝データを保持することができる。空きバッ
ファ待ち行列管理機能が、２つの容量しきい値（制限バ
ッファしきい値及び臨界バッファしきい値）を提供する
。後者の場合、急送流れに限って、ＬＥＡＳＥ大域副指
大域上指令れられる。

空間１０−２内で作成される待ち行列には２種類ある。

すなわち、通常大域副指令によって扱われるメツセージ
待ち行列と呼ばれる待ち行列であるマイクロコード・イ
ンバウンド待ち行列ＭＩＱとリンク・アウトバウンド待
ち行列ＬＯＱ、及び着信メツセージを緩衝記憶するため
に作成されるリンク・インバウンド待ち行列ＬＩＱであ
る。

待ち行列は、線形空間１０−１にある４ワードからなる
待ち行列制御ブロックＱＣＢＳによって識別される。大
城副指令は、ＱＣＢ識別子ＱＣＢｉｄを使って、それら
ＱＣＢの１つを選択する。

ＱＣＢアドレスは、次のように算出される。

ＱＣＢ　　ｉｄには、４ワード境界を示すため、００が
右寄せで埋め込まれる。

−ＱＣＢ基準アドレスは、初期設定時に設定され、やは
り４ワード境界を示す。

例として、第７図にＱＣＢ　　ｉｄ書式と待ち行列制御
ブロック書式を示す。

最初のビット０及び１は、待ち行列の種類を示す。

００は、１つのアウトバウンド待ち行列及びインバウン
ド待ち行列グループを示す（ピッ、ト　０＝Ｏ）　　。

−０１は、１つのマイクロコード・インバウンド待ち行
列を示す。

１１は、１つのリンク・インバウンド待ち行列を示す。

−ビット２−５は、１６個の待ち行列のうちの１つを選
択する。

１６個のマイクロコード待ち行列グループのそれぞれに
、そのグループ内の各待ち行列ごとに１ビツトを保持す
るサービス・テーブルが対応しており、その待ち行列が
活動状態になっていて、グループ内の第１待ち行列が活
動状態になったときにマイクロプロセッサへの割込みを
許すかどうかを指示する。

ＱＣＢ　　ｉｄビット５−１２は、所与のグループ内の
１２８個の待ち行列のうちの１つを決定する。

ＱＣＢ　　ｉｄは、初期設定時に、待ち行列ユーザに割
り当てられる。

第７図のメツセージ待ち行列制御ブロック（ＱＣＢ）の
書式は、次のとおりである。

−ＱＵＥＵＥ　　ＨＥＡＤフィールド：　待ち行列内の
第１メツセージの第１バツフアのアドレス。

−ＱＵＥＵＥ　　ＴＡＩＬフィールド：　待ち行列内の
最終メツセージの第１バツフアのアドレス。

−ＱＵＥＵＥ　　　ＢＵＦＦＥＲＣ０ＵＮＴ：待ち行列
内のメツセージを構成するバッファの総数。

−ＱＵＥＵＥ　　５ＴＡＴＵＳ：　　次の各種の標識を
含む。

待ち行列が空である 待ち行列しきい値に達した 最大バッファ・カウントに達した アクシロン・フィールドカ有効 ＢＵＦＦＥＲＴＨＲＥＳＨＯＬＤ：　　　ＥＮＱ大域副
指令実行時に、「待ち行列しきい値標識」がＱＵＥＵＥ
　　５ＴＡＴＵＳフイールド中で設定され、またＢＵＦ
ＦＥＲＣ０ＵＮＴがＢＵＦＦＥＲＴＨＲＥＳＨＯＬＤよ
り大きい場合に、ＥＮＱリターン・コード中で戻される
。

ＭＡＸＩＭＵＭ　　ＢＵＦＦＥＲＣ０ＵＮＴ：ＥＮＱ実
行時に、新バツファ・カウントがＭＡＸＩＭＵＭ　　Ｂ
ＵＦＦＥＲＣ０ＵＮＴと比較される。この値を超えた場
合、ＥＮＱ副令が拒絶され、ＢＵＦＦＥＲＣ０ＵＮＴは
不変のままとなり、「最大バッファ・カウントに達した
」という標識が５ＴＡＴＵＳフイールド中で設定され、
ＥＮＱリターン・コード中で戻される。

ＡＣＴ　Ｉ　ＯＮ　：　　アウトバウンド待ち行列が活
動状態になったときに送られるステージ１ン・サービス
・ウェークアップ・メツセージを含む。ＡＣＴ　Ｉ　Ｏ
Ｎは、「アクシロン・フィールドが有効」という状況標
識によって有効化される。

第７図の空きバッファ待ち行列制御ブロック（ＦＱＣＢ
）の書式は、次のとおりである。

−ＱＵＥＵＥ　　ＨＥＡＤ：　　待ち行列内の第１メツ
セージの第１バツフアのアドレス。

−ＱＵＥＵＥ　　ＴＡＩＬ：　　待ち行列内の最終メツ
セージの第１バツフアのアドレス。

−ＱＵＥＵＥ　　ＢＵＦＦＥＲＣ０ＵＮＴ：空きバッフ
ァ待ち行列内のバッファの総数。

−ＱＵＥＵＥ　　５ＴＡＴＵＳ：　　次の各種の標識を
含む。

ＦＢＱ　（空きバッファ待ち行列）が空である 制限バッファしきい値に達した 臨界バッファしきい値に達した アクシロン・フィールドが有効 −ＬＩＭＩＴＥＤ　　ＢＵＦＦＥＲＴＨＲＥＳＨＯＬＤ
：　　ＤＥＱ　　ＦＲＥＥ大域副指令が空きバッファ供
給マシンによって実行されるとき、「制限バッファしき
い値に達した」標識がＱＵＥＵＥ　　５ＴＡＴＵＳフイ
ールド中で設定され、またＢＵＦＦＥＲＣ０ＵＮＴが（
ＬＩＭＩＴＥＤ　　ＢＵＦＦＥＲＴＨＲＥＳＨＯＬＤ）
より小さい場合に、ＤＥＱＦＲＥＥリターン・コード中
で戻される。

ＣＲＩＴＩＣＡＬ　　ＢＵＦＦＥＲＴＨＲＥＳＨＯＬＤ
：　　ＤＥＱ　　ＦＲＥＥ大域副指令が空きバッファ供
給マシンによって実行されるとき、「臨界バッファしき
い値に達した」標識が５ＴＡＴＵＳフイールド中で設定
され、またＢＵＦＦＥＲＣ０ＵＮＴが（ＣＲＩＴＩＣＡ
Ｌ　　ＢＵＦＦＥＲＴＨＲＥ−８ＨＯＬＤ）より小さい
場合に、ＤＥＱ　　ＦＲＥＥリターン・コード中で戻さ
れる。

ＡＣＴ　Ｉ　ＯＮ　：　　臨界状態の発生時に送られる
事象を（所定の待ち行列中に）含む。

ＡＣＴ　ＩＯＮは、「アクシロン・フィールドが有効」
という状況標識によって有効化される。

１６個のインバウンド待ち行列グループのそれぞれにつ
いて、データ記憶線形空間１中にサービス・テーブルが
ある。このサービス・テーブルは、そのグループ内の１
２８個の待ち行列のそれぞれの活動状況を保持する。１
６個のサービス・テーブルが、初期設定時に提供される
サービス・テーブル基準アドレスで始まる６４個（各サ
ービス・テーブルにつき４個）の連続ワード中にある。

この基準アドレスは、６４ワード境界を示さなくてはな
らない。

サービス・テーブルの取扱いは、次のとおりである。

−第１ＥＮＱが所与のグループの所与のマイクロコード
・インバウンド待ち行列に対して実行されるとき、つま
り、その待ち行列が空でなくなったとき、それに対応す
るビットがそのグループのサービス・テーブル中で設定
される。

−最終メツセージが所与のグループの所与のマイクロコ
ード・インバウンド待ち行列から外されるとき、つまり
その待ち行列が空になったとき、それに対応するビット
がそのグループのサービス・テーブル中でリセットされ
る。

−所与のグループ内の第１待ち行列が活動状態になった
とき、つまりそのグループのサービス・テーブルがもは
やオール・ゼロを含まないとき、マイクロプロセッサに
対する割込みを発生させ、そのサービス・テーブルに関
する割込み要求を提示するために、割込み制御装置に信
号が送られる。

第８図は、特定のインターフェース２２、中央制御シス
テム（ＤＯ８）２Ｂ及びプロセッサ・インターフェース
３０の全体的配置図である。これらは、多重化回路８０
，８２及び８４を介してバス２４に接続される。これら
の多重化回路により、アービタ２８の制御下で選択され
た装置２２．２６または３０により、論理エンティティ
をバス上に置いたり、バスから受け取ったりすることも
できる。共用メモリ１０へのアクセスは、通常どおり記
憶制御装置１１によって制御される。

インターフェース２２は、データ移動制御手段８６を有
する。制御手段８６は、アダプタ１４に接続されたユー
ザが受け取るデータ・メツセージを連鎖し、それをＬＩ
Ｑ待ち行列に入れ、リンク・アウトバウンド待ち行列か
ら外されたデータ・メツセージを宛先ユーザに送る。

インターフェース２２はまた、データ移動手段８６と共
働し、中央制御システム２６内の大城副ｔｌ令マシン（
ＧＯＭ）９０とインターフェースをとるステーシロン・
サービス手段８８及び要求テーブル８９を含む。要求テ
ーブル８９は、後で第２６図に関して説明するように、
データ転送を制御するため、リンク・インバウンド及び
アウトバウンド待ち行列状況に関する情報を保持する。

中央制御システム（ＤＯ８）２８は大城副指令マシン９
０を含む。このマシン９０は、要求側インターフェース
２２または３０からの大城副指令をバス２４から受け取
り、それらの副指令を処理し、大城副指令を要求したイ
ンターフェースに送るべき応答を生成する。各人域副指
令に関して実施される処理については後で詳しく説明す
る。中央制御システム２６はまた、空きバッファ供給マ
シン（ＦＢＳ）９２も含んでいる。マシン９２は多重化
回路８２とパス２４を介して大城副指令マシン（ＧＯＭ
）９０にＤＥＱ　　ＦＲＥＥ大域副指令を発行する。空
きバッファ待ち行列から外された空きバッファのアドレ
スは、専用バッファ・プールと呼ばれるランダム・アク
セス・メモリ内に記憶される。このプールは多数のその
ような専用バッファ・アドレスを含むことができる。Ｌ
ＥＡＳＥ大域副指大域上指令どの要求側にも１つのアド
レスを与えることができる。したがって、空きバッファ
が要求側にきわめて迅速に与えられるので、オーバーラ
ン条件が発生しない。

大城副指令マシン９０は、次のような優先順位のランク
で下記の要求側に対してサービスを提供する。

１−空きバッファ供給マシン ２−アダプタ・インターフェース（データ移動費（言／
ステーション・サービス） ３−マイクロプロセッサ それぞれ識別コードを有する。たとえば、マイクロプロ
セッサは０００、ステーシロン・サービスは１００、空
きバッファ供給マシン９２は０１０である。各アダプタ
２２はステーション・サービス機能を含んでいるので、
各ステーション・サービス機能の識別コード１００にハ
ードワイヤ式識別が追加される。

大城副指令マシンにその大城副指令要求を送らせるため
、要求側はアービタ２８に大域側指令要求を発信する。

優先順位がより高い他のバス要求が保留中でない場合に
は、アービタ２８は要求側と大城副指令マシン９０に、
大城副指令許可信号（ＧＯＥＮＡＢＬＥ信号）を送る。

要求側から送られる大城副指令要求及び大城副指令マシ
ン９０から要求側に送られる大城副指令応答の一般書式
について次に説明する。

大城副指令要求／応答一般書式。大城副指令をＧｏで表
す。その書式を第９図に示す。

アドレス・バイト１： ビットＯ：　１に設定。メモリ・アクセス・モード −ビット１：　１に設定。（大域側指令）−ピッｌ−２
−３−４：　　大域側指令要求／応答宛先識別子ＤＳＴ ピッ）５−６−７：　　大域側指令要求／応答発信識別
子ＯＲＧ 発信元／宛先フィールドは、次の要素の１つを識別する
。

−〇〇〇　　プロセッサ ００１　　　ＧＯＭ９０ ０１０　　　ＦＢＳ９２ −１００　　アダプタ・インターフェースアドレス・バ
イト２： ビット０−３は大城副指令の種類を表す。

００００　　　ＥＮＱ −００１０ＤＥＱ −００１１ＬＥＡＳＥ −０１００ＤＥＱ−ＦＲＥＥ ｏｌｏｌ　　　　ＲＥＬ その他のフィールド これらのフィールドは、後で説明するように大城副指令
の種類によって異なる。

ＥＮＱ大域副指令要求は、ＧＯ依存データ・バイト２及
び３中に待ち行列に入れるべきメツセージのアドレスＭ
ＳＧ　　ＡＤＤ　（すなわちメツセージの第１バツフ１
のアドレス）を含み、ＧＯアドレス・バイト２及び３中
にそのメツセージを入れるべき待ち行列の待ち行列識別
ＱＣＢ　　ｉｄを含む。

ＥＮＱ応答は、データ・バイトＯと１中に待ち行列状況
を示すリターン・コードを含む。リターン・コードには
次のものがある。

待ち行列が空である 待ち行列しきい値に達した 要求が拒絶された ＤＥＱ　（待ち行列解除）大域側指令要求は、ＧＯ依存
アドレス・バイト２及び３中に、メツセージをそこから
外すべき待ち行列の識別ＱＣＢｉｄを含む。

ＤＥＱ応答は、データ・バイトＯ及び１中にリターン・
コードを含み、また外されたメツセージのアドレスＭＳ
Ｇ　　ＡＤＤを含む。

−リターン・コードには次のものがある。

−待ち行列が空である ー　待ち行列しきい値に達した 要求が拒絶された ＬＥＡＳＥ大域副指令は、大城副指令マシン９０ではな
く空きバッファ供給マシン８２を暗示するので、特別な
ものである。

それは、要求側にすぐにも与えることができる専用バッ
フ１のアドレスを保持する空きバッファ供給レジスタの
読取り操作にある。

この読取り操作は、アービタ２８によって要求側にバス
許可が与えられると同時に発行される。

たとえ空きバッファ待ち行列がその臨界バッファしきい
値に達していたとしても、ＧＯ依存アドレス・バイト３
は、バッファ・アドレスを獲得するため、呼び出された
急送流れビットを含む。

戻されるデータは、リターン・コードとバッフ１供給マ
シン９２によって与えられる専用バッファのアドレスと
からなる。

リターン・コードの内容は次のとおりである。

−制限バッファしきい値に達した −　要求が拒絶された −　専用バッファ・プールが空である ＤＥＱ　　ＦＲＥＥ（待ち行列解除フリー）大域側指令
は、空きバッファ供給マシンが専用バッファ・プールを
充たすために使用する。

ＤＥＱ　　ＦＲＥＥ要求は、ＤＥＱ　　ＦＲＥＥタイプ
の大城副指令だけを含み、ＤＥＱ　　ＦＲＥＥ応答は、
リターン・コードと、空きバッファ待ち行列から外され
たバッファのアドレスを含む。

リターン・コードの内容は次のとおりである。

制限バッファしきい値に達した 臨界バッファしきい値に達した −　要求が拒絶された ＲＥＬ（解放）大域側指令要求は、データ・バイト２及
び３中にメツセージＭＳＧ　　ＡＤＤのアドレスを含む
。

その応答は、データ・バイト０及び１中にリターン・コ
ードを含む。

リターン・コードの内容は次のとおりである。

−制限バッファしきい値に達した −　臨界バッファしきい値に達した −　要求が拒絶された 大城副指令マシン９０は、すでに説明した大城副指令の
要求及び応答書式に従ってバス２４上で送受信されるア
ドレス及びデータ・バイトを記憶するための入出力及び
作業用レジスタ１００を含んでいる。これらの書式はま
た、必要に応じて大城副指令の実行時に情報をセーブす
るのにも使用される。

論理ブロック１０２は、レジスタ１００と有限状態マシ
ン１０４の間の制御インターフェースである。有限状態
マシン１０４は、大城副指令を実施する論理的処理を実
行する。

大城副指令マシン９０によって実施される処理について
次に説明する。

アービタ２８がユーザからの大城副指令要求に応答して
線１０６上に大城副指令バス許可すなわちＧｏエネーブ
ル信号を供給する限り、大城副指令要求がバス２４を介
して送られる。Ｇｏ要求はマシン９０から大城副指令応
答を得るまで、要求側ユーザによって活動状態に保たれ
る。

大城副指令の実行中にＧＯババス可がバス・アービタ２
８によってドロップされることがあるので、大城副指令
マシンは、データ記憶バス２４にアクセスするたびにＧ
Ｏエネーブル線１０６が活動状態にあるかどうか検査す
る。ＧＯエネーブルが非活動状態の場合は、ＧＯエネー
ブルが活動状態になるまでそのバス・アクセスは保留さ
れる。

待ち行列化操作の流れ図を第１０Ａ図とＩＯＢ図に示す
。

まず、（ステップ１１０で）バス２４から受け取ってレ
ジスタ１００に入力されたＥＮＱ要求が、制御論理ブロ
ック１０２によって復号され、有限状態マシン１０２内
で待ち行列化処理が開始される。待ち行列化要求はレジ
スタ１００にセーブされる。

第２の操作（ステップ１１１）で、先に第３図に関して
説明したように、待ち行列に入れるべきメツセージの第
１バツフアのアドレスを含むメツセージ・アドレスから
メツ”セージ・バッファ制御ブロック（ＢＣＢ）のアド
レスを算出する。

このＢＯＢブロックのＭＣＣＢ及びＢＣＣＢの２ワード
が読み取られてセーブされる。これらのワードは、今後
の操作で使用されるメツセージ・バイト・カウントを含
む。

また、メツセージを入れるべき待ち行列の識別ＱＣＢ　
　Ｉｄから待ち行列のアドレスＱＣＢＡＤＤも生成され
る。

次に（ステップ１１２で）、ＱＣＢブロックが読み取ら
れセーブされる。このブロックは新しいメツセージを入
れるべき待ち行列のバッフトカウントを含む。

ステップ１１３で、待ち行列に入れるべきメツセージの
バッファ・カウントＱＢＣを算出する。

これはＭＣＣＢからのバッファ・カウントをバッファの
内容（すなわち好ましい実施例では２５８バイト）で割
った商に等しい。この数字をＱＣＢから読み取られた待
ち行列バッファ・カウントに加えて、新しいバッファ・
カウントが算出される。

ステップ１１４で、このカウントを最大バッファ・カウ
ントと比較する。

最大バッファ・カウントより小さい場合には、そのカウ
ントをバッファしきい値と比較する（ステップ１１５）
。

バッファしきい値より大きい場合には、しきい値識別子
がＱＣＢの５ＴＡＴＵＳフイールド中で設定され、リタ
ーン・コードが生成される（ステップ１１６）。

そうでない場合には、しきい値識別子がＱＣＢの５ＴＡ
ＴＵＳフイールド中でリセットされ、リターン・コード
が生成される（ステップ１１７）。

第１０Ａ図に示されているステップ１１０ないし１１７
は制御ブロックを取り出して検査するためのものである
。

次に、第１０Ｂ図に示すように待ち行列化処理が実行さ
れる。

まずはじめに、有限状態マシン１０４が、ステップ１１
２でセーブされたＱＣＢ　　５ＴＡＴＵＳフイールドか
ら、その待ち行列が空であるかどうか判定する（ステッ
プ１２０）。

空の場合には、この待ち行列の新しいＱＣＢが作成され
、メモリのＱＣＢアドレスに書き込まれる（ステップ１
２１）。

ＨＥＡＤ及びＴＡＩＬフィールドにはメツセージ・アド
レスＭＳＧ　　ＡＤＤが書き込まれ、５ＴＡＴＵＳフイ
ールドには情報待ち行列が空でないという情報が書き込
まれる。また待ち行列バッファ・カウントにはステップ
１１３で算出された新しいバッフトカウントＱＢＣが書
き込まれる。

ステップ１２２で、ＱＣＢ　　ｆｄが検査され、マイク
ロコード・インバウンド待ち行列に対して待ち行列化処
理が実行されたか否かを判定する。

実行された場合には、サービス・テーブルのアドレスが
作成され、サービス・テーブルが更新される（ステップ
１２３）。

マイクロプロセッサに割込みが発行され（ステラ７”１
２４）、マイクロコード・インバウンド待ち行列が空で
ないことを知らせる。したがってマイクロプロセッサは
待ち行列解除処理を開始してその待ち行列内に入ってい
るメツセージを獲得し、メツセージ（経路指定、経路制
御）を処理し、メツセージを宛先アウトバウンド待ち行
列に入れる。

この動作は、マイクロコードによってメツセージを処理
しなければならないときだけ必要である。

そのような場合、マイクロプロセッサは、マシン９０に
待ち行列解除大域側指令を送ってメツセージを獲得する
。マシン９０は後で第１１Ａ図及び１１Ｂ図に関して説
明するように扱われる。マイクロプロセッサはメツセー
ジ（経路指定の流れの制御）を処理し、待ち行列化大域
側指令を送ってリンク・アウトバウンド待ち行列にそれ
らのメツセージを入れる。次にメツセージはリンク・ア
ウトバウンド待ち行列から宛先ユーザに送られる。

続いて、リターン・コードが生成され、待ち行列化応答
がバス２４を介して送られる。

待ち行列がマイクロコード・インバウンド待ち行列でな
い場合には、アダプタ・インターフェースのステージ日
ン・サービス手段８８が活動化される（ステップ１２６
）。したがって、手段８８は、アダプタに接続されてい
るユーザに関するリンク・アウトバウンド待ち行列が送
信すべきメツセージを含んでいるか、またはリンク・イ
ンバウンド待ち行列が後で第２６図に関して説明するよ
うに処理するため読み取られることに気づく。

待、ち行列が空でないということが検出された（ステッ
プ１２０）場合、メツセージ待ち行列の末尾のバッファ
制御ブロックのアドレスが、待ち行列制御ブロックの末
尾フィールドから生成される。

バッファ制御ブロックが読み取られ、その内容がセーブ
される（ステップ１２７）。

メツセージ中アドレスに等しいバッファ制御ブロック（
ＭＣＣＢ）に書き込むべき次のメツセージ・アドレスが
生成され、ＭＣＣＢに書き込まれる（ステップ１２８）
。

新しい待ち行列制御ブロックが生成される（ステップ１
２９）。

末尾フィールドはメツセージ・アドレスに等しく、ＱＢ
Ｃはステップ１１３で算出された新しいＱＢＣに等しい
。待ち行列状況は「空ではない」である。新しい待ち行
列制御ブロックが書かれる。

ステップ１２４．１２Ｅｌ、１２９またはステップ１１
４の後の待ち行列化処理の最終ステップ（ステップ１３
０）で、リターン・コードが生成され、出力レジスタ１
００を介してバス２４上にＥＮＱ応答が送られる。

次に第１１Ａ図及び１１８図を参照して、待ち行列解除
処理を実施するために大城副指令マシン９０が実行する
動作について説明する。

ＤＥＱ要求をバス２４から受け取る。この要求は、メツ
セージをそこから外すべき待ち行列の識別ＱＣＢ　　ｉ
ｄを含む。

要求アドレスとデータ・フィールドが１つの入力レジス
タ１００にセーブされる（ステップ１４０）。ＱＣＢア
ドレスがＱＣＢ　　ｉｄから生成される（ステップ１４
１）。

ＱＣＢブロックが読み取られ（ステップ１４２）、その
内容がレジスタ１００にセーブされる。

このブロックは、その待ち行列の第１バツフアのアドレ
スを含む。

この第１バツフアのＢＣＢブロックのアドレスが生成さ
れ、ＢＣＢブロックが読み取られる。ＭＣＣＢ及びＢＣ
ＣＢ情報がセーブされる（ステップ１４３）。

メツセージ・バッファ・カウントが算出される（ステッ
プ１４４）。これは、ＭＣＣＢから読み取ったメツセー
ジ・バイト・カウントをバッファ・バイト・カウントで
割った商に等しい。このバッフドパイト・カウントは、
好ましい実施例では２５６である。

新しいバッフトカウントが算出される。これは待ち行列
制御ブロック内に含まれる旧ＱＢＣからメツセージ・バ
ッファ・カウントを引いた差に等しい。

新しい待ち行列バッファ・カウントをバッファしきい値
と比較する（ステップ１４５）。そのカウントがし者い
値より大きい場合には（ステップ１４８）、その待ち行
列状況のしきい値標識が設定され、リターン・コードが
生成される。

カウントがしきい値より小さい場合には（ステップ１４
７）、Ｌきい値標識がリセットされ、リターン・コード
が生成される。

次に待ち行列解除が実行される（第１１Ｂ図）応答デー
タ・フィールドが生成される（ステップ１５０）。戻さ
れるメツセージ・アドレスは、待ち行列制御ブロックの
頭部フィールドに含まれる待ち行列の第１バツフアのア
ドレスである。

ＱＣＢのＨＥＡＤフィールドをＴＡＩＬフィールドと比
較する。

両者が等しい場合には、待ち行列が空であることを意味
し、「待ち行列が空である」に一致する待ち行列状況と
リターン・コードが生成される（ステップ１５２）。

待ち行列制御ブロックに新しい待ち行列バ。

ファ・カウント＝０が書き込まれる（ステップ１５３）
。

次に、ステップ１５４で、ステップ１４０でセーブされ
たＱＣＢ　　ｉｄが検査され、その待ち行列がマイクロ
コード・インバウンド待ち行列であるかどうかが判定さ
れる。

そうである場合、その待ち行列グループに対するサービ
ス・テーブル・アドレスが生成され、サービス・テーブ
ルが更新される（ステップ１５８）。

そうでない場合は、要求テーブル８９の状況ビットがリ
セットされる（ステップ１５６）。次に、ステップ１５
５または１５８の後で、リターン・コードが生成され、
出力レジスタ１００−を介してバス２４上に待ち行列解
除応答が送られる（ステップ１５７）。

要求の発行元は外されたメツセージのアドレスを受け取
った後そのメツセージを処理することができる。

ステップ１５１でそのＨＥＡＤアドレスが待ち行列制御
ブロック内のＴＡＩＬアドレスと異なると判定された場
合は、ステップ１４３でセーブされた次のメツセージ・
アドレスに等しい待ち行列制御ブロックのＨＥＡＤアド
レスが作成され（ステップ１５８）、新しい待ち行列制
御ブロックと共に待ち行列制御ブロックに書き込まれる
（ステップ１５８）。

次にＤＥＱ応答がバス２４上に送られる（ステップ１５
７）。

次に第１２Ａ図と１２Ｂ図を参照して空きバッファ待ち
行列からバッファを外すために行なわれる処理について
説明する。大城副指令のＤＥＱＦＲＥＥ発行元は空きバ
ッファ供給マシン９２である。

大城副指令マシンがＤＥＱ　　ＦＲＥＥ副指令をバス２
４から受け取る（ステップ１６０）。

このとき、空きバッファ待ち行列制御ブロックのアドレ
スは空きバッファ待ち行列制御ブロック・アドレスであ
る。ＱＣＢが読み取られセーブされる（ステップ１６１
）。

ＱＣＢのＨＥＡＤフィールドから第１バツフアのバッフ
ァ制御ブロックのアドレスが生成される。

ＢＣＢが読み取られ、ＭＯＣＢとＢＣＣＢがセーブされ
る（ステップ１８２）。

新しい待ち行列バッファ・カウントが算出される（ステ
ップ１６３）。この新しいカウントは、ＱＣＢ内の旧待
ち行列バッファ・カウントから１を引いた差に等しい。

新しいＱＢＣが、ＱＣＢ中で設定されステップ１６１で
セーブされた限定バッファしきい値と比較される（ステ
ップ１６４）。

しきい値より小さい場合、待ち行列状況及びリターン・
コードに関する限定しきい値標識がリセットされる（ス
テップ１６５）。

しきい値より大きい場合は、待ち行列状況及びリターン
・コードに関する限定しきい値標識がセットされる（ス
テップ１６８）。

新しいＱＣＢが臨界しきい値と比較される（ステップ１
６７）。しきい値より小さい場合は、待ち行列状況及び
リターン・コードに関する臨界しきい値標識がリセット
される（ステップ１６８）。

しきい値より大きい場合は、状況及びリターン・コード
に関する臨界しきい値標識がセットされる（ステップ１
θ８）。

次に、第１２Ｂ図に示すように、待ち行列解除処理が行
なわれる。

応答データ・フィールドが生成される（ステップ１７０
）。これはステップ１６１でセーブされたＨＥＡＤフィ
ールドに等しい。

新しいＱＢＣに一致する待ち行列バッファ・カウントが
生成される。ステップ１６２でセーブされた次のメツセ
ージ・アドレスに一致するＱＢＣの新しいＨＥＡＤフィ
ールドが生成され、ＱＣＢが書き込まれる（ステップ１
７１）。

リターン・コードが生成され、ＤＥＱ　　ＦＲＥＥ応答
がバス２４上に送られる（ステップ１７２）。

このようにして、空きバッファ供給マシン９２は、後で
説明するように専用バッファ・プールに追加される空き
バッファのアドレスを獲得する。

次に、これらのメツセージの内容が宛先ユーザに首尾よ
く送られたとき、バッフ１を空きバッフ１待ち行列に入
れる解放処理について、第１３Ａ図、第１３Ｂ図及び第
１３０図を参照して説明する。

空きバッフ１待ち行列では、次のメツセージ・アドレス
がＭＣＣＨに含まれているためにバッファが互いに連鎖
され、メツセージが１つのバッファだけに含まれている
と考えられるので、ＢＣＣＢ内の次のバッファ・アドレ
スは常にＦＦＦＦに一致する。

第１３Ａ図の第１の動作で解放処理の準備が行なわれる
。

ＲＥＬＥＡＳＥ要求をバス２４から受け取る（ステップ
１８０）。これは解放すべきメツセージのアドレスを含
む。

このメツセージは、１つのバッファだけに含まれている
こともあり、また連鎖された複数のバッファに含まれる
こともある。

そのメツセージの第１バツフアのバッファ制御ブロック
（ＢＣＢアドレス）がメツセージ・アドレスから生成さ
れる。ＭＣＣＢ及びＢＣＣＢ情報が読み取られる。待ち
行列制御ブロック・アドレスＱＣＢ　　ＡＤＤが生成さ
れる。これは空きバッファ待ち行列アドレスと一致する
。ＱＣＢの内容が読み取られセーブされる（ステップ１
８１）。

新しい待ち行列バッファ・カウントすなわち新しいＱＢ
Ｃが算出される。これはステップ１８１でセーブされた
ＱＣＢブロック内に含まれる旧バッファφカウントにメ
ツセージ・バッフトカウントを加えた和に一致する。メ
ツセージ・バッファ・カウントは、ステップ１８１でセ
ーブされたＭＣＣＢ内に含まれるメツセージ・バイト・
カウントに一致する（ステップ１８２）。

新しいＱＢＣがステップ１８１でセーブされたＱＢＣ内
に含まれる限定バッファしきい値と比較される（ステッ
プ１８３）。

しきい値よりも小さい場合、待ち行列状況及びリターン
・コードに関する限定しきい値標識がセットされる（ス
テップ１８４）。

しきい値よりも大きい場合は、待ち行列状況及びリター
ン・コードに関する限定しきい値標識がリセットされる
（ステップ１８５）。

新しいＱＢＣはまた臨界バッファしきい値とも比較され
る（ステップ１８８）。しきい値よりも小さい場合は、
待ち行列状況及びリターン・コードの臨界しきい値標識
がセットされる（ステップ１８７）。しきい値より大き
い場合は、待ち行列状況及びリターン・コードの臨界し
きい値標識がリセットされる（ステップ１８８）。

次にメツセージ・バッファが検査され、第１３Ｂ図に示
すようにマークされる。

カウンタ「現在のバッファ・アドレスＪ　　（ＣＢＡ）
がメツセージ・アドレスの初期値に設定される（ステッ
プ１８９）。

ステップ１８１でＢＣＣＢからセーブされた次のバッフ
ァ・アドレスに一致する次のメツセージ・アドレスが生
成される（ステップ１９０）。

次のバッファ・アドレスが検査される（ステップ１９１
）。

次のバッファ・アドレスがＦＦＦＦに一致スル場合は、
バッファが最終メツセージ・バッファであることを意味
し、ＦＦＦＦに一致する次のバッファ・アドレスが生成
され、ＦＦＦＦに一致するＭＣＣＢとＢＣＣＢが書き込
まれる（ステップ１９２）。

ＦＦＦＦに一致しない場合は、ＦＦＦＦに一致スル次の
バッファ・アドレスが生成され、ＣＢＡカウンタがステ
ップ１９０で生成された次のバッフＴ・アドレスに設定
される。ＭＣＣＢにＣＢＡ値が書き込まれ、ＢＣＣＢに
ＦＦＦＦが書き込まれる（ステップ１９３）。

次のＢＣＢアドレスが生成され、次のＢＣＣＢが読み取
られ、セーブされる（ステップ１９４）。

次に、ステップ１９０に入り、次のバッファ・アドレス
がＦＦＦＦであることが、すなわちメツセージ・バッフ
ァの制御ブロックが更新されたことが判明するまで処理
が実行される。次に第１３Ｃ図に示すように待ち行列化
処理が実行される。

空きバッファ待ち行列の最終バッファのＢＣＢのアドレ
スが、空き待ち行列制御ブロックのＴＡＩＬフィールド
から生成される。ブロックの内容が読み取られセーブさ
れる（ステップ１９５）。

ステップ１８１でセーブされたメツセージ・アドレスに
一致するＭＣＣＢに次に書き込むメツセージ・アドレス
が、空きバッフ１待ち行列の最終メツセージ・バッファ
のＭＣＣＢブロックに（解放前に）書き込まれる（ステ
ップ１９６）。

ＣＢＡカウンタ値及びステップ１８２で算出された待ち
行列バッファ・カウントに等しいＱＣＢのＴＡＩＬフィ
ールドが生成され、ＱＣＢブロックが書き込まれる（ス
テップ１９７）。

最後に、リターン・コードが生成され、ＲＥＬＥＡＳＥ
応答がバス２４上に送られる。

次に空きバッファ供給マシン９２について第１４図を参
照して説明する。

マシン９２は、専用ハッフトプール（ＬＢＰ２００）を
備えている。ＬＢＰ２００はランダム・アクセス・メモ
リであり、ＤＥＱ　　ＦＲＥＥ大域副指令応答中で空き
バッファ供給マシン９２が受け取った空きバッファのア
ドレスがそこに書き込まれる。

待ち行列解除空き大域側指令が制御回路２０２から送ら
れる。これは第１５Ａ図及び第１５Ｂ図に示すような専
用バッファ・プールのローディング操作を実施する有限
状態マシンである。

レジスタ２０４は、有限状態マシン２０２用の作業レジ
スタと、バス２４とのインターフェースをとる入出力レ
ジスタを含む。

有限状態マシン２０２はまた、線２０５−Ｌ及び２０５
−Ｃを介してリターン・コードを受け取る。このリター
ン・コードは、空きバッファ待ち行列が満杯の標識を与
えるＤＥＱ　　ＦＲＥＥ大域副指令応答中で大城副指令
マシン９０から送られる、限定しきい値に達した及び臨
界しきい値に達したとのコードである。

専用バッファ・プールはアクセス・マネージャ２０Ｂの
制御下でアクセスされ、専用バッファ・プールに含まれ
るバッファ・アドレスの数の標識を有限状態マシン２０
２に供給するカウンタ２０８の制御下で動作する。

専用バッファ・プール２００のアドレスが、後で第１５
Ｂ図に関して説明するように、ポインターイン・レジス
タ２１２及びポインターアウト・レジスタ２１４の制御
下でバス２１０に提供される。

有限状態マシン２０２は回線２１４を介してアービタ２
８にバス要求を供給し、回線２１６を介してアービタ２
８からバス許可信号を受け取る。

何限状態マシン２０２は後で第１６図に関して説明する
ようにＬＥＡＳＥ大域副指令の実行も行なう。

マシン２０２は、バス２４から専用化要求を受け取り、
要求側に、専用バッファ・プール２００からＬＥＡＳＥ
レジスタ２１８に記憶されるバッファのアドレスを供給
する。

次に第１５Ａ図及びＢ図を参照して専用バッファ・プー
ルのローディングについて説明する。

まずはじめに（ステップ２５０）有限状態マシン２０２
が専用化大域側指令が進行中であるかどうか検査する（
ステップ２５１）。検査中である場合、処理は待ち状態
となる。

進行中でない場合、マシン２０２は専用バッファ・プー
ルが満杯であるかどうか検査する（ステップ２５２）。

満杯である場合、ステップ２５１で処理が再開される。

満杯でない場合、ＤＥＱ　　ＦＲＥＥ大域副指令要求が
生成され、線２１４が活動化される（ステップ２５３）
。

許可線２１６を検査して（ステップ２５４）、空きバッ
ファ供給マシンがバス２４にＤＥＱＦＲＥＥ要求を送出
できるかどうか検査する。

線２１Ｂがアービタ２８によって活動化されると、ＤＥ
Ｑ　　ＦＲＥＥ要求が特定のレジスタ２０４を介してバ
ス２４上に送られる（ステップ２５５）。

次に、有限状態マシンがＤＥＱ　　ＦＲＥＥ応答を待つ
（ステップ２５６）。応答を受け取ると（ステップ２５
７）、バッファ・アドレス及びリターン・コードが特定
の作業レジスタ２０４にセーブされる。

次に、専用化大域側指令が進行中であるかどうか判定す
るために検査が行なわれる（ステップ２５８）。リター
ン・コードが検査され（ステップ２５８）、待ち行列が
満杯の場合は、マイクロプロセッサ１８の制御装置に割
込みを行なうための割込み信号が活動化される（ステッ
プ２５９）。

また許可信号または許可応答を所与の時間内に受け取ら
なかった場合には、ステップ２５９に入る。

イエスの場合には、処理が待機状態となり、ノーの場合
にはカウンタ２０８が検査される（ステップ２５９）。

バッファ・カウントが０であることが判明した場合、ス
テップ２５７でセーブされたバッファ・アドレスが専用
レジスタ２１８に書き込まれ、カウンタが１に設定され
る（ステップ２６０）。次に処理がステップ２８５へ進
む。

カウンタ値がゼロではないことが判明した場合、バッフ
ドアドレスがレジスタ２１２内のポインタで指示される
アドレスに書き込まれ、カウンタがＰＯＯＬＣＯＵＮＴ
＋１に設定される（ステップ２６１）。

次に、レジスタ内のポインタの内容がＦＦに一致してい
るかどうか検査される。ＦＦはバッファ・プールが満杯
であることを示す（ステップ２６２）。ＦＦに一致して
いる場合には、レジスタ２１２内のポインタがＯＯに設
定され（ステップ２６３）、そうでｔい場合には、ポイ
ンタが１だけ増分される（ステップ２６４）。

次に、アービタ２８に通じる大城副指令要求線２１８が
リセットされ（ステップ２８５）、ステップ２５１で処
理が再開される。

有限状態マシン２０２はまた、バッファを特徴とする特
定のユーザに空きバッフ１のアドレスを提供するため、
ＬＥＡＳＥ副指令を処理する。

ＬＥＡＳＥ副指令の処理は第１６図のとおりである。

ＬＥＡＳＥ要求はバス２４から受け取って、特定の作業
用レジスタ２０４にセーブされる（ステップ２７０）。

空きバッファ待ち行列制御ブロック内の「臨界しきい値
に達した」標識が検査される（ステップ２７１）。

この標識が設定されている場合、空きバッファ待ち行列
が臨界数のバッファを含むことを意味し、急送流れに対
するＬＥＡＳＥ要求のみが受け入れられる。したがって
ＬＥＡＳＥ要求内の急送流れビットが検査される（ステ
ップ２７２）。それが活動状態にある場合、あるいは空
きバッファ待ち行列（ＦＢＱ）が臨界満杯状態でない場
合にはステップ２７３に入る。

ステップ２７３で、専用バッフトプールの状況が検査さ
れ、空でないことが判明した場合は、ステップ２７４に
入る。

ステップ２７４で、リターン・コードが生成される。専
用バッファ・プールのポインタアウト・レジスタ２１４
によって供給されるアドレスの位置が読み取られる。カ
ウンタ２０８が１だけ減分され、専用レジスタ２１８の
内容とリターン・コードがバス２４上に送られる。読み
取られた専用バッファ・プール位置の内容が専用レジス
タ２１８に再ロードされる。

ステップ２７５で、ポインタアウト・レジスタの内容が
最大値ＦＦであるかどうか検査される。

ＦＦである場合は、ポインタアウト・レジスタ２１４が
リセットされる（ステップ２７６）。そうでない場合は
、レジスタが１だけ増分される（ステップ２７７）。

ステップ２７３で専用バッファ・プールが空であると判
定された場合、あるいはステップ２７２で急送流れビッ
トが活動状態にないことが判明した場合はステップ２７
８に入る。

ＬＥＡＳＥ要求が拒絶されたことを示すリターン・コー
ドが生成され、ＬＥＡＳＥ応答がバス２４上に送られる
。

大城副指令マシン９０と空きバッフ１供給マシン９２が
、マイクロプロセッサ１８により、バス２４とレジスタ
１００及び２０４を介してマイクロプロセッサから送ら
れた制御メツセージで初期設定されリセットされる。

初期設定処理はマイクロプロセッサ１８で実行されるマ
イクロ・コードによって実施される次の各ステップから
構成される。

空きバッファ待ち行列とメツセージ待ち行列制御ブロッ
クのＴＨＲＥＳＨＯＬＤフィールドが書き込まれる。待
ち行列制御ブロックの待ち行列最大バッファ・カウント
が書き込まれる。

緩衝空間は、バッファ制御ブロックを書き込んでバッフ
ァをそれらが空きバッファ待ち行列を形成する順序で連
鎖することにより書式化される。

バッファ供給マシンはＦＢＳ活動制御メツセージを発行
することにより活動化される。次に、空きバッファ供給
マシンが２５８ＤＥＱ　　ＦＲＥＥ大域副指令を発行し
て専用バッファ・プール２００を充填する。

レジスタとカウンタをクリアし、空きバッファ供給マシ
ン９２を非活動化するリセット制御メツセージによって
、マシン９０と９２がリセットされる。

大域側Ｉ旨令マシン９０と有限状態マシン９２中に設け
られる論理回路とを限状態マシンについては詳細は示さ
ない。当業者ならそれらの機能を表すフローチャートか
ら容易に実施できるはずである。

次に、先に第６図に関して説明したのと同じ連鎖の概念
を利用して、リンク・インバウンド待ち行列がアダプタ
・インターフェース２２によってどのように作成される
かについて説明する。

データ移動受信回路（ＲＣＶ）８８は次の諸機能を実行
する。

ＲＣＶ回路８Ｂは、アダプタ１４が受け取ったインバウ
ンド・データをバス３００を介して獲得する。

ＲＣＶ回路８６は、フリップ／フロップ・バッファ・イ
ンターフェース機構を有している。この機構は、フリッ
プ制御レジスタ３０３を伴ったフリップ・バッファ３０
２と、フロップ制御レジスタ３０５を伴ったフリップ／
フロップ・バッファ３０４を含む。制御バッファ３０３
及び３０５は、フリップ／フロップ・バッフｙ　３０２
及ヒ３０４を処理するのに使用される情報を保持する。

フリップ／フロップ・バッファ３０２及び３０４の最大
容量は、受信するデータ・バーストの長さにより異なる
。ただし、受信データ・バーストが２５６バイト構成で
あるものと仮定する。

ＲＣＶ回路８６はまた有限状態マシン３０６と有限状態
マシン３０８を含む。マシン３０６はフリップ／フロッ
プ・バッファ３０２及び３０４からのデータを多重化回
路８０を介してメモリ１０に転送する。マシン３０８は
、バッファとメツセージを連鎖させ、それらを待ち行列
に入れてリンク・インバウンド待ち行列ＬＩＱを作成す
る。

メツセージの転送はスケジューリング回路３１０の制御
下で行なわれる。これは、有限状態マシン３０Ｂ及び３
０８によって実行される各種操作のタイミングを調整す
る。

初期設定時に、ＣＢ制御ブロック・バッファ３１２は一
部の制御情報を含む制御ブロックを受け取る。これらの
制御ブロックは、データ・バーストが対応するリンク・
インバウンド待ち行列に転送されたときに更新される。

データ・バーストがそこからリンク・インバウンド待ち
行列に転送される転送先の選択されたユーザに関する制
御ブロックが、ＣＢレジスタ３１４に記憶される。

有限状態マシン３０６と３０８はアダプタに接続された
複数のユーザによって共用される。また、両方のマシン
は、特定のユーザ・データ・バーストを処理するたびに
、そのユーザに対応する制御情報の状態を知っていなく
てはならない。

マシン３０６はデータ・バーストの処理を開始するとき
、対応する制御ブロックをバッファ３１２からレジスタ
３１４にロードする。制御ブロックのアドレスは、フリ
ップ／フロップ制御レジスタ３０３及び３０５にロード
された識別フィールドによって提供される。それが、ア
ドレス・バス３１３を介してバッファ３１２に供給され
る。制御ブロックのローディングは、現在のデータ・バ
ーストに関連するユーザが前のユーザとは異なる場合に
のみ行なわれる。次に、レジスタ３１４の内容がマシン
３０６によって使用され、バースト処理時に更新され、
全バースト・データがリンク・インバウンド待ち行列に
転送された後に、その内容がバッファ３１２にセーブさ
れる。したがって、他のユーザに注意しながら特定のユ
ーザの状態を保持し、次のバーストを処理しなくてはな
らないときに、同じ条件で再開することができる。

制御ブロックの内容は次のとおりである。

現メツセージ・アドレス（２バイト）：メモリ１０−２
に現在アセンブルされているメツセージのアドレス。こ
のフィールドは、メツセージの第１データ・バーストが
処理されるたびにマシン３０６及び３０８により更新さ
れる。これは、空きバッファ供給マシン９２から獲得さ
れた空きバッファのアドレスである。

一現ハッフトデータ記憶アドレス（２バイト）： メツセージ・データを記憶するために現在使用されてい
るバッファのアドレス。メツセージのはじめに、このフ
ィールドはメツセージ・アドレスと同じ値で初期設定さ
れる。次に、現在のバッファが横杆になり、現在のメツ
セージのデータをＬＩＱ待ち行列に引き続き記憶するた
めに新しいバッファが必要となるたびにこのアドレスは
更新される。

メツセージ累積バイト・カウント（２バイト）： 受信されているメツセージによりすでにメモリ１０−２
に入れられたバイトのカウント。このカウントは、ＬＩ
Ｑ待ち行列内で使用されている空間を表し、着信メツセ
ージに対する有効に受け取ったバイト数とは異なること
がある。たとえば、バッファ・オフセットの値がこのカ
ウントに含まれる。

実際に、このフィールドは、現バッファの内部のどのア
ドレスに現在のバーストのデータを記憶するべきかを判
定するのに使用される。（８個の最下位バイトが最高２
５６バイトのデータを含むことのできるバッファ内の変
位に対応する）。

−オフセット（１バイト）： メツセージの第１バッファ内部の、第１有意データ・バ
イトをロードする場所（バッファ変位値）。

これはマイクロコードによって設定され、ワード境界上
になくてはならない（４バイトの倍数）。

カットオフ（１バイト）： メツセージを記憶するのに使用できるバッファの最大数
。マイクロコードによって設定される。

マシン３０６は、所与のメツセージに対するデータ・バ
ーストを引き続き記憶するために空きバッファを必要と
するたびに、その限界を超えていないかどうか検査する
。限界を超えた場合は、マシン３０６はメツセージをク
ローズしてメツセージ連鎖制御ブロックＭＣＣＢ中で対
応するエラー状況を設定し、その制御ブロック内でカッ
トオフ・フラッシュ・ビットをセット・アップする。

−内部フラグ（各１ビツト）： 処理標識内のメツセージ：　新しいメツセージを開始す
る（第１バーストがオンで最終バーストがオフである）
とき、マシン３０８によって設定される。メツセージの
処理を完了した（最終バーストがオンである）とき、マ
シン３０６によってリセットされる。この標識は、第１
バーストがオン状態にあることが判明したとき、前のメ
ツセージがまだ処理中であるか否かを知り、次に新しい
処理を開始する前にそれを完了するため、マシン３０６
によって検査される。

カットオフ・フラッシュ標識： メツセージを記憶するのに必要なバッファの数がカット
オフ限界を超えたときマシン３０θによって設定される
。このメツセージに関する次のデータ・バーストはすべ
てフラッシュされる。新しいメツセージの最初のデータ
・バーストが発生したとき、マシン３０６によってリセ
ットされる。

フリップ／フロップ・バッファ機構３０２及び３０４は
次に説明するように動作する。

通常の動作モードでは、アダプタ１４はデータ・バース
トを受信しアセンブルすると、フリップ／フロップ・バ
ースト・バッファ３０２または３０４にそれを充填し、
マシンは、その内容をリンク・インバウンド待ち行列に
転送してフリップ／フロップ・バースト・バッファを空
にする。フリップ／フロップ・バースト・バッファ３０
２及（、（３０４が共に横杆の場合にはアダプタ１４は
、マシン３０６がフリップ／フロップ・バッファ３０２
または３０４の処理を完了するまで待たなくてはならな
い。

各フリップ／フロップ・バッファ３０２及ヒ３０４に関
連する制御フィールドにより、データ・バーストを処理
するのに必要なすべての制御情報が渡され、レジスタ３
０３及び３０５に記憶される。

このフリップ／フロップ制御フィールドの内容は次のと
おりであるニ ー　ユーザ識別（７ビツト）： アダプタ１４によってロードされ、データ・バーストが
どのユーザに属するかを指示する。

−バースト・レディ（１ビツト）： アダプタ１４によって設定され、対応するフリップ／フ
ロップ・バッファが、マシン３０６が処理できる状態に
あることを、すなわちデータがロードされ、関連する制
御がすべて設定されていることを指示する。リンク・イ
ンバウンド待ち行列内のすべてのデータを転送し、フリ
ップ／フロップ・バッファが再度空いてアダプタ１４か
ら供給を受けられる状態になったときに、マシン３０６
によってリセットされる。フリップ／フロップ・バース
ト・レディ標識が共にオンの状態のときは、アダプタ１
４はそれらのうちの１つが空き状態になるまで待たなく
てはならない。

−ヘッダまたはデータ標識（１ビツト）：アダプタ１４
によって設定され、データ・バースト・バッファの内容
を「ヘッダ」とみなして、リンク・インバウンド待ち行
タリにメツセージ・バイト・アドレス・ゼロから順に記
憶すべきことを指示する。単一のメツセージの処理中に
複数のヘッダが発生した場合は、それらは相互にオーバ
ーレイする。

−第１バースト（１ビツト）： アダプタ１４によって設定され、関連するバースト（ヘ
ッダまたはデータ）が新しいメツセージの第１バースト
であることを指示する。これはまた、前のメツセージが
「最終バースト」によって終了しないときにそのメツセ
ージをクローズする（したがって１個または数個のフラ
グで分離された２つの５ＤＬＣフレームを効率的に処理
することができる）。

最終バースト（１ビツト）： アダプタ１４によって設定され、関連するバースト（ヘ
ッダまたはデータ）がメツセージの最終バーストであり
、回路３０８がメツセージをクローズし、それを前のメ
ツセージに（必要に応じて）連鎖し、関連するＬＩＱに
入れなくてはならないことを指示する。

−バースト・バイト・カラン）（９バイト）：アダプタ
１４によってロードされ、現在のバースト内の有意バイ
トの数を指示する。中間バーストの場合は、これは４バ
イトの倍数でなくてはならない。最終データの場合及び
ヘッダ・タイプのバーストの場合はこれは任意の値でよ
い。

−メツセージ状況有効（１ビツト）： アダプタ１４によって設定され、メツセージ状況フィー
ルドが有効であることを指示する。

−メツセージ状況（２バイト）： アダプタ１４によって充填され、経路指定情報など処理
中のメツセージに関する情報を与え、あるいはデータと
並列に情報を転送する。この状況は、マシン３０Ｂによ
ってメモリ１０内のメツセージ制御ブロックに転送され
る。

通常１個の状況しかメツセージと並列に送ることができ
ない。状況が複数発生した場合には、それらは相互にオ
ーバーレイし、最後の状況が前の状況に優先する。明示
的最終バースト標識がオンで終わらないメツセージに単
一のバースト・メツセージ（第１及び最終バースト標識
が共にオン）が続くメツセージ状況は許されない。（そ
のような場合、その状況が前のメツセージに属するかま
たは現在のメツセージに属するかを判定することは不可
能である）。

第１８図は、電源投入リセット以降のスケジューラ３１
０の状態図である。

電源投入リセット時には、データ転送マシン３０６内の
フリップ／フロップ標識がフリップ・バースト・バッフ
ァ３０２を指す。これは、フリップ標識線３２０を活動
化し、フロップ標識線３２１を非活動化する（ステップ
３３０）。

マシン３０６及び３０８は、遊休状態になり、制御１フ
リップ・レジスタ３０３内で対応するバースト・レディ
標識がアダプタによって設定されるのを待つ（ステップ
３３１）。

次に、ステップ３３１で、制御レジスタ３０３または３
０５内のユーザ識別を制御ブロック・レジスタ３１４と
比較して、ユーザ番号が変更されているかどうかが検査
される。

変更されている場合には、新しい制御ブロックがバッフ
ァ３１２からレジスタ３１４に転送される（ステップ３
３３）。

ユーザ番号が変更されていない場合、または制御ブロッ
クのローディング後に、後で第１９図を参照して説明す
るようにフリップ・バッファ・データが処理され、ＬＩ
Ｑ待ち行列に転送される（ステップ３３４）。

処理の終わりに、制御ブロックがセーブされる（ステッ
プ３３５）。フリップ・レジスタ内のバースト・レディ
標識がリセ、ツトされる（ステップ３３６）。

フリップ／フロップ標識が検査される（ステップ３３７
）。それがｒ’ＬＩＰに一致する場合には、ＦＬＯＰに
変更される（ステップ３３８）。ＦＬ。

ＯＰに一致する場合は、ＦＬＩＦ’に変更される（ステ
ップ３３θ）。これによって前述のフリップ／フロップ
機構が動作する。

次に、ステップ３３１でスケジューリング処理が再開さ
れる。

次に第１９図を参照してデータ転送操作（ステップ３３
４）について説明する。

データ・バーストの特性に応じて、次の４つの処理段階
を実行しなくてはならない。

−新しいメツセージを開始し、場合によっては前のメツ
セージをクローズするメツセージ開始段階 −状況情報をメツセージＭＣＣＢに転送する状況段階 第１バツフ１のアドレスＯにあるヘッダまたはデータを
作成中のメツセージの現バッファに転送するヘッダまた
はデータ段階 現メツセージをクローズして、対応するＬＩＱ待ち行列
に入れるメツセージ終了段階メツセージ開始段階の第１
ステツプ３５０で、育成状態マシン３０６が線３１６上
でアービタ２８に対する要求を設定する（第１７図）。

アービタは線３１７上に許可信号を出して応答する。

制御フリップ／フロップ・レジスタ３０３または３０５
内の第１バースト・ビットが検査される（ステップ３５
１）。

これが１に設定されていることが判明した場合、メツセ
ージの第１バーストを受け取ったことを意味し、制御ブ
ロック・レジスタ３１４内の処理内部フラグ中のメツセ
ージを検査することにより、前のメツセージがなお処理
中であるかどうか検査される（ステップ３５２）。この
フラグが１に設定されている場合、前のメツセージの処
理を完了しなくてはならない（ステップ３５３）。この
フラグが０に設定されている場合、あるいは前のメツセ
ージの処理が完了したとき、新しいメツセージの処理が
開始される（ステップ３５４）。これらのステップ３５
２ないし３５４については後で第２０図を参照して説明
する。

次に、フリップ／フロップ制御レジスタ３０３／３０５
内のメツセージ状況有効ビットが検査される（ステップ
３５５）。これが１に設定されている場合は、その状況
が処理される（ステップ３５６）。そうでない場合は、
ステップ３５７に入る。

ステップ３５７は、データ転送の第１ステツプである。

まず初めに、受信バーストがＨＥＡＤＥＲ情報またはデ
ータを含むかどうかが検査される。

データを含む場合には、バースト・バイト・カウントが
検査される（ステップ３５８）。それが０より小さい場
合、ＣＢレジスタ３１４内のメツセージ・バイト・カウ
ントが更新される（ステップ３５９）。これについては
後で第２１図を参照して説明する。

０より小さくない場合には、フリップ／フロップ・バッ
ファ３０２ないしは３０４内のデータ・バーストが、後
で第２１図に関して説明するように、データ記憶メモリ
１０−２内のメツセージ・バッファに転送される（ステ
ップ３６０）。

ステップ３５７でバーストがＨＥＡＤＥＲ情Ｎを含むこ
とが判明した場合、バッファの内容がメモリ・バッファ
部分のメツセージ・アドレス０に転送される（ステップ
３６１）。

次に、ステップ３θ２で受信バーストがメツセージの最
終バーストであるかどうか検査される。最終バーストで
ある場合は、後で第２１図に関して説明するように、メ
ツセージの終わりが処理される（ステップ３θ３）。最
終バーストでない場合には、これでバースト処理は終わ
り、アービタ２８に対する要求がリセットされる（ステ
ップ３６２）。

メツセージ開始処理は第２０図のとおりである。

ステップ３５１で、有限状態マシン３０６が、受信バー
ストがメツセージの第１バーストであったかどうか検査
する。

第１バーストでなかった場合は、マシン３０６は状況及
びヘッダ／データ処理段階へ進む。

第１バーストであった場合には、マシン３０６は専用レ
ジスタ２１８の内容を読み取って、空きバッファ供給マ
シン９２からメモリ１０内の空きバッファ・アドレスを
獲得する。このレジスタの内容がセーブされる（ステッ
プ３７０）。

次に、マシン３０６は、それに対する「最終バースト」
がすでに受信された、前のメツセージがまだ処理中であ
るかどうか検査する。これはレジスタ３１４内のメツセ
ージ処理中ビットを検査することによって行なわれる（
ステップ３７１）。

このビットが０であることが判明した場合は、前のメツ
セージが処理されることを意味し、メツセージ処理中ビ
ットが１に設定される（ステップ３７２）。

次に、バースト・ユーザに対応するリンク・インバウン
ド待ち行列、が空の場合、マシン３０θは要求テーブル
８９を検査する（ステップ３７３）。

それが空でない場合は、現メツセージがＬＩＱ待ち行列
内の前のメツセージに連鎖される（ステップ３７４）。

この動作を実行するため、マシン３０８はステップ３７
０でセーブされた空きバッファのアドレスを、ＬＩＱ待
ち行列の最終メツセージのＭＣＣＢブロックの次のメツ
セージ・アドレス・フィールドに書き込む。この最終Ｌ
ＩＱメツセージのアドレスは、待ち行列のＱＣＢブロッ
クの末尾フィールドにある。

前のメツセージがまだ保留中の場合は、ステップ３７６
及び３７７に入る。マシン３０８は、前のメツセージの
総メツセージ・バイト・カウントをそのＭＣＣＢブロッ
クに記憶する。同時に、マシン３０８はステップ３７０
でセーブされたアドレスを同じＭＣＣＢブロックの次の
メツセージ・アドレス・フィールドに書き込むことによ
り、新しいメツセージ連鎖を行なう。したがって前のメ
ツセージ・バイト・カウントを書き込み、連鎖操作を実
行するのにたった１回のメモリ・アクセスだけで済む。

このため、性能が向上し、１個のフラグのみによって分
離された短メツセージを受信することが可能となる。

ステップ３７７で、前のメツセージが対応するユーザＬ
ＩＱに入れられる。

データ／ヘッダ・データ転送の第１ステツプ（３５７）
で、バーストがデータまたはヘッダ情報を含むかどうか
が検査される。これは、レジスタ３１４内でヘッダ／デ
ータ標識が１であるかどうかを検査することによって行
なわれる。

１の場合には、バーストはヘッダ情報を含み、マシン３
０６はそれらの情報を、割り当てられたバッファのメツ
セージ・アドレスＯに転送する。

これは、オフセット機構のために第１バツフア内に十分
なスペースがあることを前提条件としている。そうでな
ければ、ヘッダの最終バイトがメツセージのデータ部に
予約されている空間とオーバラップすることになる。次
に、ステップ３６２でメツセージ終了段階に入る。

データ／ヘッダ標識がＯである場合、バースト・バッフ
ァはデータを含む可能性がある。マシン３０８はバッフ
ァ制御レジスタ３０３または３０５内のバースト・バイ
ト・カウントが正であるがどうか検査することによりバ
ースト・バッファ内にデータが存在するかどうかを検査
する（ステップ３５８）。

データが存在しない場合には、ステップ３５９に入る。

これはすなわち、受信バーストが前のメツセージの最終
バーストであり、総メツセージ・バイト・カウントだけ
を、前のメツセージのＭＣＣＢブロック内に記憶する前
に更新しなくてはならないことを意味する。レジスタ３
０３または３０５内の最終バーストがオンである場合に
は、バースト・バイト・カウントはＯまたは負となる可
能性があるが、−２より小さくなることはない。前のバ
ースト内の受信バイトがＨＤＬＣフレームのＦＣ８（フ
レーム検査シーケンス）バイトを含んでいた場合には、
このカウントが負となり得る。

次にマシン３０６はメツセージ終了処理段階へ進む。

バースト・バイト・カウントが正の場合は、ステップ３
８０に入る。これは、バースト・バッファ内に処理すべ
きデータが存在することを意味する。

マシン３０６はデータ・バーストをメモリ１０内のデー
タ・バッファに一度に４バイトずつ転送するループを開
始する。

まず、マシン３０６は、制御ブロック・レジスタ内のメ
ツセージ・バイト・カウントが２５６の倍数であるかど
うか検査することによって、現在のデータ記憶バッファ
内にまだスペースが存在するかどうかを検査する（ステ
ップ３８０）。

カウントが２５６の倍数である場合は、現バッファは満
杯であり、回路３０８が空きバッファ供給マシン９２の
専用レジスタを読み取って新しいバッファ・アドレスを
獲得する。このバッファはそのＢＣＣＢ及びバイト・カ
ウントを更新することにより前のメツセージに連鎖され
る（ステップ３８１）。

現バッファが満杯でない場合、あるいはステップ３８１
の後で、データ転送が開始される。マシン３０６は、バ
ッフ１３０２または３０４からの４データ・バイトを、
制御ブロック・レジスタ３１４内の現バッファ・データ
記憶アドレスと転送済みバイト数とから算出されたメモ
リ１０内のアドレスに転送する（ステップ３８２）。

マシン３０８はフリップ／フロップ制御レジスタ３０３
／３０５内の残りのバースト・バイト・カウントを減分
し、制御ブロック・レジスタ３１４内のメツセージ累積
バイト・カウントを増分する。

ステップ３８３でバースト・バイト・カウントが検査さ
れる。０でないことが判明した場合は、ステップ３８０
に入る。

０である場合は、メツセージ終了段階に入る。

ステップ３６２で処理済みバーストがメツセージの最終
バーストであることが判明した場合、回路３０８はその
メツセージ連鎖制御ブロックを更新してメツセージをク
ローズしなくてはならない（ステップ３８４）。回路３
０８は総メツセージ・バイト・カウントを記憶し、次の
メツセージ・アドレスをＦＦに設定して、このメツセー
ジが、そのユーザに関し受信された最後のメツセージで
あり、処理中の次のメツセージはないことを示す。

次に（ステップ３８５）、待ち行列化大域側指令の優先
順位が最高であるため、完了されつつあるメツセージが
、そのメツセージに関連するユーザに対応するＬＩＱに
入れられる。

制御バッファ３１４内のメツセージ処理中ビットがリセ
ットされる。

第１８図ないし第２１図に示すような諸機能を実施する
には、有限状態マシン３０６及び３０８が、バス２４に
アクセスして、メモリ１０内にデータを書き込むか、ま
たは専用レジスタ２１８から空きバッファ・アドレスを
読み取らなくてはならない。いずれの場合も、回路３０
６は、アービタ２８からバスを要求しなくてはならない
。

これは、マシン３０６及び３０８がバス２４にアクセス
する必要があるとき線３１６上でセットされ、バス２４
がもう必要でなくなったときそれらのマシンによってリ
セットされるバス要求によって行なわれる。線３１７上
のバス許可信号が、マシン３０６及び３０８にバスの使
用を許可するため、アービタ２８によってセットされ、
要求信号がリセットされた後にアービタ２８によってリ
セットされる。

ステーシロン・サービス８８とＲＣＶ回路８６の間のイ
ンターフェースは、要求テーブルを使って行なわれる。

このテーブルは、後で説明するように、ステージ日ン◆
サービスのスケジューリングを行なうための情報を含む
。

データ移動送信回路（ＸＭＩＴ）８−８は、次の３つの
主要機能を遂行する。

一リンク・アウトバウンド待ち行列内に置かれている、
以前にステーシロン・サービス８８によってＬＯＱから
外されたメツセージから書式化データを獲得する。

一アダプタからの要求時に、フリップ／フロップ機構を
介して、アダプタにこれらのデータを転送する。

このＸＭＩＴ回路８６は、データ移動受信回路（ＲＣＶ
）８６の構造と似た構造をもつ。

ＸＭＩＴ回路８６は、関連制御レジスタ５０３及び５０
５を備えたフリップ・バッファ５０２とフリップ・バッ
ファ５０４を有する。フリップ／フロップ・バッファ３
０２及び３０４の最大容量は、データ・バーストの長さ
（好ましい実施例ては２５８バイト）によって異なる。

制御レジスタ５０３及び６０５は、それぞれフリップ／
フロップ・データ・バッファ５０２及び５０４を処理す
るのに使用される情報を保持する。

ＸＭＩＴ回路８６は、有限状態マシン５０６及び５０８
を含む。マシン５０８はリンク・アウトバウンド待ち行
列から特定のバッフ１５０２または５０４へのデータ転
送を制御し、マシン５０８は連鎖解除処理を管理する。

マシン５０Ｂ及び５０８の動作のスケジューリングは、
スケジューラ５１０の制御下で行なわれる。

ＸＭＩＴ回路８６は、ＲＣｖ回路８６と同様に複数のユ
ーザによって共用される。またこの回路は、特定のユー
ザ・データ・バーストを処理するたびに、そのユーザに
対応する制御情報の状態を知らなくてはならない。これ
は、バッファ５１２内にある制御ブロックによって行な
われる。ＸＭＩＴ回路８６は、データ・バーストの処理
を開始するとき、バッファ６１２から対応する制御ブロ
ックをレジスタ５１４にロードする。

制御ブロックのバッファ５１２内のアドレスが、制御レ
ジスタ５０３及び５０５のユーザ識別フィールドからバ
ス５１３によって供給される。このローディングは、現
在のバーストに関連するユーザが前のユーザと異なる場
合のみ、行なわれる。次に、レジスタ５１４の内容が有
限状態マシン５０６及び５０８によって使用され、デー
タ・バースト処理時に更新される。データ記憶メモリ１
０からすべてのバースト・データが転送されたときに、
それはバッファ５１２にセーブされる。したがって、他
のユーザを扱いながら特定のユーザの状態を維持し、次
のバーストを処理する必要があるときに、同じ条件で再
開することができる。各ユーザごとに、次の情報を保存
しなくてはならない。

−現メツセージ・データ記憶アドレス（２バイト）： メモリ１０から現在転送されているメツセージのアドレ
ス。このフィールドは、新しいメツセージを待ち行列か
ら外すたびにステーシロン・サービス８８によってロー
ドされる（これは、後で第２６図を参照して説明するよ
うに、対応するユーザに関する要求テーブル内の使用中
ビットがオフのときにのみ行なえる。） 現データ記憶バッファ・アドレス（２バイト）：データ
が現在そこからフリップ／フロップ・バファ５０２．５
０４へ転送されている転送元のバッファのアドレス。

メツセージの初めに、このフィールドが、メツセージ・
アドレスと同じ値で初期設定される。次に、これは、現
在のバッファが空になり、メツセージ連鎖の次のバッフ
ァが次のデータ獲得のため連鎖解除されるたびに更新さ
れる。

−　メツセージ・バイト・カウント（２バイト）：デー
タ記憶域に全メツセージを記憶するのに使用されるバイ
ト・カウントで、メツセージ転送の始めに初期設定され
る。このカウントはＭＣＣＢから取られる。これはデー
タ記憶域に使用されている空間を表し、発信メツセージ
に関する有効に送信されるバイト数とは異なることに留
意されたい。たとえば、バッファ・オフセットの値が、
このカウントに含まれる。

このカウントは、新しいバッファが連鎖解除されるたび
に２５６ずつ減分される。これが２５６より小さくなる
と、マシン５０６が最終バッファ・フラグを設定する。

つまり、メツセージの最終バッファが転送され、それが
転送すべき残りのバイト数を含むことを意味する。

−バッファ・バイト・カウント（１バイト）：現在のバ
ッファで使用されるバイトの総数。メツセージの新しい
バッフ１が連鎖解除されるたびにロードされる。

バッファ変位（１バイト）： 現バッファ内の次に転送するバイトのアドレス。

メツセージの新しいバッファが連鎖解除されるたびに、
ＢＣＣＢから読み取られたオフセットに、バッファ変位
がロードされる。次に、このバッファからデータが読み
取られるたびに、これは減分される。

ヘッダ・サイズ（１バイト）： メツセージ・アドレス０から始まる、ヘッダ・タイプの
データとして処理すべきバイト数。

ユーザによる初期設定時に、マイクロコードによって設
定される。

−内部フラグ（各１ビツト）： 最終バッフ１＝ メツセージ・バイト・カウントが２５６より小さくなっ
たとき、マシン５０６によってセットされる。

新しいメツセージの処理を開始するとき、マシン５０６
によってリセットされる。

メツセージ処理中； メツセージの処理を開始するとき、マシン５０６によっ
てセットされる。

メツセージの最終バーストを転送するとき、マシン５０
６によってリセットされる。

バッファ・ヘッダ： ユーザによる初期設定時にマイクロコードによって設定
される。

メツセージ・アドレス０（メツセージの第１バツフアの
アドレス０）にメツセージ・ヘッダ情報があることを指
示する。この情報は、バースト・ヘッダ制御フラグがオ
ンの状態の、第１バーストとしてアダプタに送らなくて
はならない。

通常動作モードでは、アダプタ１４がバースト・リクエ
スト・フラグをセットしてフリップ／フロップ制御レジ
スタ５０３または５０５のユーザ識別記号フィールドを
ロードして、データ・バーストを要求したとき、マシン
５０６はデータ記憶メモリ１０からデータを取り出し、
フリップ／フロップ・バースト・バッファ５０２（また
は５０４）にそれらを転送する。次に、マシン５０６は
、データ・バーストを送信するためにアダプタが必要と
する全情報を、関連するフリップ／フロップ制御レジス
タ５０３（または６０５）中で設定し、バーストが使用
可能状態にあることを示すバースト要求フラグをリセッ
トする。

フリップ／フロップ制御レジスタ５０３　（５０５）内
の制御情報について次に説明する。この情報は、バス５
０７を介してマシン５０８から、またはバス３００を介
してアダプタからこれらのレジスタ中で設定される。

−ユーザ識別（７ビツト）： どのユーザのためにデータ・バーストを要求するかを指
示するため、アダプタによってロードされる。このフィ
ールドは、アドレッシング・バッファ５１２の場合、バ
ス５１３に供給される。

−バースト要求： ユーザ識別フィールドで指示されたユーザのためにデー
タ・バーストを要求することを指示するため、アダプタ
によってセットされる。

ＬＯＱ待ち行列からフリップ／フロップ・レジスタ５０
２または５０４にすべてのバースト・データを転送した
とき、及び関連する制御レジスタ５０３または５０５内
の関連する制御フィールドがすべて更新されたときに、
マシン５０Ｂによってリセットされる。

非活動（リセット）状態に初期設定される。

−ヘッダまたはデータ標ｍ（１ビツト）：データ・バー
スト・バッフ１が「ヘッダ」タイプの情報を含むことを
指示するため、マシン５０６によってセットされる（「
ヘッダ」・バーストは、メツセージの最初でなくてはな
らない）。

−第１バースト（１ビツト）： 関連バースト（ヘッダまたはデータ）が新しいメツセー
ジの第１バーストであることを知らせるため、マシン５
０６によってセットされる。

最終バースト（１ビツト）： 関連バーストがメツセージの最終バーストであることを
指示するため、マシン５０８によってセットされる。

メツセージが単一バーストで転送できる場合は、「第１
バースト」標識と「最終バースト」標識が共にセットさ
れる。

−バースト・バイト・カウント（９ビツト）：関連デー
タ・バースト内の有意バイト数を指示するため、マシン
５０６によってロードされる。

メツセージ状況有効（１ビツト）： メッセージ状況フィールドが有効であることを指示する
ため、マシン５０６によってセットされる。

−　メツセージ状況（２バイト）： メッセージの第１バーストと並列にメツセージＭＣＣＢ
状況フィールドが存在する場合、マシン５０８によって
充填される。

ＸＭＩＴ回路８６は、接続アダプタに従属しており、ア
ダプタがフリップ／フロップ・バースト・バッファ制御
レジスタ５０３　（５０５）内でバースト要求フラグを
セットしてデータを要求するとき、スケジューリングさ
れる。

スケジューリングの流れ図は、第２３図のとおりである
。

電源投入リセット時（ステップ５４０）に、フリップ／
フロップ制御レジスタ５０３１５０５中でバースト要求
フラグが共にリセット（非活動化）される。フリップ／
フロップ標識ＦＦ−ＩＮＤＩＣがフリップ・バースト・
バッファ５０２を指し、したがって線５２１が活動化さ
れ、線５２２が非活動化される。

マシン５０６と５０８が遊休状態となり、フリップ／フ
ロップ制御レジスタ５０３または５０４内のフリップ／
フロップ・バースト要求ビットがアダプタによってセッ
トされるまで待つ（ステップ５４１ないしは５４４）。

そうなったとき、フリップ／フロップ制御レジスタ５０
３または５０５内のユーザ識別フィールドが前のバース
トの処理の終わりにセーブされた制御ブロック・レジス
タの内容と比較されて、ユーザ番号が変更されたかどう
かがステップ５４５で判定される。

変更されている場合は、新しいユーザに対応する制御ブ
ロックがバッファ５１２からレジスタ５１４にロードさ
れる（ステップ５４６）。

次に、線５２１と５２０のどちらが活動化されているか
に応じて、データ・バーストがフリップ／フロップ・レ
ジスタ５０２または５０４に転送される。データ転送操
作については、後で説明する。

バースト転送の終わりに、レジスタ５１４の内容がセー
ブされ（ステップ５４８）、バースト要求ビットがリセ
ットされる。

マシン５０６と５０８が遊休状態に戻り、フリップ／フ
ロップ・バースト要求標識が活動化されるのを待つ。

次に、第２４図を参照して、転送バースト・データ・ス
テップ５４７について説明する。

メツセージ連鎖制御ブロックＭＣＣＢによって与えられ
る、マシン５０６の状況及びメツセージ特性に応じて、
異なる処理段階を実行しなくてはならない。

まず始めに、ステップ５６０ないしステップ５６３から
なるメツセージ開始段階と状況段階がある。ステップ５
５９で、マシン５０Ｂが、制御ブロック・レジスタ５１
４中のメツセージ処理中ビットがＯであるかどうか検査
する。Ｏである場合、要求テーブル８９内の８８　　Ｘ
ＭＩＴ　　ＢＵＳＹビットがセットされる（ステップ５
６０）。次に、新しいメツセージのＭＣＣＢブロックを
読み取って、メツセージ・サイズと状況が獲得される（
ステップ５６１）。状況が、フリップ／フロップ制御レ
ジスタ５０３と５０５に書き込まれ（ステップ５８２）
、ＢＣＣＢブロックを読み取って、次のバッファ・アド
レス、オフセット値及び最終ハイド・アドレスが獲得さ
れる。

マシン５０Ｂがレジスタ５１４内のバッファ・ヘッダ・
ビットがオンであるかどうか検査する（ステップ５６４
）。

処理すべきヘッダ情報がある場合は、ステップ５６５に
入る。４個のヘッダ・バイトがメモリ・バッファから取
られ、フリップ／フロップ・バッファ５０２または５０
４に転送される。

次に、ヘッダ・プロセスが完了しているかどうかが検査
され（ステップ５８８）、ステップ５６５に入り、ヘッ
ダ情報が完全にフリップ／フロップ・バッファ５０２ま
たは５０４に転送されるまで、処理が続行される。

次に、現バッファ内にデータがあるかどうか検査が行な
われる（ステップ５６７）。データがある場合は、レジ
スタ５１４内のメツセージ処理中ビットが１にセットさ
れる。データがない場合は、マシン５０６は、レジスタ
６１４内で最終／（ッファ・ビットがセットされている
かどうか検査する（ステップ５６８）。

最終バッファ・ビットがセットされていないか、アルい
は、現バッファにデータが存在する場合には、制御ブロ
ック・レジスタ５１４内でメツセージ処理中ビットがセ
ットされる（ステップ５６９）。

最終バッファ・ビットがオンであることが判明した場合
、メツセージ処理中ビットがＯにセットされる（ステッ
プ６７０）。

ステップ５６８または５７０の後に、フリップ／フロッ
プ・レジスタ５−０３または５０５が更新される（ステ
ップ５７１）。

ステップ５６４で、マシン５０６が、バッファがデータ
だけでヘッダ情報を含まないと判定した場合は、ステッ
プ５７２に入る。４個のデータ・バイトがバッファから
読み取られ、フリップ／フロップ・バッフ１５０２また
は５０４に転送され、バッファ・バイト・カウントが増
分される。

４個のバイトが転送されるたびに、マシン５０６が、す
べてのバッファの処理が完了したかどうか検査する（ス
テップ５７４）。

完了している場合には、マシン５０６は、処理されてい
るバッファがメツセージの最終バッファであるかどうか
を検査する（ステップ５７８）。

これはＢＣＣＢから読み取られ、ステップ５６３でセー
ブされた次のバッファ・アドレスによって指示される。

それが最終バッファである場合は、ステップ５７０に入
って、メツセージ処理中ビットが０にセットされ、要求
テーブル８９内の８８　　ＸＭＩＴＢＵＳＹビットをリ
セットする。

最終バッファでない場合は、次のバッファが連鎖解除さ
れ、（ステップ５７７）そのＢＣＣＢブロックが読み取
られセーブされる。

次に、マシン５０６は、フリップ／フロップ・データ・
バッファ５０２または５０４が満杯かどうか検査する（
ステップ５７８）。満杯の場合は、ステップ５７１に入
り、制御レジスタ５０３または５０５内のフリップ／フ
ロップ・バッファ・カウントが更新される。

満杯ではない場合は、ステップ５７２に入り、次のバッ
ファの内容が転送される。

メツセージ開始段階は、第２５図に詳しく示しである。

制御ブロック・レジスタ５１４内のメツセージ処理中ビ
ットがＯであることが判明した場合、レジスタ５１４内
の現メツセージ・データ記憶アドレスから算出されたメ
モリ・アドレスにあるメツセージのＭＣＣＢブロックが
読み取られる。メツセージ・バイト・カウントと次のメ
ツセージ・アドレスがセーブされる（ステップ５８１−
１）。

次のメツセージ−アドレスが、メツセージ転送時に制御
ブロック・レジスタに書き込まれ、バッファ５１２にセ
ーブされることになる（ステップ５４８）。

メツセージ・バイト・カウントは、レジスタ５１４に書
き込まれる（ステップ５８０）。

ＭＣＣＢ状況が読み取られ（ステップ５６１−２）ステ
ップ５Ｂ２に入る。

この状況が、フリップ／フロップ制御バッファ５０３ま
たは５０５に書き込まれ、状況有効ビットが１にセット
される。

次に、バッファ連鎖制御ブロックＢＣＣＢが読み取られ
セーブされる（ステップ５６３）。

ステップ５６３で読み取られたバッファ・バイト・カウ
ントがレジスタ５１４のバッファ・バイト・カウント・
フィールドに書き込まれ、バッファ・オフセットがバッ
ファ変位フィールドに書き込まれる。これは、バッファ
から読み取られるバッファのアドレッシングを制御する
ことを目的とする（ステップ５８１）。次に、フリップ
／フロップ制御レジスタ５０３．５０５内の第１バース
ト・ビットが１にセットされ（ステ、ブ５８２）、ステ
ップ５８４に入る。

次に、第２３図及び第２４図に示すように、ヘッダまた
はデータが転送される。

本発明によれば、特定の発信元ユーザ１２から受け取っ
たメツセージが連鎖され、ユーザ・リンク・インバウン
ド待ち行列に入れられる。

次に、ステージジン・サービスＲＣＶがメツセージを待
ち行列から外し、メツセージ処理にマイクロコード操作
が必要でないときは、ＭＣＣＢ状況、フィールド・パラ
メータに応じて、各メツセージの内容により、メツセー
ジがＸＭＩＴ宛先ユーザに対応する宛先リンク・アウト
バウンド待ち行列に入れられる。その場合、メツセージ
連鎖制御ブロック内の「ハードワイヤ式経路指定」ビッ
トがユーザ・リンク・アウトバウンド待ち行列のＱＣＢ
−ｉｄ識別と共に活動状態となっていることが判明する
。

メツセージ処理にマイクロコード操作が必要なときは、
メツセージは発信元ユーザのマイクロコード・インバウ
ンド待ち行列に入れられる。マイクロプロセッサは、Ｄ
ＥＱ大域副指令を発行して、メツセージを獲得し、それ
らを処理し、ＥＮＱ大域副指令を発行して、それらを宛
先ユーザに転送すべく宛先リンク・アウトバウンド待ち
行列に入れる。

第２ｅ図は、ステージ日ン・サービス８８に示す。これ
は、各インターフェース２２内に配置され、−度に１人
のユーザを処理して、受信、送信またはメツセージ伝送
終了処理を行なう。

ステーション・サービス８８は、受信論理要素（ＲＣＶ
）６００．送信論理要素（ＸＭＩＴ）６０２及びメツセ
ージ終了要素（ＲＯＭ）６０４の３つの要素で構成され
ている。これらの要素は、受信、送信、及びメツセージ
伝送終了処理専用である。

これらの要素のそれぞれは、多重化回路８０とバス２４
を介して大城副指令マシンに大城副指令を発行する。

受信要素６００は、バス６０Ｂを介して、ＤＥＱＵＥＵ
Ｅ大域副指令とＥＮＱＵＥＵＥ大域副指令を発行する。

送信要素６０２は、バス８０８を介して、ＤＥＱＵＥＵ
Ｅ大域副指令を発行する。また、バス６１０を介して、
メツセージ準備完了情報を発行する。この情報は、レジ
スタ６５２に記憶された後、特定の宛先ユーザ向けのメ
ツセージが送受信可能状態にあることを知らせるため、
アダプタ１４に供給される。

アダプタは、レジスタ６５２内のメツセージ準備完了情
報に応答して、線６１４上にデータ移動送信回路（ＸＭ
ＩＴ）８Ｂに対するバースト要求を生成する。

メツセージ送信終了要素８０４は、バス６１６上にＲＥ
ＬＥＡＳＥ大域副指令を発行して、メツセージ送信の終
わりに、メツセージ・バッファを解放して空きバッファ
待ち行列に入れる。

要求テーブル８９は、各ユーザごとに１個の項目を含み
、各ユーザに対する、受信、送信またはＥＯＭ要素を活
動化させる状況ビットを含む。

各ユーザごとに、線６２０を活動化することによりＲＣ
Ｖ回路８６から要求された待ち行列化大域側指令リター
ン・コードによって受信状況ビットがセットされる（第
１０Ｂ図ステップ１２６）。

このビットは、ユーザＬＩＱが空でないことを指示する
。これは、回線６２２を活動化することにより、待ち行
列が空になったとき待ち行列解除大域別指令リターン・
コードによってリセットされる。

各ユーザごとに、「ＬＯＱが空ではない」ビットとｒ８
ｆ３　　ＸＭＩＴ使用中」ビットの送信状況ビットがあ
る。

ｒＬＯＱが空ではない」ビットは、第１メツセージがユ
ーザ・リンク・アウトバウンド待ち行列に入れられたと
きに、線６２４を活動化することにより、ＥＮＱＵＥＵ
Ｅ大域副指令リターン・コードからセットされ、ユーザ
・リンク・アウトバウンド待ち行列が空になったとき、
線６２６を活動化することにより、ＤＥＱＵＥＵＥ大域
副指令リターン・コードからリセットされる。

８８　　ＸＭＩＴ使用中ビットは、バースト要求がアダ
プタ１４によって発行されたとき、ＸＭＩＴ回路８６に
よってセットされ、前述のように線６２８を介して最終
バーストがアダプタに送られるとき、ＸＭ工Ｔ回路８６
によってリセットされる。

復号回路６１９は太域副指令応答を受け取り、線６２０
．６２２．８２４及び６２θのうち該当する線を活動化
させる。

各ユーザごとに、バス３００の線６３２を活動化させる
ことによって、メツセージ送信終了ビットがアダプタ１
４により活動化され、状況ＯＫビットが線６３３を介し
てメツセージを首尾よく受け取ったときに、アダプタに
よってセットされる。

スケジューラ６３４は、要求テーブル８０を走査し、各
ユーザごとに状況ビットを検査して、ステージＵン・サ
ービスを、メツセージ送信（ＬＩＱが空ではないビット
がオンであり、ＸＭＩＴ使用中ビットがオフ）、または
メツセージ送信（ＬＯＱが空でないビットがオン）、ま
たはメツセージ終了処理（ＥＯＭビットと状況ＯＫビッ
トがオン）のいずれにスケジューリングすべきかを決定
する。

メモリ１０のｉ形空間内のステージジン制御ブロック（
ＳＣＢ）が各ユーザに割り当てられ、ユーザのインバウ
ンド待ち行列とリンク・アウトバウンド待ち行列のＱＣ
Ｂ−ｉｄを含む。

線８４２．６４４及び６４６は、要求テーブルから読み
取った、ＬＩＱが空でないビット、ＬＯＱが空でないビ
ット、及びＥＯＭビットによって活動化される。

スケジューラ６３４は、要求テーブルを走査する。スケ
ジューラ６３４は、各ユーザごとに、受信、送信、ＥＯ
Ｍの順に状況ビットを読み取って、受信要素を活動化す
るか、送信要素を活動化するか、あるいはＥＯＭ要素を
活動化するか、を判定する。そうである場合、スケジュ
ーラ８３４は、その線６４２．６４４、及び６４８のい
ずれか１本を活動化する。

これにより、ＳＣＢフィーダ６３６が、対応するＳＣＢ
ブロックのアドレスを生成する。このアドレスは、バス
６３８と多重化回路８０を介してメモリ・コントローラ
１１に送られる。また、メモリから読み取られたＳＣＢ
ブロック・データが、レジスタ６４０に記憶され、線８
４２、Ｅ３４４または６４６が活動化されるまで待って
から、バス６４１を介して、受信要素６００、送信要素
６０２またはメツセージ終了要素６０４に供給される。

その動作は、次のとおりである。

ＲＣＶ要素６００は、活動化されると、ＤＥＱ大域副指
令を発行する。要求データは、前述のようにレジスタ６
４０に記憶されている１、ＩＱ待ち行列のＱＣＢ−ｉｄ
であり６、応答データは、ＬＩＱ待ち行列制御ブロック
の頭部フィールドから読み取られるメツセージ・アドレ
スである。

次に、回路６００がＥＮＱ要求を送信する。要求データ
は、ＭＣＣＢの内容に応じて、メツセージ・アドレス、
マイクロコード・インバウンド待ち行列ＱＣＢ−ｉｄ１
またはリンク・アウトバウンド待ち行列ＱＣＢ−ｔｄの
いずれかとなる。回路６００は、スケジューラ６３４に
制御を戻す。

メツセージがマイクロコード・インバウンド待ち行列に
入っている場合は、待ち行列から外されて、マイクロコ
ードによって処理され、宛先ユーザのリンク・アウトバ
ウンド待ち行列に入れられることになる。

ＸＭＩＴ要素６０２は、活動化されると、ＤＥＱ大域側
指令を送信する。これは、バス６０８を介して送信され
る。要求データは、レジスタ６４０に記憶されているリ
ンク・アウトバウンド待ち行列のＱＣＢ−ｉｄである。

応答データ・フィールド中で受け取ったメツセージ・ア
ドレスは、バス６５０を介して送信され、ＸＭＩＴ回路
８６の制御ブロック・バッフｙ５１２の、メツセージの
送信に使用するユーザ・アドレスに記憶され、ＳＣＢブ
ロックにセーブされる。

また、レジスタ６５２に、そのユーザ向けのメツセージ
が使用可能状態にあることを示す信号がロードされる。

送信要素６０２は、スケジューラ６３４に制御を戻す。

アダプタは、バースト要求をそこから開始する。

ＥＯＭ要素６０４は、活動化されると、ＲＥＬ大域副指
令を送信する。要求データは、以前にＳＣＢブロックに
セーブされたメツセージ・アドレスである。したがって
、メツセージが首尾良く受信されたとき、メツセージ・
バッファが解放されて空バッフ１待ち行列に入る。ＥＯ
Ｍ要素６０４はスケジューラ６３４に制御を戻し、次の
ユーザが走査される。

Ｅ９発明の詳細 な説明したように本発明によれば、高価な中央制御装置
を必要とせずに任意の種類のアダプタ間でメツセージを
交換することができる。

【図面の簡単な説明】

第１図は、本発明を取り入れた通信システムの一般的な
配置図である。 第２図は、メモリの構成を示す図である。 第３図は、アドレッシング・フォーマットによるメモリ
・ページの配置図である。 第４図は、データ・バッフ１の連鎖を示す図である。 第５図は、バッファ制御ブロック・フィールドを示す図
である。 第８図は、メツセージの連鎖を示す図である。 第７図は、待ち行列制御ブロック・フィールドを示す図
である。 第８図は、本発明を取り入れた通信システムの配置の詳
細図である。 第９図は、大城副指令マシン９０と大城副指令要求／応
答フォーマットの図である。 第１０Ａ図及び第１０Ｂ図は、大城副指令マシンの論理
回路１０２と１０４が、待ち行列大域側指令を処理する
ために実行する諸機能を示す図である。 第１１Ａ図と第１１Ｂ図は、論理回路１０２と１０４が
待ち行列解除大域指令を処理するために実行する諸機能
を示す図である。 第１２Ａ図と第１２Ｂ図は、論理回路１０２と１０４が
待ち行列解除フリー大域副指令を処理するために実行す
る諸機能を示す図である。 第１３Ａ図ないし第１３Ｃ図は、論理回路１０２と１０
４が解放大域副指令を処理するために実行する諸機能を
示す図である。 第１４図は、空きバッファ供給マシン９０を示す図であ
る。 第１５Ａ図と第１５Ｃ図は、論理回路２０６が空きバッ
ファ・ブール２００をロードするために実行する諸機能
を示す図である。 第１６図は、制御論理回路２０２が解放大域副指令を処
理するために実行する諸機能を示す図である。 第１７図は、受信データ移動回路８Ｅ３　　ＲＣＶを示
す図である。 第１８図は、論理回路３０６と３０８がデータ・バース
トを受信するために実行する諸機能を示す図である。 第１９Ａ図と１９Ｂ図は、第１８図のステップ３３４で
実行される諸機能の詳細図である。 第２０図は、第１９図のステップ３５２．３５３及び３
５４で実行される諸機能の詳細図である。 第２１図は、第１９図のステップ３５７ないしは３８４
で実行される諸機能の詳細図である。 第２２図は、送信データ移動回路８８　　ＸＭＩＴを示
す図である。 第２３図は、論理回路５０Ｂと５０８が宛先ユーザにデ
ータ・バーストを送信するために実行する諸機能を示す
図である。 第２４図は、第２３図のステップ３４７で実行される諸
機能を示す図である。 第２５図は、５６０ないしは５６４ステツプで実行され
る諸機能を示す図である。 第２６図は、ステーション・サービス回路８８を示す図
である。 出願人　　インターナシジナル・ビジネスマシーンズ響
コーボレーシリン 代理人　　弁理士　　岡　　１）　次　　生（外１名） メモリｌ０ １１１２図 第４図 第１図 、ＢＣＢ （バッファ制御ブロック） 第５図 第７図 メツセージ待ち行列割−ブロック（ＭＯＣＢ）フォーマ
ット第６図　メツセージの連部と待ち行列化大域ＷＡ＃
ｌｌ令要求／応薔フォーマットｌ１１９１ｉ１１ 第１０Ａ図 第１２Ｂ図 待ち行列解除の実行 第１５ＡＩｉｌｌ ＠＋ＳＢ図 メツセージ・バフ７１の検査／マーク 第１４＠ 第１３Ｃ図 ５３５へ 第１９８図 １１１１１９Ａ図 ＃Ｉ２０図 ＠２３図 第２４図 第２６図 ５６５へ

Claims (1)

1. 【特許請求の範囲】 　複数のユーザによって共用され共通バスを介してアク
   セスされるメモリを介して、通信システムにおいて発信
   元ユーザと宛先ユーザとの間でメッセージの転送を行な
   うための機構であって、（ａ）上記共用されるメモリを
   線形空間と緩衝空間とで構成し、該緩衝空間は容量の等
   しい複数のデータ・バッファに区分され、上記線形空間
   は各々が発信元ユーザまたは宛先ユーザにそれぞれ固定
   的に割り当てられる複数の待ち行列制御ブロックを有し
   、 （ｂ）データ・バッファと該データ・バッファのアドレ
   スと対応するアドレスを有するバッファ制御ブロックと
   を関連付けて、該バッファ制御ブロックは関連するデー
   タ・バッファに関する情報を記憶し、 （ｃ）発信元ユーザからのメッセージを受け取ってこれ
   を緩衝空間から取得された空のデータ・バッファに記憶
   することによってインバウンド・メッセージ待ち行列を
   作成し、次のバッファ・アドレスを表す情報をバッファ
   制御ブロックに書き込み、さらに待ち行列頭部を表す情
   報及び待ち行列末尾を表す情報を対応する発信元ユーザ
   に割り当てられた待ち行列制御ブロックに書き込むこと
   によって、上記データ・バッファを連鎖させて、 （ｄ）発信元ユーザの待ち行列制御ブロックを読み取っ
   て該待ち行列制御ブロックから読み取られた情報を用い
   て宛先ユーザの待ち行列制御ブロックを変更するように
   したことを特徴とするメッセージ転送機構。