JP3641147B2 - 調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置 - Google Patents
調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置 Download PDFInfo
- Publication number
- JP3641147B2 JP3641147B2 JP32849898A JP32849898A JP3641147B2 JP 3641147 B2 JP3641147 B2 JP 3641147B2 JP 32849898 A JP32849898 A JP 32849898A JP 32849898 A JP32849898 A JP 32849898A JP 3641147 B2 JP3641147 B2 JP 3641147B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- cell
- arbitration
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/56—Queue scheduling implementing delay-aware scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/9084—Reactions to storage capacity overflow
- H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout
- H04L49/9094—Arrangements for simultaneous transmit and receive, e.g. simultaneous reading/writing from/to the storage element
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
発明の属する技術分野
従来の技術(図27〜図29)
発明が解決しようとする課題
課題を解決するための手段(図1)
発明の実施の形態
(A)一実施形態の説明(図2〜図16)
(B)第1変形例の説明(図17〜図19)
(C)第2変形例の説明(図20〜図22)
(D)第3変形例の説明(図23)
(E)第4変形例の説明(図24〜図26)
(F)その他
発明の効果
【0001】
【発明の属する技術分野】
本発明は、挿入データ調停機能付バッファ装置および挿入データ調停方法に関し、特に、広帯域ISDNの1通信方式であるATM(Asynchronous Transfer Mode)で使用される複数種の保守・管理・制御(OAM:Operation,Administration and Maintenance)用のセルの伝送媒体への挿入処理に用いて好適な、調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置に関する。
【0002】
【従来の技術】
周知のように、ATM通信ネットワークでは、ネットワークの保守・管理・制御のために用途に応じたATMセル(OAMセル)の生成が行なわれるが、生成したセルをATM通信ハイウェイ(伝送媒体)に挿入する場合は、ユーザの通信セル(ユーザセル)に上書きしないために、挿入可能な空きセルを待ち合わせるバッファが使用される。
【0003】
ここで、生成される(挿入すべき)ATMセルの種類が複数〔例えば、警報(AIS:Alarm Indication Signal) セル,FERF(Far End Receive Failure) セル,RDI(Remote Defect Indication)セル,LB(Loop Back) セル等〕ある場合、例えば図27に示すように、各セル種#1〜#n(nは2以上の自然数で、現状ではn≦10程度)毎の挿入バッファ20−1〜20−nをATM通信ハイウェイ5に対して並列に接続することにより、各セルの挿入を行なう方法が考えられる。
【0004】
なお、この図27において、6−1〜6−nはセル種(OAMセル種)#1〜#n用の情報(以下、セル生成情報という)を生成するセル情報生成部であり、7′−1〜7′−nはセル情報生成部6−1〜6−nで生成され挿入バッファ20−1〜20−nに一旦保持された情報からセル種#1〜#nのセルを組み立てて、ATM通信ハイウェイ5上のセル流の空き部分に挿入するセル組立挿入部である。
【0005】
ここで、より詳細に、この図27に示す装置(バッファ装置)の動作を説明すると、まず、セル組立挿入部7′−i(ただし、i=1〜n)が、ATM通信ハイウェイ5上で空きセル(挿入可能スロット)があるかどうかを監視しており、空きセルを見つけると、対応する挿入バッファ20−iに対してその旨(挿入可能情報)を通知する。
【0006】
この通知を受けた挿入バッファ20−iは、挿入待ちのセル生成情報を保持していれば、通知を受けたセル組立挿入部7′−iに対して次に挿入すべきセル種#iのセル生成情報(以下、セル生成情報#iと表記する)を転送する。セル組立挿入部7′−iは、このように挿入バッファ20−iから受け取ったセル生成情報#iからセル種#iのATM(OAM)セル(以下、セル#iと表記することもある)を組み立て、空きセルを組み立てたセル#iに書き換えることにより、ATM通信ハイウェイ5へのセル挿入を行なう。
【0007】
つまり、この図27に示す装置では、ATM通信ハイウェイ5の上流側(図27の左方向)から順にセル組立挿入部#iによるセルの挿入が行なわれるのである。
次に、上記の挿入バッファ20−iの構成について詳述する。まず、入力される(蓄積される)セル種(セル生成情報)#iが1種類で出力回線数〔ATM通信ハイウェイ5が扱う(例えばATM交換機が収容する)物理回線数〕が1回線のみである場合、挿入バッファ20−iは、それぞれ、例えば図28に示すように、リード/ライトポインタの単純なインクリメントによってライト/リードアドレスが管理されるFIFO(First-In First-Out)型のメモリ201を用いて構成される。
【0008】
この挿入バッファ20−iでは、セル情報生成部6−iからセル生成情報#iが入力されると、そのセル生成情報#iをライトポインタが指すアドレス領域(図28ではa6)に書き込んでライトポインタをインクリメントする一方、セル組立挿入部7′−iから空きセル(挿入可能)情報を受けると、リードポインタが指すアドレス領域(図28ではa2)の内容(セル生成情報#i)を読み出してセル組立挿入部7′−iへ転送するとともに、リードポインタのインクリメントを行なう。これにより、古く書き込まれたものから順に情報が読み出されてセル組立挿入部7′−iへ転送されてゆく。
【0009】
一方、入力セル種(セル生成情報)#iが1種類で出力回線数が複数(L)回線(Lは2以上の自然数)の場合は、各回線毎に帯域を管理しなければならないため、挿入バッファ20−iは各回線毎に独立に動作しなければならないが、図28により上述したメモリ201を各回線毎に設けるのではメモリ量が膨大になるので、回線多重効果を期待して、例えば図29に示すように、挿入バッファメモリ202を各回線で共有する共通バッファ型の構成をとるのが一般的である。
【0010】
なお、この図29において、203は空きアドレス管理部、204はポインタチェーンメモリ、205はバッファ制御部で、この場合、少なくとも、ポインタチェーンメモリ204は挿入バッファメモリ202と同一のアドレス構成を有している。また、バッファ制御部205では、このポインタチェーンメモリ204を用いたポインタチェーン方式により挿入バッファメモリ202の入出力を制御している。
【0011】
以下、この挿入バッファメモリ202への書き込み動作を説明すると、例えば、セル情報生成部6−iから回線番号=1のセル生成情報#iが入力されると、バッファ制御部205は、空きアドレス管理部から現在「空き」状態となっているアドレス(例えば、a0)を受け取り、そのアドレスa0の領域に受け取ったセル生成情報#iを書き込む。このとき、使用したアドレスa0は空きアドレス管理部203で「使用中」状態となる。
【0012】
次に、バッファ制御部205は、回線番号=1のセルの蓄積数が4(≠0)であるから、テイル(tail)ポインタ(図29ではa9)に対応するポインタチェーンメモリ204のアドレス(a9)に対して現書き込みアドレス(a0)を書き込み、蓄積数をインクリメント(4→5)するとともに、テイルポインタを現書き込みアドレス(a0)に変更することにより、ポインタチェーンのテイル側を更新する。
【0013】
つまり、バッファ制御部205は、挿入バッファメモリ202の或るアドレス領域にセル生成情報#iを書き込むと、前回書き込みを行なった挿入バッファメモリ202のアドレス領域と同じポインタチェーンメモリ204のアドレス領域に、今回セル生成情報#iの書き込みを行なった挿入バッファメモリ202のアドレス(現書き込みアドレス)を書き込んでゆくことにより、同じ挿入バッファメモリ202内でのセル生成情報#iの書き込み位置を指すポインタ(アドレス)を鎖状にリンクさせたポインタチェーンを作成するのである。
【0014】
なお、セル蓄積数が0の場合は、現書き込みアドレスがポインタチェーンの起点になるので、バッファ制御部205は、ヘッドポインタ/テイルポインタの両方を現書き込みアドレスに変更し、セル蓄積数を1とする。また、空きアドレス管理部203で「空き」状態のアドレスが無くなった場合は、書き込み動作は行なわない。
【0015】
一方、読み出し動作は、次のようになる。即ち、例えば、セル組立挿入部7′−iから回線番号=2の空きセル情報が入力されたとすると、バッファ制御部205は、回線番号=2のセル蓄積数=3(≠0)であるから、ヘッドポインタの指すアドレス(図29ではa2)の内容(セル生成情報#i)を挿入バッファメモリ202から読み出してセル組立挿入部7′−iへ転送する。読み出しを行なったアドレス(a2)は、空きアドレス管理部203に通知され「空き」状態となる。
【0016】
そして、バッファ制御部205は、ヘッドポインタ(a2)に対応するポインタチェーンメモリ204のデータ(図29ではa6)を参照してそのデータを新しいヘッドポインタとし、セル蓄積数をデクリメント(3→2)することにより、ポインタチェーンのヘッド側を更新する。なお、空きセル情報に対応する回線のセル蓄積数が0の場合は読み出し動作は行なわない。
【0017】
このように、挿入バッファメモリ202を回線共通にすることで、出力回線数が複数回線の場合でも、メモリ量を必要最小限に抑えながら、各回線毎に独立してセルの挿入を行なうことができる。
なお、挿入バッファメモリ202を回線共通にすると、ATM通信ハイウェイ5が或る回線に対してのみ輻輳していた場合に、輻輳回線のセル生成情報#iに挿入バッファメモリ202が占有され、回線毎の平等性を保てない可能性がある。このような現象を回避するには、回線毎にセル蓄積数の上限値を設け、各回線のセル蓄積数が上限値を超えた場合は、書き込み処理を行なわないようにすればよい。
【0018】
【発明が解決しようとする課題】
しかしながら、図27により上述した装置では、ATM通信ハイウェイ5上の空きセルが上流側から消費されてゆくため、自己よりも上流側のセル組立挿入部7′−iによるセル挿入があまりにも多く行なわれると、自己よりも上流側の挿入バッファ20−iが空(セル蓄積数=0)にならない限り、挿入可能な空きセルが流れてこないことになる。
【0019】
つまり、図27に示すような構成をとると、たとえ各セル種#iのATM通信ハイウェイ5への挿入優先順位が同一であっても、結果的に、上流側のセル種#iほど(セル種#1に最も)高い優先順位が強制的に設定されることになるのである。このような優先順位付けは、ATM通信ハイウェイ5が輻輳していなければ、どのセル種#iについても、セル生成情報の挿入バッファ20−iへの書き込み後に短時間で挿入可能な空きセルが到着するので問題ないが、ATM通信ハイウェイ5が輻輳してくると、挿入可能な空きセルが上流側のセル種#iのために消費されてしまうので、下流側の挿入バッファ20−iからはセル挿入を行なうことができず、その挿入バッファ20−iがオーバーフローしてしまうという事態を引き起こす可能性がある。
【0020】
ところで、セル種#iにPMセルが含まれる場合、PMセルの挿入ブロックが、通常、最後(図27においてセル種#nのブロック)に配置される。これは、PMセルが規定数のセルを受信したコネクションに対して挿入されるセルで、受信側において実際に到着(受信)したセル数とPMセル内の情報との比較により、ビット誤り率やセル損失,誤挿入数等の統計情報を収集するという処理が行なわれるため、PMセルの挿入を途中で行なうと、次段以降で他のOAMセルが挿入されるので受信側で誤ったエラー検出を行なうおそれがあるからである。
【0021】
この場合、通常、他のほとんどのOAMセルが1秒周期で生成されることから、サポートコネクション数〔ATM通信ハイウェイ5で扱うVC(Virtual Channel) 数〕が少なければ、上述したようにPMセルの挿入ブロックを最後に配置しても、M≦受信セル数≦M+M/2(Mは自然数で、例えば256,512等)で規定される期間内、即ち、或るコネクション(VCI:Virtual Channel Identifier) のセルをM個受信したのちさらに同じコネクションのセルをM/2個受信するまでに、ほぼ完全にPMセルを挿入することができ、実用上問題無かった。
【0022】
しかし、インターネット等に代表されるように近年の情報化社会の急速な発展により通信情報量が増大して、上記のサポートコネクション数が増えるにつれて、ATM通信ハイウェイ5上の空きセルが上流側から消費されてゆく、図27に示すような構成では、上流側での空きセルの書き換え数が多くなり書き換え処理時間が長くなるので、規定のPMセル許容挿入遅延(=M/2)を保証することが極めて困難になる。
【0023】
本発明は、このような課題に鑑み創案されたもので、同一挿入優先順位をもった複数種のデータ(セル)の伝送媒体への挿入順序をバッファへの書き込み順序に基づいて調停することで、常に、最小限の遅延時間で確実なデータ挿入を行なえるようにした、調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置を提供することを目的とする。
【0024】
【課題を解決するための手段】
図1は本発明の原理ブロック図で、この図1に示す本発明の挿入データ調停機能付バッファ装置1は、複数のバッファ部2−1〜2−n(nは2以上の整数)と、調停制御部3とをそなえて構成されている。
ここで、バッファ部2−i(ただし、i=1〜n)は、それぞれ、所定の伝送媒体5に挿入すべき同一挿入優先順位をもった複数種#iのデータ(以下、データ#iと表記することがある)をデータ種別#i毎に保持するためのものであり、調停制御部3は、複数種#iのデータの中に含まれる所定の許容挿入遅延時間内に挿入すべきデータを、当該許容挿入遅延時間内に伝送媒体5に挿入すべく、データ種別#i毎の蓄積量に上限値を設定し、データ#iの各バッファ部2−iに対する書き込み処理順序に基づいてデータ#iの各バッファ部2−iに対する読み出し処理順序を制御することにより、伝送媒体5へのデータ挿入順序を調停するものである。
【0025】
上述のごとく構成された本発明の挿入データ調停機能付バッファ装置1(以下、単に「バッファ装置1」という)では、調停制御部3により、所定の許容挿入遅延時間内に挿入すべきデータを当該許容挿入遅延時間内に伝送媒体5に挿入すべく、データ種別毎の蓄積量に上限値を設定し、データ#iの書き込み処理(蓄積)順序に基づいて伝送媒体5へ挿入すべきデータの挿入順序が調停されるので、各バッファ部2−iのデータ蓄積量に関わらず、全データ種別#1〜#nについて蓄積データが有ればそのデータ#iを蓄積時期に応じた時間で必ず伝送媒体5に挿入することができる(請求項1,14)。
【0026】
ここで、上記の調停制御部3は、例えば、複数種のデータ#iの書き込み処理時にその書き込み処理順序についてのリンクデータを生成し、このリンクデータに従って各種データ#iの読み出し処理を行なうことにより、各種データ#iを上記の書き込み処理順序で各バッファ部2−iから読み出すように構成されるのがよい。
【0027】
これにより、各種データ#iは、必ず書き込み処理が行なわれた順序で順番に各バッファ部2−iから読み出されて伝送媒体5へ挿入されてゆくので、一部のデータ#iがいつまで経っても伝送媒体5に挿入されないといった事態を確実に回避することができる(請求項2)。
また、本バッファ装置1は、上記のバッファ部2−iと同一のアドレス構成を有する第1リンクメモリを各バッファ部2−iに対応して複数そなえていてもよく、この場合、調停制御部3は、前回書き込み処理を行なったバッファ部2−iに対応する第1リンクメモリの同一アドレスに、今回書き込み処理を行なったデータ種別#iを書き込むことにより、上記のリンクデータを生成するように構成されるのがよい。
【0028】
これにより、調停制御部3は、リンクデータのためのアドレス管理とバッファ部2−iのアドレス管理とが同じになり、バッファ部2−iに書き込まれた或るデータ#iのアドレスで第1リンクメモリを参照すると、そのデータ#iの次に書き込まれたデータ#iの種別を認識することができる(請求項3)。
さらに、本バッファ装置1は、上記の伝送媒体5がデータ#iの挿入対象として複数の回線を扱う場合に、上記のバッファ部2−iが、それぞれ、各回線用のデータ#iを保持しうるように構成され、バッファ部2−iと同一のアドレス構成を有し同じバッファ部2−i内でのデータ#iの書き込み処理順序についてのリンクデータを記憶する第2リンクメモリを各バッファ部2−iに対応して複数そなえている場合、上記の第1リンクメモリと第2リンクメモリとは共通化してもよい。
【0029】
これにより、調停制御部3は、各バッファ部2−iに対する書き込み処理順序についてのリンクデータと同じバッファ部2−i内でのデータ#iの書き込み処理順序についてのリンクデータとを同じメモリで管理することができるので、リンクデータを参照するためのメモリへのアクセス回数を削減することができるとともに、本バッファ装置内のメモリブロック数を削減することができる(請求項4)。
【0030】
また、上記の第1リンクメモリとバッファ部2−iとを共通化してもよく、これにより、調停制御部3は、バッファ部2−iのデータ#iと各バッファ部2−iに対する書き込み処理順序とを同じメモリで管理することができるので、この場合も、リンクデータを参照するためのメモリへのアクセス回数を削減することができるとともに、本バッファ装置内のメモリブロック数を削減することができる(請求項5)。
【0031】
さらに、上記の伝送媒体5がデータ#iの挿入対象として1回線を扱う場合に、上記の第1リンクメモリ及びバッファ部2−iが、FIFO型の共通メモリとして構成されていてもよい。これにより、調停制御部3は、少なくとも同じバッファ部2−i内でのデータ#iの書き込み処理順序については管理する必要が無いので、そのためのメモリが不要になる(請求項6)。
【0032】
また、本バッファ装置1は、上記の各バッファ部2−iに、全バッファ部2−iに固有のグローバルアドレスを割り当てるとともに、各バッファ部2−iと同一のアドレス構成を有する第3リンクメモリを各バッファ部2−iに対応して複数そなえ、且つ、調停制御部3が、前回書き込み処理を行なったバッファ部2−iに対応する第3リンクメモリの同一アドレスに、今回書き込み処理を行なったバッファ部2−iのグローバルアドレスを書き込むことにより、上記のリンクデータを生成するように構成されていてもよい。
【0033】
これにより、第3リンクメモリのみで各バッファ部2−iに対する書き込み処理順序と同じバッファ部2−i内での書き込み処理順序とを管理することができる。即ち、調停制御部3は、バッファ部2−iの或るデータ#iのアドレスで第3リンクメモリを参照するだけで、そのデータ#iの次にデータ#iの書き込まれたバッファ部2−i(データ種別#i)とそのバッファ部2−i内でのそのデータ#iの書き込み位置とを認識することができる(請求項7)。
【0034】
ここで、上記のグローバルアドレスを、データ種別情報と各バッファ部2−iに固有のアドレスとの組から成るようにすれば、簡便に、全バッファ部2−iに固有の(異なる)アドレスを割り当てることができる(請求項8)。
また、本バッファ装置1は、上記の伝送媒体5がデータ#iの挿入対象として1回線を扱う場合に、各バッファ部2−iが、それぞれ、FIFOメモリとして構成されるとともに、これらの各FIFOメモリに共通の調停バッファメモリをそなえ、且つ、調停制御部3が、これらのFIFOメモリ2−iへのデータの書き込み処理順を上記の調停バッファメモリに書き込むことにより、上記のリンクデータを生成するように構成されていてもよい。
【0035】
これにより、調停制御部3は、同じバッファ部(FIFOメモリ)2−i内でのデータ#iの書き込み処理順序を管理することなく、単純に各FIFOメモリ2−iに対する書き込み処理順序を管理するだけでよいので、制御が簡素になる(請求項9)。
また、上記の各バッファ部2−iは、各種データ#iの各データ量の最大公約数を基本としたアドレス構成を有する共通バッファ部として構成されてもよく、この場合、調停制御部3は、各種データ#iのこの共通バッファ部への書き込み処理順序についてのリンクデータを生成し、このリンクデータに従って各種データ#iの読み出し処理を行なうことにより、各種データ#iを書き込み処理順序で上記の共通バッファ部から読み出すように構成されるのがよい。
【0036】
これにより、本バッファ装置内のメモリブロック数がさらに削減される(請求項10)。
なお、この場合、調停制御部3は、各種データ#i毎の共通バッファ部への蓄積量を監視し、蓄積量が所定値を超えた種別のデータ#iについては書き込み処理を行なわないように構成されるのがよい。これにより、共通バッファ部においても各データ種別#i毎にバッファ部2−iをそなえる場合と同等の動作を保証することができる(請求項11)。
【0037】
さらに、上記の伝送媒体5がデータ#iの挿入対象として複数の回線を扱う場合に、各バッファ部2−iを、それぞれ、各回線用のデータを保持しうるように構成し、調停制御部3を、上記の挿入順序の調停を回線毎に行なうように構成してもよい。これにより、調停制御部3は、各回線用にバッファ部2−iを用意することなく、各回線毎のデータ#iの挿入調停を各回線毎に独立して行なうことができる(請求項12)。
【0038】
この場合、調停制御部3は、各回線毎に各バッファ部2−iへの各回線用のデータの総蓄積量を監視し、総蓄積量が所定値を超えた回線用のデータについてはバッファ部2−iへの書き込み処理を行なわないように構成するのがよい。これにより、一部の回線用のデータでバッファ部2−iの容量が占有されてしまうことを防止することができる(請求項13)。
【0039】
次に、図1に示すように、本発明の調停機能付データ挿入装置1Aは、複数のバッファ部2−iと共通データ挿入部4と調停制御部3とをそなえて構成されている。
ここで、バッファ部2−iは、この場合も、所定の伝送媒体5に挿入すべき同一挿入優先順位をもった複数種#iのデータをデータ種別#i毎に保持するためのものである。また、共通データ挿入部4は、これらの各バッファ部2−iに共通でデータ#iをバッファ部2−iから受けて伝送媒体5へ挿入するものであり、調停制御部3は、複数種#iのデータの中に含まれる所定の許容挿入遅延時間内に挿入すべきデータを、当該許容挿入遅延時間内に伝送媒体5に挿入すべく、データ種別毎の蓄積量に上限値を設定し、各データ#iの各バッファ部2−iに対する書き込み処理順序に基づいて各データ#iの各バッファ部2−iに対する読み出し処理順序を制御することにより、共通データ挿入部4へのデータ出力順序を調停するものである。
【0040】
上述のごとく構成された本発明の調停機能付データ挿入装置1Aでは、調停制御部3により、所定の許容挿入遅延時間内に挿入すべきデータを当該許容挿入遅延時間内に伝送媒体5に挿入すべく、データ種別毎の蓄積量に上限値を設定し、データ#iの書き込み処理(蓄積)順序に基づいて共通データ挿入部4へのデータの出力順序が調停されるので、各バッファ部2−iのデータ蓄積量に関わらず、全データ種別#1〜#nについて蓄積データが有ればそのデータ#iを蓄積時期に応じた時間で必ず伝送媒体5に挿入することができるほか、この場合は、データ挿入ブロックが共通データ挿入部4として各データ#iに対して共通化されているので、各データ#iに専用のデータ挿入ブロックを容易する必要が無い(請求項15)。
【0041】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(A)一実施形態の説明
図2は本発明の一実施形態を示すブロック図で、この図2において、1Aはセル挿入装置(調停機能付データ挿入装置)、1はバッファ装置(調停機能付バッファ装置)、2−1〜2−n(nは2以上の整数)はそれぞれ挿入バッファ(メモリ)、3はバッファ制御部(調停制御部)、5はATM通信ハイウェイ(伝送媒体)、6−1〜6−nはそれぞれセル情報生成部、7−1〜7−nはそれぞれセル組立部、8はセル挿入部である。
【0042】
ここで、セル情報生成部6−i(i=1〜n)は、それぞれ、図27により前述したものと同様に、互いに同じATM通信ハイウェイ5への挿入優先順位をもったセル種(OAMセル種)#i用の情報(セル生成情報:データ)を生成するものであり、挿入バッファ(バッファ部)2−iは、それぞれ、対応するセル情報生成部6−iで生成されたセル種#iのセル生成情報(以下、セル生成情報#iと表記することもある)を保持するものである。
【0043】
また、セル組立部7−iは、それぞれ、対応する挿入バッファ2−iで一旦保持されたセル生成情報#iを基に、5バイトのヘッダ部分と48バイトのデータ部分とから成る53バイトのATM(OAM)セルを組み立てる(生成する)ものであり、セル挿入部8は、これらの各セル組立部7−iで生成されたATMセルを各挿入バッファ2−iに共通でATM通信ハイウェイ5の空きスロットに挿入するものである。つまり、このセル挿入部8は、複数の挿入バッファ2−iに共通でセル(セル生成情報#i)を挿入バッファ2−iから受けてATM通信ハイウェイ5へ挿入する共通データ挿入部としての機能を果たしている。
【0044】
このため、本セル挿入部8は、例えば図3に示すように、空きセルハント部81とヘッダ書き換え部82とをそなえて構成されており、空きセルハント部81でハント(捕捉)したATM通信ハイウェイ5を流れてくる空きセルを、書き換え部82にて、セル組立部7−iから受信されるATMセルに書き換えることで、ATM通信ハイウェイ5へのセル挿入を行なうようになっている。
【0045】
なお、本実施形態では、セル挿入部8には複数のセル組立部7−iからのセルが同時に入力されることは無く、必ず、1つの空きセルに対して1度の読み出し指示(空きセル情報)が空きセルハント部81からバッファ制御部3へ出力されて、バッファ制御部3が挿入バッファ2−iのいずれかから1つセル生成情報#iを読み出すことにより、1つのATMセルがセル組立部7−iのいずれかから入力されるようになっている。
【0046】
即ち、バッファ制御部(調停制御部)3は、基本的に、各挿入バッファ2−iに対する書き込み処理及び読み出し処理を制御するものであるが、本実施形態では、各セル生成情報#iの各挿入バッファ2−iに対する書き込み処理順序に基づいて各セル生成情報#iの各挿入バッファ2−iに対する読み出し処理順序を制御することにより、セル挿入部8へのセル出力順序を調停してATM通信ハイウェイ5へのセル挿入順序を調停するようになっている。
【0047】
このため、調停制御部3は、例えば図4に示すように、セル種#i毎に、ヘッドポインタ#i,テイルポインタ#i及び蓄積数情報#iの組から成る管理データ30と、NEXT挿入セル種別情報(NEXTバッファ情報)31と、LAST挿入セル種別情報(LASTバッファ情報)32とを有しており、空きアドレス管理部2A−i,ポインタチェーンメモリ2B−i及び挿入セル種チェーンメモリ2C−iに適宜にアクセスすることにより、これらと協動して上記のセル挿入順序の調停を行なうように構成されている。
【0048】
ただし、本実施形態では、この図4中に示すように、ATM通信ハイウェイ5がセル挿入対象の回線(回線番号=1〜L:Lは自然数)を複数扱うことを想定して、上記の管理データ30,NEXT挿入セル種別情報31及びLAST挿入セル種別情報32をさらに各回線毎に有しており、上記のセル挿入順序の調停を回線毎に行なえるようにもなっている。なお、どの回線のセル生成情報#iを読み出すかについては例えばポーリング等により順次決定するものとする。
【0049】
ここで、上記の空きアドレス管理部2A−iは、それぞれ、対応する挿入バッファ2−iの「空き」状態となっているアドレス領域および「使用中」状態となっているアドレス領域を管理するものであり、ポインタチェーンメモリ(第2リンクメモリ)2B−iは、それぞれ、挿入バッファ2−iと同一のアドレス構成(番号)を有しており、調停制御部3により、前回書き込み処理が行なわれた挿入バッファ2−iのアドレス(番号)と同じアドレスの領域に、挿入バッファ2−iの現書き込み(ライト)アドレスが書き込まれてゆくことで、同じ挿入バッファ2−i内でのセル生成情報#iの書き込み位置を指すポインタ(アドレス)を鎖状にリンクさせたポインタチェーン(書き込み処理順序を表すリンクデータ)を形成・記憶するものである。
【0050】
そして、挿入セル種チェーンメモリ(第1リンクメモリ)2C−iも、それぞれ、挿入バッファ2−iと同一のアドレス構成を有しており、調停制御部3により、前回書き込み処理が行なわれた挿入バッファ2−iのアドレス(番号)と同じアドレスの領域に、挿入バッファ2−iへの現書き込みセル種#i(=挿入バッファ2−iの番号)が書き込まれてゆくことで、セル種#i(挿入バッファ2−i)の書き込み順序(セル生成情報#iの生成順序)を表すポインタチェーン(挿入セル種チェーン)が形成・記憶されるようになっている。
【0051】
これにより、調停制御部3は、挿入セル種チェーンメモリ2C−iを参照することでセル種#iの書き込み順序〔つまり、書き込みを行なった挿入バッファ2−iの順序:本実施形態ではこの順序が読み出し(挿入)処理順序になる〕を認識し、さらに、ポインタチェーンメモリ2B−iを参照することで挿入バッファ部2−i内でのセルの書き込み順序(同様に、読み出し順序になる)を認識することができる。
【0052】
つまり、挿入セル種チェーンメモリ2C−iは、調停制御部3が、次にどのセル種#iのセルを挿入バッファ2−iから読み出してATM通信ハイウェイ5へ挿入すべきかを特定するための情報(次挿入セル種別)を保持し、ポインタチェーンメモリ2B−iは、特定したセル種#iのセルを挿入バッファ2−iどの位置(アドレス)から読み出すべきかを特定するための情報(次挿入セルアドレス)を保持しているのである。
【0053】
また、各セル種#i用の管理データ30において、ヘッドポインタ#iは、次に読み出し処理を行なうべきセル種#i用の挿入バッファ2−iのアドレスを指すポインタで、調停制御部3による読み出し処理毎に、ポインタチェーンメモリ2B−iの同じアドレス領域に格納されている次挿入セルアドレスが設定されて更新されるようになっている。
【0054】
一方、テイルポインタ#iは、最後に読み出し処理を行なうべき(つまり、最後に書き込み処理を行なった)セル種#i(挿入バッファ2−i)のアドレスを指すポインタで、調停制御部3による書き込み処理毎に、挿入バッファ2−iの現書き込みアドレスが設定されて更新されるようになっている。また蓄積数情報#iは、対応する挿入バッファ2−iのセル蓄積数を表示するためのもので、書き込み処理毎にインクリメントされ、読み出し処理毎にデクリメントされる。
【0055】
そして、NEXT挿入セル種別情報31は、次に挿入処理(読み出し処理)を行なうべきセル種#i(つまり、挿入バッファ2−i)を表示する情報で、調停制御部3による読み出し処理毎に、読み出し処理を行なった挿入バッファ2−iのアドレスと同じ挿入セル種チェーンメモリ2C−iのアドレスに格納されている次挿入セル種別が設定されて更新されるようになっている。
【0056】
一方、LAST挿入セル種別情報32は、最後に読み出し処理を行なうべき(つまり、最後に書き込み処理を行なった)セル種#i(挿入バッファ2−i)を表示する情報で、調停制御部3による書き込み処理毎に、書き込みを行なったセル種#iが設定されて更新されるようになっている。
なお、調停制御部3は、一部の回線のセル生成情報#iで挿入バッファ2−iの容量が占有されてしまうことを避けるために、図4に示すように、回線毎の全セル生成情報#iについての蓄積数(情報)33も計測・監視するようになっており、蓄積数33が所定の上限値を超えた回線のセル生成情報#iについては新たな書き込み処理を行なわないようになっている。
【0057】
以下、上述のごとく構成された本実施形態のセル挿入装置1A(バッファ装置1)の動作について詳述する。
まず、バッファ装置1での書き込み動作について図5を参照しながら説明する。例えば、或る回線のセル種#1のセル生成情報#1がセル情報生成部6−1で生成されて挿入バッファ2−1に入力されてくると、調停制御部3は、空きアドレス管理部2A−1から通知される挿入バッファ2−1の空きアドレスを現書き込みアドレスとして捕捉する(ステップW1)。このとき、空きアドレス管理部2A−1では、通知したアドレスを「空き」状態から「使用中」状態にする。
【0058】
そして、調停制御部3は、捕捉した現書き込みアドレスに上記のセル生成情報#1を書き込むとともに(ステップW2)、LAST挿入セル種別情報32(例えば、セル種#2であったとする)を参照し、セル種#2用の管理データ30のテイルポインタ#2を参照する(ステップW3)。さらに、調停制御部3は、セル種#2用の挿入セル種チェーンメモリ2C−2のテイルポインタ#2が指すアドレス領域に今回書き込み処理を行なったセル種別#1を書き込むことにより、挿入セル種チェーンのテイル側を更新し(ステップW4)、LAST挿入セル種別情報32をセル種#1に更新する(ステップW5)。
【0059】
次に、調停制御部3は、セル種別#1用のテイルポインタ#1が指すポインタチェーンメモリ2B−1のアドレス領域に現書き込みアドレスを書き込むことにより、ポインタチェーンのテイル側を更新し(ステップW6)、セル種#1の蓄積数情報#1をインクリメント(+1)する(ステップW7)。なお、回線毎の蓄積数33が上限値を超えた回線のセル生成情報#iについては、調停制御部3は、新たな書き込み処理を禁止して、一部の回線のセル生成情報#iで挿入バッファ2−iの容量が占有されてしまうことを避ける。これにより、セル種#iの読み出し処理(挿入調停)が各回線毎に平等に行なわれることになる。
【0060】
一方、バッファ装置1での読み出し動作は次のようになる。即ち、調停制御部3は、セル挿入部8の空きセルハント部81から空きセル情報が入力されると、例えば図6に示すように、まず、NEXT挿入セル種別情報31を参照し(セル種#2となっていたとする)、そのセル種#2のヘッドポインタ#2を参照して、次に読み出すべきセル種#2(挿入バッファ2−2)のアドレス(現リードアドレス)を捕捉(決定)する(ステップR1)。
【0061】
そして、調停制御部3は、捕捉したアドレスからセル生成情報#2を読み出し(ステップR2)、空きアドレス管理部2A−2の現リードアドレスに対応するアドレスを「空き」状態に更新する(ステップR3)。また、このとき、調停制御部3は、セル種#2用のポインタチェーンメモリ2B−2及び挿入セル種チェーンメモリ2C−2のヘッドポインタ#2が指すアドレス領域をそれぞれ参照する(ステップR4)。
【0062】
そして、調停制御部3は、ポインタチェーンメモリ2B−2のアドレス領域に設定されている次挿入セルアドレスをヘッドポインタ#2に設定して、ポインタチェーンのヘッド側を更新するとともに、蓄積数情報#2をデクリメント(−1)する(ステップR5)一方、挿入セル種チェーンメモリ2C−2のアドレス領域に設定されている次挿入セル種別をNEXT挿入セル種別情報32に設定してNEXT挿入セル種別情報32を更新する(ステップR6)。
【0063】
なお、全セル種#iの蓄積数#iが0の回線については上述したような読み出し動作は行なわれない。また、全回線の全セル種#iの蓄積数#iが0の場合も読み出し動作は行なわれない。
以上のようにして、調停制御部3は、挿入バッファ2−iに対する書き込み処理時に上記のポインタチェーン及び挿入セル種チェーンを作成してセル種#iの書き込み順序(生成順序)を回線毎に管理しておき、その順序に従って、セル挿入部8(空きセルハント部81)からの1回の空きセル情報に対して1個のセル生成情報#iを該当挿入バッファ2−iの該当アドレスから読み出して、セル組立部7−iへ出力させる。
【0064】
セル組立部7−iでは、受け取ったセル生成情報#iからATM(OAM)セルを組み立てて、そのセルをセル挿入部8へ出力し、セル挿入部8では、ヘッダ書き換え部82において空きセルハント部81で捕捉した空きセルを、セル組立部7−iから受け取ったOAMセルに書き換えることで、ATM通信ハイウェイ5へのセル挿入を行なう。
【0065】
ここで、上述したような書き込み動作および読み出し動作について、例えば、セル生成情報#iが#1→#2→#1→#2→#2の順序で生成されて挿入バッファ2−iに書き込まれる場合を例に、図7〜図16を参照しながら、より詳細に説明する。
まず、セル生成情報#1がセル情報生成部6−1で生成されると、調停制御部3は、図7に示すように、空きアドレス管理部2A−1から例えば空きアドレスa0を受けて(ステップW11)、そのアドレスa0を挿入バッファ2−1への現書き込みアドレスとしてセル生成情報#1を挿入バッファ2−1に書き込む(ステップW12)。なお、空きアドレス管理部2A−1においてアドレスa0は「空き」状態から「使用中」状態に変更される(ステップW13)。
【0066】
このとき、セル種#1のセル生成情報#1の蓄積数情報(以下、単に「蓄積数」ということもある)#1が0だとすると、調停制御部3は、この現書き込みアドレスa0がポインタチェーンの起点となるので、セル種#1用の管理データ30のヘッドポインタ#1及びテイルポインタ#1にそれぞれアドレスa0を書き込んで(ステップW14)、蓄積数#1をインクリメントして1にする(ステップW15)。また、書き込んだセル生成情報#1のセル種#1が挿入セル種チェーンの起点となるので、NEXT挿入セル種別情報31及びLAST挿入セル種別情報32にそれぞれセル種#1を書き込む(ステップW16)。
【0067】
次に、セル生成情報#2がセル情報生成部6−2で生成されると、調停制御部3は、図8に示すように、空きアドレス管理部2A−2から例えば空きアドレスa1を受けて(ステップW17)、そのアドレスa1を挿入バッファ2−2への現書き込みアドレスとしてセル生成情報#2を挿入バッファ2−2に書き込む(ステップW18)。このとき、空きアドレス管理部2A−2のアドレスa1は「使用中」状態に変更される(ステップW19)。
【0068】
そして、この場合も、調停制御部3は、セル種#2のセル生成情報#2の蓄積数#2が0だとすると、現書き込みアドレスa1がポインタチェーンの起点となるので、セル種#2用の管理データ30のヘッドポインタ#2及びテイルポインタ#2にそれぞれアドレスa1を書き込んで(ステップW20)、蓄積数#2をインクリメントして1にする(ステップW21)。
【0069】
さらに、調停制御部3は、LAST挿入セル種別情報32を参照し(現時点では、セル種#1になっている)、セル種#1用のテイルポインタ#1を参照し(アドレスa0)、セル種#1用の挿入セル種チェーンメモリ2C−1のアドレスa0(前書き込みアドレス)に現書き込みセル種#2を書き込んだのち(ステップW22)、LAST挿入セル種別情報32をセル種#2に更新する(ステップW23)。
【0070】
これにより、調停制御部3は、挿入セル種チェーンメモリ2C−1を参照すれば、挿入バッファ2−1のアドレスa0に書き込まれたセル生成情報#1の次に書き込みが行なわれたセル種が#2(挿入バッファ2−2)であることを知ることができる。
次に、さらにセル生成情報#1がセル情報生成部6−1で生成されると、調停制御部3は、図9に示すように、空きアドレス管理部2A−1から例えば空きアドレスa2を受けて(ステップW24)、そのアドレスa2を挿入バッファ2−1への現書き込みアドレスとしてセル生成情報#1を挿入バッファ2−1に書き込む(ステップW25)。このとき、空きアドレス管理部2A−1のアドレスa2は「使用中」状態に変更される(ステップW26)。
【0071】
そして、調停制御部3は、セル種#1のセル生成情報#1の蓄積数#1が1(≠0)であるので、テイルポインタ#1(この時点でアドレスa0)を参照して、セル種#1用のポインタチェーンメモリ2B−1のアドレスa0(同じ挿入バッファ2−1内での前書き込みアドレス)に挿入バッファ2−1の現書き込みアドレスa2を書き込む(ステップW27)。
【0072】
これにより、調停制御部3は、ポインタチェーンメモリ2B−1を参照すれば、挿入バッファ2−1のアドレスa0に書き込まれたセル生成情報#1の次に挿入バッファ2−1に書き込まれたアドレスがa2であることを知ることができる。
また、このとき調停制御部3は、LAST挿入セル種別情報32を参照し(現時点では、セル種#2になっている)、セル種#2用のテイルポインタ#2を参照し(アドレスa1)、セル種#2用の挿入セル種チェーンメモリ2C−2のアドレスa1(前書き込みアドレス)に現書き込みセル種#1を書き込む(ステップW28)。
【0073】
そして、調停制御部3は、テイルポインタ#1をアドレスa2に更新する(ステップW29)とともに、蓄積数#1をインクリメントして2に更新し(ステップW30)、且つ、LAST挿入セル種別情報32をセル種#1に更新する(ステップW31)。
次に、さらにセル生成情報#2がセル情報生成部6−2で生成されると、調停制御部3は、図10に示すように、空きアドレス管理部2A−2から例えば空きアドレスa3を受けて(ステップW32)、そのアドレスa3を挿入バッファ2−2への現書き込みアドレスとしてセル生成情報#2を挿入バッファ2−2に書き込む(ステップW33)。このとき、空きアドレス管理部2A−2のアドレスa3は「使用中」状態に変更される(ステップW34)。
【0074】
そして、調停制御部3は、セル種#2のセル生成情報#2の蓄積数#2が1(≠0)であるので、テイルポインタ#2(この時点でアドレスa1)を参照して、セル種#2用のポインタチェーンメモリ2B−2のアドレスa1(同じ挿入バッファ2−2内での前書き込みアドレス)に挿入バッファ2−2の現書き込みアドレスa3を書き込む(ステップW35)。
【0075】
また、このとき、調停制御部3は、LAST挿入セル種別情報32を参照し(現時点では、セル種#1になっている)、セル種#1用のテイルポインタ#1を参照し(アドレスa2)、セル種#1用の挿入セル種チェーンメモリ2C−1のアドレスa2(前書き込みアドレス)に現書き込みセル種#2を書き込む(ステップW36)。
【0076】
そして、調停制御部3は、テイルポインタ#2をアドレスa3に更新する(ステップW37)とともに、蓄積数#2をインクリメントして2に更新し(ステップW38)、且つ、LAST挿入セル種別情報32をセル種#2に更新する(ステップW39)。
次に、さらにセル生成情報#2がセル情報生成部6−2で生成されると、調停制御部3は、図11に示すように、空きアドレス管理部2A−2から例えば空きアドレスa0を受けて(ステップW40)、そのアドレスa0を挿入バッファ2−2への現書き込みアドレスとしてセル生成情報#2を挿入バッファ2−2に書き込む(ステップW41)。このとき、空きアドレス管理部2A−2のアドレスa0は「使用中」状態に変更される(ステップW42)。
【0077】
そして、調停制御部3は、セル種#2のセル生成情報#2の蓄積数#2が2(≠0)であるので、テイルポインタ#2(この時点でアドレスa3)を参照して、セル種#2用のポインタチェーンメモリ2B−2のアドレスa3(同じ挿入バッファ2−2内での前書き込みアドレス)に挿入バッファ2−2の現書き込みアドレスa0を書き込む(ステップW43)。
【0078】
また、このとき、調停制御部3は、LAST挿入セル種別情報32を参照し(現時点では、セル種#2になっている)、セル種#2用のテイルポインタ#2を参照し(アドレスa3)、セル種#2用の挿入セル種チェーンメモリ2C−2のアドレスa3(前書き込みアドレス)に現書き込みセル種#2を書き込む(ステップW44)。
【0079】
そして、調停制御部3は、テイルポインタ#2をアドレスa0に更新する(ステップW45)とともに、蓄積数#2をインクリメントして3に更新し(ステップW46)、且つ、LAST挿入セル種別情報32をセル種#2に更新(維持)する(ステップW47)。
次に、上述のごとく#1→#2→#1→#2→#2の順にセルの書き込みが行なわれた後の読み出し動作について説明する。まず、セル挿入部8の空きセルハント部81から空きセル情報が通知されると、調停制御部23は、図12に示すように、まず、NEXT挿入セル種別情報31を参照して、次に挿入すべき(読み出すべき)セル種(この場合は#1)を取得する(ステップR11)。
【0080】
そして、調停制御部3は、セル種#1用のヘッドポインタ#1を参照し(ステップR12)、記録されているアドレスa0を読み出しアドレスとして挿入バッファ2−1のアドレスa0からセルを読み出して(ステップR13)、読み出したセルをセル組立部7−iへ出力させる。このとき、空きアドレス管理部2A−1のアドレスa0は「使用中」状態から「空き」状態となる(ステップR14)。
【0081】
その後、調停制御部3は、セルを読み出した挿入バッファ2−1に対応するポインタチェーンメモリ2B−1及び挿入セル種チェーンメモリ2C−1の同じアドレスa0をそれぞれ参照し(ステップR15)、セル種#1用のヘッドポインタ#1をポインタチェーンメモリ2B−1のアドレスa0に記録されているアドレスa2に更新する(ステップR16)とともに、蓄積数#1をデクリメントして2から1に更新し(ステップR17)、且つ、NEXT挿入セル種別情報31を挿入セル種チェーンメモリ2C−1のアドレスa0に記録されているセル種#2に更新する(ステップR18)。
【0082】
次に、さらにセル挿入部8の空きセルハント部81から空きセル情報が通知されると、調停制御部23は、図13に示すように、NEXT挿入セル種別情報31を参照して、次に挿入すべき(読み出すべき)セル種(この場合は#2)を取得して(ステップR19)、セル種#2用のヘッドポインタ#2を参照し(ステップR20)、記録されているアドレスa1を読み出しアドレスとして挿入バッファ2−2のアドレスa1からセルを読み出して(ステップR21)、読み出したセルをセル組立部7−iへ出力させる。このとき、空きアドレス管理部2A−2のアドレスa1は「使用中」状態から「空き」状態となる(ステップR22)。
【0083】
その後、調停制御部3は、セルを読み出した挿入バッファ2−2に対応するポインタチェーンメモリ2B−2及び挿入セル種チェーンメモリ2C−2の同じアドレスa1をそれぞれ参照し(ステップR23)、セル種#2用のヘッドポインタ#2をポインタチェーンメモリ2B−2のアドレスa1に記録されているアドレスa3に更新する(ステップR24)とともに、蓄積数#2をデクリメントして3から2に更新し(ステップR25)、且つ、NEXT挿入セル種別情報31を挿入セル種チェーンメモリ2C−2のアドレスa1に記録されているセル種#1に更新する(ステップR26)。
【0084】
以降、上記と同様にして、セル挿入部8の空きセルハント部81から空きセル情報が通知される毎に、調停制御部23は、図14〜図16中のステップR27〜R46に示すように、ポインタチェーン及び挿入セル種チェーンのヘッド側を更新しながら蓄積数#iがそれぞれ0になるまでセルの読み出しを行なうことにより、#1→#2→#2の順(書き込み処理が行なわれた順)に各セル種の読み出しを行なう。
【0085】
なお、蓄積数#iが0になったセル種#iについてはヘッドポインタ#i,テイルポインタ#i,チェーンポインタ2B−i及び挿入セル種チェーン2C−iに記録されている各情報は「Don't care(Dc)」状態となり、全てのセル種2−iの蓄積数#iが0になると、NEXT挿入セル種別情報31及びLAST挿入セル種別情報32も「Dc」状態になる(図16参照)。
【0086】
以上のように、本実施形態のセル挿入装置1A(バッファ装置1)によれば、複数のセル種#iのセル(セル生成情報#i)の書き込み処理(蓄積)順序(つまり、セル情報生成部6−iでの生成順序)を管理しておき、その順序に基づいてATM通信ハイウェイ5へ挿入すべきセルの挿入順序を調停するので、前段のセル種#i毎の挿入バッファ2−iのセル蓄積数に関わらず、全セル種#iについて蓄積セルが有ればそのセルを蓄積時期に応じた時間で必ずATM通信ハイウェイ5に挿入することができる。
【0087】
特に、本実施形態では、上記の挿入セル種チェーンに従って各セル種#iの読み出し処理を行なうことにより、各セル種#iのセル生成情報#iをその書き込み処理順序で各挿入バッファ2−iから読み出すので、必ず書き込み処理が行なわれた順序(セル生成順序)で順番に各セル種#iのセル生成情報#iが各挿入バッファ2−iから読み出されて(セル化後に)ATM通信ハイウェイ5へ挿入されてゆく。
【0088】
これにより、一部のセル種#iのセルがいつまで経ってもATM通信ハイウェイ5に挿入されないといった事態を確実に回避することができ、確実に、セル挿入の遅延時間を最小限に抑えることができる。従って、前述したように、たとえPMセルの挿入ブロックがATM通信ハイウェイ5の最下流側に配置されていたとしても、また、サポートコネクション数が増えても、確実に、PMセルの規定遅延時間(M/2)を保証することができる。
【0089】
例えば、全セル情報生成部6−1〜6−nでセル種#1〜#nのセル生成情報#1〜#nが同時に生成された場合でも、本バッファ装置1では、最大でもnセル分(現状では10セル分以下程度)の挿入遅延が生じるだけであるので、例えば、PMセルの許容挿入遅延(=M/2セル:現状ではM=256セル以上)を十分に保証することが可能である。
【0090】
また、本実施形態では、セル挿入部8が各挿入バッファ2−iに対して共通化されているので、図27により前述したように各セル種#iのセル毎に専用の挿入ブロック(セル組立挿入部7′−i)を用意する必要が無く、装置規模の小型にも大いに寄与している。
さらに、本実施形態では、上記の挿入セル種チェーンを、前回書き込み処理を行なった挿入バッファ2−iに対応する挿入セル種チェーンメモリ2C−iの同一アドレスに、今回書き込み処理を行なったセル種#iを書き込むことにより生成するので、挿入セル種チェーンメモリ2C−iと挿入バッファ2−iとで同じアドレスで挿入セル種チェーンと蓄積セル生成情報#iとを管理することができる。つまり、挿入セル種チェーンメモリ2C−iのための新たなアドレス管理は必要無い。
【0091】
従って、挿入バッファ2−iに書き込まれた或るセル生成情報#iのアドレスで挿入セル種チェーンメモリ2C−iを参照すれば、そのセル生成情報#iの次に書き込まれたセル生成情報#iの種別を認識することができるので、極めて正確に、且つ、迅速に、次に読み出すべきセル生成情報#iを特定して読み出し処理(挿入処理)を実施することができる。
【0092】
また、本実施形態では、上記の挿入順序の調停を回線毎に行なうので、各回線用に挿入バッファを用意することなく、各回線毎のセル挿入調停を各回線毎に独立して行なうことができるので、ATM通信ハイウェイ5が複数回線を扱う場合でも最小限の装置規模(メモリ容量)で、上記の挿入調停を実施することができている。
【0093】
(B)第1変形例の説明
なお、上記の挿入セル種チェーンメモリ2C−iは、ポインタチェーンメモリ2B−iや挿入バッファ2−iと同一のアドレス構成を有しているので、例えば図17に示すように、ポインタ/挿入セル種チェーンメモリ2D−iとしてセル種#i毎にポインタチェーンメモリ2B−iと共通化してもよいし、例えば図18に示すように、挿入バッファ/挿入セル種チェーンメモリ2′−iとしてセル種#i毎に挿入バッファ2−i自体と共通化してもよい。
【0094】
いずれの場合も、バッファ装置1(セル挿入装置1A)内のメモリブロック数を削減することができるので、集積度の向上による回路(装置)規模の削減が期待できる。また、図17に示す構成では、ポインタチェーンと挿入セル種チェーンとを同じメモリ2D−iで管理するので、ポインタチェーンと挿入セル種チェーンの読み出しを1度に行なうことができる。従って、図4に示す構成に比して、ポインタチェーン及び挿入セル種チェーンの読み出しアクセス回数を削減して、本バッファ装置1の消費電力を低減化することもできる。
【0095】
一方、図18に示す構成では、セル生成情報#iと挿入セル種チェーンとを同じメモリ2′−iで管理するので、セル生成情報#iと挿入セル種チェーンの読み出しを1度に行なうことができる。従って、この場合も、図4に示す構成に比して、ポインタチェーン及び挿入セル種チェーンの読み出しアクセス回数を削減して、本バッファ装置1の消費電力を低減化することができる。
【0096】
なお、このようにポインタチェーンと挿入セル種チェーンとを同じメモリ2′−iで管理する場合は、出力回線数が1回線であれば、より簡素な構成でバッファ装置1を実現することができる。即ち、出力回線数が1回線の場合は、セル種#i毎に1回線分のセル生成情報#iしか入力されてこないので、例えば図19に示すように、各挿入バッファ2−iをそれぞれFIFOメモリとして構成することができ、これにより、同じ挿入バッファ2−i内での書き込み処理順序を管理する必要が無くなり、上記のポインタチェーンメモリ2B−iが不要になる〔調停制御部3では、単純にインクリメントされるライトアドレス(ポインタ)及びリードアドレス(ポインタ)をセル種#i毎に管理するだけでよい〕。
【0097】
従って、この場合は、さらに本バッファ装置1の装置規模、ひいてはセル挿入装置1Aの装置規模を削減することが可能である。なお、図17〜図19に示すいずれの構成の場合も、書き込み動作及び読み出し動作は、アクセスするメモリが共通化されているか否かの違いだけで、基本的に図5〜図16により前述した動作と同様である。
【0098】
なお、出力回線数が複数ある場合(図17及び図18に示す構成の場合)、調停制御部3は、上述した実施形態と同様に、回線毎の蓄積数33を計測・監視して、所定の上限値を超えた回線のセル生成情報#iについては新たな書き込み処理を禁止することで、回線毎の挿入調停を平等に行なうことが可能である。
(C)第2変形例の説明
図20は前述した実施形態の第2変形例を示すブロック図で、この図20に示すバッファ装置1も、図2に示すセル挿入装置1Aの同一部分に適用されて、セル情報生成部6−i(図2参照)で生成されるセル生成情報#iをセル種#i毎に一旦保持し、各挿入バッファ2−iに共通のセル挿入部8からの空きセル情報に応じて保持したセル生成情報#iをセル組立部7−iを通じてセル挿入部8へ転送するものであるが、本第2変形例では、図4に示すものに比して、次の点が主に異なる。
【0099】
即ち、本第2変形例では、各挿入バッファ2−iのアドレスとして全挿入バッファ2−i(全セル種#i)に固有のアドレス(グローバルアドレス)がそれぞれ割り当てられ、空きアドレス管理部2A−i及びポインタチェーンメモリ2B′−iがそれぞれこのグローバルアドレスにより(挿入バッファ2−iとそれぞれ同じグローバルアドレス構成で)挿入バッファ2−iの空きアドレス及びポインタチェーン(挿入セル種チェーン)を管理するようになっている。
【0100】
ここで、上記のグローバルアドレスは、例えば、セル種別ID(バッファ識別情報)+セル種#i毎のバッファアドレスとすれば容易に実現でき、前半のセル種別ID部分の違いにより異なる挿入バッファ2−iを表示し、後半のバッファアドレス部分の違いにより1つの挿入バッファ2−i内での異なるアドレス領域を表示することができる。
【0101】
具体的には、例えば、セル種#i(挿入バッファ2−i)の数=4(i=1〜4),各セル種#i毎の挿入バッファメモリ2−iの深さ(容量)を32セル分と仮定すると、22 +25 =7ビットとなり、上位2ビット分でセル種#i(挿入バッファ2−i)を、下位5ビット分で同じセル種#iのセル生成情報#iの格納領域を表示することができる。
【0102】
従って、ポインタチェーンメモリ(第3リンクメモリ)2B′−iでは、上記のグローバルアドレスを用いて第1実施形態と同様にしてポインタチェーンを管理することで、同一セル種#i内での書き込み処理順序(読み出し処理順序)と、各セル種#i(挿入バッファ2−i)間の書き込み処理順序(読み出し処理順序)とをそれぞれ管理することができる。
【0103】
このため、本第2変形例の調停制御部3は、前回書き込み処理を行なった挿入バッファ2−iに対応するポインタチェーンメモリ2B′−iの同一アドレスに、今回書き込み処理を行なった挿入バッファ2−iのグローバルアドレスを書き込むことにより、セル種#i(挿入バッファ2−i)間の識別情報をも含んだポインタチェーンを生成するようになっている。つまり、本変形例では、グローバルアドレスを用いることで複数の挿入バッファ2−i(空きアドレス管理部2A−i,ポインタチェーンメモリ2B′−i)を仮想的に1つのメモリとして扱えるようになっているのである。
【0104】
従って、本第2変形例の調停制御部(バッファ制御部)3では、第1実施形態にて前述した挿入セル種チェーンメモリ2C−iで挿入セル種チェーンを個別に管理する必要が無く、また、第1実施形態のように各セル種#i毎にヘッドポインタ34及びテイルポインタ35を管理する必要も無くなっている。
以下、上述のごとく構成された本第2変形例のバッファ装置1の動作について図21及び図22を参照しながら詳述する。なお、以下では、i=1〜4の場合を想定し、各セル種#1〜#4のセル種IDをそれぞれ"00"〜"11"と仮定する。
【0105】
まず、書き込み動作について図21を参照しながら説明する。例えば、セル情報生成部6−1から或る回線(回線番号=1の回線と仮定する)についてセル種#1のセル生成情報#1が入力されてくると、調停制御部3は、空きアドレス管理部#1から空きアドレス(グローバルアドレス:例えば、"0000010")を受け取り(ステップW51)、そのアドレス"0000010" を現書き込みアドレスとして挿入バッファ2−1にセル生成情報#1を書き込む(ステップW52)。
【0106】
そして、調停制御部3は、回線番号=1のテイルポインタ35〔前回の書き込みアドレス(グローバルアドレス):例えば、前回の書き込み処理でセル種#2(セル種ID="01")のセル生成情報#2が挿入バッファ2−2のアドレス"00100" に書き込まれたと仮定して"0100100" 〕が指すポインタチェーンメモリ2B′−2のアドレス領域に現書き込みアドレス("0000010" )を書き込んで(ステップW53)、テイルポインタ35を現書き込みアドレス("0000010" )に更新するとともに、セル種#1の蓄積数#1をインクリメントする(ステップW54)。
【0107】
調停制御部3は、このような書き込み動作を各セル種#iについて行なうことによって、グローバルアドレスを用いたポインタチェーンを作成・更新しながら(つまり、セル生成情報#iの書き込み順序を管理しながら)、各セル種#iのセル生成情報#iを対応する挿入バッファ2−iへ書き込んでゆく。なお、書き込み対象の回線の蓄積数#iの全てが0である場合は、調停制御部3は、ポインタチェーンの起点としてヘッドポインタ34に現書き込みアドレスを書き込む。
【0108】
次に、読み出し動作について図22を用いて説明する。まず、セル挿入部8から或る回線(例えば、回線番号=1の回線)についての空きセル情報が入力されると、調停制御部3は、回線番号=1のヘッドポインタ(グローバルアドレス)34を参照して、そのポインタ34(例えば、"0000001")を現リードアドレス(グローバルアドレス)として挿入バッファ2−1(セル種ID="00") のアドレス("00001" )領域からセル生成情報#1を読み出す(ステップR51)。
【0109】
そして、調停制御部3は、空きアドレス管理部2A−1のアドレス("00001" )領域を「空き」状態に更新し(ステップR52)、ヘッドポインタ34("0000001")が指すポインタチェーンメモリ2B′−1のアドレス("00001" )領域を参照し(ステップR53)、そこに書き込まれているグローバルアドレスを新ヘッドポインタ34とする(ステップR54)。
【0110】
以降、調停制御部3は、セル挿入部8から空きセル情報が入力される毎に、上記と同様に、グローバルアドレスを用いたポインタチェーンを更新しながら、ポインタチェーンに従ってセル生成情報#iの読み出し処理を行なうことにより、各セル種#iのセル生成情報#iを書き込み処理順で読み出してゆく。なお、全セル種#iの蓄積数#iが0の回線については読み出し処理は行なわれない。
【0111】
以上のように、本第2変形例のバッファ装置1(セル挿入装置1A)によれば、上述のごとくグローバルアドレスを用いることで、挿入バッファ2−iの或るセル生成情報#iのアドレスでポインタチェーンメモリ2B′−iを参照するだけで、そのセル生成情報#iの次にセル生成情報#iを書き込まれた挿入バッファ2−i(セル種#i)とその挿入バッファ2−i内でのそのセル生成情報#iの書き込み位置とを認識することができる。
【0112】
つまり、セルの挿入順序を規定・管理するリンクがポインタチェーンのみなので、上述した実施形態に比べて、メモリブロック数及びメモリアクセス回数がともに少なくなるととともに、調停制御部3においてセル種#i毎にヘッドポインタ34,テイルポインタ35を保持しなくても良くなり制御が簡素化される。従って、装置規模を削減しつつ、極めて正確且つ迅速にセル生成情報#iの読み出し処理を実施することができる。
【0113】
なお、上述したような方式は、セル種#i(挿入バッファ2−i)間のバッファ長(容量)が大きく異なると、セル種#i毎のバッファアドレスのビット数が異なるため、グローバルアドレスで管理するポインタチェーンメモリ2B′−iに無駄なビットができる。そのため、できるだけセル種#i(挿入バッファ2−i)間のバッファ長は同じである方が効率が良い。
【0114】
また、本変形例でも、調停制御部3は、図4に示したような回線毎の蓄積数33を計測・監視して、所定の上限値を超えた回線のセル生成情報#iについては新たな書き込み処理を禁止することで、回線毎の挿入調停を平等に行なうことが可能である。
(D)第3変形例の説明
図23は前述した実施形態の第3変形例を示すブロック図であるが、この図23に示すバッファ装置1も、図2に示すセル挿入装置1Aの同一部分に適用されるものであるが、図4に示すものに比して、挿入バッファメモリ2−i,空きアドレス管理部2A−i及びポインタチェーンメモリ2B−iがそれぞれ各セル種#iに共通の挿入バッファ(共通バッファ部)2,空きアドレス管理部2A及びポインタチェーンメモリ2Bとして構成されるとともに、挿入セル種チェーンメモリ2C−iが省略されている点が主に異なる。
【0115】
つまり、本第3変形例のバッファ装置1は、前記の挿入バッファメモリ2−iを1個のメモリで管理するようになっているのである。ただし、各セル情報生成部7−i(図2参照)で生成されるセル生成情報#iの情報量(ワード数)がセル種#i毎に異なる場合は、各セル種#iの情報量の最大公約数を単位にアドレス管理を行なう。
【0116】
具体的に、図23では、例としてセル種#1とセル種#nのセル生成情報#1,#nがそれぞれ1ワード分、セル種#2のセル生成情報#2が2ワード分の場合のメモリ内容を表しており、この場合、調停制御部3は、1ワードと2ワードの最大公約数である1ワード単位で各メモリ2,2A,2Bのアドレスを管理することになる。
【0117】
このように、挿入バッファ2が各セル種#iの各セル生成情報#iのワード数の最大公約数を基本としたアドレス構成を有する共通バッファ部として構成することにより、メモリブロック数をさらに削減することができ、この場合も、集積度の向上による回路規模の削減が期待できる。
なお、管理するアドレスの深さMは各セル種#iのバッファ長がNi 、各セル種#iの1セル分の生成情報がαi ワードとして、M=Σ(Ni ×αi )(ただし、Σはi=1〜nについての総和を表す)であるが、元々のポインタチェーンメモリ2B−iのワード数がΣNi であることを考えると、この方式は、ほとんどのセル種でαi =1の場合に有効な方式と考えられる。
【0118】
そして、この場合も、調停制御部3は、管理すべきアドレスが各セル種#iに共通となっているので、図23中に示すように、セル種#i毎にヘッドポインタ34,テイルポインタ35を保持しなくても良い構成になっているが、次のような制御を行なうことが特殊になっている。
▲1▼或るセル種#iについて複数ワード分のセル生成情報#iが入力されると、空きアドレス管理部2Bから必要なワード数分の空きアドレスを受け取る。
【0119】
▲2▼挿入バッファ2に書き込んだワード数分のポインタチェーンを作成する。
▲3▼必要ワード数分の空きアドレスが無い場合は、書き込み処理を行なわない。
▲4▼書き込みを行なう回線の蓄積数#1〜#nが全て0の場合はポインタチェーンの起点として現書き込みアドレスをヘッドポインタ34に書き込む。
また、本変形例の調停制御部3は、1セル種による挿入バッファ2の占有を避けるため、図23中に示すように、セル種#i毎に全回線トータルの蓄積数(情報)36を計測し、セル種#i毎の蓄積上限値を設けることで、挿入バッファ2がセル種#i毎の挿入バッファ2−iとして分割されている場合と同等の動作を保証している。
【0120】
従って、一部のセル種#iのセル生成情報#iによって挿入バッファ2の容量が占有されてしまうようなことが無く、各セル種#iのセル生成情報#iの読み出しを平等に行なうことができる。なお、本変形例でも、調停制御部3は、図4に示すような回線毎の蓄積数33を計測・監視して、所定の上限値を超えた回線のセル生成情報#iについては新たな書き込み処理を禁止することで、回線毎の挿入調停を平等に行なうことが可能である。
【0121】
(E)第4変形例の説明
図24は前述した実施形態の第4変形例を示すブロック図であるが、この図24に示すバッファ装置1も、図2に示すセル挿入装置1Aの同一部分に適用されるものであるが、この場合は、出力回線数が1回線で、各セル種#i用の挿入バッファ2−iがそれぞれFIFOメモリとして構成されるとともに、各挿入バッファ2−iに共通の調停バッファメモリ2Eと調停制御部(バッファ制御部)3とをそなえて構成されている。
【0122】
ここで、調停バッファメモリ2Eは、セル種#i(挿入バッファ2−i)の識別情報を記憶するFIFOメモリで、調停制御部3により、書き込み処理が行なわれたセル種#i(挿入バッファ2−i)の識別情報が順に書き込まれてゆくことで、セル種#iの書き込み処理順序についての情報(リンクデータ)を保持・管理するようになっている。なお、この調停バッファメモリ2Eのワード数は、前記のポインタチェーンメモリ2B−iと同様にΣNi でよい。
【0123】
そして、本第4変形例の調停制御部3は、この調停バッファメモリ(FIFOメモリ)2Eの記憶内容を、読み出し処理毎に単純にインクリメントされるリードポインタ38を用いて参照することで、セル種#iの書き込み処理順序を識別し、その書き込み処理順序で読み出し処理対象の挿入バッファ2−iを選択してセル種#iの挿入調停を行なうようになっている。
【0124】
つまり、本第4変形例のバッファ装置1は、出力回線数が1回線の場合は調停を行なうためにセル種#iの順番を保持するだけで良いため、書き込み処理が行なわれたセル種#iの順番を保持するFIFOメモリ2Eを個別に設けて、挿入バッファ2−iへのセル生成情報#iの書き込み処理順をこの調停バッファメモリ2Eに書き込むことにより、書き込み処理順序を表すリンクデータを生成するようになっている。
【0125】
なお、挿入バッファ2−iへの書き込み位置及び読み出し位置の管理については、挿入バッファ2−iがそれぞれFIFOメモリとして構成されているので、上記のポインタ37,38と同様に単純にインクリメントされるライトポインタ39,リードポインタ40をセル種#i毎に保持するだけでよい。
以下、上述のごとく構成された本第4変形例のバッファ装置1の動作について図25及び図26を参照しながら詳述する。
【0126】
まず、例えば、セル情報生成部6−1でセル種#1のセル生成情報#1が生成されると、調停制御部3は、図25に示すように、セル種#i用のライトポインタ39が指す挿入バッファ2−iのアドレス領域に、そのセル生成情報#1を書き込み(ステップW61)、現ライトポインタ39を次のアドレスを指すようにインクリメントして更新する(ステップW62)。
【0127】
そして、調停制御部3は、調停バッファメモリ2E用のライトポインタ37が指すアドレス領域(斜線部参照)に今回書き込んだセル種#1(挿入バッファ2−1)の識別情報を書き込んで(ステップW63)、ライトポインタ37を次のアドレスを指すようにインクリメントして更新する(ステップW64)。以上のような書き込み処理をセル生成情報#iの生成毎に行なうことにより、調停制御部3は、セル種#iの書き込み順序を管理しながらセル生成情報#iを対応する挿入バッファ2−iへ書き込んでゆく。
【0128】
次に、セル挿入部8(図2参照)から空きセル情報が入力されると、調停制御部3は、図26に示すように、まず、リードポインタ38が指す調停バッファメモリ2Eのアドレス領域を参照して、次に読み出し処理を行なうべきセル種#i(例えば、図26中に斜線部で示すようにセル種#1であったとする)を識別する(ステップR61)。
【0129】
そして、調停制御部3は、セル種#1用の挿入バッファ2−1を読み出し処理対象のバッファとして決定(選択)し、セル種#1用のリードポインタ40が指す挿入バッファ2−1のアドレス領域に保持されているセル生成情報#1を読み出す(ステップR62)。その後、調停制御部3は、リードポインタ40及びリードポインタ38をそれぞれ次のアドレスを指すようにインクリメントして更新する(ステップR63,R64)。
【0130】
以降、同様に、セル挿入部8から空きセル情報が入力される毎に、調停バッファメモリ2Eで管理されているセル種#iの書き込み順序に従って読み出し処理対象のセル種#i(挿入バッファ2−i)を決定して、その挿入バッファ2−iに対する読み出し処理を行なうことで、セル種#iのセル生成情報#iを挿入バッファ2−iへの書き込み順序で読み出してゆくことができる。
【0131】
このように、出力回線数が1回線の場合は、調停バッファメモリ2Eにセル種#iの書き込み処理順序を書き込んでゆくという単純な制御でセル種#iの書き込み処理順序(読み出し処理順序)を管理して、セル種#iの挿入調停を行なうことができるので、装置規模を大幅に小型化することができる。
(F)その他
なお、上述した実施形態及び各変形例では、本発明がATMネットワークに適用されてATMセルを扱う場合を例にして説明したが、本発明はこれに限定されず、ATMセル以外の同一挿入優先順位を有する複数種のデータを扱うネットワークに適用されてその複数種のデータの伝送媒体への挿入調停を行なう必要があるものであれば、同様に適用され、上述した実施形態及び各変形例と同様の作用効果が得られる。
【0132】
また、上述した実施形態及び各変形例では、いずれもセル挿入部8が各挿入バッファ2−i(2′−i)に対して共通化されている場合について説明したが、本発明はこれに限定されず、少なくともセルのATM通信ハイウェイ5へのセル挿入順序が各挿入バッファ2−iへの書き込み順序に基づいて調停されれば共通化されていなくてもよい。
【0133】
そして、本発明は上述した実施形態及び各変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
【0134】
【発明の効果】
以上詳述したように、本発明によれば、所定の許容挿入遅延時間内に挿入すべきデータを当該許容挿入遅延時間内に伝送媒体に挿入すべく、データ種別毎の蓄積量に上限値を設定し、複数種のデータの書き込み処理(蓄積)順序に基づいて伝送媒体へ挿入すべきデータの挿入順序を調停するので、データ種別毎のバッファ部のデータ蓄積量に関わらず、全データ種別について蓄積データが有ればそのデータを蓄積時期に応じた時間で必ず伝送媒体に挿入することができ、これにより、常に、最小限の遅延時間で確実なデータ挿入を行なうことが可能になる(請求項1,14)。
【0135】
ここで、上記の挿入調停は、例えば、書き込み処理順序についてのリンクデータに従って各種データの読み出し処理を行なうことにより、各種データを上記の書き込み処理順序で各バッファ部から読み出すことによって行なえば、必ず書き込み処理が行なわれた順序で順番に各種データが各バッファ部から読み出されて伝送媒体へ挿入されてゆくので、一部のデータがいつまで経っても伝送媒体に挿入されないといった事態を確実に回避することができる。従って、より確実にデータ挿入の遅延時間を最小限に抑えることができる(請求項2)。
【0136】
また、上記のリンクデータを、前回書き込み処理を行なったバッファ部に対応する、上記のバッファ部と同一のアドレス構成を有する第1リンクメモリの同一アドレスに、今回書き込み処理を行なったデータ種別を書き込むことにより生成すれば、リンクデータのためのアドレス管理とバッファ部のアドレス管理とが同じになる。これにより、バッファ部に書き込まれた或るデータのアドレスで第1リンクメモリを参照すると、そのデータの次に書き込まれたデータの種別を認識することができるので、極めて正確に、且つ、迅速に、次に読み出すべきデータを特定して読み出し処理(挿入処理)を実施することができる(請求項3)。
【0137】
さらに、バッファ部と同一のアドレス構成を有し同じバッファ部内でのデータの書き込み処理順序についてのリンクデータを記憶する第2リンクメモリを各バッファ部に対応して複数そなえている場合、上記の各リンクメモリを共通化すれば、上記の各リンクデータを同じメモリで管理することができるので、リンクデータを参照するためのメモリへのアクセス回数と本バッファ装置内のメモリブロック数とをそれぞれ削減することができる。従って、本バッファ装置の消費電力の低減と装置規模の削減とを図ることができる(請求項4)。
【0138】
また、上記の第1リンクメモリとバッファ部とを共通化すれば、バッファ部のデータと各バッファ部に対する書き込み処理順序とを同じメモリで管理することができるので、この場合も、リンクデータを参照するためのメモリへのアクセス回数と本バッファ装置内のメモリブロック数とをそれぞれ削減することができ、この場合も、本バッファ装置の消費電力の低減と装置規模の削減とを図ることができる(請求項5)。
【0139】
さらに、上記の伝送媒体がデータの挿入対象として1回線を扱う場合に、上記の第1リンクメモリ及びバッファ部を、FIFO型の共通メモリとして構成すれば、少なくとも同じバッファ部内でのデータの書き込み処理順序については管理する必要が無いので、そのためのメモリが不要になり、これにより、さらに本バッファ装置の装置規模を削減することができる(請求項6)。
【0140】
また、上記の各バッファ部に、全バッファ部に固有のグローバルアドレスを割り当てておき、このアドレスを用いてリンクデータを生成するようにすれば、1つのリンクメモリ(第3リンクメモリ)のみで各バッファ部に対する書き込み処理順序と同じバッファ部内での書き込み処理順序とを管理することができる。即ち、バッファ部の或るデータのアドレスで第3リンクメモリを参照するだけで、そのデータの次にデータの書き込まれたバッファ部(データ種別)とそのバッファ部内でのそのデータの書き込み位置とを認識することができるので、メモリブロック数を削減して装置規模を削減しつつ、極めて正確且つ迅速にデータ読み出し処理(データ挿入処理)を実施することができる(請求項7)。
【0141】
ここで、上記のグローバルアドレスを、データ種別情報と各バッファ部に固有のアドレスとの組から成るようにすれば、簡便に、全バッファ部に固有の(異なる)アドレスを割り当てることができるので、極めて容易に上記の処理を実現することができる(請求項8)。
また、上記の伝送媒体がデータの挿入対象として1回線を扱う場合に、各バッファ部が、それぞれ、FIFOメモリとして構成された場合、これらの各FIFOメモリに共通の調停バッファメモリに、各FIFOメモリへのデータの書き込み処理順を書き込んでリンクデータを生成すれば、同じバッファ部(FIFOメモリ)内でのデータの書き込み処理順序を管理することなく、単純に各FIFOメモリに対する書き込み処理順序を管理するだけでよいので、制御が単純になり、装置規模の削減に大いに寄与する(請求項9)。
【0142】
また、上記の各バッファ部を、各種データの各データ量の最大公約数を基本としたアドレス構成を有する共通バッファ部として構成した場合、各種データのこの共通バッファ部への書き込み処理順序についてのリンクデータに従って各種データの読み出し処理を行なうようにすれば、本バッファ装置内のメモリブロック数がさらに削減されるので、さらなる装置規模の削減を図ることができる(請求項10)。
【0143】
なお、この場合、各種データ毎の共通バッファ部への蓄積量を監視し、蓄積量が所定値を超えた種別のデータについては書き込み処理を行なわないようにすれば、共通バッファ部においても各データ種別毎にバッファ部をそなえる場合と同等の動作を保証することができるので、一部の種別のデータによって共通バッファが占有されてしまうようなことが無く、各種別のデータの読み出しを平等に行なうことができる(請求項11)。
【0144】
また、上記の伝送媒体がデータの挿入対象として複数の回線を扱う場合、各バッファ部を、それぞれ、各回線用のデータを保持しうるように構成し、上記の挿入順序の調停を回線毎に行なうようにすれば、各回線用にバッファ部を用意することなく、各回線毎のデータの挿入調停を各回線毎に独立して行なうことができるので、伝送媒体が複数回線を扱う場合でも最小限の装置規模(メモリ容量)で、上記の挿入調停を実施することができる(請求項12)。
【0145】
この場合、各回線毎に各バッファ部への各回線用のデータの総蓄積量を監視し、総蓄積量が所定値を超えた回線用のデータについてはバッファ部への書き込み処理を行なわないようにすれば、一部の回線用のデータでバッファ部の容量が占有されてしまうことを防止することができるので、各回線毎のデータ挿入を平等に行なうことができる(請求項13)。
【0146】
次に、本発明の調停機能付データ挿入装置によれば、所定の許容挿入遅延時間内に挿入すべきデータを当該許容挿入遅延時間内に伝送媒体に挿入すべく、データ種別毎の蓄積量に上限値を設定し、複数種のデータの書き込み処理(蓄積)順序に基づいて共通セル挿入部へのデータ出力順序を調停することにより伝送媒体へ挿入すべきデータの挿入順序を調停するので、この場合も、全データ種別について各データを蓄積時期に応じた時間で必ず伝送媒体に挿入することができ、常に、最小限の遅延時間で確実なデータ挿入を行なうことが可能になる。また、データ挿入ブロックが共通データ挿入部として複数種のデータに対して共通化されているので、各データに専用のデータ挿入ブロックを用意する必要が無く、装置規模の小型にも大いに寄与する(請求項15)。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本発明の一実施形態を示すブロック図である。
【図3】本実施形態におけるセル挿入部の構成を示すブロック図である。
【図4】本実施形態の調停機能付バッファ装置の詳細構成を示すブロック図である。
【図5】本実施形態の調停機能付バッファ装置の書き込み動作を説明するための図である。
【図6】本実施形態の調停機能付バッファ装置の読み出し動作を説明するための図である。
【図7】本実施形態の調停機能付バッファ装置の書き込み動作を詳細に説明するための図である。
【図8】本実施形態の調停機能付バッファ装置の書き込み動作を詳細に説明するための図である。
【図9】本実施形態の調停機能付バッファ装置の書き込み動作を詳細に説明するための図である。
【図10】本実施形態の調停機能付バッファ装置の書き込み動作を詳細に説明するための図である。
【図11】本実施形態の調停機能付バッファ装置の書き込み動作を詳細に説明するための図である。
【図12】本実施形態の調停機能付バッファ装置の読み出し動作を詳細に説明するための図である。
【図13】本実施形態の調停機能付バッファ装置の読み出し動作を詳細に説明するための図である。
【図14】本実施形態の調停機能付バッファ装置の読み出し動作を詳細に説明するための図である。
【図15】本実施形態の調停機能付バッファ装置の読み出し動作を詳細に説明するための図である。
【図16】本実施形態の調停機能付バッファ装置の読み出し動作を詳細に説明するための図である。
【図17】本実施形態の調停機能付バッファ装置の第1変形例を示すブロック図である。
【図18】本実施形態の調停機能付バッファ装置の第1変形例を示すブロック図である。
【図19】本実施形態の調停機能付バッファ装置の第1変形例を示すブロック図である。
【図20】本実施形態の調停機能付バッファ装置の第2変形例を示すブロック図である。
【図21】第2変形例の調停機能付バッファ装置の書き込み動作を説明するための図である。
【図22】第2変形例の調停機能付バッファ装置の読み出し動作を説明するための図である。
【図23】本実施形態の調停機能付バッファ装置の第3変形例を示すブロック図である。
【図24】本実施形態の調停機能付バッファ装置の第4変形例を示すブロック図である。
【図25】第4変形例の調停機能付バッファ装置の書き込み動作を説明するための図である。
【図26】第4変形例の調停機能付バッファ装置の読み出し動作を説明するための図である。
【図27】セル挿入調停方式を説明するためのブロック図である。
【図28】出力回線数が1回線のときの挿入バッファの構成例を示すブロック図である。
【図29】出力回線数が複数回線のときの挿入バッファの構成例を示すブロック図である。
【符号の説明】
1 調停機能付バッファ装置
1A セル挿入装置(調停機能付データ挿入装置)
2 挿入バッファ(メモリ)(共通バッファ部)
2−1〜2−n 挿入バッファ(メモリ)(バッファ部)
2′−1〜2′−n 挿入バッファ/挿入セル種チェーンメモリ
2A,2A−1〜2A−n 空きアドレス管理部
2B ポインタチェーンメモリ
2B−1〜2B−n ポインタチェーンメモリ(第2リンクメモリ)
2B′−1〜2B′−n ポインタチェーンメモリ(第3リンクメモリ)
2C−1〜2C−n 挿入セル種チェーンメモリ(第1リンクメモリ)
2D−1〜2D−n ポインタ/挿入セル種チェーンメモリ
2E 調停バッファメモリ
3 調停制御部(バッファ制御部)
4 共通データ挿入部
5 ATM通信ハイウェイ(伝送媒体)
6−1〜6−n セル情報生成部
7−1〜7−n セル組立部
8 セル挿入部(共通データ挿入部)
30 管理データ
31 NEXT挿入セル種別情報
32 LAST挿入セル種別情報
33,36 蓄積数(情報)
34 ヘッドポインタ
35 テイルポインタ
37,39 ライトポインタ
38,40 リードポインタ
81 空きセルハント部
82 ヘッダ書き換え部
Claims (15)
- 所定の伝送媒体に挿入すべき同一挿入優先順位をもった複数種のデータをデータ種別毎に保持するための複数のバッファ部と、
該複数種のデータの中に含まれる所定の許容挿入遅延時間内に挿入すべきデータを、当該許容挿入遅延時間内に該伝送媒体に挿入すべく、データ種別毎の蓄積量に上限値を設定し、該複数種のデータの各バッファ部に対する書き込み処理順序に基づいて該複数種のデータの各バッファ部に対する読み出し処理順序を制御することにより、該伝送媒体へのデータ挿入順序を調停する調停制御部とをそなえていることを特徴とする、調停機能付バッファ装置。 - 該調停制御部が、
該書き込み処理時に該書き込み処理順序についてのリンクデータを生成し、該リンクデータに従って該複数種のデータの読み出し処理を行なうことにより、該複数種のデータを該書き込み処理順序で各バッファ部から読み出すように構成されていることを特徴とする、請求項1記載の調停機能付バッファ装置。 - 該バッファ部と同一のアドレス構成を有する第1リンクメモリを該複数のバッファ部に対応して複数そなえるとともに、
該調停制御部が、
前回書き込み処理を行なったバッファ部に対応する第1リンクメモリの同一アドレスに、今回書き込み処理を行なったデータ種別を書き込むことにより、該リンクデータを生成するように構成されていることを特徴とする、請求項2記載の調停機能付バッファ装置。 - 該伝送媒体が該データの挿入対象として複数の回線を扱う場合に、該バッファ部が、それぞれ、各回線用のデータを保持しうるように構成されるとともに、
該バッファ部と同一のアドレス構成を有し同じバッファ部内での該データの書き込み処理順序についてのリンクデータを記憶する第2リンクメモリを該複数のバッファ部に対応して複数そなえ、
該第1リンクメモリと該第2リンクメモリとが共通化されていることを特徴とする、請求項3記載の調停機能付バッファ装置。 - 該第1リンクメモリと該バッファ部とが共通化されていることを特徴とする、請求項3記載の調停機能付バッファ装置。
- 該伝送媒体が該データの挿入対象として1回線を扱う場合に、該第1リンクメモリ及び該バッファ部が、FIFO型の共通メモリとして構成されていることを特徴とする、請求項5記載の調停機能付バッファ装置。
- 該複数のバッファ部に、全バッファ部に固有のグローバルアドレスが割り当てられるとともに、
該バッファ部と同一のアドレス構成を有する第3リンクメモリを該複数のバッファ部に対応して複数そなえ、且つ、
該調停制御部が、
前回書き込み処理を行なったバッファ部に対応する第3リンクメモリの同一アドレスに、今回書き込み処理を行なったバッファ部のグローバルアドレスを書き込むことにより、該リンクデータを生成するように構成されていることを特徴とする、請求項2記載の調停機能付バッファ装置。 - 該グローバルアドレスが、データ種別情報と各バッファに固有のアドレスとの組から成ることを特徴とする、請求項7記載の調停機能付バッファ装置。
- 該伝送媒体が該データの挿入対象として1回線を扱う場合に、該バッファ部が、それぞれ、FIFOメモリとして構成されるとともに、
各FIFOメモリに共通の調停バッファメモリをそなえ、且つ、
該調停制御部が、該FIFOメモリへのデータの書き込み処理順を該調停バッファメモリに書き込むことにより、該リンクデータを生成するように構成されていることを特徴とする、請求項2記載の調停機能付バッファ装置。 - 該複数のバッファ部が、
該複数種のデータの各データ量の最大公約数を基本としたアドレス構成を有する共通バッファ部として構成されるとともに、
該調停制御部が、
該複数種のデータの該共通バッファ部への書き込み処理順序についてのリンクデータを生成し、該リンクデータに従って該複数種のデータの読み出し処理を行なうことにより、該複数種のデータを該書き込み処理順序で該共通バッファ部から読み出すように構成されていることを特徴とする、請求項1記載の調停機能付バッファ装置。 - 該調停制御部が、
該複数種のデータ毎の該共通バッファ部への蓄積量を監視し、該蓄積量が所定値を超えた種別のデータについては書き込み処理を行なわないように構成されていることを特徴とする、請求項10記載の調停機能付バッファ装置。 - 該伝送媒体が該データの挿入対象として複数の回線を扱う場合に、該バッファ部が、それぞれ、各回線用のデータを保持しうるように構成されるとともに、
該調停制御部が、
該挿入順序の調停を該回線毎に行なうように構成されていることを特徴とする、請求項1記載の調停機能付バッファ装置。 - 該調停制御部が、
該回線毎に該複数のバッファ部への該回線用のデータの総蓄積量を監視し、該総蓄積量が所定値を超えた回線用のデータについては該バッファ部への書き込み処理を行なわないように構成されていることを特徴とする、請求項12記載の調停機能付バッファ装置。 - 所定の伝送媒体へ挿入すべき同一挿入優先順位をもった複数種のデータのバッファ部への蓄積順序及びデータ種別毎の蓄積量を管理しておき、
該複数種のデータの中に含まれる所定の許容挿入遅延時間内に挿入すべきデータを、当該許容挿入遅延時間内に該伝送媒体に挿入すべく、該データ種別毎の蓄積量に上限値を設定し、該蓄積順序に基づいて該複数種のデータの該伝送媒体へのデータ挿入順序を調停することを特徴とする、挿入データ調停方法。 - 所定の伝送媒体に挿入すべき同一挿入優先順位をもった複数種のデータをデータ種別毎に保持するための複数のバッファ部と、
該複数のバッファ部に共通で該データを該バッファ部から受けて該伝送媒体へ挿入する共通データ挿入部と、
該複数種のデータの中に含まれる所定の許容挿入遅延時間内に挿入すべきデータを、当該許容挿入遅延時間内に該伝送媒体に挿入すべく、データ種別毎の蓄積量に上限値を設定し、該複数種のデータの各バッファ部に対する書き込み処理順序に基づいて該複数種のデータの各バッファ部に対する読み出し処理順序を制御することにより、該共通データ挿入部へのデータ出力順序を調停する調停制御部とをそなえていることを特徴とする、調停機能付データ挿入装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32849898A JP3641147B2 (ja) | 1998-11-18 | 1998-11-18 | 調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置 |
US09/338,139 US6393532B1 (en) | 1998-11-18 | 1999-06-22 | Buffer apparatus with data insertion control function, insertion data controlling method, and data insertion apparatus with data insertion control function |
US10/067,453 US6633961B2 (en) | 1998-11-18 | 2002-02-05 | Buffer apparatus with data insertion control function, insertion data controlling method, and data insertion apparatus with data insertion control function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32849898A JP3641147B2 (ja) | 1998-11-18 | 1998-11-18 | 調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000224175A JP2000224175A (ja) | 2000-08-11 |
JP3641147B2 true JP3641147B2 (ja) | 2005-04-20 |
Family
ID=18210962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32849898A Expired - Fee Related JP3641147B2 (ja) | 1998-11-18 | 1998-11-18 | 調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6393532B1 (ja) |
JP (1) | JP3641147B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6640292B1 (en) * | 1999-09-10 | 2003-10-28 | Rambus Inc. | System and method for controlling retire buffer operation in a memory system |
SE0000908L (sv) * | 2000-03-20 | 2001-09-21 | Ericsson Telefon Ab L M | Load regulation |
US6957264B1 (en) * | 2000-06-13 | 2005-10-18 | Intel Corporation | Method and apparatus for selecting internet-based broadcast sources |
US20030145255A1 (en) * | 2002-01-15 | 2003-07-31 | Harty Anthony Walter | Hierarchical multi-component trace facility using multiple buffers per component |
DE102004019874B4 (de) * | 2004-04-23 | 2006-01-12 | Siemens Ag | Schaltungsanordnung mit einer Basisfunktion und einer Überwachungsfunktion |
US7965708B2 (en) * | 2005-06-07 | 2011-06-21 | Cisco Technology, Inc. | Method and apparatus for using meta-packets in a packet processing system |
US20070216696A1 (en) * | 2006-03-16 | 2007-09-20 | Toshiba (Australia) Pty. Limited | System and method for document rendering employing bit-band instructions |
GB2452913B (en) * | 2007-09-18 | 2011-06-15 | Virtensys Ltd | Queuing method |
US9141446B2 (en) * | 2008-10-24 | 2015-09-22 | Sap Se | Maintenance of message serialization in multi-queue messaging environments |
US9167477B2 (en) * | 2010-04-15 | 2015-10-20 | Nec Corporation | Transmission device, transmission method and computer program |
JP5857388B2 (ja) | 2011-09-12 | 2016-02-10 | 富士通株式会社 | 伝送装置および伝送方法 |
WO2015029406A1 (ja) * | 2013-08-29 | 2015-03-05 | セイコーエプソン株式会社 | 送信システム、送信装置、及び、データ送信方法 |
US10516621B2 (en) * | 2017-09-28 | 2019-12-24 | Citrix Systems, Inc. | Systems and methods to minimize packet discard in case of spiky receive traffic |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0365731B1 (en) * | 1988-10-28 | 1994-07-27 | International Business Machines Corporation | Method and apparatus for transferring messages between source and destination users through a shared memory |
US5619500A (en) * | 1994-09-01 | 1997-04-08 | Digital Link Corporation | ATM network interface |
US5664116A (en) * | 1995-07-07 | 1997-09-02 | Sun Microsystems, Inc. | Buffering of data for transmission in a computer communication system interface |
-
1998
- 1998-11-18 JP JP32849898A patent/JP3641147B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-22 US US09/338,139 patent/US6393532B1/en not_active Expired - Lifetime
-
2002
- 2002-02-05 US US10/067,453 patent/US6633961B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6633961B2 (en) | 2003-10-14 |
JP2000224175A (ja) | 2000-08-11 |
US20020099915A1 (en) | 2002-07-25 |
US6393532B1 (en) | 2002-05-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3641147B2 (ja) | 調停機能付バッファ装置および挿入データ調停方法並びに調停機能付データ挿入装置 | |
US6005866A (en) | Scheduler utilizing dynamic schedule table | |
US5610921A (en) | Scalable architecture for asynchronous transfer mode segmentation and reassembly | |
US6483839B1 (en) | Apparatus and method for scheduling multiple and simultaneous traffic in guaranteed frame rate in ATM communication system | |
US6414963B1 (en) | Apparatus and method for proving multiple and simultaneous quality of service connects in a tunnel mode | |
JP3624363B2 (ja) | Atm装置における帯域制御装置 | |
EP0800296B1 (en) | Digital network including mechanism for grouping virtual message transfer paths having similar transfer service rates to facilitate efficient scheduling of transfers thereover | |
US5875189A (en) | Method and apparatus for multicast of ATM cells | |
US5640399A (en) | Single chip network router | |
US5898687A (en) | Arbitration mechanism for a multicast logic engine of a switching fabric circuit | |
US6262989B1 (en) | Apparatus and method for providing different quality of service connections in a tunnel mode | |
JP2780669B2 (ja) | 多重stm/atm変換装置 | |
JPH11136288A (ja) | マルチストリームトラフィックエミュレータ | |
JPH0754939B2 (ja) | リング通信システム及びリング伝送媒体へのアクセスを制御する方法 | |
JPH07321822A (ja) | マルチキャスティング機能を備えた装置 | |
US6128278A (en) | Cell queuing in ATM switches | |
JPH11346223A (ja) | Atm交換機 | |
US5383182A (en) | Resequencing device for a node of a cell switching system | |
CA2151180C (en) | Method and apparatus for multicast of atm cells | |
JP3901840B2 (ja) | Atmセルスペーサ | |
JP2899609B2 (ja) | セル送出装置 | |
KR100287908B1 (ko) | 사설 교환기의 셀 스위치 시스템 | |
JP2741150B2 (ja) | トラヒック観測方法および観測装置 | |
JP2002185457A (ja) | セルスケジュール装置 | |
JPH11177571A (ja) | シェーピング装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050118 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050120 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080128 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100128 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110128 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110128 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120128 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130128 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130128 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |