CN110750476B - 一种spi总线与并行总线的桥接方法、设备、系统及介质 - Google Patents

一种spi总线与并行总线的桥接方法、设备、系统及介质 Download PDF

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Abstract

本发明公开了一种SPI总线与并行总线的桥接方法、设备、系统及介质，方法包括：主设备通过SPI总线连接从设备，从设备通过并行总线连接并行外设接口设备；主设备无并行总线接口，从设备有并行总线接口；主设备间接访问并行外设接口设备时，设置从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给主设备。相较于现有技术而言，本发明解决了无并行总线接口的主控芯片无法访问带并行总线接口的芯片的问题，实现了SPI总线与并行总线的桥接。

Description

一种SPI总线与并行总线的桥接方法、设备、系统及介质
技术领域
本发明涉及嵌入式驱动领域，具体涉及一种SPI总线与并行总线的桥接方法及系统、计算机设备、可读存储介质。
背景技术
计算机总线根据数据的传输方式可分为并行总线和串行总线，并行总线即每个信号都有自己的信号线，串行总线即所有信号复用一对信号线。并行总线具有独立的多地址线和多数据线，对外设访问速度快，软件不需要驱动协议的支持；而串行总线基本就寥寥几根信号线，CPU对外设的访问需要驱动软件的支持。简单来说，软件实现简单的接口，硬件实现起来就复杂；硬件实现简单的接口，对软件驱动又有一定的要求，而且，因为成本问题现在很多芯片都不具备了并行总线接口。
SPI是串行外设接口(Serial Peripheral Interface)的缩写，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，越来越多的芯片集成了这种通信协议。
目前，有些专用的芯片只能由并行总线访问，如果当前主控芯片无法提供并行总线接口的时候，如何解决无并行总线接口的主控芯片无法访问带并行总线接口的芯片的问题，如何满足产品的设计需求，成为产品开发人员的一件必须面对的事情。
因而，现有技术还有待改进和提高。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种SPI总线与并行总线的桥接方法及系统、计算机设备、可读存储介质，旨在解决无并行总线接口的主控芯片无法访问带并行总线接口的芯片的问题。
为了达到上述目的，本发明采取了以下技术方案：
一种SPI总线与并行总线的桥接方法，其中，所述方法包括如下步骤：
主设备通过SPI总线连接从设备，所述从设备通过并行总线连接并行外设接口设备；所述主设备无并行总线接口，所述从设备有并行总线接口；
所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；
所述从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；
所述并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给所述主设备。
所述的一种SPI总线与并行总线的桥接方法，其中，所述步骤所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间之后包括步骤：
使能所述从设备上SPI到并行总线接口的桥接功能。
所述的一种SPI总线与并行总线的桥接方法，其中，所述步骤所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间之后还包括步骤：
所述主设备通过SPI协议访问所述从设备的SPI扩展空间。
所述的一种SPI总线与并行总线的桥接方法，其中，所述步骤所述主设备通过SPI协议访问所述从设备的SPI扩展空间包括：
所述主设备向所述从设备的并行总线地址寄存器写入所述并行外设接口设备的内部地址；
所述主设备通过SPI总线读取所述从设备的并行总线数据寄存器。
所述的一种SPI总线与并行总线的桥接方法，其中，所述步骤所述主设备通过SPI协议访问所述从设备的SPI扩展空间还包括：
所述从设备从并行总线地址寄存器中得知所述主设备要访问所述并行外设接口设备的偏移地址，立即从所述并行外设接口设备取出所述偏移地址的寄存器值，存入到并行总线数据寄存器中。
所述的一种SPI总线与并行总线的桥接方法，其中，所述主设备包括CPU，所述从设备包括CPU、CPLD及FPGA，所述并行外设接口设备包括DSP。
一种计算机设备，包括：处理器、存储器和通信总线，其中，所述处理器包括：作为主设备无并行总线接口的CPU、作为从设备有并行总线接口的CPU以及被间接访问的并行外设接口设备DSP；
所述存储器上存储有可被所述处理器执行的一种SPI总线与并行总线的桥接方法程序；
所述通信总线实现所述处理器和所述存储器之间的连接通信；
所述处理器执行所述一种SPI总线与并行总线的桥接方法程序时实现任意一项所述的一种SPI总线与并行总线的桥接方法中的步骤。
所述的一种计算机设备，其中，所述处理器中有并行总线接口的从设备还可以为CPLD或者FPGA中的一种。
一种SPI总线与并行总线的桥接系统，其中，包括：
设置模块，用于所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；主设备通过SPI总线连接从设备，所述从设备通过并行总线连接并行外设接口设备；所述主设备无并行总线接口，所述从设备有并行总线接口；
使能模块，用于使能所述从设备上SPI到并行总线接口的桥接功能；
访问模块，用于所述主设备通过SPI协议访问所述从设备的SPI扩展空间；
映射模块，用于所述从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；
返回模块，用于所述并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给所述主设备。
一种计算机可读存储介质，其中，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现任意一项所述的一种SPI总线与并行总线的桥接方法中的步骤。
相较于现有技术，本发明提供了一种SPI总线与并行总线的桥接方法及系统、计算机设备、可读存储介质，无并行总线接口的主设备通过SPI总线访问有并行总线接口的从设备，再设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间，同时使能所述从设备上SPI到并行总线接口的桥接功能，这样所述主设备就能通过SPI协议访问所述从设备的SPI扩展空间，所述从设备内部SPI将所述扩展空间的读写映射到其并行总线的接口上，当所述并行总线访问并行外设接口设备完成后，又以SPI响应的方式将结果发回给所述主设备，这样，无并行总线接口的所述主设备就以SPI方式间接访问了所述并行外设接口设备，实现了SPI总线与并行总线的桥接。因此，相较于现有技术而言，本发明解决了无并行总线接口的主控芯片无法访问带并行总线接口的芯片的问题，实现了SPI总线与并行总线的桥接。
附图说明
图1为本发明实施例中提供的一种SPI总线与并行总线的桥接方法的流程图。
图2为本发明实施例中SPI写时序的示意图。
图3为本发明实施例中SPI读时序的示意图。
图4为本发明实施例中CPU B与CPU A和DSP的连接关系示意图。
图5为本发明实施例中计算机设备的功能原理图。
图6为本发明实施例中一种SPI总线与并行总线的桥接系统的功能模块框图。
具体实施方式
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
请参阅图1，本发明提供的一种SPI总线与并行总线的桥接方法，其中，所述方法包括如下步骤：
S100、主设备通过SPI总线连接从设备，所述从设备通过并行总线连接并行外设接口设备；所述主设备无并行总线接口，所述从设备有并行总线接口；
具体地，所述主设备包括CPU，所述从设备包括CPU、CPLD及FPGA，所述并行外设接口设备包括DSP；
SPI是串行外设接口(Serial Peripheral Interface)的缩写，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便；
SPI的通信以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以(单向传输时)。也是所有基于SPI的设备共有的，它们是MISO(主设备数据输入)、MOSI(主设备数据输出)、SCLK(时钟)、CS(从设备使能信号)；
其中，(1)MISO–Master Input Slave Output,主设备数据输入，从设备数据输出；
(2)MOSI–Master Output Slave Input，主设备数据输出，从设备数据输入；
(3)SCLK–Serial Clock，时钟信号，由主设备产生；
(4)CS–Chip Select，从设备使能信号，片选信号，由主设备控制。
S200、所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；
本发明实施例中，所述步骤S200之后包括步骤：
S201、使能他所述从设备上SPI到并行总线接口的桥接功能；
S202、所述主设备通过SPI协议访问所述从设备的SPI扩展空间。
具体地，所述步骤S202所述主设备通过SPI协议访问所述从设备的SPI扩展空间包括：
所述主设备向所述从设备的并行总线地址寄存器写入所述并行外设接口设备的内部地址；
所述主设备通过SPI总线读取所述从设备的并行总线数据寄存器；
所述从设备从并行总线地址寄存器中得知所述主设备要访问所述并行外设接口设备的偏移地址，立即从所述并行外设接口设备取出所述偏移地址的寄存器值，存入到并行总线数据寄存器中。
S300、所述从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；
S400、所述并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给所述主设备。
在本发明实施例中，所述主设备包括CPU，所述从设备包括CPU、CPLD及FPGA，所述并行外设接口设备包括DSP。
为了更进一步理解本发明的上述步骤S100-S400，现用实现所述主设备间接访问所述并行外设接口设备的具体实施流程加以说明。请参阅图2、图3和图4，图2为本发明实施例中SPI写时序的示意图，图3为本发明实施例中SPI读时序的示意图，图4为本发明实施例中CPU B与CPU A和DSP的连接关系示意图。
具体地，本发明实施例中所述主设备为CPU A，所述从设备为CPU B，所述并行外设接口设备为DSP，CPU A只能出一个SPI接口，SPI有四根信号线，一根是时钟SCLK，两根数据线MOSI/MISO，一根片选信号/CS。CPU B通过SPI与CPU A相连，同时其片选CS1与DSP相连，DSP是16位数据宽度；
具体地，本发明实施例中定义两条8bit的SPI命令，一条是SPI读并行总线的命令0x90，另外一条是SPI写并行总线命令0x91,命令字之后是8位的寄存器地址，最后是16位的数据；并行总线DSP内部寻址空间，需要8或者16位，这取决于芯片内部空间的大小，如果芯片内部空间大小是256个字节，只需要8位偏移地址，如果有64KB地址空间，就需要16位偏移地址，而64KB以上就需要32位地址；
具体地，所述CPU B初始化启动，设置并行总线地址寄存器的SPI偏移地址为addr_1，设置并行总线数据寄存器的SPI偏移地址为addr_2，设置片选CS1的寻址空间范围为0xf000-0000～0xf000-ffff,片选CS1的片内寻址空间为0x10000字节，即为64KB，使能SPI到片选CS1的桥接功能，CPU B初始化完毕。那么，SPI带过来的地址只需要CS1的片内地址即可，即为0～0xffff,图2中data即为所述DSP内部偏移地址。
进一步地，SPI协议如图2所示，一次可以写一个16位的寄存器。把这16位的寄存器数据，当成并行总线的地址，这样对并行总线的访问，需要通过两次SPI才能实现。SPI控制器提供两个8位间接寄存器，用于访问并行总线：一个是并行总线地址寄存器,其地址为addr_1，一个是并行总线数据寄存器，其地址为addr_2；CPU A以图3中的SPI读时序，即可读DSP中的0～0xffff地址空间内的所有寄存器，data即为DSP内部寄存器的值；
进一步地，CPU A要间接访问DSP时，设定CPU A要读写DSP的寄存器为寄存器R。
则CPU A写DSP寄存器R，先CPU A通过SPI写CPU B的寄存器，其中命令字为0x91，偏移地址为addr_1，写入数据为16位数值R，CPU B接收到CPU A的12C写命令，将16位数值R写入寄存器addr_1，CPU A通过SPI写CPU B的寄存器，其中命令字为0x91，偏移地址为addr_2，写入数据为16位数值value，接着CPU B将value写入寄存器addr_2，同时当前是SPI写命令，请求并行总线时序将value写入寄存器R中，接着CPU A成功将value写入寄存器R中；
接着，CPU A再发起一次SPI读时序。
CPU A读DSP寄存器R，先CPU A通过SPI写CPU B的寄存器，其中命令字为0x91，偏移地址为addr_1，写入数据为16位数值R，CPU B接收到CPU A的SPI写命令，将16位数值R写入寄存器addr_1，CPU A通过SPI读CPU B的寄存器，其中命令字为0x90，偏移地址为addr_2，CPU B又接收到CPU A的读请求，同时发现addr_1寄存器中存在合法的DSP寄存器地址，则请求并行总线时序，将DSP寄存器R的值value发回到SPI信号MISO上，传回给CPU A，则返回的16位数据value即为DSP寄存器R的值。
这样CPU A就以SPI方式间接访问了带并行接口的DSP芯片。CPU A的SPI驱动不要做任何修改，而CPU B也不需要实现SPI驱动的支持，只需要芯片自带的桥接功能即可实现SPI总线到并行总线的转换，即实现SPI总线与并行总线的桥接。
请参阅图5，基于上述一种SPI总线与并行总线的桥接方法，本发明还提供了一种计算机设备，包括：处理器10、存储器20、通信总线30、通信接口50以及显示屏60，其特征在于，所述处理器10包括：作为主设备无并行总线接口的CPU、作为从设备有并行总线接口的CPU以及被间接访问的并行外设接口设备DSP；
所述存储器20上存储有可被所述处理器10执行的SPI总线与并行总线的桥接方法程序40；
所述通信总线30实现所述处理器10和所述存储器20之间的连接通信；
图5仅示出了所述计算机设备的部分组件，但是应理解的是，并不要求实施所有示出的组件，可以替代的实施更多或者更少的组件；
所述处理器10执行所述SPI总线与并行总线的桥接方法程序40时实现任意一项所述的一种SPI总线与并行总线的桥接方法中的步骤。
所述的一种计算机设备，其中，所述处理器中有并行总线接口的从设备还可以为CPLD或者FPGA中的一种。
请参阅图6，其为本发明提供的一种SPI总线与并行总线的桥接系统的功能模块框图。在本实施例中，安装有SPI总线与并行总线的桥接方法程序的系统可以被分割成一个或多个模块，所述一个或者多个模块被存储于所述存储器20中，并由一个或多个处理器(本实施例为所述处理器10)所执行，以完成本发明。在图6中，安装有SPI总线与并行总线的桥接方法程序的系统可以被分割成设置模块21、使能模块22、访问模块23、映射模块24、返回模块25。本发明所称的模块是指能够完成特定功能的一系列计算机程序指令段，比程序更适合于描述所述SPI总线与并行总线的桥接方法程序在所述计算机设备中的执行过程。以下描述将具体介绍所述模块21-25的功能。
设置模块21，用于所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；主设备通过SPI总线连接从设备，所述从设备通过并行总线连接并行外设接口设备；所述主设备无并行总线接口，所述从设备有并行总线接口；
使能模块22，用于使能所述从设备上SPI到并行总线接口的桥接功能；
访问模块23，用于所述主设备通过SPI协议访问所述从设备的SPI扩展空间；
映射模块24，用于所述从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；
返回模块25，用于所述并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给所述主设备。
基于上述实施例，本发明还提供了一种计算机可读存储介质，其中，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现任意一项所述的一种SPI总线与并行总线的桥接方法中的步骤，具体如上所述。
综上所述，本发明提供了一种SPI总线与并行总线的桥接方法及系统、计算机设备、可读存储介质，无并行总线接口的主设备通过SPI总线访问有并行总线接口的从设备，再设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间，同时使能所述从设备上SPI到并行总线接口的桥接功能，这样所述主设备就能通过SPI协议访问所述从设备的SPI扩展空间，所述从设备内部SPI将所述扩展空间的读写映射到其并行总线的接口上，当所述并行总线访问并行外设接口设备完成后，又以SPI响应的方式将结果发回给所述主设备，这样，无并行总线接口的所述主设备就以SPI方式间接访问了所述并行外设接口设备，实现了SPI总线与并行总线的桥接。因此，相较于现有技术而言，本发明解决了无并行总线接口的主控芯片无法访问带并行总线接口的芯片的问题，实现了SPI总线与并行总线的桥接。
当然，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关硬件(如处理器，控制器等)来完成，所述的程序可存储于一计算机可读取的存储介质中，该程序在执行时可包括如上述各方法实施例的流程。其中所述的存储介质可为存储器、磁碟、光盘等。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (7)

1.一种SPI总线与并行总线的桥接方法，其特征在于，所述方法包括如下步骤：
主设备通过SPI总线连接从设备，所述从设备通过并行总线连接并行外设接口设备；所述主设备无并行总线接口，所述从设备有并行总线接口；
所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；
所述从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；
所述并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给所述主设备；
所述步骤所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间之后还包括步骤：
所述主设备通过SPI协议访问所述从设备的SPI扩展空间；
所述步骤所述主设备通过SPI协议访问所述从设备的SPI扩展空间包括：
所述主设备向所述从设备的并行总线地址寄存器写入所述并行外设接口设备的内部地址；
所述主设备通过SPI总线读取所述从设备的并行总线数据寄存器；
所述步骤所述主设备通过SPI协议访问所述从设备的SPI扩展空间还包括：
所述从设备从并行总线地址寄存器中得知所述主设备要访问所述并行外设接口设备的偏移地址，立即从所述并行外设接口设备取出所述偏移地址的寄存器值，存入到并行总线数据寄存器中；
所述并行总线地址寄存器为8位间接寄存器，所述并行总线数据寄存器为8位间接寄存器。
2.根据权利要求1所述的一种SPI总线与并行总线的桥接方法，其特征在于，所述步骤所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间之后包括步骤：
使能所述从设备上SPI到并行总线接口的桥接功能。
3.根据权利要求1所述的一种SPI总线与并行总线的桥接方法，其特征在于，所述主设备包括CPU，所述从设备包括CPU、CPLD及FPGA，所述并行外设接口设备包括DSP。
4.一种计算机设备，包括：处理器、存储器和通信总线，其特征在于，所述处理器包括：作为主设备无并行总线接口的CPU、作为从设备有并行总线接口的CPU以及被间接访问的并行外设接口设备DSP；
所述存储器上存储有可被所述处理器执行的一种SPI总线与并行总线的桥接方法程序；
所述通信总线实现所述处理器和所述存储器之间的连接通信；
所述处理器执行所述一种SPI总线与并行总线的桥接方法程序时实现如权利要求1-3任意一项所述的一种SPI总线与并行总线的桥接方法中的步骤。
5.根据权利要求4所述的一种计算机设备，其特征在于，所述处理器中有并行总线接口的从设备还可以为CPLD或者FPGA中的一种。
6.一种SPI总线与并行总线的桥接系统，其特征在于，包括：
设置模块，用于主设备通过SPI总线连接从设备，所述从设备通过并行总线连接并行外设接口设备；所述主设备无并行总线接口，所述从设备有并行总线接口；所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间；
使能模块，用于使能所述从设备上SPI到并行总线接口的桥接功能；
访问模块，用于所述主设备通过SPI协议访问所述从设备的SPI扩展空间；
映射模块，用于所述从设备内部SPI将扩展空间的读写映射到其并行总线的接口上；
返回模块，用于所述并行总线访问并行外设接口设备完成后，以SPI响应的方式将结果发回给所述主设备；
所述主设备间接访问所述并行外设接口设备时，设置所述从设备的SPI控制器从设备属性，使其被访问的地址空间扩展到其并行总线的片选空间之后，还包括：所述主设备通过SPI协议访问所述从设备的SPI扩展空间；
所述主设备通过SPI协议访问所述从设备的SPI扩展空间包括：所述主设备向所述从设备的并行总线地址寄存器写入所述并行外设接口设备的内部地址；
所述主设备通过SPI总线读取所述从设备的并行总线数据寄存器；
所述并行总线地址寄存器为8位间接寄存器，所述并行总线数据寄存器为8位间接寄存器；
所述从设备从并行总线地址寄存器中得知所述主设备要访问所述并行外设接口设备的偏移地址，立即从所述并行外设接口设备取出所述偏移地址的寄存器值，存入到并行总线数据寄存器中。
7.一种计算机可读存储介质，其特征在于，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如权利要求1-3任意一项所述的一种SPI总线与并行总线的桥接方法中的步骤。
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