CN204496211U - 一种带有标准spi总线接口的扩展io口电路 - Google Patents
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Abstract
本实用新型公开了带有标准SPI总线接口的扩展IO口电路，利用与门和非门形成相关组合逻辑控制串行输入并行输出芯片和并行输入串行输出芯片，实现带有标准SPI总线接口的任意多个高低电平输入和输出接口。该电路可应用于数字电路设计与相关控制领域，配合市场上绝大多数片上集成SPI总线控制器的MCU设计扩展任意多个IO口电路，同时该电路简单实用，实现价格成本低。
Description
技术领域
本实用新型涉及数字电路设计与相关控制应用领域，具体涉及一种带有标准SPI总线接口的扩展IO口电路。
背景技术
当前嵌入式系统越来越广泛地应用于各类机电装备中，随着MCU市场的激烈竞争和日益先进的技术，MCU的功能越来越强大，对于一般的较小系统，MCU凭借其丰富的片上资源和强大的计算性能，足以完成系统的绝大多数任务。如NXP公司的ARM7和Cortex-M3系列的微控制器，除了通常的片上模块外，还包含了机电领域所感兴趣的PWM模块、正交编码器输入模块、比较器模块、ADC模块和DAC等模块，同时还包含有丰富的通信接口，如UART、SPI、I2C、CAN、Ethernet MAC以及USB。这些片上资源大大简化了系统的设计，降低产品的成本，并且提高了系统的稳定性。然而，在系统设计时常常遇到的一个问题是MCU的片上IO口数量不能满足系统的要求，这时便需要外扩IO口。
实用新型内容
本实用新型针对MCU片上IO口数量不能满足系统要求的问题，提出一种带有标准SPI总线接口的扩展IO口电路，采用串行输入并行输出芯片和并行输入串行输出芯片，辅以组合逻辑电路构成带有SPI接口的IO扩展电路，实现了扩展IO口的功能
本实用新型采用的技术方案如下：
一种带有标准SPI总线接口的扩展IO口电路，所述标准SPI总线包括串行时钟输入线SCK、串行数据输入线MOSI、串行数据输出线MISO以及片选线所述扩展IO口电路包括串行输入并行输出芯片、并行输入串行输出芯片和逻辑电路，其特征在于：所述串行数据输出线MISO连接并行输入串行输出芯片，所述串行数据输入线MOSI通过逻辑电路连接串行输入并行输出芯片，所述串行时钟输入线SCK和片选线通过逻辑电路连接串行输入并行输出芯片、并行输入串行输出芯片；所述的串行输入并行输出芯片和逻辑电路将串行数据输入信号线MOSI的串行输出数据转化成并行输出接口对应的高低电平信号；所述并行输入 串行输出芯片和逻辑电路将并行输入接口的高低电平信号转化成串行数据输出信号线MISO对应的串行输出数据；所述逻辑电路通过片选信号控制实现在串行时钟SCK的上升沿SPI总线输出数据、下降沿SPI总线采样数据。
所述并行输入串行输出芯片具有8个输入接口，内置有移位寄存器；所述串行输入并行输出芯片具有8个输出接口，内置有移位寄存器和存储寄存器；所述逻辑电路包括数个非门和两个与门；串行数据输出线MISO连接并行输入串行输出芯片的串行数据输出Qout引脚，串行数据输入线MOSI通过非门和与门组成的逻辑电路连接串行输入并行输出芯片的串行数据输入SER引脚，串行时钟输入线SCK通过非门和与门组成的逻辑电路连接串行输入并行输出芯片和并行输入串行输出芯片的时钟信号CLK引脚，片选线一路直接连接串行输入并行输出芯片的信号锁存LOCK引脚，一路通过非门后连接并行输入串行输出芯片的信号移位/加载Shift/Load引脚，另一路连接与非门组成的逻辑电路；
所述的SPI总线最大通信速率为25Mbps，所述的扩展IO口电路可扩展8个高低电平输入接口和8个高低电平输出接口。
本实用新型工作原理如下：在片选信号为高电平时，并行输入串行输出芯片将并行输入接口的电平状态数据装载进芯片的数据移位寄存器中，同时禁止串行输入并行输出芯片不受串行时钟信号线SCK和信号线MOSI的影响；
在片选信号为低电平时，串行时钟SCK信号同步该电路的工作时序，串行输入并行输出芯片在SCK信号的上升沿将信号线MOSI的信号数据按位存放在芯片的移位寄存器，并行输入串行输出芯片在SCK信号的下降沿将数据移位寄存器中的数据按位输出至信号线MISO；
然后再次控制该电路的片选信号为高电平，结束一次SPI总线操作流程，在变为高电平的上升沿时将串行输入并行输出芯片的数据移位寄存器中的数据锁存到数据存储器中并使能并行输出引脚输出相对应的高低电平信号。
本实用新型的有益效果：
本实用新型针对用户的实际设计需求，使用串行输入并行输出芯片和并行输入串行输出芯片在相关组合逻辑的控制下，实现带有标准SPI总线接口的扩展IO 口电路。由于SPI通信总线的简单易用特性，当前绝大多数的MCU都集成有片上SPI总线控制器，因此，该电路可配合市场上绝大多数片上集成SPI总线控制器的MCU设计扩展任意多个IO口电路，可以很好的应用在系统IO口不足的硬件电路设计中，满足绝大多数数字设计与应用的要求，同时该电路的结构设计简单实用，实现难度较小，且价格成本较低。
附图说明
图1为本实用新型带有标准SPI总线接口的扩展IO口电路的原理框图。
图2为本实用新型带有标准SPI总线接口的扩展IO口电路的SPI总线操作时序图。
具体实施方式
参见图1一种带有标准SPI总线接口的扩展IO口电路，所述标准SPI总线包括串行时钟输入线SCK、串行数据输入线MOSI、串行数据输出线MISO以及片选线所述扩展IO口电路包括串行输入并行输出芯片、并行输入串行输出芯片和逻辑电路，其特征在于：所述串行数据输出线MISO连接并行输入串行输出芯片，所述串行数据输入线MOSI通过逻辑电路连接串行输入并行输出芯片，所述串行时钟输入线SCK和片选线通过逻辑电路连接串行输入并行输出芯片、并行输入串行输出芯片；所述的串行输入并行输出芯片和逻辑电路将串行数据输入信号线MOSI的串行输入数据转化成并行输出接口对应的高低电平信号；所述并行输入串行输出芯片和逻辑电路将并行输入接口的高低电平信号转化成串行数据输出信号线MISO对应的串行输出数据；所述逻辑电路通过片选信号 控制实现在串行时钟SCK的上升沿SPI总线输出数据、下降沿SPI总线采样数据。
所述并行输入串行输出芯片具有8个输入接口，内置有移位寄存器；所述串行输入并行输出芯片具有8个输出接口，内置有移位寄存器和存储寄存器；所述逻辑电路包括数个非门和两个与门；串行数据输出线MISO连接并行输入串行输出芯片的串行数据输出Qout引脚，串行数据输入线MOSI通过非门和与门组成的逻辑电路连接串行输入并行输出芯片的串行数据输入SER引脚，串行时钟输入线SCK通过非门和与门组成的逻辑电路连接串行输入并行输出芯片和并行输 入串行输出芯片的时钟信号CLK引脚，片选线一路直接连接串行输入并行输出芯片的信号锁存LOCK引脚，一路通过非门后连接并行输入串行输出芯片的信号移位/加载Shift/Load引脚，另一路连接与非门组成的逻辑电路；
如图2所示，在SPI总线片选使能信号线为高电平时，高电平信号经非门输出的低电平控制并行输入串行输出芯片的并行输入引脚的高低电平状态数据装载至移位寄存器中；同时的高电平信号经另一非门电路输出的低电平信号，再经两路与非门逻辑电路后输出高电平，控制串行输入并行输出芯片的串行时钟输入引脚CLK和串行数据输入引脚SER始终位高电平，不随SPI接口的SCK和MOSI信号线的高低电平变化而变化。
在片选使能信号线为低电平有效时，经非门输出的高电平信号，在串行时钟SCK的下降沿，控制并行输入串行输出芯片将其移位寄存器中的数据从信号线MISO逐位输出；片选使能信号为有效的低电平经另一非门后输出高电平信号，使能串行输入并行输出芯片的串行时钟输入引脚CLK和串行数据输入引脚SER的输入逻辑通道，使芯片在SCK的上升沿，将信号线MOSI上的数据逐位移至芯片的移位寄存器中。
在一个SPI总线的移位操作周期完成后，在片选使能信号线变为高电平的上升沿，将串行输入并行输出芯片移位寄存器中的数据锁存到数据存储器中，同时芯片并行输出引脚输出相对应的高低电平信号。
综上所述，该功能电路利用若干与门和非门形成相关组合逻辑操作控制串行输入并行输出芯片和并行输入串行输出芯片，实现带有标准SPI总线接口的8个高低电平输入接口和8个高低电平输出接口。因为串行输入并行输出芯片和并行输入串行输出芯片都可以级联使用，所以参考图1的原理框图可以最多实现8N个高低电平输入接口和8N个高低电平输出接口。
Claims (4)
1.一种带有标准SPI总线接口的扩展IO口电路，所述标准SPI总线包括串行时钟输入线SCK、串行数据输入线MOSI、串行数据输出线MISO以及片选线所述扩展IO口电路包括串行输入并行输出芯片、并行输入串行输出芯片和逻辑电路，其特征在于：所述串行数据输出线MISO连接并行输入串行输出芯片，所述串行数据输入线MOSI通过逻辑电路连接串行输入并行输出芯片，所述串行时钟输入线SCK和片选线通过逻辑电路连接串行输入并行输出芯片、并行输入串行输出芯片；所述的串行输入并行输出芯片和逻辑电路将串行数据输入信号线MOSI的串行输入数据转化成并行输出接口对应的高低电平信号；所述并行输入串行输出芯片和逻辑电路将并行输入接口的高低电平信号转化成串行数据输出信号线MISO对应的串行输入数据；所述逻辑电路通过片选信号控制实现在串行时钟SCK的上升沿SPI总线输出数据、下降沿SPI总线采样数据。
2.根据权利要求1所述一种带有标准SPI总线接口的扩展IO口电路，其特征在于：所述并行输入串行输出芯片具有8个输入接口，内置有移位寄存器；所述串行输入并行输出芯片具有8个输出接口，内置有移位寄存器和存储寄存器；所述逻辑电路包括数个非门和两个与门；串行数据输出线MISO连接并行输入串行输出芯片的串行数据输出Qout引脚，串行数据输入线MOSI通过非门和与门组成的逻辑电路连接串行输入并行输出芯片的串行数据输入SER引脚，串行时钟输入线SCK通过非门和与门组成的逻辑电路连接串行输入并行输出芯片和并行输入串行输出芯片的时钟信号CLK引脚，片选线一路直接连接串行输入并行输出芯片的信号锁存LOCK引脚，一路通过非门后连接并行输入串行输出芯片的信号移位/加载Shift/Load引脚，另一路连接与非门组成的逻辑电路。
3.根据权利要求1所述一种带有标准SPI总线接口的扩展IO口电路，其特征在于：所述的SPI总线最大通信速率为25Mbps。
4.根据权利要求1所述一种带有标准SPI总线接口的扩展IO口电路，其特征在于：所述的扩展IO口电路可扩展8个高低电平输入接口和8个高低电平输出接口，所述的扩展IO口电路可级联使用扩展任意多个IO口。
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