CN201122939Y - 低功耗无交叠四相时钟电路 - Google Patents
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Abstract
本实用新型公开一种低功耗无交叠四相时钟电路，其特征在于包括：第一组合逻辑模块，用于接收主时钟信号并输出与主时钟信号同相或反相的四个时钟信号；一时序逻辑模块，接收所述四个时钟信号作为内部锁存器的时钟输入，并输出四个分频时钟信号；第二组合逻辑模块，用于接收所述四个分频时钟信号，并输出相邻时钟之间相位相差90°的四相时钟。本实用新型的有益效果在于：利用门电路自身的延时来实现时钟无交叠，电路结构简单，可靠性高，性能好，功耗低，面积小，成本低。
Description
技术领域
本实用新型涉及集成电路领域的一种低功耗、无交叠的四相时钟电路。
背景技术
随着社会的进步，人们的生活水平逐渐提高，所需求的能源日益增加。而随着自然资源的日益枯竭，能源问题越来越严峻。
为了减轻能源问题的压力，各国都把提高资源利用率、减少浪费提到了首位。家用电器、电子仪器等电气产品作为电力的直接终端，其功耗的高低决定其产品的成败。
各种电气产品都朝自动化、智能化方向发展。实现这种控制大多数都是使用的MCU控制器。作为控制器，其自身的功耗相对于整机功耗，特别是待机功耗具有重要的意义。
在精简指令集(RISC)计算机结构的微控制单元(MCU)中，时钟电路作为系统运行的根本对于微控制单元(MCU)工作的稳定性和功耗起着决定性的作用。使用较多的是4相时钟，如附图1所示。图中，如果时钟Q1～Q4的高电平发生交叠，则会增加系统的功耗，并对微控制单元(MCU)的稳定性产生较大的影响。在以往的做法中，常采用延时的方法实现时钟的无交叠，但温度和工艺的变化对电路的稳定性会产生严重的影响。为了消除这种影响，往往采用额外的延时模块，这样做无疑会增加电路的成本。
实用新型内容
本实用新型要解决的技术问题在于提供一种低功耗、无交叠的四相时钟电路，不采用延时模块，利用门电路自身的延时来实现时钟无交叠，在保持电路稳定性的同时，降低系统的功耗。
为实现上述目的，本实用新型采用如下技术方案：
一种低功耗无交叠四相时钟电路，其特征在于所述四相时钟电路包括：
第一组合逻辑模块，用于接收主时钟信号并输出与主时钟信号同相或反相的四个时钟信号；
一时序逻辑模块，接收所述四个时钟信号作为内部锁存器的时钟输入，并输出四个分频时钟信号；
第二组合逻辑模块，用于接收所述四个分频时钟信号，并输出相邻时钟之间相位相差90°的四相时钟。
具体来说，所述第一组合逻辑模块包括含有三个输入端的第一、第二或非门和含有三个输入端的第一、第二与非门，第一或非门和第二与非门分别输出与主时钟信号反相的两个时钟信号，第一与非门和第二或非门分别输出与主时钟信号同相的两个时钟信号，主时钟信号通过一级非逻辑运算得到反相主时钟信号，再通过一级非逻辑运算得到正相主时钟信号，反相主时钟信号分别输入到第二或非门和第一与非门的一个输入端，同相主时钟信号分别输入到第一或非门和第二与非门的一个输入端，第一或非门的输出信号输入到第二或非门的第二个输入端，第二或非门的输出信号分别输入到第一或非门和第二与非门的第二个输入端，第二或非门的输出信号经过非逻辑运算后输入到第一与非门的第二个输入端，第一与非门的输出信号分别输入到第一或非门和第二与非门的第三个输入端，第一与非门的输出信号经过非逻辑运算后输入到第二或非门的第三个输入端，第二与非门的输出信号输入到第一与非门的第三个输入端。
所述时序逻辑模块包括两级锁存器，两级锁存器受第一组合逻辑模块输出的四个时钟信号同步控制，第一级锁存器的正输出端连接第二级锁存器的数据输入端，第二级锁存器的正输出端通过一非门连接第一级锁存器的数据输入端，第一级、第二级锁存器的负输出端分别输出正相分频时钟信号，正相分频时钟信号分别通过非逻辑运算得到反相分频时钟信号。
所述锁存器包括第一、第二、第三和第四传输门，每个传输门有一输入端、一输出端、一高电平控制端和一低电平控制端，第一传输门的输入端作为锁存器的数据输入端，第一传输门的输出端输出信号和锁存器的清零信号进行与非逻辑后输入到第二传输门的输入端，第二传输门的输出端连接一非门，该非门的输出端作为锁存器的正输出端，第二传输门的输入端通过一非门连接第三传输门的输入端，第三传输门的输出端连接第一传输门的输出端，锁存器的正输出端通过一非门连接第四传输门的输入端，第四传输门的输出端连接第二传输门的输出端，第一、第四传输门的高、低电平控制端分别输入一组时钟信号，第二、第三传输门的高、低电平控制端分别输入另一组时钟信号。
所述第二组合逻辑模块包括含有三个输入端的第三、第四、第五和第六或非门，四个或非门的输出信号分别经过两级非门后依次得到四相时钟，其中270°相位时钟和两个反相分频时钟信号分别输入到第三或非门的三个输入端，0°相位时钟和一正相一反相两个分频时钟信号分别输入到第四或非门的三个输入端，90°相位时钟和两个正相分频时钟信号分别输入到第五或非门的三个输入端，180°相位时钟和一反相一正相两个分频时钟信号分别输入到第六或非门的三个输入端。
本实用新型的有益效果在于：利用门电路自身的延时来实现时钟无交叠，电路结构简单，可靠性高，性能好。电路采用门电路搭建，功耗低，面积小，成本低。
与传统的四相时钟电路相比较，本实用新型具有如下显著优点：
1.电路面积缩小1/2；
2.平均功耗缩小1uw/30nw＝33倍；
3.具有可靠的稳定性，电路性能不受工艺及温度变化影响。
附图说明
下面结合附图和具体实施方式对本实用新型作进一步的阐述。
附图1为四相时钟时序图；
附图2为本实用新型所述低功耗无交叠四相时钟电路的结构图；
附图3为附图2中锁存器的内部电路图；
附图4为时钟信号CK1N、CK1P、CK2N、CK2P的波形示意图；
附图5为本实用新型所述低功耗无交叠四相时钟电路一应用实例框图。
具体实施方式
如图2所示的低功耗无交叠四相时钟电路，包括第一、第二组合逻辑模块和一时序逻辑模块。
第一组合逻辑模块包括含有三个输入端A、B、C的第一或非门I5、第二或非门I2、第一与非门I4和第二与非门I3。第一或非门I5和第二与非门I3分别输出与主时钟信号clk反相的两个时钟信号CK1N、CK2P，第一与非门I4和第二或非门I2分别输出与主时钟信号clk同相的两个时钟信号CK1P、CK2N。主时钟信号clk通过非门I0得到反相主时钟信号ck，再通过非门I1得到正相主时钟信号ck_。反相主时钟信号ck分别输入到第三或非门I2的输入端B和第一与非门I4的输入端B，同相主时钟信号ck_分别输入到第一或非门I5的输入端C和第二与非门I3的输入端A。第一或非门I5的输出信号CK1N输入到第二或非门I2的输入端C，第二或非门I2的输出信号CK2N分别输入到第一或非门I5的输入端A和第二与非门I3的输入端B。第二或非门I2的输出信号CK2N还经过非门I6输入到第一与非门I4的输入端C。第一与非门I4的输出信号CK1P分别输入到第一或非门I5的输入端B和第二与非门I3的输入端C，第一与非门I4的输出信号CK1P还经过非门I7输入到第二或非门I2的输入端A。第二与非门I3的输出信号CK2P输入到第一与非门I4的输入端A。时钟信号CK1N、CK1P、CK2N、CK2P的波形如图4所示，其中CK1N和CK1P是一对反相波形，CK2N、CK2P是一对反相波形。
时序逻辑模块包括两级锁存器I47、I48。锁存器I47、I48有四个钟控端clk1、clk1_、clk2_、clk2_分别接收第一组合逻辑模块输出的四个时钟信号CK1N、CK1P、CK2N、CK2P。锁存器I48的正输出端Q连接锁存器I47的数据输入端D，锁存器I47的正输出端Q通过非门I51连接锁存器I48的数据输入端D。锁存器I48、I47的负输出端Q_分别输出正相分频时钟信号PH1、PH2。正相分频时钟信号PH1、PH2分别通过非门I49、I50得到反相分频时钟信号PH1_、PH2_。
锁存器I47、I48的内部电路如图3所示，包括四个传输门，每个传输门有一输入端A、一输出端Y、一高电平控制端ck+和一低电平控制端ck-。第一传输门的输入端A作为锁存器的数据输入端D，第一传输门的输出端Y和锁存器的清零信号端CLR_连接到一与非门的两输入端，进行与非逻辑后输入到第二传输门的输入端A，第二传输门的输出端Y连接一非门的输入端，该非门的输出端作为锁存器的正输出端Q。第二传输门的输入端A通过一非门连接第三传输门的输入端A，第三传输门的输出端Y连接第一传输门的输出端Y。锁存器的正输出端Q通过一非门连接第四传输门的输入端A，第四传输门的输出端Y连接第二传输门的输出端Y。第一、第四传输门的高电平控制端ck+和低电平控制端ck-作为锁存器的钟控端clk1、clk1_分别输入时钟信号CK1N、CK1P，第二、第三传输门的高电平控制端ck+和低电平控制端ck-作为锁存器的钟控端clk2、clk2_分别输入时钟信号CK2N、CK2P。对于锁存器I47、I48，由于CK1N和CK2N总是在对方从高变低之后才从低变高，从而能有效避免信号的冲突，从而达到了降低功耗和提高稳定性的目的。
第二组合逻辑模块包括含有三个输入端A、B、C的第三、第四、第五和第六或非门I31、I25、I17和I19。第三或非门I31的输由信号经过两级非门I55、I28得到0°相位时钟Q1，第四或非门I25的输出信号经过两级非门I54、I10得到90°相位时钟Q2，第五或非门I17的输出信号经过两级非门I53、I13得到180°相位时钟Q3，第六或非门I19的输出信号经过两级非门I52、I29得到270°相位时钟Q4。四相时钟Q1、Q2、Q3和Q4的时序见图1。270°相位时钟Q4和分频时钟信号PH2_、PH1_分别输入到第三或非门I31的三个输入端A、B、C，0°相位时钟Q1和分频时钟信号PH2_、PH1分别输入到第四或非门I25的三个输入端A、B、C，90°相位时钟Q2和分频时钟信号PH2、PH1分别输入到第五或非门I17的三个输入端A、B、C，180°相位时钟Q3和分频时钟信号PH2、PH1_分别输入到第六或非门I19的三个输入端A、B、C。由于采用以上结构，四相时钟Q1～Q4互相控制，Q1为高电平时，Q2必为低电平，Q2和Q3、Q3和Q4、Q4和Q1之间的电平关系与此类似，这样就实现了无交叠时序。
如图5所示为低功耗无交叠四相时钟电路的应用实例框图，将本实用新型所述低功耗无交叠四相时钟电路应用于MCU电路中。在RISC结构的四位MCU和八位MCU中，时钟电路是系统工作的基本电路。如图5所示，四相时钟电路产生的四相时钟用于控制MCU的每个功能模块，MCU的每个功能模块都在四相时钟的控制下一步步工作。
尽管本实用新型的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。
Claims (5)
1. 一种低功耗无交叠四相时钟电路，其特征在于所述四相时钟电路包括：
第一组合逻辑模块，用于接收主时钟信号(clk)并输出与主时钟信号同相或反相的四个时钟信号(CK1N、CK1P、CK2N、CK2P)；
一时序逻辑模块，接收所述四个时钟信号(CK1N、CK1P、CK2N、CK2P)作为内部锁存器的时钟输入，并输出四个分频时钟信号(PH1、PH1_、PH2、PH2_)；
第二组合逻辑模块，用于接收所述四个分频时钟信号(PH1、PH1_、PH2、PH2_)，并输出相邻时钟之间相位相差90°的四相时钟(Q1、Q2、Q3、Q4)。
2. 如权利要求1所述的低功耗无交叠四相时钟电路，其特征在于所述第一组合逻辑模块包括含有三个输入端的第一、第二或非门和含有三个输入端的第一、第二与非门，第一或非门和第二与非门分别输出与主时钟信号(clk)反相的两个时钟信号(CK1N、CK2P)，第一与非门和第二或非门分别输出与主时钟信号(clk)同相的两个时钟信号(CK1P、CK2N)，主时钟信号(clk)通过一级非逻辑运算得到反相主时钟信号(ck)，再通过一级非逻辑运算得到正相主时钟信号(ck_)，反相主时钟信号(ck)分别输入到第二或非门和第一与非门的一个输入端，同相主时钟信号(ck_)分别输入到第一或非门和第二与非门的一个输入端，第一或非门的输出信号(CK1N)输入到第二或非门的第二个输入端，第二或非门的输出信号(CK2N)分别输入到第一或非门和第二与非门的第二个输入端，第二或非门的输出信号(CK2N)经过非逻辑运算后输入到第一与非门的第二个输入端，第一与非门的输出信号(CK1P)分别输入到第一或非门和第二与非门的第三个输入端，第一与非门的输出信号(CK1P)经过非逻辑运算后输入到第二或非门的第三个输入端，第二与非门的输出信号(CK2P)输入到第一与非门的第三个输入端。
3. 如权利要求1所述的低功耗无交叠四相时钟电路，其特征在于所述时序逻辑模块包括两级锁存器，两级锁存器受第一组合逻辑模块输出的四个时钟信号(CK1N、CK1P、CK2N、CK2P)同步控制，第一级锁存器的正输出端(Q)连接第二级锁存器的数据输入端(D)，第二级锁存器的正输出端(Q)通过一非门连接第一级锁存器的数据输入端(D)，第一级、第二级锁存器的负输出端(Q)分别输出正相分频时钟信号(PH1、PH2)，正相分频时钟信号(PH1、PH2)分别通过非逻辑运算得到反相分频时钟信号(PH1_、PH2_)。
4. 如权利要求3所述的低功耗无交叠四相时钟电路，其特征在于所述锁存器包括第一、第二、第三和第四传输门，每个传输门有一输入端、一输出端、一高电平控制端和一低电平控制端，第一传输门的输入端作为锁存器的数据输入端(D)，第一传输门的输出端输出信号和锁存器的清零信号(CLR)进行与非逻辑后输入到第二传输门的输入端，第二传输门的输出端连接一非门，该非门的输出端作为锁存器的正输出端(Q)，第二传输门的输入端通过一非门连接第三传输门的输入端，第三传输门的输出端连接第一传输门的输出端，锁存器的正输出端(Q)通过一非门连接第四传输门的输入端，第四传输门的输出端连接第二传输门的输出端，第一、第四传输门的高、低电平控制端分别输入一组时钟信号(CK1N、CK1P)，第二、第三传输门的高、低电平控制端分别输入另一组时钟信号(CK2N、CK2P)。
5. 如权利要求1所述的低功耗无交叠四相时钟电路，其特征在于所述第二组合逻辑模块包括含有三个输入端的第三、第四、第五和第六或非门，四个或非门的输出信号分别经过两级非门后依次得到四相时钟(Q1、Q2、Q3、Q4)，其中270°相位时钟(Q4)和两个反相分频时钟信号(PH1_、PH2_)分别输入到第三或非门的三个输入端，0°相位时钟(Q1)和一正相一反相两个分频时钟信号(PH1、PH2_)分别输入到第四或非门的三个输入端，90°相位时钟(Q2)和两个正相分频时钟信号(PH1、PH2)分别输入到第五或非门的三个输入端，180°相位时钟(Q3)和一反相一正相两个分频时钟信号(PH1_、PH2)分别输入到第六或非门的三个输入端。
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| Application Number | Priority Date | Filing Date | Title |
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| CNU2007201756685U CN201122939Y (zh) | 2007-09-25 | 2007-09-25 | 低功耗无交叠四相时钟电路 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CNU2007201756685U Expired - Fee Related CN201122939Y (zh) | 2007-09-25 | 2007-09-25 | 低功耗无交叠四相时钟电路 |
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| GR01 | Patent grant | ||
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