CN110474635A - 一种分频电路 - Google Patents
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Abstract
本发明公开了一种分频电路，包括首尾连接的第一锁存电路和第二锁存电路，还包括第一反相器，以及输出四相75％占空比正交二分频信号的第一电路输出单元和输出两相50％占空比的二分频信号第二电路输出单元，所述第一电路输出单元与第二反相器、第三反相器、第四反相器和第五反相器连接；其中，所述第一锁存电路包括第一输入端、由CLKX信号控制的第一传输门和第二传输门、由CLK信号控制的第三传输门、第六反相器和第七反相器，所述第二锁存电路包括第二输入端、由CLK信号控制的第四传输门和第五传输门、由CLKX信号控制的第六传输门、第八反相器和第九反相器，所述的第六反相器的输出端还与所述第二输入端连接。
Description
技术领域
本发明涉及一种分频技术，特别涉及一种分频电路。
背景技术
分频电路的作用是把振荡器产生的频率经过适当的分频和处理，产生可以用于混频的信号，现有两种分频电路：(1)第一种分频电路是由一个二分频电路产生四相相位差为90°占空比为50％的二分频信号，再通过逻辑电路把四相50％占空比信号转化成四相25％占空比的正交信号，但是由于额外的输出逻辑电路的存在，工作在射频时会消耗大量电流，而且该电路结构比较复杂，需要的MOS管比较多，因此该结构功耗较大，成本较高；(2)第二种分频电路是由两个类似于D锁存器的结构组成，其特点是结构简单，功耗低，但是锁存器，单独工作时不能正确的输出高电平，并需两个同时互连才能实现高电平的翻转，该特殊结构产生的波形在频率很高的情况下不太理想，输出信号的波形需要额外的缓冲器来整形才能用于驱动混频器，同时，该分频电路只能输出四相25％占空比的二分频正交信号，并不能产生50％占空比的二分频信号。
发明内容
有鉴于此，本发明提出一种能够降低系统的功耗、同时能够输出两相相位差为90°的50％占空比的二分频信号的分频电路。
本发明的技术方案是这样实现的：
一种分频电路，包括首尾连接的第一锁存电路和第二锁存电路，还包括用于产生一个与输入信号CLK相位相差180°的反相信号CLKX的第一反相器，以及输出四相75％占空比正交二分频信号的第一电路输出单元和输出两相50％占空比的二分频信号第二电路输出单元，所述第一电路输出单元与第二反相器、第三反相器、第四反相器和第五反相器连接；
其中，所述第一锁存电路包括第一输入端、由CLKX信号控制的第一传输门和第二传输门、由CLK信号控制的第三传输门、第六反相器和第七反相器，所述第一输入端与所述第一传输门的输入端连接，所述第一传输门的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七反相器的输入端，所述第六反相器的地端和所述第七反相器的地端与所述第三传输门的输入端连接，所述第三传输门的输出端接地；
所述第二锁存电路包括第二输入端、由CLK信号控制的第四传输门和第五传输门、由CLKX信号控制的第六传输门、第八反相器和第九反相器，所述第二输入端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端与所述第九反相器的输入端，所述第八反相器的地端和所述第九反相器的地端与所述第六传输门的输入端连接，所述第六传输门的输出端接地，所述的第六反相器的输出端还与所述第二输入端连接。
作为所述分频电路的进一步可选方案，所述第一电路输出单元包括第一输出端，第二输出端、第三输出端和第四输出端，所述第一输出端与所述第七反相器的输出端连接，所述第二输出端与所述第八反相器的输出端连接，所述第三输出端与所述第六反相器的输出端连接，所述第四输出端与所述第九反相器的输出端。
作为所述分频电路的进一步可选方案，所述第二电路输出单元包括第五输出端和第六输出端，所述第五输出端与所述第六反相器的输入端连接，所述第六输出端与所述第八反相器的输入端连接。
作为所述分频电路的进一步可选方案，所述第一传输门高电平导通、低电平关闭，所述第二传输门低电平导通、高电平关闭，所述第三传输门高电平导通、低电平关闭，所述第四传输门高电平导通、低电平关闭，所述第五传输门低电平导通、高电平关闭，所述第六传输门高电平导通、低电平关闭。
作为所述分频电路的进一步可选方案，所述第一传输门和所述第三传输门为nmos管，所述第二传输门为pmos管，所述第四传输门和所述第六传输门为nmos管，所述第五传输门为pmos管。
本发明的有益效果是：通过将第一锁存电路中第五反相器的输出端连接到第二锁存电路的输入端，第二锁存电路中第九反相器的输出端连接到第一锁存电路输入端，无需额外的组合逻辑电路输出网络，在二分频环路中只需两个周期就能直接产生出四相75％占空比的二分频正交信号，再通过将产生的四相75％占空比正交二分频信号，利用第二反相器、第三反相器、第四反相器和第五反相器得到四相占空比为25％的正交二分频信号，实现降低系统功耗，节约成本的效果，同时，增加了输出两相相位差为90°的50％占空比的二分频信号的输出，可为GSM低带信号混频时所需的四分频器提供本振信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种分频电路的电路结构图；
图2为本发明一种分频电路产生的信号的波形图；
图中：1、第一锁存电路；2、第二锁存电路；3、第一反相器；4、第二反相器；5、第三反相器；6、第四反相器；7、第五反相器；8、第一传输门；9、第二传输门；10、第三传输门；11、第六反相器；12、第七反相器；13、第四传输门；14、第五传输门；15、第六传输门；16、第八反相器；17、第九反相器；18、第一输出端；19、第二输出端；20、第三输出端；21、第四输出端；22、第五输出端；23、第六输出端。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
参照图1-2，一种分频电路，包括首尾连接的第一锁存电路1和第二锁存电路2，还包括用于产生一个与输入信号CLK相位相差180°的反相信号CLKX的第一反相器3，以及输出四相75％占空比正交二分频信号的第一电路输出单元和输出两相50％占空比的二分频信号第二电路输出单元，所述第一电路输出单元与第二反相器4、第三反相器5、第四反相器6和第五反相器7连接；
其中，所述第一锁存电路1包括第一输入端、由CLKX信号控制的第一传输门8和第二传输门9、由CLK信号控制的第三传输门10、第六反相器11和第七反相器12，所述第一输入端与所述第一传输门8的输入端连接，所述第一传输门8的输出端与所述第六反相器11的输入端连接，所述第六反相器11的输出端与所述第七反相器12的输入端，所述第六反相器11的地端和所述第七反相器12的地端与所述第三传输门10的输入端连接，所述第三传输门10的输出端接地；
所述第二锁存电路2包括第二输入端、由CLK信号控制的第四传输门13和第五传输门14、由CLKX信号控制的第六传输门15、第八反相器16和第九反相器17，所述第二输入端与所述第四传输门13的输入端连接，所述第四传输门13的输出端与所述第八反相器16的输入端连接，所述第八反相器16的输出端与所述第九反相器17的输入端，所述第八反相器16的地端和所述第九反相器17的地端与所述第六传输门15的输入端连接，所述第六传输门15的输出端接地，所述的第六反相器11的输出端还与所述第二输入端连接。
t1时，输入信号源CLK为高电平且第五输出端22为低电平，第一传输门8关闭，第二传输门9和第三传输门10导通，第六反相器11和第七反相器12正常工作，第三输出端20为高电平，第五输出端22为低电平，第一输出端18为低电平，第四传输门12导通，第五传输门14和第六传输门15关闭，第二输出端19、第四输出端21和第六输出端23均为高电平；
t2时,输入信号源CLK为低电平且第六输出端23为高电平，第四传输门13关闭，第五传输门14和第六传输门15导通，第八反相器16和第九反相器17正常工作，第二输出端19为低电平，第六输出端23为高电平，第四输出端21为高电平，第一传输门8导通，第二传输门9和第三传输门10关闭，第一输出端18、第三输出端20和第五输出端22均为高电平；
t3时，输入信号源CLK为高电平且第五输出端22为高电平，第一传输门8关闭，第二传输门9和第三传输门10导通，第六反相器11和第七反相器12正常工作，第三输出端20为低电平，第五输出端22为高电平，第一输出端18为高电平，第四传输门13导通，第五传输门14和第六传输门15关闭，第二输出端19和第四输出端21为高电平，第六输出端23为低电平；
t4时，输入信号源CLK为低电平且第六输出端23为低电平，第四传输门13关闭，第五传输门14和第六传输门15导通，第八反相器16和第九反相器17正常工作，第二输出端19为高电平，第六输出端23为低电平，第四输出端21为低电平，第一传输门8导通，第二传输门9和第三传输门10关闭，第一输出端18、第三输出端20为高电平，第五输出端22为低电平；
t5时又重复t1时的情况，使得在两个CLK周期内，第一输出端、第二输出端、第三输出端和第四输出端产生占空比为75％的正交信号；其中，需要说明的是，图2中的t1-t4为两个周期，每个锁存电路在每个时钟周期内，有半个周期锁存信号，半个周期不锁存信号；
通过将第一锁存电路1中第五反相器7的输出端连接到第二锁存电路2的输入端，第二锁存电路2中第九反相器17的输出端连接到第一锁存电路1输入端，无需额外的组合逻辑电路输出网络，在二分频环路中只需两个周期就能直接产生出四相75％占空比的二分频正交信号，再通过将产生的四相75％占空比正交二分频信号，利用第二反相器4、第三反相器5、第四反相器6和第五反相器7得到四相占空比为25％的正交二分频信号，实现降低系统功耗，节约成本的效果，同时，增加了输出两相相位差为90°的50％占空比的二分频信号的输出，可为GSM低带信号混频时所需的四分频器提供本振信号。
优选的，所述第一电路输出单元包括第一输出端18，第二输出端19、第三输出端20和第四输出端21，所述第一输出端18与所述第七反相器12的输出端连接，所述第二输出端19与所述第八反相器16的输出端连接，所述第三输出端20与所述第六反相器11的输出端连接，所述第四输出端21与所述第九反相器17的输出端。
优选的，所述第二电路输出单元包括第五输出端22和第六输出端23，所述第五输出端22与所述第六反相器11的输入端连接，所述第六输出端23与所述第八反相器16的输入端连接。
优选的，所述第一传输门8高电平导通、低电平关闭，所述第二传输门9低电平导通、高电平关闭，所述第三传输门10高电平导通、低电平关闭，所述第四传输门13高电平导通、低电平关闭，所述第五传输门14低电平导通、高电平关闭，所述第六传输门15高电平导通、低电平关闭。
优选的，所述第一传输门8和所述第三传输门10为nmos管，所述第二传输门9为pmos管，所述第四传输门13和所述第六传输门15为nmos管，所述第五传输门14为pmos管。
以上所述仅为本发明的较佳实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种分频电路，其特征在于，包括首尾连接的第一锁存电路和第二锁存电路，还包括用于产生一个与输入信号CLK相位相差180°的反相信号CLKX的第一反相器，以及输出四相75％占空比正交二分频信号的第一电路输出单元和输出两相50％占空比的二分频信号第二电路输出单元，所述第一电路输出单元与第二反相器、第三反相器、第四反相器和第五反相器连接；
其中，所述第一锁存电路包括第一输入端、由CLKX信号控制的第一传输门和第二传输门、由CLK信号控制的第三传输门、第六反相器和第七反相器，所述第一输入端与所述第一传输门的输入端连接，所述第一传输门的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七反相器的输入端，所述第六反相器的地端和所述第七反相器的地端与所述第三传输门的输入端连接，所述第三传输门的输出端接地；
所述第二锁存电路包括第二输入端、由CLK信号控制的第四传输门和第五传输门、由CLKX信号控制的第六传输门、第八反相器和第九反相器，所述第二输入端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端与所述第九反相器的输入端，所述第八反相器的地端和所述第九反相器的地端与所述第六传输门的输入端连接，所述第六传输门的输出端接地，所述的第六反相器的输出端还与所述第二输入端连接。
2.根据权利要求1一种分频电路，其特征在于，所述第一电路输出单元包括第一输出端，第二输出端、第三输出端和第四输出端，所述第一输出端与所述第七反相器的输出端连接，所述第二输出端与所述第八反相器的输出端连接，所述第三输出端与所述第六反相器的输出端连接，所述第四输出端与所述第九反相器的输出端。
3.根据权利要求1所述的一种分频电路，其特征在于，所述第二电路输出单元包括第五输出端和第六输出端，所述第五输出端与所述第六反相器的输入端连接，所述第六输出端与所述第八反相器的输入端连接。
4.根据权利要求1所述的一种分频电路，其特征在于，所述第一传输门高电平导通、低电平关闭，所述第二传输门低电平导通、高电平关闭，所述第三传输门高电平导通、低电平关闭，所述第四传输门高电平导通、低电平关闭，所述第五传输门低电平导通、高电平关闭，所述第六传输门高电平导通、低电平关闭。
5.根据权利要求1所述的一种分频电路，其特征在于，所述第一传输门和所述第三传输门为nmos管，所述第二传输门为pmos管，所述第四传输门和所述第六传输门为nmos管，所述第五传输门为pmos管。
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| CN (1) | CN110474635B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111669175A (zh) * | 2020-06-23 | 2020-09-15 | 湖南国科微电子股份有限公司 | 一种二分频电路及一种芯片 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286696A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 分周回路 |
| CN201122939Y (zh) * | 2007-09-25 | 2008-09-24 | 苏州市华芯微电子有限公司 | 低功耗无交叠四相时钟电路 |
| CN105391444A (zh) * | 2014-09-04 | 2016-03-09 | 中芯国际集成电路制造(上海)有限公司 | 一种分频电路和电子装置 |
| CN105763219A (zh) * | 2016-04-20 | 2016-07-13 | 佛山臻智微芯科技有限公司 | 一种占空比为25%的分频器 |
| CN106257835A (zh) * | 2016-08-01 | 2016-12-28 | 东南大学 | 一种25%占空比时钟信号产生电路 |
| US20170193946A1 (en) * | 2016-01-05 | 2017-07-06 | Boe Technology Group Co., Ltd. | Shift register and driving method thereof, gate electrode driving circuit, and display device |
-
2019
- 2019-08-22 CN CN201910779536.0A patent/CN110474635B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286696A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 分周回路 |
| CN201122939Y (zh) * | 2007-09-25 | 2008-09-24 | 苏州市华芯微电子有限公司 | 低功耗无交叠四相时钟电路 |
| CN105391444A (zh) * | 2014-09-04 | 2016-03-09 | 中芯国际集成电路制造(上海)有限公司 | 一种分频电路和电子装置 |
| US20170193946A1 (en) * | 2016-01-05 | 2017-07-06 | Boe Technology Group Co., Ltd. | Shift register and driving method thereof, gate electrode driving circuit, and display device |
| CN105763219A (zh) * | 2016-04-20 | 2016-07-13 | 佛山臻智微芯科技有限公司 | 一种占空比为25%的分频器 |
| CN106257835A (zh) * | 2016-08-01 | 2016-12-28 | 东南大学 | 一种25%占空比时钟信号产生电路 |
Non-Patent Citations (4)
| Title |
|---|
| 曾秋玲等: "高速低功耗多模分频器的设计", 《微电子学》 * |
| 邢立冬等: "0.18μm CMOS 1∶20分频器电路设计", 《西安邮电学院学报》 * |
| 陈忠学等: "应用于14bit低功耗流水线ADC的sub-ADC电路设计", 《微电子学与计算机》 * |
| 黄亮等: "一种应用于LTE-A的双功率模式宽带功率放大器设计", 《电子技术应用》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111669175A (zh) * | 2020-06-23 | 2020-09-15 | 湖南国科微电子股份有限公司 | 一种二分频电路及一种芯片 |
| CN111669175B (zh) * | 2020-06-23 | 2023-12-29 | 湖南国科微电子股份有限公司 | 一种二分频电路及一种芯片 |
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| Publication number | Publication date |
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