CN202475298U

CN202475298U - 一种基于fpga驱动发生的级联型多电平变频器

Info

Publication number: CN202475298U
Application number: CN2012200431579U
Authority: CN
Inventors: 朱毅; 万刚; 冯成杰; 程平; 潘理富; 焦新平; 蒋侃; 王万林; 方天戈; 熊亭亭
Original assignee: ZHEJIANG RIFENG ELECTRICAL CO Ltd
Current assignee: ZHEJIANG RIFENG ELECTRICAL CO Ltd
Priority date: 2012-02-10
Filing date: 2012-02-10
Publication date: 2012-10-03
Anticipated expiration: 2022-02-10

Abstract

本实用新型公开了一种基于FPGA驱动发生的级联型多电平变频器，包括变频控制器和与变频控制器相连的FPGA；FPGA包括总线接口模块、分频模块、正弦波发生模块、载波发生模块和驱动信号发生模块。本实用新型采用移相载波SPWM技术，将N个载波与三相调制波分别进行比较，从而得到N个双电平三相SPWM信号；本实用新型充分利用FPGA的特性，把SPWM信号发生所需的数据存储、地址发生和控制电路等全部集成进一块芯片中，使得变频系统集成度高、部件数量少、成本低、可靠性高；且器件资源利用率高，降低了开关频率，提高了边带谐波阶次，使得变频系统开关损耗更低，谐波含量更少。

Description

一种基于FPGA驱动发生的级联型多电平变频器

技术领域

本实用新型属于变频控制技术领域，具体涉及一种基于FPGA(现场可编程门阵列)驱动发生的级联型多电平变频器。

背景技术

交流变频技术在中大功率调速装置中的应用已成为国内外交流调速系统的热点之一。传统的双电平变频器在高压大功率应用中存在以下诸多问题：(1)开关频率高，开关损耗大；(2)所需变压器价格高、体积大、能耗高；(3)采用器件串联，需要复杂的动态均压电路等。多电平变频器采用新型的电路拓扑结构，在减少了输出变压器和动态均压电路的同时，只需较低的开关频率就能得到高质量的输出波形，提高了变频系统运行效率。

目前的多电平变频器逆变部分的电路拓扑以具有独立直流电源的级联型逆变电路最为常用。这种电路中每级单元由一路直流电源单独供电的全桥电路构成。如每个单元输出二电平(0，1)逻辑，则三相N级N+1电平的变频器需要3*N路SPWM(Sinusoidal PWM)信号。如每个单元输出三电平(0，1，-1)逻辑，则三相N级2*N+1电平的变频器需要6*N路SPWM信号。因此，多路独立SPWM信号的产生是级联型多电平变频器实现的必要条件。在实际应用中，如功能强大，适合于电机控制的DSP芯片TMS320C2812最多也只能提供12路脉冲；因此数目有限的独立SPWM信号限制了多电平变频器的电平数，也限制了变频器性能的提升。

发明内容

针对现有技术所存在的上述技术缺陷，本实用新型提供了一种基于FPGA驱动发生的级联型多电平变频器，能够产生多路SPWM驱动信号，电路结构简单、紧凑。

一种基于FPGA驱动发生的级联型多电平变频器，包括变频控制器，所述的变频控制器连接有FPGA；

所述的FPGA包括总线接口模块、分频模块、正弦波发生模块、载波发生模块和驱动信号发生模块；其中：总线接口模块与变频控制器和正弦波发生模块相连，分频模块与正弦波发生模块和载波发生模块相连，驱动信号发生模块与正弦波发生模块和载波发生模块相连。

所述的总线接口模块用于接收变频控制器提供的控制信息，并把控制信息转发给正弦波发生模块。

所述的分频模块用于接收给定的高频时钟，并对高频时钟进行分频处理后向正弦波发生模块和载波发生模块提供低频的时钟信息；分频模块为分频器。

所述的正弦波发生模块用于根据所述的控制信息以及时钟信息，产生三相正弦波信号；所述的正弦波发生模块包括一可控开关、一地址寄存器、一存储器、一乘法器和两个加法器；其中：第一可控开关的输入端与分频模块相连，控制端接收给定的使能信号，输出端与地址寄存器的控制端和第一存储器的控制端相连；第一加法器的输入端与总线接口模块相连，输出端与地址寄存器的输入端相连；地址寄存器的输出端与第一加法器的加数端和第二加法器的加数端相连；第二加法器的三个输入端分别接收给定的三组相位控制字，三个输出端分别与第一存储器的三个输入端相连；第一存储器的三个输出端分别与乘法器的三个输入端相连；乘法器的乘数端与总线接口模块相连，三个输出端与驱动信号发生模块相连。

所述的载波发生模块用于根据所述的时钟信息，产生N路三角载波信号，N为多电平变频器的级数；所述的载波发生模块包括一可控开关、一计数器、一加法器和一存储器；其中：第二可控开关的输入端与分频模块相连，控制端接收给定的使能信号，输出端与计数器的控制端和第二存储器的控制端相连；第三加法器的N个输入端分别接收给定的N组相位控制字，加数端与计数器的输出端相连，N个输出端分别与第二存储器的N个输入端相连；第二存储器的N个输出端与驱动信号发生模块相连。

所述的第一存储器和第二存储器内分别存储有正弦波波形和三角载波波形。

所述的驱动信号发生模块用于将所述的三相正弦波信号与N路三角载波信号进行比较，产生N对互补的驱动信号；所述的驱动信号发生模块为由3N个信号比较合成单元组成的N×3的单元阵列，所述的信号比较合成单元的第一输入端与正弦波发生模块相连，第二输入端与载波发生模块相连，两个输出端输出一对互补的驱动信号。

所述的信号比较合成单元包括一比较器、一延时器、一与门和一或非门；其中：比较器的两个输入端分别为信号比较合成单元的两个输入端，输出端与延时器的输入端、与门的第一输入端和或非门的第一输入端相连；延时器的输出端与与门的第二输入端和或非门的第二输入端相连；与门的输出端和或非门的输出端分别为信号比较合成单元的两个输出端。

本实用新型的有益效果为：

(1)本实用新型利用FPGA的高速性能和本身集成的上万个逻辑和嵌入式存储器件，把SPWM信号发生所需的数据存储、地址发生和控制电路等全部集成进一块芯片中，使得变频系统集成度高、部件数量少、成本低、可靠性高；且FPGA工作频率高，通用I/O资源丰富，能满足系统实时性要求，各路信号可并行处理且互不影响。

(2)本实用新型采用移相载波SPWM技术，降低了开关频率，提高了边带谐波阶次，使得变频系统开关损耗更低，谐波含量更少。

(3)本实用新型采用矩阵式信号比较合成结构，器件资源利用率高，提高了FPGA的工作效率，减轻了控制系统的负担，进而实现多路SPWM驱动信号的输出，对于超过五电平的变频器亦能适用。

(4)由于FPGA容易实现逻辑重构，故本实用新型易于在系统编程且有众多功能强大的EDA软件支持，简化了系统的开发和升级过程。

附图说明

图1为本实用新型的结构示意图。

图2为正弦波发生模块的结构示意图。

图3为载波发生模块的结构示意图。

图4为驱动信号发生模块的结构示意图。

图5为信号比较合成单元的结构示意图。

具体实施方式

为了更为具体地描述本实用新型，下面结合附图及具体实施方式对本实用新型的技术方案及其相关原理进行详细说明。

如图1所示，一种基于FPGA驱动发生的级联型多电平变频器，包括变频控制器和与变频控制器相连的FPGA；本实施例中，FPGA采用Altera公司StratixIII系列型号为EP3SL150的芯片，变频控制器采用ST公司型号为STM32F103的MCU芯片。

FPGA包括总线接口模块、分频模块、正弦波发生模块、载波发生模块和驱动信号发生模块；其中：

总线接口模块用于接收变频控制器提供的控制信息，并把控制信息转发给正弦波发生模块；其与变频控制器和正弦波发生模块相连。

分频模块用于接收给定的高频时钟，并对高频时钟进行分频处理后向正弦波发生模块和载波发生模块提供低频的时钟信息；其与正弦波发生模块和载波发生模块相连；本实施例中，分频模块为分频器。

正弦波发生模块用于根据控制信息以及时钟信息，产生三相正弦波信号；其与驱动信号发生模块相连；如图2所示，正弦波发生模块包括一可控开关、一地址寄存器、一存储器、一乘法器和两个加法器；其中：第一可控开关的输入端与分频模块相连并接收低频时钟CLK，控制端接收给定的使能信号，输出端与地址寄存器的控制端和第一存储器的控制端相连；第一加法器J1的输入端与总线接口模块相连并接收频率控制信息，输出端与地址寄存器的输入端相连；地址寄存器的输出端与第一加法器J1的加数端和第二加法器J2的加数端相连；第二加法器J2的三个输入端分别接收给定的三组相位控制字，三个输出端分别与第一存储器的三个输入端相连；第一存储器的三个输出端分别与乘法器的三个输入端相连；乘法器的乘数端与总线接口模块相连并接收幅值控制信息，三个输出端与驱动信号发生模块相连并输出三相正弦波信号(SineA、SineB、SineC)；第一存储器内分别存储有正弦波波形。

正弦波发生模块采用直接频率合成(DDS)技术，实现三相SPWM的正弦调制信号输出，一周期正弦波形数据以相位为地址预先存贮于第一存储器内；地址寄存器根据频率控制字滚动输出地址码，三相相位码由地址码和三相相位控制字求和得到；根据三相相位码访问第一存储器中相应单元读取波形数据，并通过乘法器根据幅值控制字调节后输出。

载波发生模块用于根据时钟信息，产生N路三角载波信号；其与驱动信号发生模块相连，N为多电平变频器的级数；如图3所示，载波发生模块包括一可控开关、一计数器、一加法器和一存储器；其中：第二可控开关的输入端与分频模块相连并接收低频时钟CLK，控制端接收给定的使能信号，输出端与计数器的控制端和第二存储器的控制端相连；第三加法器J3的N个输入端分别接收给定的N组相位控制字，加数端与计数器的输出端相连，N个输出端分别与第二存储器的N个输入端相连；第二存储器的N个输出端与驱动信号发生模块相连并输出N路三角载波信号(Carrier1、Carrier2……CarrierN)；第二存储器内分别存储有三角载波波形。

载波发生模块通过N个不同的相位控制字作用，从第二存储器中读取波形数据输出，形成N个均匀相移的三角载波。

驱动信号发生模块用于将三相正弦波信号与N路三角载波信号进行比较，产生N对互补的驱动信号；其与外部驱动电路相连；如图4所示，驱动信号发生模块为由3N个信号比较合成单元D组成的N×3的单元阵列，单元阵列中第i行的任一信号比较合成单元的第一输入端与正弦波发生模块相连并接收对应的一相正弦波信号，第二输入端与载波发生模块相连并接收第i三角载波信号，两个输出端与外部驱动电路相连并输出一对互补的驱动信号。

驱动信号发生模块将N个移相三角载波通过矩阵方式分别与三相正弦调制波进行数值比较，3N个比较结果经过死区控制以互补的二值逻辑形式输出。

如图5所示，信号比较合成单元包括一比较器、一延时器、一与门和一或非门；其中：比较器的两个输入端分别为信号比较合成单元的两个输入端并接收正弦波信号和三角载波信号，输出端与延时器的输入端、与门的第一输入端和或非门的第一输入端相连；延时器的输出端与与门的第二输入端和或非门的第二输入端相连；与门的输出端和或非门的输出端分别为信号比较合成单元的两个输出端并输出一对互补的驱动信号。

三角载波与正弦调制波信号比较结果经过延时后再与原比较信号进行与和或非逻辑运算，两个运算结果即为带死区控制的上、下桥臂驱动信号的一部分，延迟时间就是死区时间，一般取决于功率开关管的关断时间。

Claims

1.一种基于FPGA驱动发生的级联型多电平变频器，包括变频控制器；其特征在于：所述的变频控制器连接有FPGA；

2.根据权利要求1所述的基于FPGA驱动发生的级联型多电平变频器，其特征在于：所述的正弦波发生模块包括一可控开关、一地址寄存器、一存储器、一乘法器和两个加法器；其中：第一可控开关的输入端与分频模块相连，控制端接收给定的使能信号，输出端与地址寄存器的控制端和第一存储器的控制端相连；第一加法器的输入端与总线接口模块相连，输出端与地址寄存器的输入端相连；地址寄存器的输出端与第一加法器的加数端和第二加法器的加数端相连；第二加法器的三个输入端分别接收给定的三组相位控制字，三个输出端分别与第一存储器的三个输入端相连；第一存储器的三个输出端分别与乘法器的三个输入端相连；乘法器的乘数端与总线接口模块相连，三个输出端与驱动信号发生模块相连。

3.根据权利要求1所述的基于FPGA驱动发生的级联型多电平变频器，其特征在于：所述的载波发生模块包括一可控开关、一计数器、一加法器和一存储器；其中：第二可控开关的输入端与分频模块相连，控制端接收给定的使能信号，输出端与计数器的控制端和第二存储器的控制端相连；第三加法器的N个输入端分别接收给定的N组相位控制字，加数端与计数器的输出端相连，N个输出端分别与第二存储器的N个输入端相连；第二存储器的N个输出端与驱动信号发生模块相连；N为多电平变频器的级数。

4.根据权利要求1所述的基于FPGA驱动发生的级联型多电平变频器，其特征在于：所述的驱动信号发生模块为由3N个信号比较合成单元组成的N×3的单元阵列，所述的信号比较合成单元的第一输入端与正弦波发生模块相连，第二输入端与载波发生模块相连，两个输出端输出一对互补的驱动信号；N为多电平变频器的级数。

5.根据权利要求4所述的基于FPGA驱动发生的级联型多电平变频器，其特征在于：所述的信号比较合成单元包括一比较器、一延时器、一与门和一或非门；其中：比较器的两个输入端分别为信号比较合成单元的两个输入端，输出端与延时器的输入端、与门的第一输入端和或非门的第一输入端相连；延时器的输出端与与门的第二输入端和或非门的第二输入端相连；与门的输出端和或非门的输出端分别为信号比较合成单元的两个输出端。