JP2000330927A - 高速処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 マザーボード側の動作クロックを非整数倍、
例えば１．５逓倍して動作する高速処理装置では、動作
の高速化、パイプライン処理などにより、マザーボード
側とのタイミングの同期を取るのが難しくなっていた。 【解決手段】 メモリリードサイクルか否かを検出し、
メモリリードサイクルの場合であってシステム側のクロ
ックと高速処理装置側のクロックとの関係が所定の場合
には、バーストレディの信号の位相を早めてプロセッサ
３に出力する。この結果、データバス上にデータが有効
である期間がライトサイクルより早まっている場合で
も、エラーを生じることなくデータの授受を行なうこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速処理装置に関
し、詳しくはマザーボード上のプロセッサに代替して処
理速度を高速化する高速処理装置に関する。

【０００２】

【従来の技術】従来、コンピュータの動作速度を高速化
する装置として、所定のクロック周波数（例えば１６Ｍ
Ｈｚ）で動作するプロセッサに代替して取り付けられ、
あるいは数値演算プロッセッサ用ソケット取り付けら
れ、低速のプロセッサに代わって、高速のプロセッサ
（例えば４８ＭＨｚ）を動作させるものがある。この種
の高速処理装置は、プロセッサの内部動作のみが高速化
されるに過ぎないので、そのままでは、低速で動作する
マザーボード上のＲＯＭ，ＲＡＭなどの装置とのやり取
りにより、動作速度はさほど高速化されない。そこで、
最近では、プロセッサの内部にキャッシュメモリを備え
ることにより、低速な素子へのアクセスの回数を減ら
し、全体として処理の高速化を図るものが提案されてい
る。このキャッシュメモリは、いわゆるレベル１のキャ
ッシュであり（バックサイドキャッシュと呼ばれること
もある）、命令キャッシュとデータキャッシュを別々備
える構成も知られている。

【０００３】こうした高速処理装置は、所定のクロック
周波数を整数倍する整数倍クロック回路と、キャッシュ
メモリを内蔵したプロセッサと、プロセッサから他の論
理回路へ発する制御信号のタイミングと他の論理回路か
らプロセッサへ発する信号のタイミングの同期をとるタ
イミング回路とを備えている。

【０００４】タイミング回路は、高いクロック周波数で
動作するプロセッサが低速で動作するＲＯＭやＲＡＭか
らのデータの読み込み等のタイミングを調整している。
読み込み等のタイミングは、マザーボード上にある低い
クロック周波数のベースクロック信号とこのクロック周
波数を整数倍した高速クロック信号との間に、低いクロ
ック周波数のベースクロック信号の立ち上がり・立ち下
がりが、常に整数倍した高速クロック信号のクロックの
立ち上がり・立ち下がりに一致するという関係を用い
て、低いクロック周波数のベースクロック信号と高速ク
ロック信号とが一致したタイミングで行なわれる。

【０００５】高速処理装置のプロセッサは、内部にキャ
ッシュメモリを備え、低いクロック周波数で動作する論
理回路とのデータのやりとりを少なくすることで、処理
速度を飛躍的に速くしている。すなわち、一定の時間内
にプロセッサが実行するプログラムは、ＲＯＭの狭いメ
モリ空間内に存在することが多いので、数キロないし数
十キロバイトのキャッシュメモリがあれば、実際にプロ
セッサからＲＯＭへアクセスする回数は１０分の１以下
とすることができる。プロセッサとキャッシュメモリと
のデータのやりとりは、プロセッサ内部の高いクロック
周波数で行なうことができる。従って、低いクロック周
波数でのみ動作するＲＯＭやＲＡＭなどを有していて
も、プロセッサ内部にキャッシュメモリを備えること
で、全体の処理速度を飛躍的に速くすることができるの
である。

【０００６】また、本願出願人は、クロック周波数を整
数倍する高速処理装置に内在する次の二つの問題点を解
決するために、ベースクロック信号を非整数倍に逓倍
し、ベースクロックと高速クロックとの同期の組合わせ
の各々に対応したタイミング信号を生成する高速処理装
置を提案している（特開平６−３０１４４２号）。本願
出願人が解決した第１の問題点は、クロック周波数が２
０ＭＨｚで動作しているコンピュータのプロセッサをク
ロック周波数が５０ＭＨｚで動作可能なプロセッサに取
り替えた場合、３倍の６０ＭＨｚでは駆動できないた
め、クロック周波数を２倍の４０ＭＨｚに制限せざる得
ないことであった。また、第２の問題点は、２０ＭＨｚ
で動作しているプロセッサに対して、クロック周波数が
３３ＭＨｚで動作可能なプロセッサは２倍の４０ＭＨｚ
で動作させるとオーバースペックとなるため、高速処理
装置としては利用できないという点であった。こうした
問題を解決し、ベースクロックの１．５逓倍や２．５逓
倍といった非整数倍のクロック周波数で動作する高速処
理装置を実現したことにより、高速処理装置として利用
できるプロセッサの幅が広がり、より高速で安価な高速
処理装置を市場に提供することができるようになった。

【０００７】

【発明が解決しようとする課題】しかしながら、近年、
コンピュータの実行速度を高めるためにそのアーキテク
チャは急速に進歩しており、特にスーパースケーラと呼
ばれる構成が一般化するに連れて、非整数倍に逓倍した
クロック信号を用いて高速処理装置を動作させることが
困難になっていた。スーパースケーラとは、一つの命令
サイクルが完了する前に次の命令サイクルを開始し、プ
ロセッサの処理能力を高めようとする技術である。こう
したスーパースケーラのプロセッサを用いたコンピュー
タでは、連続して実行される処理に備えて、バス上のデ
ータの有効期間を、できるだけ短くしようとしている。
このため、データリード、データライトのサイクルにお
いて、データバスに早期にデータを確立させるよう改良
が進んでいる。この様な改良により現在のコンピュータ
では、データリード時にはデータライト時に比べて早期
にデータバスにデータが確立されるようになっている。
このように、データリード時とデータライト時とでデー
タの確立時期が異なると、非整数倍に逓倍したクロック
信号を用いて動作する高速処理装置では、次の不具合が
生じる。非整数倍のクロックを用いて動作する高速処理
装置では、高速処理装置側のプロセッサの処理タイミン
グとマザーボード側の処理タイミングとは、両者の動作
クロックの比に応じて定まる種類の組合わせが存在す
る。例えば１．５逓倍の動作クロック（動作クロックの
比は２：３）では、両者の処理タイミングには、３種類
の組合わせが存在する。この場合、いずれかの組合わせ
ではデータの確立期間に対する高速処理装置側のタイミ
ングがクリティカルで、データリードとデータライトの
いずれか一方にタイミングを合わせると他方があわない
といった問題が生じた。

【０００８】また、最近のプロセッサでは、主記憶との
間でいちいちアドレスを指定することなくデータの読取
や書込を行なうことで、アドレス指定に要した時間を短
縮するデータ転送技術も採用されている。例えば、バー
スト転送と呼ばれるデータ転送技術によれば、連続した
アドレスにデータをアクセスする場合、最初のアドレス
を一度指定するだけで残りのアドレス指定は省略可能で
ある。この場合、バス上にアドレスが現われるのは、最
初のアドレス指定の時だけであり、以後所定バイト数に
わたって、アドレスは順次インクリメントされるという
前提で、プロセッサ側もメモリ側も動作する。この結
果、アドレス指定に係る処理時間を省き、全体のアクセ
ス時間を短縮している。

【０００９】この様なプロセッサ技術の進歩とベースク
ロック周波数の向上との利点を享有しつつ、マザーボー
ド上のバスと高速処理装置とのクロックタイミングを調
整する技術は極めて難しい。特に、ベースクロックを非
整数倍したクロック周波数を用いる高速処理装置の場
合、ベースクロックと高速クロックとの同期の組み合わ
せによっては、ベースクロック立ち上がり・立ち下がり
と高速処理装置のクロック立ち上がり・立ち下がりとが
合致せず、ベースクロック立ち上がり・立ち下がりに同
期して動作するマザーボード上の周辺素子と高速処理装
置とのデータ授受タイミングに僅かなズレが生じる。こ
うした場合に、一律にプロセッサ側を待たせれば、タイ
ミングのズレを解消することは可能であるが、プロセッ
サの処理を待たせたのでは、高速のプロセッサによる高
速処理という利点を教授することができなくなり、高速
処理装置を装着する意義は失われてしまう。

【００１０】本発明の高速処理装置は、上記のような最
新のコンピュータアーキテクチャと高速クロック信号で
動作するプロセッサの特性を最大限に活用し、コンピュ
ータをより高速な処理速度で動作させることを目的とし
ている。

【００１１】

【課題を解決するための手段およびその作用・効果】本
発明の高速処理装置は、マザーボード上の第１のプロセ
ッサに代替して使用される第２のプロセッサを搭載した
高速処理装置であって、前記第１のプロセッサに付与さ
れる第１のクロック信号を非整数倍に逓倍した第２のク
ロック信号を、前記第２のプロセッサのクロック信号と
する高速クロック信号出力手段と、前記第２のプロセッ
サがデータリード状態にあるかデータライト状態にある
かを、前記マザーボード上のバス信号から判断するリー
ド・ライト判断手段と、該リード・ライト判断手段によ
りデータリード状態であると判断され、前記第１のクロ
ック信号に基づくデータリードのタイミングより早い時
点に前記第２のクロック信号のデータリードのタイミン
グがあるとき、当該早い時点の前記第２のクロック信号
のデータリードのタイミングで前記第２のプロセッサを
アクセスさせるタイミング信号を生成する第１のタイミ
ング生成手段と、前記リード・ライト判断手段によりデ
ータライト状態であると判断され、前記第１のクロック
信号に基づくデータライトのタイミングより遅い時点に
前記第２のクロック信号のデータライトのタイミングが
あるとき、当該遅い時点の前記第２のクロック信号のデ
ータライトのタイミングで前記第２のプロセッサをアク
セスさせるタイミング信号を生成する第２のタイミング
生成手段とを備えたことを要旨とする。

【００１２】かかる構成の本発明の高速処理装置は、第
２のプロセッサが第１プロセッサに代替して使用され、
その際、第２のプロセッサは、第１のプロセッサのため
の第１クロック信号を非整数倍に逓倍した第２のクロッ
クにより動作する。第２のクロックは、第１のクロック
に対して整数倍とはなっていないので、第２のプロセッ
サがマザーボード上の他の装置をいつでも直接アクセス
することができるとは限らない。そこで本発明は、第２
のプロセッサがデータリード状態にあるかデータライト
状態にあるかを、前記マザーボード上のバス信号から判
断するリード・ライト判断手段を備え、その判断結果に
応じて次の２つのタイミング生成手段が排他的に作動す
る。第１のタイミング生成手段は、リード・ライト判断
手段によりデータリード状態であると判断され、第１の
クロック信号に基づくデータリードのタイミングより早
い時点に第２のクロック信号のデータリードのタイミン
グがあるとき、その早い時点の第２のクロック信号のデ
ータリードのタイミングで第２のプロセッサをアクセス
させる。一方、第２のタイミング生成手段は、リード・
ライト判断手段によりデータライト状態であると判断さ
れ、第１のクロック信号に基づくデータライトのタイミ
ングより遅い時点に第２のクロック信号のデータライト
のタイミングがあるとき、その遅い時点の第２のクロッ
ク信号のデータライトのタイミングで第２のプロセッサ
をアクセスさせるタイミング信号を生成する。

【００１３】これにより、データバス上に早期にデータ
が確立するプロセッサのデータリード時には、第１のク
ロック信号に同期したタイミングで動作するよりも高速
に、すなわち整数倍のクロック周波数を利用した高速処
理装置よりも早く第２のプロセッサによるデータリード
タイミングを発生させることができる。一方、データバ
ス上に比較的遅くデータが確立するプロセッサのデータ
ライト時には、第１のクロック信号に同期したタイミン
グより僅かに遅いタイミングにデータライトタイミング
をずらすことで、確実なデータライト処理を実現するこ
とができる。

【００１４】なお、第１，第２のタイミング生成手段
は、第２のプロセッサがマザーボードとの間でアドレス
指定を省略して連続的なデータリードまたはデータライ
トを行うときにも動作させることができる。この様なア
ドレス指定を省略した連続的なデータリードまたはデー
タライトの実行時は、各々のデータリードまたはデータ
ライトのコマンドの終了を待たず次々にデータバスにデ
ータが確立される。このため、第１のクロック信号と第
２のクロック信号との同期タイミングのずれにより、デ
ータ授受に失敗を招来する可能性がある。そこで、特に
この様なコマンドの実行においては、第１，第２のタイ
ミング生成手段により、データバスにデータが確立して
いる期間に合致するようストローブタイミングを微調整
することがシステムの安定性上有益である。

【００１５】

【発明の実施の形態】以上説明した本発明の構成・作用
を一層明らかにするために、以下本発明の好適な実施例
について説明する。図１は、本実施例の高速処理装置１
００が取り付けられたコンピュータ１０の内部構成を示
すブロック図である。本実施例の高速処理装置１００
は、当初ソケット２に装着されていたプロセッサ１をソ
ケット２から取り外し、このソケット２に装着して用い
られる。実施例の高速処理装置１００においてプロセッ
サ１に代わってソケット２に取り付けられた高速処理装
置１００上のプロセッサ３は、プロセッサ１より高速に
動作可能なプロセッサであり、本実施例では、後述する
ように、マザーボード側のクロック信号ＣＬＫＢ（６６
ＭＨｚ）を１．５逓倍したクロック周波数Ｈ２（１００
ＭＨｚ）のクロック信号ＣＬＫＣで動作する。なお、こ
の実施例で用いたプロセッサ３は、アドバンスド・マイ
クロ・デバイス株式会社製、ＡＭＤ−Ｋ６プロセッサを
用いた。このプロセッサ３は、外部から供給されるクロ
ック信号に対して、内部的には、そのクロック信号の３
倍の周波数（３００ＭＨｚ）で動作するいわゆる倍速プ
ロセッサである。

【００１６】コンピュータ１０は、図１に示すように、
プロセッサやメモリなどのデータのやりとりを高速に行
なうＨＯＳＴバス１２、拡張性に優れたＰＣＩバス１
３、従来の周辺装置に用いられている低速のＩＳＡバス
１４という３種類のバスを中心に構成されており、これ
らのバスにより相互に接続された種々の回路を備える。
以下、これらを簡単に説明する。

【００１７】コンピュータ１０には、以下の各回路、即
ち、 クロック回路５：高速処理装置１００に動作クロックを
供給する発振回路、 ［ＨＯＳＴバスに接続されている回路として］ キャッシュメモリ２２：一時的にデータを蓄える高速メ
モリ、 ＲＡＭ２５：主記憶を構成する読み出し・書き込み可能
メモリ、 ＭＴＸＣ２６：メモリの制御およびＰＣＩバスとのブリ
ッジ機能を実現する回路（インテル社８２４３９使
用）、 ［ＰＣＩバスに接続されている回路として］ ＰＩＩＸ３２：ＩＤＥやＵＳＢ、さらにはＩＳＡバス１
４とのインタフェースを司る回路（インテル社８２３７
１使用）、 ＣＲＴＣ３３：ＣＲＴ３４上の画像表示を高速に行なう ＰＣＩスロット３５：拡張ボードが装着されるスロット なお、ＰＩＩＸ３２には、ハードディスク３６やＣＤ−
ＲＯＭ３７などの外部記憶装置や、ＵＳＢコネクタ３８
を介して各種ＵＳＢ対応機器が接続される。 ［ＩＳＡバスに接続される回路として］ ＢＩＯＳ４１：ダートローダ，低レベルのＩＯ機器を使
用するための各種情報およびドライバが収納された読出
専用メモリ、 ＦＤＤ４３：フレキシブルディスクの読み書きを行なう
駆動装置、 キーボード（ＫＢ）４５：データ入力用のキーボード
（尚、図示しない２ボタンマウスもキーボードインタフ
ェースと回路を共有している）、 オーディオ（ＡＶ）回路４７：マイク４８からの音声入
力やスピーカ４９への音声出力などを司る回路、 等が設けられている。尚、これらの回路以外に、例えば
プリンタ用のパラレル出力を制御する回路や、通信用の
シリアル入出力を処理する回路等も設けられているが、
ここでの説明は省略する。

【００１８】図２は、高速処理装置１００の外形を示す
正面図である。図２に示すように、高速処理装置１００
は、ソケット２に装着されるターミナルピンが設けられ
た信号変換用基板４０と、この基板４０の上に取り付け
られプロセッサ３およびその周辺回路を搭載した回路用
基板５０とからなる。従って、プロセッサ３は、信号変
換用基板４０を介して基本的には代替されたプロセッサ
１と全く同様の信号の授受が可能である。しかし後述す
るように、クロック信号ＣＬＫＢにて動作するマザーボ
ード上のその他の素子とプロセッサ３のクロック信号は
相違しており、これら相互間の信号授受タイミングを調
整する必要がある。そこで回路用基板５０上に、後述す
る回路を設け、信号授受タイミングの調整等の処理を行
なっている。なお、その他にも、当初のプロセッサ１と
高速処理装置１００に使用するプロセッサ３とのアーキ
テクチャの相違を吸収するために、信号変換用基板４０
を用いてピン配列の整合を取っている。

【００１９】回路用基板５０は、プロセッサ３や後述す
る周辺回路を構成するＰＬＡやディジタルディレイライ
ン、抵抗器やジャンパ線さらにはプロセッサ３の動作電
圧を得るための電源回路等が取り付けられる基板であ
る。本実施例では、当初のプロセッサ１の動作電圧が
３．３［Ｖ］、プロセッサ３の動作電圧が２．２［Ｖ］
であることから、電源回路として公知の降圧型電圧レギ
ュレータが採用されている。また、プロセッサ３の熱暴
走を防止するために、プロセッサ３の上面には放熱用の
ヒートシンク６０と空冷用ファン７０とが取り付けられ
ている。

【００２０】次に、高速処理装置１００のその他の回路
構成について説明する。高速処理装置１００は、図１に
示したように、高速動作可能なプロセッサ３の他、クロ
ック周波数Ｈ１のクロック信号ＣＬＫＢをクロック周波
数Ｈ２のクロック信号ＣＬＫＣに変換するクロック逓倍
回路３ａと、クロック周波数Ｈ１のクロック信号ＣＬＫ
Ｂで動作するキャッシュメモリ２２やＲＡＭ２５等の他
の論理回路とのデータのやりとりのタイミングを制御す
るタイミング制御回路３ｂと、コントロールポートやア
ドレスポート，データポートを有するバス制御回路３ｃ
とを備える。図３には、このタイミング制御回路３ｂの
内部構成を示した。図３に示したように、タイミング制
御回路３ｂは、バーストカウンタ８１，有効ＮＡ検出回
路８３，メモリリード検出回路８５，データセレクタ８
６，第１のタイミング生成手段に相当するリードタイミ
ング生成回路８８および第２のタイミング生成手段に相
当するライトタイミング生成回路８９を備える。なお、
これらの回路の要部については、図５ないし図８を用い
て、後で詳しく説明する。

【００２１】図３に示したバーストカウンタ８１は、バ
ーストモードによる転送が開始されたとき、何サイクル
のリード／ライトが行なわれたかをカウントする回路で
ある。通常のバーストモードでは、４バイト分のリード
／ライトが連続して行なわれるから、バーストモードの
間のアクセスタイミングを制御するために、バーストモ
ードでのリード／ライトの回数を検出するのである。有
効ＮＡ検出回路８３は、バーストモードにおいて出力さ
れるネクストアドレス信号ＮＡのうち、有効なものを検
出する回路である。ネクストアドレス信号ＮＡは、シス
テム側（マザーボード側）から出力され、プロセッサ３
に対して、前のバスサイクル内においてパイプラインさ
れた別のバスサイクルを受け入れる準備がシステム側に
できていることを示す。実施例で採用したプロセッサ３
は、２サイクルまでの同時実行を許容しているので、２
サイクルが進行している間、プロセッサ３は、ネクスト
アドレス信号ＮＡを監視し必要に応じてラッチして取り
込むが、許容以上のネクストアドレス信号は受け付けな
い。従って、プロセッサ３に対して有効なネクストアド
レスのみを有効ＮＡ検出回路８３で検出するのである。

【００２２】メモリリード検出回路８５は、プロセッサ
３によるデータバスに対するアクセスが、メモリリード
である場合に、これを検出する回路である。プロセッサ
３からは、メモリに対するアクセスであることを示すメ
モリ・ＩＯアクセス信号Ｍ／ＩＯや、データバスに対す
るアクセスがリードサイクルがライトサイクルかを示す
ライト・リード信号Ｗ／Ｒなどが出力されるから、これ
らの信号の特定の組合わせを検出することにより、プロ
セッサ３によるデータバスに対するアクセスがメモリリ
ードサイクルであることを検出するのは容易である。デ
ータセレクタ８６は、メモリリード用またはメモリライ
ト用に用意された信号を、プロセッサ３のバーストレデ
ィＢＲＤＹの入力端子に選択的に出力する回路である。
リードタイミング生成回路８８およびライトタイミング
生成回路８９は、それぞれクロック信号ＣＬＫＣに対し
て所定の位相を有する信号を生成している。ここで、リ
ードタイミング生成回路８８が出力するタイミング信号
の方が、ライトタイミング生成回路８９の出力する信号
に対して、位相的には進んだ信号となっている。

【００２３】この点について詳しく説明する。図４は、
プロセッサ３がＲＡＭ２５との間でデータの読み書きを
行なう場合の各信号のタイミングを示すタイミングチャ
ートである。図４では、最上欄にシステムバス側のクロ
ック信号ＣＬＫＢを、その下に高速処理装置１００側の
クロック信号ＣＬＫＣを、更にシステムバス側からのバ
ーストレディの信号ＢＲＤＹを、示した。高速処理装置
１００は、マザーボード側のクロック信号ＣＬＫＢを
１．５逓倍しているので、図示するように、システムバ
ス側のクロック信号ＣＬＫＢの２周期中に、高速処理装
置側のクロック信号ＣＬＫＣは、３周期分含まれること
になる。また、ＲＡＭ２５は、マザーボード側、即ちシ
ステムバス側に存在するから、データの読み書きは基本
的にシステムバス側のクロック信号ＣＬＫＢの立ち上が
りに同期して行なうものとして動作している。一方、プ
ロセッサ３は、バーストレディ信号ＢＲＤＹがロウアク
ティブである期間であって、高速処理装置１００側のク
ロック信号ＣＬＫＣの立ち上がりに同期してデータをア
クセスしようとする。この結果、システムバス側が出力
してくるバーストレディ信号ＢＲＤＹをそのまま高速処
理装置１００のプロセッサ３に与えたのでは、ＲＡＭ２
５に対するデータの書込ができないということがあり得
た。

【００２４】この点を、システムバス側のクロック信号
ＣＬＫＢのサイクルＰを例に取って説明すると次の通り
である。プロセッサ３が、高速処理装置１００側のクロ
ック信号ＣＬＫＣの最初の立ち上がりでデータを読み書
きしようとすると、メモリリードについては問題ないも
のの、メモリライトについては、ＲＡＭ２５がデータバ
スに有効データを確立できていない場合があり得る。他
方、高速処理装置１００側のクロック信号ＣＬＫＣの２
つ目の立ち上がりでデータを読み書きしようとすると、
メモリライトについては問題ないものの、メモリリード
については、データバス上の有効データが既に消滅して
いることがあり得る。このタイミングのズレを、図４下
欄にそれぞれ示した。

【００２５】図４からも明らかなように、システムバス
側のバーストレディ信号ＢＲＤＹのタイミングを一律に
変更するだけでは、メモリリートおよびライトを共に確
実に行なうことはできない。そこで、図３に示したタイ
ミング制御回路３ｂにより、メモリリードの場合とメモ
リライトの場合とで、タイミングの異なる信号をデータ
セレクタ８６により選択し、これを高速処理装置１００
側のプロセッサ３にバーストレディ信号ＢＲＤＹとして
出力しているのである。また、バーストモードでデータ
転送が行なわれる場合には、１回目のアクセス時にのみ
アドレス信号がアドレスバスに出力され、その後の３バ
イト分のアクセスについてはアドレス信号は省略され
る。そこで、バーストモードでの読み書きのタイミング
を、バーストカウンタ８１，有効ＮＡ検出回路８３によ
り検出し、バーストモードでも、リードサイクルとライ
トサイクルで異なるタイミングでバーストレディ信号Ｂ
ＲＤＹが、プロセッサ３に与えられるようにしているの
である。

【００２６】図４中段には、タイミング制御回路３ｂに
より、リードサイクルとライトサイクルとにおいて異な
るタイミングでプロセッサ３に与えられるバーストレデ
ィ信号ＢＲＤＹを、示した。図示するように、本実施例
のタイミング制御回路３ｂにより、バーストレディ信号
ＢＲＤＹは、リードサイクルでは早いタイミングで、他
方ライトサイクルでは遅いタイミングで、プロセッサ３
に出力されている。したがって、図４に示したサイクル
Ｐでは、プロセッサ３は、ＲＡＭ２５から、クロック信
号ＣＬＫＢの最初の立ち上がりでデータを読み込み、ク
ロック信号のＣＬＫＢの２番目の立ち上がりでデータを
書き込んだものとして、それぞれ処理を行なう。なお、
システム側のクロック信号ＣＬＫＢと高速処理装置１０
０側のクロック信号ＣＬＫＣとの関係を考えると、サイ
クルＱでは、図４の右側に示したように、メモリリー
ド、メモリライトとも、同じタイミングでアクセスする
ことが可能である。したがって、この場合には、バース
トレディ信号ＢＲＤＹは、その位相を前後する必要はな
い。

【００２７】そこで、次に、これらの信号を生成してい
るタイミング制御回路３ｂの詳細について、図５ないし
図８を用いて説明する。図５は、これらの回路で用いら
れる内部処理用のクロック信号の関係を示すタイミング
チャートである。まず、タイミング制御回路３ｂ内で用
いられるこれらのクロック信号について説明する。図示
するように、タイミング制御回路３ｂには、システムバ
ス側のクロック信号ＣＬＫＢ（６６ＭＨｚ）と、クロッ
ク逓倍回路３ａにより１．５逓倍された１００ＭＨｚの
クロック信号ＣＬＫＣとが、入力されている。タイミン
グ制御回路３ｂ内では、これらのクロック信号を基に、
周期がクロック信号ＣＬＫＢの１．５倍で、ハイレベル
に保持される期間が等しいクロック信号ＣＰ１、このク
ロック信号ＣＰ１とは、位相が１／３ずれただけのクロ
ック信号ＣＰ２、同じく更に位相が１／３ずれたクロッ
ク信号ＣＰ３が生成されている。また、クロック信号Ｃ
ＬＫＢとは周期が１．５倍でデューティ５０パーセント
のクロック信号ＢＰ１も生成されている。これらのクロ
ック信号は、図６ないし図８に示した回路の各部で利用
されている。図６ないし図８に示した回路は、全体とし
て、図４に示したバーストレディ信号ＢＲＤＹを生成し
ている。

【００２８】本実施例の高速処理装置１００のタイミン
グ制御回路３ｂは、プロセッサ３のクロック信号ＣＬＫ
Ｃが１００ＭＨｚと高速であることから、論理ゲートの
組合わせにより構成している。もとより、これらの回路
は、ゲートアレイや高速のＰＬＡを用いて構成すること
も容易である。図６に示した回路１３１は、システムバ
スからのバーストレディ信号ＢＲＤＹを、メモリリード
／メモリライトの別およびシステムバス側のクロック信
号ＣＬＫＢと高速処理装置１００側のクロック信号ＣＬ
ＫＣとの関係から、メモリリードとメモリライトで異な
る位相のバーストレディ信号ＢＲＤＹを生成し、これを
プロセッサ３のバーストレディ端子（図３参照）に出力
している。なお、図において、「ＣＰ１」「ＣＰ２」
「ＣＰ３」「ＢＰ１」などは、図５に示した関係を有す
るクロック信号である。また、図における「ＭＯＤＥ１
５」は、この高速処理装置１００を１．５倍速で用いる
場合にアクティブに設定される信号である。図６に示し
た回路は、「ＭＯＤＥ２」という信号端子も備えてお
り、こちらをアクティブにした場合には、倍速モードで
動作するようになっている。図６に示した回路におい
て、「ＭＥＭ＿ＲＥＡＤ」という信号は、図７に示した
回路により生成される。この信号は、プロセッサ３によ
るアクセスが、図４に示したサイクルＰの場合であって
かつメモリリードサイクルであるときアクティブとなる
信号である。

【００２９】なお、図６の下欄に示された独立の回路１
３２は、リセット信号を生成している回路であり、シス
テムバス側からのリセット信号ＲＥＳＥＴまたはシステ
ムバス側からのバックオフ信号ＢＯＦＦ（バスをフロー
ティング状態に遷移させる信号）により、信号ＲＥＳＥ
Ｔ＿ＢＮを生成している。この信号ＲＥＳＥＴ＿ＢＮ
は、図７に示す回路に出力され、バースト信号ＢＵＲＳ
Ｔを作り出している回路を最終段のＤ型フリップフロッ
プのリセット端子Ｒに接続されている。バースト信号Ｂ
ＵＲＳＴは、バーストモードであることを示す信号であ
り、システムがリセットされたりバス要求を受けてフロ
ーティング状態となった場合には、バーストモードの途
中であっても、バーストモードは一旦終了するからであ
る。

【００３０】次に、図７に示した回路について説明す
る。図７に示した回路は、記述したメモリリード信号Ｍ
ＥＭ＿ＲＥＡＤとバースト信号ＢＵＲＳＴ、更にバース
トレディ終了信号ＢＲＤＹ＿ＥＮＤを生成している回路
である。これらの信号について簡単に説明する。メモリ
リード信号ＭＥＭ＿ＲＥＡＤは、図７上部に示した回路
１４１により、メモリ・ＩＯアクセス信号Ｍ／ＩＯや、
ライト・リード信号Ｗ／Ｒなどに基づいて生成される。
この信号ＭＥＭ＿ＲＥＡＤは、基本的に、メモリに対す
るアクセスでありかつプロセッサ３からのデータの読み
出しの場合にアクティブとなる信号である。この条件に
加えて、キャッシュメモリ２２へのアクセスを示すプロ
セッサ側からのキャッシュ信号ＣＡＣＨＥと、システム
側からのキャッシュイネーブル信号ＫＥＮとを、監視す
ることにより、バースト信号ＢＵＲＳＴが生成される。
キャッシュ信号ＣＡＣＨＥは、キャッシャプル・アクセ
ス、即ちキャッシュメモリ２２との間でアクセス可能で
あれば、キャッシュメモリ２２との間でアクセスするこ
とを指示する信号であり、プロセッサ３からの読み出し
の場合には、このキャッシュ信号ＣＡＣＨＥを受けてシ
ステム側がキャッシュイネーブル信号ＫＥＮを出力しプ
ロセッサ３がこれを認識した場合には、３２バイトのバ
ーストリードサイクルが起動される。他方、プロセッサ
３からの書き込みの場合には、プロセッサ３は、その書
込サイクルが修正されたキャッシュメモリの内容書き戻
すライトバックサイクルであることを示すための、キャ
ッシュ信号ＣＡＣＨＥをアクティブにする。したがっ
て、バースト信号ＢＵＲＳＴは、上記の４つの信号とバ
ーストレディ信号ＢＲＤＹの反転信号ＢＲＤＹ＿ＣＮを
監視し、他の回路がバースト中である場合に、アクティ
ブとなる。

【００３１】なお、これらの回路には、ステータスラッ
チ信号ＳＴ＿ＬＴがそれぞれ入力されている。このステ
ータスラッチ信号ＳＴ＿ＬＴは、図８の下部の回路１５
１で生成されており、システム側からのネクストアドレ
ス信号ＮＡおよび有効ネクストアドレス信号ＮＡ＿ＥＮ
Ｂがアクティブで、アドレスストローブ信号ＡＤＳがイ
ンアクティブの場合であって、入力された高速処理装置
１００側クロック信号ＣＬＫＣによりセットされ、その
後は、バーストレディ終了信号ＢＲＤＹ＿ＥＮＤが出力
されるまでの間、その状態に保たれる。バーストレディ
終了信号ＢＲＤＹ＿ＥＮＤがアクティブになると、次の
クロック信号ＣＬＫＣにより、リセットされる。したが
って、このステータスラッチ信号ＳＴ＿ＬＴにより、バ
ーストモードが終了すると、上記の検出信号は、それぞ
れ初期状態に戻ることになる。

【００３２】また、上述した有効ネクストアドレス信号
ＮＡ＿ＥＮＢは、システム側が出力するネクストアドレ
ス信号ＮＡが有効な信号として扱って良いことを示す信
号である。ネクストアドレス信号ＮＡは、パイプライン
処理において別のバスサイクルを受け付ける準備をがで
きていることを示す信号であり、プロセッサ３は、最大
２サイクルまで同時にバスサイクルを実行可能である
が、場合によっては、システム側が出力したネクストア
ドレス信号ＮＡを有効にサンプリングできない場合があ
り得る。そこで、ネクストアドレス信号が有効にサンプ
リングされことを、この信号により検出しているのであ
る。このため、図８中程の回路１５２に示したように、
まずパイプラインのＰ１サイクルにおけるネクストアド
レス信号ＮＡを検出しておき、この信号Ｐ１＿ＳＴ＿Ｎ
Ａを用いて、図８上部の回路１５３に示したように、ネ
クストアドレス信号ＮＡの検出をパイプラインのＰ１ス
テートとＰ２ステートを区別して検出し、両方ともふさ
がっている場合には、有効ネクストアドレス信号ＮＡ＿
ＥＮＢを、インアクティブにセットするものとしてい
る。

【００３３】こうしてバーストレディ信号ＢＲＤＹやバ
ースト信号ＢＵＲＳＴが生成されるが、このとき図７下
段に示した回路１４３により、バーストモードにおい
て、４つのバーストレディ信号ＢＲＤＹに相当する信号
がカウントされる。図７下段の回路１４３が、図３のバ
ーストカウンタ８１に相当する。この回路は、バースト
レディ信号の確立をバーストレディ信号ＢＲＤＹの反転
信号ＢＲＤＹ＿ＣＮにより、他方、バースト状態が継続
していることをバースト信号ＢＵＲＳＴにより、それぞ
れ検出し、その状態がクロック信号ＣＬＫＣの４クロッ
ク分継続することを、二つのフリップフロップを用いて
検出し、４クロック分継続した後、バーストレディ終了
信号ＢＲＤＹ＿ＥＮＤとして出力している。

【００３４】以上、図６ないし図８を用いて説明した回
路により、図４に示したように、システム側（マザーボ
ード側）のクロック信号ＣＬＫＢと高速処理装置１００
側のクロック信号ＣＬＫＣとが、符号Ｐの関係にある場
合に、プロセッサ３が、ＲＡＭ２５からデータを読みと
る際には、バーストレディＢＲＤＹは、クロック信号Ｃ
ＬＫＣの最初の立ち上がりで有効とされ、データを書き
込む際には、２番の立ち上がりで有効とされる。この結
果、データバスにデータが有効に確立している期間が早
期に終了するデータのリードサイクルでも、問題なくデ
ータの授受を行なうことができる。この結果、１．５逓
倍というクロック周波数の逓倍を行なう高速処理装置１
００であっても、マザーボード側のＲＡＭ２５やキャッ
シュメモリ２２のアクセスをプロセッサ３を過剰に待た
せることなく行なうこどができる。

【００３５】即ち、本実施例の高速処理装置１００によ
れば、マザーボード側のクロック信号ＣＬＫＢの周波数
が６６ＭＨｚの場合に、動作周波数１００ＭＨｚのプロ
セッサ３をオーバースペックの１３３ＭＨｚ（２倍速）
で動作させる必要がなく、定格の１００ＭＨｚ（１．５
倍速）で動作させることができるのである。この結果、
システムの安定性が高まるだけでなく、従来２倍速で動
作させるために行なっていた選別の作業やその結果生じ
るプロセッサの歩留まりの低下を改善することができ
る。

【００３６】なお、理解の便を図って、以上の高速処理
装置１００のリード・ライトサイクルについては、通常
のサイクルを例に挙げて、図４により説明したが、上記
の図６ないし図８の回路は、バーストモードでのリード
・ライトサイクルにも正しく動作する。バーストモード
での動作を考慮しなければ、図６ないし図８の回路は、
大幅に簡略化するこどがてきる。バーストモードでのデ
ータの読み取り、即ちバーストリードの場合の各信号の
タイミングと、パイプライン処理を伴う場合のバースト
リード（即ち、パイプラインバーストリード）の場合の
各信号のタイミングを、図９に例示した。尚、図におい
て、「＃」は、その信号がロウアクティブであることを
示している。図示したバーストリードでは、データの転
送は、連続する４つのアドレスについて連続して行なわ
れる。

【００３７】図９に示したように、プロセッサ３がリー
ドサイクルにおいてアドレスストローブ信号ＡＤＳを確
立したとき（タイミングＴ１１）、システム側からキャ
ッシュ信号ＣＡＣＨＥ出力されていると、システム側は
バーストモードによりアクセスであると認識して、バー
ストレディ信号ＢＲＤＹを返すか、ネクストアドレス信
号ＮＡを確立すると共に、キャッシュイネーブル信号Ｋ
ＥＮを確立する（タイミングＴ１２）。このとき、プロ
セッサ３は、キャッシュイネーブル信号ＫＥＮを検出す
ると、バーストリードサイクルであると認識して、４つ
のバーストレディ信号を期待する。そこで、この４つの
バーストレディ信号に相当する期間を図７下部のカウン
タにより検出しているのである。かかるサイクルでは、
バーストモードおよびパイプラインバーストモードにお
いても、バーストレディ信号ＢＲＤＹは、早いタイミン
グでプロセッサ３に与えられ、無駄な遅延なく、データ
の読み取りが行なわれる。

【００３８】他方、バーストモードでのデータの書き込
みの一例を図１０に示した。プロセッサ３は、アドレス
ストローブ信号ＡＤＳを確立したときにシステム側から
キャッシュ信号ＣＡＣＨＥが出力されていると（タイミ
ングＴ２１）、システム側は、キャッシュメモリ２２へ
のデータの書き戻し、いわゆるライトバックモードであ
ると判断し、バーストレディ信号ＢＲＤＹを４回出力す
る。この動作も、タイミング制御回路３ｂ（詳しくは図
６ないし図８参照）により検出される。この場合でも、
システム側のクロック信号ＣＬＫＢを１．５逓倍したク
ロック信号ＣＬＫＣにより動作する高速処理装置１００
のプロセッサ３は、無駄な待ち時間を生じることなく、
確実にデータをキャッシュメモリ２２に書き戻すことが
でぎる。上述したバーストモードでは、通常ならば１回
のデータ転送には２クロック必要であって４回分のデー
タの転送に２×４クロック必要となるデータ転送が、最
短５クロックで可能となる。

【００３９】以上本発明の実施例について説明したが、
本発明はこうした実施例に何等限定されるものではな
く、例えばクロック信号を２．５倍など他の非整数倍の
周波数に逓倍する構成、タイミング制御回路３ｂをゲー
トアレイなどで実現した構成、クロック逓倍回路３ａを
ＰＬＬ回路などで実現した構成など、本発明の要旨を逸
脱しない範囲内において、種々なる態様で実施し得るこ
とは勿論である。

【図面の簡単な説明】

【図１】本発明の一実施例である高速処理装置１００を
装着したコンピュータの内部構成を示すブロック図であ
る。

【図２】高速処理装置１００の外形を示す正面図であ
る。

【図３】高速処理装置１００におけるプロセッサ３周辺
の回路を示す回路図である。

【図４】本実施例の高速処理装置１００のプロセッサ３
の動作タイミングを示すタイミングチャートである。

【図５】高速処理装置１００側の回路で用いられる各ク
ロック信号の関係を示すタイミングチャートである。

【図６】タイミング制御回路３ｂの構成の一部を示す構
成説明図である。

【図７】タイミング制御回路３ｂの構成の他の一部を示
す構成説明図である。

【図８】タイミング制御回路３ｂの構成の他の一部を示
す構成説明図である。

【図９】バーストモードでのデータの読み取りサイクル
における各信号のタイミングを示すタイミングチャート
である。

【図１０】バーストモードでのデータの書き込みサイク
ルにおける各信号のタイミングを示すタイミングチャー
トである。

【符号の説明】

２…ソケット ３…プロセッサ ３ａ…クロック逓倍回路 ３ｂ…タイミング制御回路 ３ｃ…バス制御回路 ５…クロック回路 １０…コンピュータ １２…ＨＯＳＴバス １３…ＰＣＩバス １４…ＩＳＡバス ２２…キャッシュメモリ ２５…ＲＡＭ ２６…ＭＴＸＣ ３２…ＰＩＩＸ ３３…ＣＲＴＣ ３４…ＣＲＴ ３５…ＰＣＩスロット ３６…ハードディスク ３７…ＣＤ−ＲＯＭ ３８…ＵＳＢコネクタ ４０…信号変換用基板 ４１…ＢＩＯＳ ４３…ＦＤＤ ４５…キーボード ４７…オーディオ回路 ４８…マイク ４９…スピーカ ５０…回路用基板 ６０…ヒートシンク ７０…空冷用ファン ８１…バーストカウンタ ８３…有効ＮＡ検出回路 ８５…メモリリード検出回路 ８６…データセレクタ ８８…リードタイミング生成回路 ８９…ライトタイミング生成回路 １００…高速処理装置 ＡＤＳ…アドレスストローブ信号 ＢＯＦＦ…バックオフ信号 ＢＰ１…クロック信号 ＢＲＤＹ…バーストレディ信号 ＢＲＤＹ＿ＥＮＤ…バーストレディ終了信号 ＢＵＲＳＴ…バースト信号 ＣＡＣＨＥ…キャッシュ信号 ＣＬＫＢ…システム側クロック信号 ＣＬＫＣ…高速処理装置側クロック信号 ＣＰ１〜ＣＰ３…クロック信号 ＫＥＮ…キャッシュイネーブル信号 ＭＥＭ＿ＲＥＡＤ…メモリリード信号 ＮＡ…ネクストアドレス信号 ＮＡ＿ＥＮＢ…有効ネクストアドレス信号 ＲＥＳＥＴ…リセット信号 ＳＴ＿ＬＴ…ステータスラッチ信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マザーボード上の第１のプロセッサに代
   替して使用される第２のプロセッサを搭載した高速処理
   装置であって、 前記第１のプロセッサに付与される第１のクロック信号
   を非整数倍に逓倍した第２のクロック信号を、前記第２
   のプロセッサのクロック信号とする高速クロック信号出
   力手段と、 前記第２のプロセッサがデータリード状態にあるかデー
   タライト状態にあるかを、前記マザーボード上のバス信
   号から判断するリード・ライト判断手段と、 該リード・ライト判断手段によりデータリード状態であ
   ると判断され、前記第１のクロック信号に基づくデータ
   リードのタイミングより早い時点に前記第２のクロック
   信号のデータリードのタイミングがあるとき、当該早い
   時点の前記第２のクロック信号のデータリードのタイミ
   ングで前記第２のプロセッサをアクセスさせるタイミン
   グ信号を生成する第１のタイミング生成手段と、 前記リード・ライト判断手段によりデータライト状態で
   あると判断され、前記第１のクロック信号に基づくデー
   タライトのタイミングより遅い時点に前記第２のクロッ
   ク信号のデータライトのタイミングがあるとき、当該遅
   い時点の前記第２のクロック信号のデータライトのタイ
   ミングで前記第２のプロセッサをアクセスさせるタイミ
   ング信号を生成する第２のタイミング生成手段と、 を備えた高速処理装置。
2. 【請求項２】 前記第１，第２のタイミング生成手段
   は、第２のプロセッサがマザーボードとの間でアドレス
   指定を省略して連続的なデータリードまたはデータライ
   トを行うときに作動する請求項１記載の高速処理装置。