WO2014013576A1 - タイミング調整装置、タイミング調整回路およびタイミング調整方法 - Google Patents

タイミング調整装置、タイミング調整回路およびタイミング調整方法 Download PDF

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WO2014013576A1
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circuit
unit
signal
timing adjustment
clock signal
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PCT/JP2012/068245
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Inventor
典彦 福住
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富士通株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal

Definitions

  • the present invention relates to a timing adjustment device, a timing adjustment circuit, and a timing adjustment method.
  • a timing adjusting circuit that adjusts the timing of transmitting and receiving data signals according to the operating frequencies of the circuits is known.
  • a transmitting circuit that transmits a data signal transmits a data signal at its own operating frequency, but a receiving circuit that receives the data signal receives a data signal at an operating frequency different from that of the transmitting circuit. For this reason, when data is transmitted and received between circuits having different operating frequencies, data reception omission occurs unless the timing for transmitting and receiving data signals is adjusted.
  • the timing adjustment circuit adjusts the timing for transmitting and receiving the data signal according to the operating frequency of the transmitting side circuit and the operating frequency of the receiving side circuit. For example, in the timing adjustment circuit, a ratio between the operating frequency of the transmitting circuit and the operating frequency of the receiving circuit is set in advance.
  • the timing adjustment circuit receives a data signal at the operating frequency of the transmission side circuit, and stores the received data signal in a Random Access Memory (RAM), a First In First Out (FIFO), or the like. Thereafter, the timing adjustment circuit adjusts the data signal stored in the RAM or FIFO in accordance with a preset ratio, and transmits the extracted data signal at the operating frequency of the receiving circuit.
  • RAM Random Access Memory
  • FIFO First In First Out
  • the timing adjustment is performed when the ratio of the operating frequency between the transmission side circuit and the reception side circuit is not known. There is a problem that can not be.
  • the timing adjustment circuit must change the ratio of the operating frequency each time the operating frequency changes when the operating frequency of the transmitting circuit or the receiving circuit changes as in the general-purpose evaluation board. And setting errors are likely to occur.
  • the technology disclosed in the present application aims to automatically recognize a ratio of operating frequencies and perform timing adjustment.
  • the timing adjustment device adjusts the frequency of the data signal.
  • the timing adjustment device generates a pattern signal obtained by latching the value of the clock signal of the receiving circuit that receives the data signal in accordance with the clock signal of the transmitting circuit that transmits the data signal.
  • the timing adjustment device detects the cycle of the generated pattern signal with reference to the clock signal of the transmission side circuit.
  • the timing adjustment device generates a second pattern signal obtained by latching the value of the clock signal of the transmission side circuit in accordance with the clock signal of the reception side circuit.
  • the timing adjustment device detects the period of the second pattern signal with reference to the clock signal of the reception side circuit. Then, the timing adjustment device adjusts the frequency of the data signal transmitted by the transmission-side circuit using the detected ratio of each cycle.
  • FIG. 1 is a schematic diagram illustrating an example of an information processing apparatus according to the first embodiment.
  • FIG. 2 is a diagram for explaining an example of the timing adjustment circuit.
  • FIG. 3 is a diagram for explaining an example of a data signal transmitted and received when timing adjustment is not performed.
  • FIG. 4 is a diagram for explaining an example of data transmitted and received when timing adjustment is performed.
  • FIG. 5 is a diagram for explaining an example of processing for extending the waveform of the data signal.
  • FIG. 6 is a diagram for explaining a functional configuration of the frequency ratio detection circuit according to the first embodiment.
  • FIG. 7 is a diagram for explaining an example of the counter control unit.
  • FIG. 8 is a first sequence diagram for explaining the flow of processing executed by the frequency ratio detection circuit.
  • FIG. 9 is a second sequence diagram for explaining the flow of processing executed by the frequency ratio detection circuit.
  • FIG. 10 is a diagram for explaining variations in the installation position of the frequency ratio detection circuit.
  • FIG. 1 is a schematic diagram illustrating an example of an information processing apparatus according to the first embodiment.
  • the information processing apparatus 1 is an information processing apparatus that includes a plurality of circuits, and each circuit transmits and receives data signals.
  • the information processing apparatus 1 includes a circuit 2, a circuit 3, a register 4, and a timing adjustment circuit 5.
  • the circuit 2 has a frequency ratio detection circuit 10.
  • the circuit 3 includes a frequency ratio detection circuit 20.
  • the circuit 2 is one of circuits for exhibiting the functions of the information processing apparatus 1, and is a circuit that operates according to a predetermined operating frequency.
  • the circuit 2 is a data transmission device that transmits and receives data between devices included in the arithmetic processing device, and a circuit that transmits and receives signals straddling different layers such as a data link layer and a transaction layer.
  • the circuit 3 is a circuit that transmits and receives signals between data transmission apparatuses and between different layers.
  • the circuit 2 transmits an arbitrary signal having periodicity among the signals in its own device to the circuit 3, and the circuit 3 also transmits the same signal to the circuit 2.
  • the circuit 2 transmits “clock_a”, which is a clock signal of its own device, to the frequency ratio detection circuit 20 of the circuit 3.
  • the circuit 3 transmits “clock_b” that is a clock signal of its own device to the frequency ratio detection circuit 10 of the circuit 2. Note that the circuit 2 and the circuit 3 can transmit the clock signal by an arbitrary method.
  • the circuit 2 and the circuit 3 operate at different operating frequencies.
  • the circuit 2 operates at the operating frequency A
  • the circuit 3 operates at the operating frequency B.
  • the circuit 2 outputs a data signal at the operating frequency A.
  • the circuit 3 receives the data signal by latching the data signal according to the operating frequency B. For this reason, when the operating frequency A and the operating frequency B are different, the circuit 3 cannot receive data appropriately.
  • the circuit 2 outputs a data signal to be transmitted to the circuit 3 to the timing adjustment circuit 5. Then, the timing adjustment circuit 5 adjusts the frequency of the data signal transmitted by the circuit 2 in accordance with the ratio of the operating frequency A of the circuit 2 and the operating frequency B of the circuit 3, and the data signal adjusted in frequency is sent to the circuit 3. Send to.
  • the timing adjustment circuit 5 cannot adjust the data signal when the ratio of the operating frequencies of the circuit 2 and the circuit 3 is not known. Therefore, the information processing apparatus 1 detects the ratio of the operating frequencies of the circuit 2 and the circuit 3 using the frequency ratio detection circuit 10 installed in the circuit 2 and the frequency ratio detection circuit 20 installed in the circuit 3. The detected operating frequency ratio is stored in the register 4. Then, the timing adjustment circuit 5 adjusts the frequency of the data signal transmitted by the circuit 2 using the ratio of the operating frequencies stored in the register 4.
  • timing adjustment circuit 5 functions exhibited by the timing adjustment circuit 5, the frequency ratio detection circuit 10, and the frequency ratio detection circuit 20 included in the information processing apparatus 1 will be described.
  • the functional configuration of the timing adjustment circuit 5 will be described with reference to FIG.
  • FIG. 2 is a diagram for explaining an example of the timing adjustment circuit.
  • the timing adjustment circuit 5 includes a control unit 6 and a buffer 7.
  • the control unit 6 adjusts the timing of the data signal by controlling the reception of the data signal transmitted by the circuit 2 and the transmission of the received data signal in accordance with the ratio of the operating frequencies stored in the register 4. .
  • control unit 6 acquires the ratio of the operating frequencies stored in the register 4. Further, the control unit 6 receives the data signal transmitted by the circuit 2 at the operating frequency of the circuit 2 and stores the received data signal in the buffer 7. Then, the controller 6 adjusts the frequency of the data signal stored in the buffer 7 according to the ratio of the operating frequencies, and outputs the adjusted signal to the circuit 3.
  • FIG. 3 is a diagram for explaining an example of a data signal transmitted and received when timing adjustment is not performed.
  • clock_a that is the clock signal of the circuit 2
  • data_a that is the data signal transmitted by the circuit 2
  • clock_b that is the clock signal of the circuit 3
  • the circuit 3 receive.
  • An example of a waveform of “data_b” that is a data signal is described.
  • FIG. 3 shows an example in which the ratio between the operating frequency of the circuit 2 and the operating frequency of the circuit 3 is “3: 2”, that is, the frequency ratio between “clock_a” and “clock_b” is “3: 2”. The example which becomes "was described.
  • the circuit 2 outputs “data_a” whose value changes with the rising edge of “clock_a” as a trigger.
  • the circuit 3 latches the value of “data_a” using the up edge of “clock_b” as a trigger.
  • the circuit 3 has lost data and cannot correctly receive the value indicated by “data_a”.
  • FIG. 4 is a diagram for explaining an example of data transmitted and received when timing adjustment is performed.
  • FIG. 4 shows an example of waveforms of “clock_a”, “data_a”, “clock_b”, and “data_b” when the timing is adjusted.
  • the control unit 6 of the timing adjustment circuit 5 receives “data_a”
  • the control unit 6 stores “data_a” in the register 4 and then outputs “data_a” as indicated by an arrow in FIG. 4.
  • the waveform of “data_a” is extended in accordance with the ratio of the operating frequencies.
  • the timing adjustment circuit 5 extends “data_a” for two cycles of “clock_a” for three cycles. That is, the frequency of “data_a” is changed from “clock_a” to “clock_b”. As a result, as indicated by “data_b” in FIG. 4, the circuit 3 can receive a value similar to “data_a” as “data_b”.
  • FIG. 5 is a diagram for explaining an example of processing for extending the waveform of the data signal.
  • FIG. 5 shows an example in which the frequency ratio between “clock_a” and “clock_b” is “3: 2”, “clock_a”, “clock_a” operation enable signals, and “data” before timing adjustment. “_A” and the waveform of “data_a” after timing adjustment are described.
  • the timing adjustment circuit 5 outputs “data_a” up to the second cycle in “clock_a” after the operation enable signal of “clock_a” becomes “High”. Then, as shown in FIG. 5A, the timing adjustment circuit 5 extends the value of “data_a” in the second period of “clock_a” to the third period, and extends the value in the third period of “clock_a”. The value of “data_a” is set as the value in the fourth period. As described above, the timing adjustment circuit 5 generates “data_a” after timing adjustment in accordance with the frequency of “clock_b” from “data_a” before timing adjustment. Can be prevented.
  • FIG. 6 is a diagram for explaining a functional configuration of the frequency ratio detection circuit according to the first embodiment.
  • the frequency ratio detection circuit 10 includes a phase adjustment circuit 11, a counter control unit 12, and a counter unit 16.
  • the counter control unit 12 includes a sample unit 13, a shift unit 14, and a cycle detection unit 15.
  • the frequency ratio detection circuit 10 operates according to “clock_a” of the circuit 2 and outputs the frequency ratio of “clock_a” to “clock_b”.
  • the frequency ratio detection circuit 20 included in the circuit 3 operates according to “clock_b” of the circuit 3 and outputs a frequency ratio of “clock_b” to “clock_a”. .
  • the frequency ratio detection circuit 20 has the same functional configuration as that of the frequency ratio detection circuit 10, and the description thereof is omitted because it exhibits the same function as the frequency ratio detection circuit 10.
  • the phase adjustment circuit 11 adjusts the phase of the clock signal received from the circuit 3 as a countermeasure against jitter. Then, the phase adjustment circuit 11 generates current data obtained by hitting the clock signal of the circuit 3 whose phase has been adjusted with the clock signal of the circuit 2.
  • the phase adjustment circuit 11 includes a plurality of delay buffers that delay the clock signal received from the circuit 3 in stages, and a flip-flop that latches the output of each delay buffer. (Flip Flop: FF). Then, the phase adjustment circuit 11 delays the clock signal received from the circuit 3 and inputs it to the flip-flop, and causes the flip-flop to latch the signal according to the clock signal of the circuit 2.
  • the phase adjustment circuit 11 takes the majority of the values latched by each flip-flop and selects the phase of the clock signal received from the circuit 3. That is, the phase adjustment circuit 11 uses the flip-flop shown in FIG. 6C to generate a plurality of current data whose phases are shifted in stages, and take the majority of the values of the generated current data, Generate current data with jitter countermeasures. Then, the phase adjustment circuit 11 transmits current data to the counter control unit 12.
  • the counter control unit 12 detects the period of the current data generated by the phase adjustment circuit 11. Specifically, the counter control unit 12 inputs the current data transmitted from the phase adjustment circuit 11 to the sample unit 13 and the shift unit 14. In such a case, the sample unit 13 holds a waveform of current data within a predetermined time as a sample.
  • the shift unit 14 generates a signal obtained by delaying the input current data in a stepwise manner, and latches the value of each delayed signal, thereby acquiring the current data waveform within a predetermined time as needed. That is, the shift unit 14 acquires a waveform of current data that changes as needed.
  • the cycle detection unit 15 compares the waveform of the current data held as a sample by the sample unit 13 and the waveform of the current data acquired by the shift unit 14. In addition, when the waveform of the current data held as a sample by the sample unit 13 matches the waveform of the current data acquired by the shift unit 14, the cycle detection unit 15 instructs the counter unit 16 to start counting.
  • the cycle detection unit 15 instructs the counter unit 16 to end counting.
  • the counter control unit 12 samples the waveform of the current data, and detects the time from when the waveform of the current data matches the sampled waveform until it matches again.
  • the counter unit 16 detects the period of the current data with reference to the clock signal of the circuit 2. Specifically, when the counter unit 16 receives a signal instructing the start of counting from the cycle detection unit 15 included in the counter control unit 12, the counter unit 16 starts counting according to the clock signal of the circuit 2, that is, “clock_a”. When the counter unit 16 receives a signal for instructing the end of counting from the cycle detection unit 15, the counter unit 16 ends the counting and stores the count result in the register 4.
  • the frequency ratio detection circuit 10 generates current data obtained by hitting the clock signal of the circuit 3 with the clock signal of the circuit 2, and detects the cycle of the generated current data.
  • the clock signal of the circuit 2 and the clock signal of the circuit 3 are signals having periodicity, the current data has periodicity corresponding to reception omission.
  • the frequency ratio detection circuit 10 detects the period of the current data, and performs counting according to the clock signal of the circuit 2 while the detected period elapses, whereby the frequency ratio “X of the circuit 2 and the circuit 3” : "X" value of "Y” can be obtained.
  • the frequency ratio detection circuit 20 stores the period of the clock signal of the circuit 3 with respect to the clock signal of the circuit 2 by performing the same function as the frequency ratio detection circuit 10. Specifically, the frequency ratio detection circuit 20 generates current data obtained by hitting the clock signal of the circuit 2 with the clock signal of the circuit 3. Then, the frequency ratio detection circuit 20 detects the cycle of the generated current data with reference to the clock signal of the circuit 3. Then, the frequency ratio detection circuit 20 stores the detected cycle in the register 4.
  • the register 4 stores the frequency ratio between the clock signal of the circuit 2 and the clock signal of the circuit 3. That is, when the frequency ratio between the clock signal of the circuit 2 and the clock signal of the circuit 3 is X: Y, the frequency ratio detection circuit 20 stores the value “X” in the register 4, and the frequency ratio detection circuit 20 stores the value “Y” in the register 4.
  • the timing adjustment circuit 5 automatically obtains the ratio of the operation frequencies when the operation frequency of the circuit 2 or the circuit 3 is not known or when the operation frequency of the circuit 2 or the circuit 3 changes. Can be done.
  • FIG. 7 is a diagram for explaining an example of the counter control unit.
  • FIG. 7 shows an example of a circuit of the sample unit 13, the shift unit 14, and the cycle detection unit 15 included in the counter control unit 12.
  • the sample unit 13 includes n flip-flops with “inhibit (IH)” from “sample_buf_0” to “sample_buf_n ⁇ 1”, and a counter that controls the IH signal in each flip-flop.
  • the shift unit 14 includes m IH-free flip-flops from “shift_buf_0” to “shift_buf_m ⁇ 1”, and a counter that controls the output of each flip-flop.
  • the cycle detection unit 15 compares the value latched by each flip-flop of the sample unit 13 with the value latched by each flip-flop of the shift unit 14, and starts and ends counting in the counter unit 16. And a counter for generating a signal to be indicated. If the sample unit 13 and the shift unit 14 are provided with about three times as many flip-flops as the greatest common divisor of the operation frequency of the circuit 2 and the operation frequency of the circuit 3, the period of the current data is appropriately set. Can be detected. Each flip-flop included in the sample unit 13 and the shift unit 14 latches the value of the signal in accordance with the clock signal of the circuit 2.
  • the counter of the sample unit 13 sequentially counts according to the clock signal of the circuit 2 and outputs the IH signal to the flip-flop corresponding to the counted value, thereby generating the waveform of the current data output by the phase adjustment circuit 11.
  • Sample the indicated value That is, the counter of the sample unit 13 operates each flip-flop from “sample_buf_0” to “sample_buf_n ⁇ 1” one by one in order to sample a value indicating the waveform of the current data within a predetermined time.
  • the shift unit 14 inputs current data to each of the flip-flops “shift_buf_0” to “shift_buf_m ⁇ 1” connected in series. Therefore, each of the flip-flops “shift_buf_0” to “shift_buf_m ⁇ 1” latches the current data delayed in stages.
  • each flip-flop of the shift unit 14 is also transmitted to an adjacent flip-flop.
  • the value of “shift_data” output from the shift unit 14 changes from time to time. That is, the shift unit 14 outputs “shift_data” indicating the change in the waveform of the current data to the cycle detection unit 15.
  • the cycle detection unit 15 compares the value of “sample_data” with the value of “shift_data”, and sets “cnt_start” to “High” as a signal for instructing the start of counting when the values first match. In addition, when the values coincide again, the cycle detection unit 15 sets “cnt_stop” to “High” as a signal for instructing the end of the count. Thereafter, the counter unit 16 performs counting based on the clock signal of the circuit 2 from “cnt_start” to “cnt_stop”, and stores the count result in the register 4.
  • the frequency ratio detection circuit 10 determines that “1” is included in the ratio of the operating frequencies when a predetermined requirement is satisfied, for example, when a value counted by the counter unit 16 exceeds a predetermined value. .
  • the frequency ratio detection circuit 10 may detect the operation frequency ratio by applying a conventional technique or the like, and store the detected operation frequency ratio in the register 4.
  • FIG. 8 is a first sequence diagram for explaining the flow of processing executed by the frequency ratio detection circuit.
  • FIG. 8 shows waveforms of “clock_b”, “clock_a”, “enable”, and “current data”.
  • “enable” is an enable signal that controls whether or not the frequency ratio detection circuit 10 acquires the frequency ratio.
  • FIG. 8 shows values latched by “sample_buf_0” to “sample_buf_2” which are flip-flops of the sample unit 13, the value of “sample_data” output from the sample unit 13, and the value of “n_buf_full” are described. did. Further, FIG. 8 shows values latched by “shift_buf_0” to “shift_buf_2”, which are flip-flops of the shift unit 14, a value of “m_buf_full”, and a value of “shift_data”. FIG. 8 shows the values of “cnt_start” and “cnt_stop” output from the shift unit 14 and the count value counted by the counter unit 16.
  • sample_data output by the sample unit 13 is a value obtained by converting the values latched by “sample_buf_0” to “sample_buf_2” from binary numbers to decimal numbers. For example, when “sample_buf_2” latches “High (1)” and “sample_buf — 0” and “sample_buf — 1” latch “Low (0)”, “sample_data” becomes “4”.
  • the value of “shift_data” output by the shift unit 14 is a value obtained by converting the value latched by “shift_buf_0” to “shift_buf_2” from a binary number to a decimal number. For example, when “shift_buf_2” latches “High (1)” and “shift_buf — 0” and “shift_buf — 1” latch “Low (0)”, “shift_data” becomes “4”.
  • the counter control unit 12 receives the current data in which the phase adjustment circuit 11 latches “clock_b” at the timing indicated by “clock_a”, and the received current data is sampled by the sampling unit 13. To the shift unit 14. Then, “sample_buf — 0” to “sample_buf — 2” latch the value of the current data as indicated by the dotted arrows in FIG. As a result, the value of “sample_data” transitions to “0”, “4”, and “6”.
  • the value of “shift_data” changes stepwise as “5”, “3”, and “6”.
  • “cnt_start” becomes “High”
  • the counter unit 16 starts counting.
  • the counter unit 16 ends the counting.
  • the counter unit 16 stores the counted value “3” in the register 4.
  • the frequency ratio detection circuit 20 can detect the ratio of the operating frequency of the circuit 3 to the circuit 2 by using a circuit similar to the circuit shown in FIG.
  • the flow of processing in which the frequency ratio detection circuit 20 detects the ratio of the operating frequencies will be described with reference to FIG.
  • FIG. 9 is a second sequence diagram for explaining the flow of processing executed by the frequency ratio detection circuit. 9, as in FIG. 8, “clock_a”, “clock_b”, the waveform of the current data in the frequency ratio detection circuit 20, and the value of the signal latched by the flip-flop included in the frequency ratio detection circuit 20. The count value of the frequency ratio detection circuit 20 is described.
  • the frequency ratio detection circuit 20 when the enable becomes “High”, the frequency ratio detection circuit 20 generates current data obtained by latching “clock_a” at the timing indicated by “clock_b”. Then, the frequency ratio detection circuit 20 inputs the generated current data to “sample_buf_0” to “sample_buf_2”. As a result, the value of “sample_data” is “2”.
  • the frequency ratio detection circuit 20 inputs current data delayed in stages to “shift_buf_0” to “shift_buf_2”. Then, the value of “shift_data” changes step by step to “5” and “2”.
  • the frequency ratio detection circuit 20 stores the counted value “2” in the register 4. Thereafter, the timing adjustment circuit 5 determines that the ratio of the operation frequency between the circuit 2 and the circuit 3 is “3:” from “3” stored in the register by the frequency ratio detection circuit 10 and “2” stored by the frequency ratio detection circuit 20. 2 ”and the timing adjustment is performed.
  • the frequency ratio detection circuit 10 generates current data obtained by latching the value of the clock signal of the circuit 3 in accordance with the clock signal of the circuit 2 and detects the period of the generated current data. Further, the frequency ratio detection circuit 20 generates current data obtained by latching the value of the clock signal of the circuit 2 in accordance with the clock signal of the circuit 3, and detects the cycle of the generated current data. Then, the timing adjustment circuit 5 adjusts the frequency of the data signal transmitted by the circuit 2 using the ratio between the period detected by the frequency ratio detection circuit 10 and the period detected by the frequency ratio detection circuit 20.
  • the timing adjustment circuit 5 can automatically adjust the timing of the data signal even when the ratio of the operating frequencies of the circuit 2 and the circuit 3 is not known. Further, the timing adjustment circuit 5 can easily detect the timing because the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 automatically detect the operation frequency ratio even when the operation frequency of the circuit 2 or the circuit 3 changes. Adjustments can be made.
  • the operation frequency ratio can be easily changed.
  • the register 4 since it is not necessary to manually set the operating frequency ratio in the register 4, setting errors can be prevented.
  • the value of the operating frequency ratio held by the register 4 can be dynamically rewritten.
  • the timing adjustment circuit 5 only needs to adjust the timing according to the ratio of the operating frequencies stored in the register 4, so that the timing adjustment circuit 5 can appropriately adjust the timing without preparing a database for specifying the ratio of the operating frequencies. Can be done.
  • the frequency ratio detection circuit 10 generates current data obtained by latching the value of the clock signal of the circuit 3 in accordance with the clock signal of the circuit 2, and detects the cycle of the generated current data. Further, the frequency ratio detection circuit 20 generates current data obtained by latching the value of the clock signal of the circuit 2 in accordance with the clock signal of the circuit 3.
  • the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 can automatically detect the operation frequency ratio even when the operation frequency ratio does not become an integral multiple such as “2: 3”. .
  • the timing adjustment circuit 5 can adjust the timing even when the ratio of the operating frequencies is not an integral multiple such as “2: 3”.
  • the sample unit 13 holds a waveform of current data. Also.
  • the shift unit 14 acquires the waveform of the pattern signal as needed. Then, the cycle detection unit 15 counts an interval from when the waveform held by the sample unit 13 matches the waveform acquired by the shift unit 14 until they match again, and stores the counted value in the register 4.
  • the frequency ratio detection circuit 10 does not detect the period based on the change in value, the phase of the current data, or the like, but based on whether the waveform of the current data matches the waveform of the sampled current data. Detect the period. For this reason, the frequency ratio detection circuit 10 can accurately detect the ratio of the operating frequencies.
  • the sample unit 13 holds a value indicating the waveform of the current data by inputting the current data in stages to the plurality of flip-flops. Further, the shift unit 14 inputs current data delayed in stages to a plurality of flip-flops, thereby acquiring a value indicating a waveform of the current data as needed. Then, the counter unit 16 detects the period of the current data by counting the interval from when the value held by the sample unit 13 matches the value acquired by the shift unit 14 from time to time until the values match again.
  • the frequency ratio detection circuit 10 can detect the period of the current data with a simple circuit configuration. Further, since the frequency ratio detection circuit 20 has the same circuit as the frequency ratio detection circuit 10, it can exhibit the same functions and effects as the frequency ratio detection circuit 10.
  • the timing adjustment circuit 5 adjusts the timing of the data signal using the ratio of the operating frequencies stored in the register 4. Therefore, the timing adjustment circuit 5 can easily adjust the timing of the data signal.
  • the timing adjustment circuit 5 converts the data signal for the period detected by the frequency ratio detection circuit 20 into a data signal for the period detected by the frequency ratio detection circuit 10. For this reason, the timing adjustment circuit 5 can perform timing adjustment appropriately.
  • the frequency ratio detection circuit 10 is installed in the circuit 2 and the frequency ratio detection circuit 20 is installed in the circuit 3.
  • the embodiment is not limited to this. That is, the information processing apparatus 1 can install the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 at arbitrary locations.
  • FIG. 10 is a diagram for explaining variations in the installation position of the frequency ratio detection circuit.
  • the information processing apparatus 1 a includes a circuit 2, a circuit 3, and a timing adjustment device 30.
  • the timing adjustment device 30 includes a timing adjustment circuit 5, a register 4, a frequency ratio detection circuit 10, and a frequency ratio detection circuit 20.
  • the frequency ratio detection circuit 10 receives the clock signal from the circuit 2, receives the clock signal of the circuit 2 to the frequency ratio detection circuit 20, and acquires the clock signal of the circuit 3 through the frequency ratio detection circuit 20.
  • the frequency ratio detection circuit 20 acquires the clock signal from the circuit 3, transmits the clock signal of the circuit 3 to the frequency ratio detection circuit 10, and receives the clock signal of the circuit 2 via the frequency ratio detection circuit 10. To do.
  • the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 perform the same processing as in the first embodiment to detect the operation frequency ratio, and store the detected operation frequency ratio in the register 4. Thereafter, the timing adjustment circuit 5 adjusts the timing of the data signal transmitted from the circuit 2 to the circuit 3 using the ratio of the operating frequencies stored in the register 4.
  • the information processing device 1a can place the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 at arbitrary positions as long as the clock signal of the data transmission side circuit and the clock signal of the data reception side circuit can be transmitted. May be set.
  • the “enable” for controlling the operation of the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 may be a signal common to the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 or may be a different signal. There may be. Further, when the timing adjustment circuit 5 recognizes that the operation frequency ratio is registered in the register 4, the information processing apparatus 1 a stops the operation of the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20. Also good.
  • the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 described above detect the operating frequency ratio using the clock signals of the circuit 2 and the circuit 3.
  • the embodiment is not limited to this. That is, the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 are arbitrary signals as long as they have periodicity and have a ratio similar to the ratio of the frequency at which the circuit 2 and the circuit 3 transmit and receive data signals. Can be used to detect the ratio of the operating frequencies.
  • the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 may use a cable recognition signal between the circuit 2 and the circuit 3. Further, the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 may detect the ratio of the operating frequencies using signals obtained by dividing the clock signals of the circuits 2 and 3.
  • Circuits 2 and the circuit 3 described above are circuits installed in the same information processing apparatus 1. However, the embodiments are not limited to this, and may be circuits installed in different apparatuses. In addition to the circuits such as the data transmission apparatus, any circuits can be applied to the circuits 2 and 3. That is, the timing adjustment circuit 5 can adjust the timing of data signals transmitted and received by the circuits 2 and 3 regardless of the types of the circuits 2 and 3.
  • the counter unit 16 described above counts the cycle of current data with the clock of the circuit 2.
  • the embodiment is not limited to this.
  • the counter unit 16 may be a timer that counts the period of current data in units of seconds.
  • the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 notify the counted number of seconds, calculate the ratio of the operating frequencies by dividing and decoding the notified number of seconds. Also good.
  • phase adjustment circuit 11, counter control unit 12, and counter unit 16 described above can be implemented in combination within a consistent range. Further, the functions of the frequency ratio detection circuit 10 and the frequency ratio detection circuit 20 described above may be exhibited so as to obtain the ratio of the operating frequencies of the circuit 2 and the circuit 3 in order by switching the input clock signal.

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Abstract

　周波数比検出回路（１０）は、データ信号を送信する回路（２）のクロック信号に従って、データ信号を受信する回路（３）のクロック信号の値をラッチしたパターン信号を生成する。また、周波数比検出回路（１０）は、回路（２）のクロック信号を基準として、生成したパターン信号の周期を検出する。また、周波数比検出回路（２０）は、回路（３）のクロック信号に従って、回路（２）のクロック信号の値をラッチした第２のパターン信号を生成する。また、周波数比検出回路（２０）は、回路（３）のクロック信号を基準として、第２のパターン信号の周期を検出する。そして、タイミング調整回路（５）は、周波数比検出回路（１０）と周波数比検出回路（２０）とが検出した各周期の比を用いて、データ信号の周波数を調整する。

Description

タイミング調整装置、タイミング調整回路およびタイミング調整方法
　本発明は、タイミング調整装置、タイミング調整回路およびタイミング調整方法に関する。
　従来、動作周波数が異なる回路間でデータ信号を送受信するため、互いの回路の動作周波数に応じて、データ信号を送受信するタイミングを調整するタイミング調整回路が知られている。
　例えば、データ信号を送信する送信側回路は、自身の動作周波数でデータ信号を送信するが、データ信号を受信する受信側回路は、送信側回路とは異なる動作周波数でデータ信号を受信する。このため、動作周波数が異なる回路間でデータを送受信する場合には、データ信号の送受信を行うタイミングを調整しないと、データの受信漏れが発生する。
　そこで、タイミング調整回路は、送信側回路の動作周波数と、受信側回路の動作周波数とに応じて、データ信号を送受信するタイミングの調整を行う。例えば、タイミング調整回路には、送信側回路の動作周波数と受信側回路の動作周波数との比が予め設定される。
　そして、タイミング調整回路は、送信側回路の動作周波数でデータ信号を受信し、受信したデータ信号をＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）や、Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ（ＦＩＦＯ）等に格納する。その後、タイミング調整回路は、予め設定された比に応じて、ＲＡＭやＦＩＦＯに格納したデータ信号を調整し、取り出したデータ信号を受信側回路の動作周波数で送信する。
特開平１１－３４４５６４号公報 特開２００５－０２０２２１号公報 特開平１０－２６２０３７号公報 特開２００１－０６９１２５号公報
　しかしながら、上述した送信側回路と受信側回路との動作周波数の比が予め設定される技術では、送信側回路と受信側回路との動作周波数の比が解らない場合には、タイミング調整を行う事ができないという問題がある。
　また、タイミング調整回路は、送信側回路や受信側回路の動作周波数が汎用評価ボードのように変化する場合には、動作周波数が変化する度に動作周波数の比を変更しなければならず、手間がかかり、設定ミスも発生し易くなる。
　なお、動作周波数の比が整数値となる際に、予め想定される全ての動作周波数の比に対応する組み合わせ回路を用いて、タイミング調整を行う技術も考えられる。しかし、このような技術では、動作周波数の比が整数倍にならない場合には、タイミング調整を行う事ができない。
　１つの側面では、本願に開示の技術は、動作周波数の比を自動で認識し、タイミング調整を行う事を目的とする。
　１つの側面では、データ信号の周波数を調整するタイミング調整装置である。また、タイミング調整装置は、データ信号を送信する送信側回路のクロック信号に従って、データ信号を受信する受信側回路のクロック信号の値をラッチしたパターン信号を生成する。また、タイミング調整装置は、送信側回路のクロック信号を基準として、生成したパターン信号の周期を検出する。また、タイミング調整装置は、受信側回路のクロック信号に従って、送信側回路のクロック信号の値をラッチした第２のパターン信号を生成する。また、タイミング調整装置は、受信側回路のクロック信号を基準として、第２のパターン信号の周期を検出する。そして、タイミング調整装置は、検出した各周期の比を用いて、送信側回路が送信したデータ信号の周波数を調整する。
　１つの側面では、動作周波数の比を自動で認識し、タイミング調整を行うことができる。
図１は、実施例１に係る情報処理装置の一例を説明するための図である。 図２は、タイミング調整回路の一例を説明するための図である。 図３は、タイミング調整を行わない場合に送受信するデータ信号の一例を説明するための図である。 図４は、タイミング調整を行った場合に送受信するデータの一例を説明するための図である。 図５は、データ信号の波形を間延びさせる処理の一例を説明するための図である。 図６は、実施例１に係る周波数比検出回路の機能構成を説明するための図である。 図７は、カウンタ制御部の一例を説明するための図である。 図８は、周波数比検出回路が実行する処理の流れを説明するための第１のシーケンス図である。 図９は、周波数比検出回路が実行する処理の流れを説明するための第２のシーケンス図である。 図１０は、周波数比検出回路の設置位置のバリエーションを説明するための図である。
　以下に添付図面を参照して本願に係るタイミング調整装置、タイミング調整回路およびタイミング調整方法について説明する。
　以下の実施例１では、図１を用いて、情報処理装置の一例を説明する。図１は、実施例１に係る情報処理装置の一例を説明するための図である。なお、情報処理装置１は、複数の回路を有し、各回路がデータ信号の送受信を行う情報処理装置である。
　図１に示すように、情報処理装置１は、回路２、回路３、レジスタ４、タイミング調整回路５を有する。また、回路２は、周波数比検出回路１０を有する。また、回路３は、周波数比検出回路２０を有する。
　回路２は、情報処理装置１が有する機能を発揮するための回路の１つであり、所定の動作周波数に従って動作する回路である。例えば、回路２は、演算処理装置が有する装置間でデータの送受信を行うデータ伝送装置や、データリンク層とトランザクション層など異なる階層間を跨ぐ信号を送受信する回路である。また、回路３は、回路２と同様にデータ伝送装置間や異なる階層間の信号を送受信する回路である。
　また、回路２は、自装置内における信号のうち、周期性を有する任意の信号を回路３に送信し、回路３も、同様の信号を回路２に送信する。例えば、回路２は、自装置のクロック信号である「クロック＿ａ」を回路３の周波数比検出回路２０に送信する。また、回路３は、自装置のクロック信号である「クロック＿ｂ」を回路２の周波数比検出回路１０に送信する。なお、回路２、および回路３がクロック信号を任意の方法で送信することができる。
　ここで、回路２および回路３は、それぞれ異なる動作周波数で動作する。例えば、回路２は、動作周波数Ａで動作し、回路３は、動作周波数Ｂで動作する。このような場合には、回路２は、動作周波数Ａでデータ信号を出力する。一方、回路３は、データ信号を動作周波数Ｂに従ってラッチすることで、データ信号を受信する。このため、回路３は、動作周波数Ａと動作周波数Ｂが異なる場合には、データを適切に受信することができない。
　このため、回路２は、回路３に対して送信するデータ信号をタイミング調整回路５に出力する。すると、タイミング調整回路５は、回路２の動作周波数Ａと回路３の動作周波数Ｂとの比に応じて、回路２が送信したデータ信号の周波数を調整し、周波数を調整したデータ信号を回路３へ送信する。
　ここで、タイミング調整回路５は、回路２と回路３の動作周波数の比がわからない場合には、データ信号の調整を行えない。そこで、情報処理装置１は、回路２に設置した周波数比検出回路１０と、回路３に設置した周波数比検出回路２０とを用いて、回路２と回路３との動作周波数の比を検出し、検出した動作周波数の比をレジスタ４に格納する。そして、タイミング調整回路５は、レジスタ４に格納された動作周波数の比を用いて、回路２が送信したデータ信号の周波数を調整する。
　以下、情報処理装置１が有するタイミング調整回路５、周波数比検出回路１０、周波数比検出回路２０が発揮する機能について説明する。まず、図２を用いて、タイミング調整回路５の機能構成について説明する。
　図２は、タイミング調整回路の一例を説明するための図である。図２に示す例では、タイミング調整回路５は、制御部６とバッファ７とを有する。制御部６は、レジスタ４に格納された動作周波数の比に応じて、回路２が送信したデータ信号の受信と、受信したデータ信号の送信とを制御することで、データ信号のタイミング調整を行う。
　具体的には、制御部６は、レジスタ４に格納された動作周波数の比を取得する。また、制御部６は、回路２が送信したデータ信号を回路２の動作周波数で受信し、受信したデータ信号をバッファ７に格納する。そして、制御部６は、バッファ７に格納されたデータ信号の周波数を動作周波数の比に応じて調整し、調整後の信号を回路３へ出力する。
　ここで、図３は、タイミング調整を行わない場合に送受信するデータ信号の一例を説明するための図である。なお、図３には、回路２のクロック信号である「クロック＿ａ」、回路２が送信するデータ信号である「データ＿ａ」、回路３のクロック信号である「クロック＿ｂ」、回路３が受信するデータ信号である「データ＿ｂ」の波形の一例を記載した。また、図３には、回路２の動作周波数と回路３の動作周波数との比が「３：２」となる例、すなわち、「クロック＿ａ」と「クロック＿ｂ」の周波数比が「３：２」となる例について記載した。
　例えば、回路２は、「クロック＿ａ」のアップエッジをトリガとして値が変化する「データ＿ａ」を出力する。しかしながら、図３に示すように、回路３は、「クロック＿ｂ」のアップエッジをトリガとして「データ＿ａ」の値をラッチする。この結果、回路３は、「データ＿ｂ」に示すように、データ抜けが発生し、「データ＿ａ」が示す値を正しく受信することができない。
　一方、図４は、タイミング調整を行った場合に送受信するデータの一例を説明するための図である。なお、図４には、タイミング調整を行った場合の「クロック＿ａ」、「データ＿ａ」、「クロック＿ｂ」、「データ＿ｂ」の波形の一例を記載した。例えば、タイミング調整回路５の制御部６は、「データ＿ａ」を受信すると、レジスタ４に「データ＿ａ」を格納し、その後、「データ＿ａ」を出力する際に、図４中の矢印が示すように「データ＿ａ」の波形を動作周波数の比に合わせて間延びさせる。
　詳細には、タイミング調整回路５は、「クロック＿ａ」２周期分の「データ＿ａ」を３周期分に間延びさせる。すなわち、「データ＿ａ」の周波数を「クロック＿ａ」から「クロック＿ｂ」に乗せ換える。この結果、図４中の「データ＿ｂ」に示すように、回路３は、「データ＿ａ」と同様の値を「データ＿ｂ」として受信することができる。
　次に、図５を用いて、タイミング調整回路５の制御部６がデータ信号の波形を動作周波数の比に合わせて間延びさせる処理の一例について説明する。図５は、データ信号の波形を間延びさせる処理の一例を説明するための図である。なお、図５には、「クロック＿ａ」と「クロック＿ｂ」の周波数比が「３：２」となる例について、「クロック＿ａ」、「クロック＿ａ」の動作イネーブル信号、タイミング調整前の「データ＿ａ」、タイミング調整後の「データ＿ａ」の波形を記載した。
　例えば、タイミング調整回路５は、「クロック＿ａ」の動作イネーブル信号が「Ｈｉｇｈ」となってから「クロック＿ａ」で２周期目までの「データ＿ａ」を出力する。そして、タイミング調整回路５は、図５中（Ａ）に示すように、「クロック＿ａ」の２周期目の「データ＿ａ」の値を３周期目まで引き伸ばし、「クロック＿ａ」の３周期目の「データ＿ａ」の値を４周期目の値とする。このように、タイミング調整回路５は、タイミング調整前の「データ＿ａ」から、「クロック＿ｂ」の周波数に合わせたタイミング調整後の「データ＿ａ」を生成するので、回路３におけるデータ信号の取りこぼしを防ぐことができる。
　次に、図６を用いて、周波数比検出回路１０の機能構成について説明する。図６は、実施例１に係る周波数比検出回路の機能構成を説明するための図である。図１０に示すように、周波数比検出回路１０は、位相調整回路１１、カウンタ制御部１２、カウンタ部１６を有する。また、カウンタ制御部１２は、サンプル部１３、シフト部１４、サイクル検出部１５を有する。なお、周波数比検出回路１０は、イネーブル信号が入力されている場合には、回路２の「クロック＿ａ」に従って動作し、「クロック＿ｂ」に対する「クロック＿ａ」の周波数比を出力する。
　なお、回路３が有する周波数比検出回路２０は、イネーブル信号が入力されている場合には、回路３の「クロック＿ｂ」に従って動作し、「クロック＿ａ」に対する「クロック＿ｂ」の周波数比を出力する。以下の説明では、周波数比検出回路２０は、周波数比検出回路１０と同様の機能構成を有し、周波数比検出回路１０と同様の機能を発揮するものとして、説明を省略する。
　位相調整回路１１は、ジッタ対策のため、回路３から受信したクロック信号の位相を調整する。そして、位相調整回路１１は、位相を調整した回路３のクロック信号を回路２のクロック信号で叩いたカレントデータを生成する。
　例えば、位相調整回路１１は、図６中（Ｂ）に示すように、回路３から受信したクロック信号を段階的に遅延させる複数の遅延用バッファと、各遅延用バッファの出力をラッチするフリップフロップ（Ｆｌｉｐ　Ｆｌｏｐ：ＦＦ）とを有する。そして、位相調整回路１１は、回路３から受信したクロック信号を、段階的に遅延させてフリップフロップに入力し、回路２のクロック信号に従って、フリップフロップに信号をラッチさせる。
　その後、位相調整回路１１は、各フリップフロップがラッチした値の多数決を取り、回路３から受信するクロック信号の位相を選択する。つまり、位相調整回路１１は、図６中（Ｃ）に示すフリップフロップを用いて、位相を段階的にずらした複数のカレントデータを生成し、生成したカレントデータの値の多数決を取ることで、ジッタ対策を行ったカレントデータを生成する。そして、位相調整回路１１は、カレントデータをカウンタ制御部１２へ送信する。
　カウンタ制御部１２は、位相調整回路１１が生成したカレントデータの周期を検出する。具体的には、カウンタ制御部１２は、位相調整回路１１が送信したカレントデータをサンプル部１３とシフト部１４とに入力する。このような場合には、サンプル部１３は、所定時間内におけるカレントデータの波形をサンプルとして保持する。
　また、シフト部１４は、入力されたカレントデータを段階的に遅延させた信号を生成し、遅延させた各信号の値をラッチすることで、所定時間内におけるカレントデータの波形を随時取得する。すなわち、シフト部１４は、随時変化するカレントデータの波形を取得する。
　そして、サイクル検出部１５は、サンプル部１３がサンプルとして保持したカレントデータの波形と、シフト部１４が取得したカレントデータとの波形を比較する。また、サイクル検出部１５は、サンプル部１３がサンプルとして保持したカレントデータの波形と、シフト部１４が取得したカレントデータとの波形とが一致すると、カウンタ部１６にカウントの開始を指示する。
　その後、サイクル検出部１５は、サンプル部１３がサンプルとして保持したカレントデータの波形と、シフト部１４が取得したカレントデータとの波形とが再度一致すると、カウンタ部１６にカウントの終了を指示する。このように、カウンタ制御部１２は、カレントデータの波形をサンプリングし、カレントデータの波形がサンプリングした波形と一致してから、再度一致するまでの時間を検出する。
　カウンタ部１６は、回路２のクロック信号を基準としたカレントデータの周期を検出する。具体的には、カウンタ部１６は、カウンタ制御部１２が有するサイクル検出部１５からカウントの開始を指示する信号を受信すると、回路２のクロック信号、すなわち「クロック＿ａ」に従ってカウントを開始する。そして、カウンタ部１６は、サイクル検出部１５からカウントの終了を指示する信号を受信すると、カウントを終了し、カウント結果をレジスタ４に格納する。
　このように、周波数比検出回路１０は、回路２のクロック信号で回路３のクロック信号を叩いたカレントデータを生成し、生成したカレントデータの周期を検出する。ここで、回路２のクロック信号、および回路３のクロック信号は、周期性を有する信号であるため、カレントデータは、受信漏れに対応する周期性を有する。このため、周波数比検出回路１０は、カレントデータの周期を検出し、検出した周期が１サイクル経過する間、回路２のクロック信号に従ってカウントを行うことで、回路２と回路３の周波数比「Ｘ：Ｙ」の「Ｘ」の値を求めることができる。
　一方、周波数比検出回路２０は、周波数比検出回路１０と同様の機能を発揮することで、回路２のクロック信号に対する回路３のクロック信号の周期を格納する。具体的には、周波数比検出回路２０は、回路３のクロック信号で回路２のクロック信号を叩いたカレントデータを生成する。そして、周波数比検出回路２０は、回路３のクロック信号を基準として、生成したカレントデータの周期を検出する。そして、周波数比検出回路２０は、検出した周期をレジスタ４に格納する。
　この結果、レジスタ４には、回路２のクロック信号と、回路３のクロック信号との周波数の比が格納される。すなわち、回路２のクロック信号と回路３のクロック信号との周波数の比がＸ：Ｙである場合には、周波数比検出回路２０は、値「Ｘ」をレジスタ４に格納し、周波数比検出回路２０は、値「Ｙ」をレジスタ４に格納する。この結果、タイミング調整回路５は、回路２や回路３の動作周波数がわからない場合や、回路２や回路３の動作周波数が変化する場合にも、自動で動作周波数の比を取得し、タイミング調整を行う事ができる。
　次に、図７を用いて、周波数比検出回路１０が有するカウンタ制御部１２の回路の一例について説明する。図７は、カウンタ制御部の一例を説明するための図である。なお、図７には、カウンタ制御部１２が有するサンプル部１３、シフト部１４、サイクル検出部１５の回路の一例を記載した。
　図７に示す例では、サンプル部１３は、「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿ｎ－１」までのｎ個のインヒビット（Ｉｎｈｉｂｉｔ：ＩＨ）付フリップフロップと、各フリップフロップにＩＨ信号を制御するカウンタとを有する。また、図７に示す例では、シフト部１４は、「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿ｍ－１」までのｍ個のＩＨ無しフリップフロップと、各フリップフロップの出力を制御するカウンタとを有する。
　また、サイクル検出部１５は、サンプル部１３の各フリップフロップがラッチした値と、シフト部１４の各フリップフロップがラッチした値とを比較する比較器と、カウンタ部１６にカウントの開始および終了を指示する信号を作成するカウンタとを有する。なお、サンプル部１３や、シフト部１４は、回路２の動作周波数と回路３の動作周波数との比の最大公約数の３倍ほどの数のフリップフロップを設置すれば、カレントデータの周期を適切に検出することができる。なお、サンプル部１３およびシフト部１４が有する各フリップフロップは、回路２のクロック信号に従って、信号の値をラッチする。
　例えば、サンプル部１３のカウンタは、回路２のクロック信号に従って順次カウントを実行し、カウントした値に応じたフリップフロップにＩＨ信号を出力することで、位相調整回路１１が出力したカレントデータの波形を示す値をサンプリングする。すなわち、サンプル部１３のカウンタは、「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿ｎ－１」までの各フリップフロップを１つずつ順番に動作させ、所定の時間内におけるカレントデータの波形を示す値をサンプリングする。
　ここで、サンプル部１３の全てのフリップフロップがカレントデータの値をラッチすると、「ｎ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」となる。すると、サンプル部１３は、カウントを終了し、「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿ｎ－１」の値を、「ｓａｍｐｌｅ＿ｄａｔａ」としてサイクル検出部１５にそのまま出力し続ける。
　一方、シフト部１４は、「ｎ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」となると、直列に接続した、各フリップフロップ「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿ｍ－１」にカレントデータを入力する。このため、各フリップフロップ「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿ｍ－１」は、それぞれ段階的に遅延したカレントデータをラッチすることとなる。
　ここで、シフト部１４の全てのフリップフロップ「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿ｍ－１」がカレントデータを保持すると、「ｍ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」となる。すると、シフト部１４は、各フリップフロップ「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿ｍ－１」が保持する値を「ｓｈｉｆｔ＿ｄａｔａ」として、サイクル検出部１５に出力する。
　なお、シフト部１４の各フリップフロップの出力は、隣接するフリップフロップにも伝達される。この結果、シフト部１４が出力する「ｓｈｉｆｔ＿ｄａｔａ」の値は、随時変化することとなる。すなわち、シフト部１４は、カレントデータの波形の変化を示す「ｓｈｉｆｔ＿ｄａｔａ」をサイクル検出部１５に出力する。
　サイクル検出部１５は、「ｓａｍｐｌｅ＿ｄａｔａ」の値と「ｓｈｉｆｔ＿ｄａｔａ」の値とを比較し、最初に値が一致した際にカウントの開始を指示する信号として、「ｃｎｔ＿ｓｔａｒｔ」を「Ｈｉｇｈ」にする。また、サイクル検出部１５は、再度値が一致した場合には、カウントの終了を指示する信号として「ｃｎｔ＿ｓｔｏｐ」を「Ｈｉｇｈ」とする。その後、カウンタ部１６は、「ｃｎｔ＿ｓｔａｒｔ」から「ｃｎｔ＿ｓｔｏｐ」までの間、回路２のクロック信号に基づくカウントを行い、カウント結果をレジスタ４に格納する。
　なお、回路２と回路３の動作周波数の比が「１：１」となる場合等、周波数比に「１」が含まれる場合には、カレントデータに一定のサイクルを持ったパターンが現れない。そこで、周波数比検出回路１０は、カウンタ部１６がカウントした値が所定の値を超えた場合等、所定の要件を満たした場合には、動作周波数の比に「１」が含まれると判別する。そして、周波数比検出回路１０は、従来技術等を適用することで、動作周波数の比を検出し、レジスタ４に検出した動作周波数の比を格納してもよい。
　次に、図８を用いて、図７に示すサンプル部１３、シフト部１４、サイクル検出部１５、カウンタ部１６が実行する処理の流れについて説明する。図８は、周波数比検出回路が実行する処理の流れを説明するための第１のシーケンス図である。なお、図８には、「クロック＿ｂ」、「クロック＿ａ」、「イネーブル」、「カレントデータ」の波形を記載した。ここで、「イネーブル」とは、周波数比検出回路１０に周波数比の取得を行わせるか否かを制御するイネーブル信号である。
　また、図８には、サンプル部１３が有するフリップフロップである「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿２」がラッチする値と、サンプル部１３が出力する「ｓａｍｐｌｅ＿ｄａｔａ」の値と、「ｎ＿ｂｕｆ＿ｆｕｌｌ」の値とを記載した。また、図８には、シフト部１４が有するフリップフロップである「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿２」がラッチする値と、「ｍ＿ｂｕｆ＿ｆｕｌｌ」の値と、「ｓｈｉｆｔ＿ｄａｔａ」の値とを記載した。また、図８には、シフト部１４が出力する「ｃｎｔ＿ｓｔａｒｔ」と「ｃｎｔ＿ｓｔｏｐ」の値、およびカウンタ部１６がカウントするカウント値を記載した。
　ここで、サンプル部１３が出力する「ｓａｍｐｌｅ＿ｄａｔａ」の値とは、「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿２」がラッチした値を２進数から１０進数に変換した値である。例えば、「ｓａｍｐｌｅ＿ｂｕｆ＿２」が「Ｈｉｇｈ（１）」をラッチし、「ｓａｍｐｌｅ＿ｂｕｆ＿０」および「ｓａｍｐｌｅ＿ｂｕｆ＿１」が「Ｌｏｗ（０）」をラッチした場合には、「ｓａｍｐｌｅ＿ｄａｔａ」は「４」となる。
　また、シフト部１４が出力する「ｓｈｉｆｔ＿ｄａｔａ」の値とは、「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿２」がラッチした値を２進数から１０進数に変換した値である。例えば、「ｓｈｉｆｔ＿ｂｕｆ＿２」が「Ｈｉｇｈ（１）」をラッチし、「ｓｈｉｆｔ＿ｂｕｆ＿０」および「ｓｈｉｆｔ＿ｂｕｆ＿１」が「Ｌｏｗ（０）」をラッチした場合には、「ｓｈｉｆｔ＿ｄａｔａ」は「４」となる。
　例えば、カウンタ制御部１２は、イネーブルが「Ｈｉｇｈ」になると、位相調整回路１１が「クロック＿ｂ」を「クロック＿ａ」が示すタイミングでラッチしたカレントデータを受信し、受信したカレントデータをサンプル部１３とシフト部１４に入力する。すると、「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿２」は、図８中の点線矢印で示すように、カレントデータの値をラッチする。この結果、「ｓａｍｐｌｅ＿ｄａｔａ」の値は「０」、「４」、「６」と遷移する。
　そして、サンプル部１３が有する全てのフリップフロップが値をラッチすると、「ｎ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」となる。このため、サンプル部１３は、「ｓａｍｐｌｅ＿ｄａｔａ」として「６」を出力し続ける。
　一方、「ｎ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」になると、シフト部１４は、「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿２」に対して、段階的に遅延したカレントデータを入力する。このため、「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿２」は、それぞれ段階的に遅延したカレントデータを保持する。そして、全ての「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿２」がカレントデータをラッチすると、「ｍ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」となるので、シフト部１４は、「ｓｈｉｆｔ＿ｄａｔａ」をサイクル検出部１５に出力する。
　ここで、「ｓｈｉｆｔ＿ｄａｔａ」の値は、「５」、「３」、「６」と段階的に変化する。この結果、「ｓｈｉｆｔ＿ｄａｔａ」の値が「ｓａｍｐｌｅ＿ｄａｔａ」と同じ「６」になると、「ｃｎｔ＿ｓｔａｒｔ」が「Ｈｉｇｈ」となるので、カウンタ部１６は、カウントを開始する。そして、「ｓｈｉｆｔ＿ｄａｔａ」の値が再度「６」になると、「ｃｎｔ＿ｓｔｏｐ」が「Ｈｉｇｈ」となるので、カウンタ部１６は、カウントを終了する。この結果、カウンタ部１６は、カウントした値「３」をレジスタ４に格納する。
　ここで、周波数比検出回路２０は、図７に示す回路と同様の回路を用いることで、回路２に対する回路３の動作周波数の比を検出することができる。以下、図９を用いて、周波数比検出回路２０が動作周波数の比を検出する処理の流れについて説明する。
　図９は、周波数比検出回路が実行する処理の流れを説明するための第２のシーケンス図である。なお、図９には、図８と同様に、「クロック＿ａ」、「クロック＿ｂ」、周波数比検出回路２０におけるカレントデータの波形や、周波数比検出回路２０が有するフリップフロップがラッチした信号の値、周波数比検出回路２０のカウント値を記載した。
　例えば、周波数比検出回路２０は、イネーブルが「Ｈｉｇｈ」になると、「クロック＿ａ」を「クロック＿ｂ」が示すタイミングでラッチしたカレントデータを生成する。そして、周波数比検出回路２０は、生成したカレントデータを「ｓａｍｐｌｅ＿ｂｕｆ＿０」～「ｓａｍｐｌｅ＿ｂｕｆ＿２」に入力する。この結果、「ｓａｍｐｌｅ＿ｄａｔａ」の値は「２」となる。
　一方、「ｎ＿ｂｕｆ＿ｆｕｌｌ」が「Ｈｉｇｈ」になると、周波数比検出回路２０は、「ｓｈｉｆｔ＿ｂｕｆ＿０」～「ｓｈｉｆｔ＿ｂｕｆ＿２」に対して、段階的に遅延したカレントデータを入力する。すると、「ｓｈｉｆｔ＿ｄａｔａ」の値は、「５」、「２」と段階的に変化する。
　また、「ｓｈｉｆｔ＿ｄａｔａ」の値が「ｓａｍｐｌｅ＿ｄａｔａ」と同じ「５」になると、カウンタ部１６によるカウントが開始され、「ｓｈｉｆｔ＿ｄａｔａ」の値が再度「５」になると、カウンタ部１６によるカウントが終了する。この結果、周波数比検出回路２０は、カウントした値「２」をレジスタ４に格納する。その後、タイミング調整回路５は、レジスタに周波数比検出回路１０が格納した「３」と周波数比検出回路２０が格納した「２」から、回路２と回路３との動作周波数の比が「３：２」であると判別し、タイミング調整を行う。
［実施例１の効果］
　上述したように、周波数比検出回路１０は、回路２のクロック信号に従って、回路３のクロック信号の値をラッチしたカレントデータを生成し、生成したカレントデータの周期を検出する。また、周波数比検出回路２０は、回路３のクロック信号に従って、回路２のクロック信号の値をラッチしたカレントデータを生成し、生成したカレントデータの周期を検出する。そして、タイミング調整回路５は、周波数比検出回路１０が検出した周期と、周波数比検出回路２０が検出した周期との比を用いて、回路２が送信したデータ信号の周波数を調整する。
　この結果、タイミング調整回路５は、回路２や回路３の動作周波数の比がわからない場合にも、自動でデータ信号のタイミング調整を行うことができる。また、タイミング調整回路５は、回路２や回路３の動作周波数が変化する場合にも、周波数比検出回路１０、および周波数比検出回路２０が動作周波数の比を自動で検出するので、容易にタイミング調整を行う事ができる。
　すなわち、回路２や回路３が汎用評価ボードやＦｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ（ＦＰＧＡ）等、接続先の動作周波数が常に同じではない場合であっても、動作周波数比を容易に変更することができる。また、動作周波数比をレジスタ４にマニュアルで設定せずともよいので、設定ミスを防ぐことができる。また、レジスタ４が保持する動作周波数比の値を、動的に書き換えていくことができる。
　また、タイミング調整回路５は、レジスタ４に格納された動作周波数の比に応じて、タイミング調整を行えばよいので、動作周波数の比を特定するためのデータベースを用意せずとも、適切にタイミング調整を行う事ができる。
　また、周波数比検出回路１０は、回路２のクロック信号に従って、回路３のクロック信号の値をラッチしたカレントデータを生成し、生成したカレントデータの周期を検出する。また、周波数比検出回路２０は、回路３のクロック信号に従って、回路２のクロック信号の値をラッチしたカレントデータを生成する。
　このため、周波数比検出回路１０、および周波数比検出回路２０は、動作周波数の比が「２：３」のように整数倍にならない場合にも、自動で動作周波数の比を検出することができる。この結果、タイミング調整回路５は、動作周波数の比が「２：３」のように整数倍にならない場合にもタイミング調整を行う事ができる。
　また、サンプル部１３は、カレントデータの波形を保持する。また。シフト部１４は、パターン信号の波形を随時取得する。そして、サイクル検出部１５は、サンプル部１３が保持した波形とシフト部１４が取得した波形とが一致してから再度一致するまでの間隔をカウントし、カウントした値をレジスタ４に格納する。
　すなわち、周波数比検出回路１０は、値の変化やカレントデータの位相等に基づいて周期を検出するのではなく、カレントデータの波形がサンプリングしたカレントデータの波形と一致するか否かに基づいて、周期を検出する。このため、周波数比検出回路１０は、動作周波数の比を精度良く検出することができる。
　また、サンプル部１３は、複数のフリップフロップに対してカレントデータを段階的に入力することで、カレントデータの波形を示す値を保持する。また、シフト部１４は、複数のフリップフロップに対して、段階的に遅延させたカレントデータを入力することで、カレントデータの波形を示す値を随時取得する。そして、カウンタ部１６は、サンプル部１３が保持する値と、シフト部１４が随時取得した値とが一致してから再度一致するまでの間隔をカウントすることで、カレントデータの周期を検出する。
　このため、周波数比検出回路１０は、簡易な回路構成で、カレントデータの周期を検出することができる。また、周波数比検出回路２０は、周波数比検出回路１０と同様の回路を有するので、周波数比検出回路１０と同様の機能および効果を発揮することができる。
　また、タイミング調整回路５は、レジスタ４に格納された動作周波数の比を用いて、データ信号のタイミング調整を行う。このため、タイミング調整回路５は、容易にデータ信号のタイミング調整を行う事ができる。また、タイミング調整回路５は、周波数比検出回路２０が検出した周期分のデータ信号を、周波数比検出回路１０が検出した周期分のデータ信号に変換する。このため、タイミング調整回路５は、適切にタイミング調整を行うことができる。
　これまで本発明の実施例について説明したが、上述した実施例以外にも様々な異なる形態にて実施してもよい。そこで、以下では実施例２として本発明に含まれる他の実施例を説明する。
（１）周波数比検出回路について
　上述した情報処理装置１は、周波数比検出回路１０を回路２に設置し、周波数比検出回路２０を回路３に設置した。しかし、実施例はこれに限定されるものではない。すなわち、情報処理装置１は、周波数比検出回路１０、および周波数比検出回路２０を任意の箇所に設置することができる。
　図１０は、周波数比検出回路の設置位置のバリエーションを説明するための図である。例えば、情報処理装置１ａは、回路２、回路３、タイミング調整装置３０を有する。また、タイミング調整装置３０は、タイミング調整回路５、レジスタ４、周波数比検出回路１０、周波数比検出回路２０を有する。
　周波数比検出回路１０は、回路２からクロック信号を受信するとともに、周波数比検出回路２０へ回路２のクロック信号を受信し、周波数比検出回路２０を介して、回路３のクロック信号を取得する。また、周波数比検出回路２０は、回路３からクロック信号を取得するとともに、周波数比検出回路１０へ回路３のクロック信号を送信し、周波数比検出回路１０を介して、回路２のクロック信号を受信する。
　そして、周波数比検出回路１０、および周波数比検出回路２０は、実施例１と同様の処理を行うことで、動作周波数の比を検出し、検出した動作周波数の比をレジスタ４に格納する。その後、タイミング調整回路５は、レジスタ４に格納された動作周波数の比を用いて、回路２が回路３へ送信するデータ信号のタイミング調整を行う。このように、情報処理装置１ａは、データ送信側回路のクロック信号と、データ受信側回路のクロック信号とを伝達できるのであれば、周波数比検出回路１０、および周波数比検出回路２０を任意の位置に設定してもよい。
　なお、周波数比検出回路１０、および周波数比検出回路２０の動作を制御する「イネーブル」は、周波数比検出回路１０と周波数比検出回路２０とで共通した信号であっても良いし、異なる信号であってもよい。また、情報処理装置１ａは、タイミング調整回路５がレジスタ４に動作周波数の比が登録されたことを認識した場合には、周波数比検出回路１０と周波数比検出回路２０との動作を停止させてもよい。
（２）クロック信号について
　上述した周波数比検出回路１０、および周波数比検出回路２０は、回路２、および回路３のクロック信号を用いて、動作周波数の比を検出した。しかし、実施例はこれに限定されるものではない。すなわち、周波数比検出回路１０、および周波数比検出回路２０は、周期性を有し、回路２と回路３がデータ信号を送受信する周波数の比と同様の比を有する信号であれば、任意の信号を用いて、動作周波数の比を検出することができる。
　例えば、周波数比検出回路１０、および周波数比検出回路２０は、回路２と回路３との間のケーブル認識信号を用いてもよい。また、周波数比検出回路１０、および周波数比検出回路２０は、回路２、および回路３のクロック信号を分周した信号を用いて動作周波数の比を検出してもよい。
（３）回路について
　上述した回路２、および回路３は、同一の情報処理装置１に設置された回路であった。しかし、実施例はこれに限定されるものではなく、それぞれ異なる装置内に設置された回路であっても良い。また、回路２、回路３は、データ伝送装置等の回路以外にも、任意の回路を適用することができる。すなわち、タイミング調整回路５は、回路２、回路３の種類によらず、回路２、回路３が送受信するデータ信号のタイミング調整を行う事ができる。
（４）カウンタ部について
　上述したカウンタ部１６は、回路２のクロックでカレントデータの周期をカウントした。しかし、実施例はこれに限定されるものではない。例えば、カウンタ部１６は、カレントデータの周期を秒単位で計数するタイマでもよい。このような場合には、周波数比検出回路１０と周波数比検出回路２０は、計数した秒数を通知し合い、通知した秒数の除算やデコードを行うことで、動作周波数の比を算出してもよい。
　なお、上述した位相調整回路１１、カウンタ制御部１２、カウンタ部１６の機能は、矛盾しない範囲で組み合わせて実施することができる。また、上述した周波数比検出回路１０と周波数比検出回路２０の機能は、入力するクロック信号を切り換えることで、回路２と回路３の動作周波数の比を順に求めるように発揮されてもよい。
　１、１ａ　情報処理装置
　２、３　回路
　４　レジスタ
　５　タイミング調整回路
　６　制御部
　７　バッファ
　１０、２０　周波数比検出回路
　１１　位相調整回路
　１２　カウンタ制御部
　１３　サンプル部
　１４　シフト部
　１５　サイクル検出部
　１６　カウンタ部
　３０　タイミング調整装置

Claims (9)

  1. 　データ信号を送信する送信側回路のクロック信号に従って、前記データ信号を受信する受信側回路のクロック信号の値をラッチしたパターン信号を生成する第１の生成部と、
    　前記送信側回路のクロック信号を基準として、前記第１の生成部が生成したパターン信号の周期を検出する第１の検出部と、
    　前記受信側回路のクロック信号に従って、前記送信側回路のクロック信号の値をラッチしたパターン信号を生成する第２の生成部と、
    　前記受信側回路のクロック信号を基準として、前記第２の生成部が生成したパターン信号の周期を検出する第２の検出部と、
    　前記第１の検出部が検出した周期と、前記第２の検出部が検出した周期との比を用いて、前記送信側回路が送信したデータ信号の周波数を調整する調整部と
    　を有することを特徴とするタイミング調整装置。
  2. 　前記第１の検出部は、
    　前記第１の生成部が生成したパターン信号の、任意のタイミングにおける波形を保持する第１の保持部と、
    　前記第１の生成部が生成したパターン信号の波形を随時取得する第１の取得部と、
    　前記第１の取得部が取得した波形と前記第１の保持部が保持する波形とを随時比較し、前記第１の取得部が取得した波形と前記第１の保持部が保持する波形とが一致してから再度一致するまでの間隔をカウントする第１のカウント部と、
    　前記第１のカウント部がカウントした値を前記周期として出力する第１の出力部と
    　を有することを特徴とする請求項１に記載のタイミング調整装置。
  3. 　前記第１の保持部は、複数のバッファに対して前記パターン信号を段階的に入力した際に各バッファが保持した値を前記パターン信号の波形として保持し、
    　前記第１の取得部は、前記第１の生成部が生成したパターン信号を段階的に遅延させた複数の信号をそれぞれ異なるバッファに入力し、各バッファが保持した値を前記パターン信号の波形として取得し、
    　前記第１のカウント部は、前記第１の保持部が保持した値と前記第１の取得部が取得した値とが一致してから再度一致するまでの間隔をカウントすることを特徴とする請求項２に記載のタイミング調整装置。
  4. 　前記第２の検出部は、
    　前記第２の生成部が生成したパターン信号の、任意のタイミングにおける波形を保持する第２の保持部と、
    　前記第２の生成部が生成したパターン信号の波形を随時取得する第２の取得部と、
    　前記第２の取得部が取得した波形と前記第２の保持部が保持する波形とを随時比較し、前記第２の取得部が取得した波形と前記第２の保持部が保持する波形とが一致してから再度一致するまでの間隔をカウントする第２のカウント部と、
    　前記第２のカウント部がカウントした値を前記周期として出力する第２の出力部と
    　を有することを特徴とする請求項１－３のいずれか１つに記載のタイミング調整装置。
  5. 　前記第２の保持部は、複数のバッファに対して前記パターン信号を段階的に入力した際に各バッファが保持した値を前記パターン信号の波形として保持し、
    　前記第２の取得部は、前記生成部が生成したパターン信号を段階的に遅延させた複数の信号をそれぞれ異なるバッファに入力し、各バッファが保持した値を前記パターン信号の波形として取得し、
    　前記第２のカウント部は、前記第２の保持部が保持した値と前記第２の取得部が取得した値とが一致してから再度一致するまでの間隔をカウントすることを特徴とする請求項４に記載のタイミング調整装置。
  6. 　前記調整部は、前記第２の検出部が検出した周期分の前記データ信号を、前記第１の検出部が検出した周期分のデータ信号に変換することを特徴とする請求項１－３のいずれか１つに記載のタイミング調整装置。
  7. 　前記調整部は、前記第１の検出部が検出した周期と、前記第２の検出部が検出した周期とを保持するレジスタを有することを特徴とする請求項１－３のいずれか１つに記載のタイミング調整装置。
  8. 　送信側回路が受信側回路に送信したデータ信号の周波数を調整するタイミング調整回路において
    　前記送信側回路のクロック信号に従って前記受信側回路のクロック信号の値をラッチした第１のパターン信号の周期と、前記受信側回路のクロック信号に従って前記送信側回路のクロック信号の値をラッチした第２のパターン信号の周期とを記憶するレジスタと、
    　前記レジスタが記憶する前記第１のパターン信号の周期と、前記第２のパターン信号の周期との比を用いて、前記送信側回路が送信したデータ信号の周波数を調整する調整部と
    　を有することを特徴とするタイミング調整回路。
  9. 　データ信号の周波数を調整するタイミング調整装置が、
    　前記データ信号を送信する送信側回路のクロック信号に従って、前記データ信号を受信する受信側回路のクロック信号の値をラッチしたパターン信号を生成し、
    　前記送信側回路のクロック信号を基準として、前記パターン信号の周期を検出し、
    　前記受信側回路のクロック信号に従って、前記送信側回路のクロック信号の値をラッチした第２のパターン信号を生成し、
    　前記受信側回路のクロック信号を基準として、前記第２のパターン信号の周期を検出し、
    　前記検出した各周期の比を用いて、前記送信側回路が送信したデータ信号の周波数を調整する
    　処理を実行することを特徴とするタイミング調整方法。
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