JPH0552977B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明はマイクロ・プロセツサに関し、特にマ
イクロ・プロセツサによる入出力制御ICあるい
は主記憶のアクセス制御回路に関する。 〔従来の技術〕 従来、マイクロ・プロセツサが通信制御用IC
や磁気デイスク制御ICといつた入出力制御ICを
アクセスする場合には、入出力命令を用いてアク
セスを行なつており、命令で連続して同一の入出
力制御ICをアクセスする場合にもマイクロ・プ
ロセツサの動作周波数が低く、かつ命令のフエツ
チ動作が必ず入出力アクセスの間に入るため、入
出力制御ICのリカバリー時間、つまり次のアク
セスが開始されるまでに空けなければならない時
間が問題になることはなかつた。 第６図は従来のマイクロ・プロセツサが入出力
命令を連続して実行した場合の外部アクセスに関
するタイミング・チヤートである。ストローブ信
号は、データをリードあるいはライトするための
信号であり、アクテイブの間はアクセス時間を示
し、インアクテイブになつてから再びその入出力
制御ICをアクセスするためにストローブ信号が
アクテイブになるまでがリカバリー時間となる。 なお、TI、T1、T2、T3はそれぞれ外部アク
セスを行なわないアイドル状態、アドレス情報お
よびアクセスの情報を区別するための情報が出力
される第１の状態、アクセス・ストローブ信号が
アクテイブになつてアクセスが開始される第２の
状態、アクセス・ストローブ信号がインアクテイ
ブになつてアクセスが終了する第３の状態であ
る。 〔発明が解決しようとする問題点〕 現在、LSIの集積度が向上するなかで、マイク
ロ・プロセツサの性能、機能もミニ・コンピユー
タや汎用中型コンピユータにせまるものがある。
特に素子技術の面では動作周波数の向上、アーキ
テクチヤの面ではパイパラインの構造の導入など
があげられる。 アーキテクチヤ面における性能向上に伴い、マ
イクロ・プロセツサの外部をアクセスする比率、
いわゆるバス・アクセス率が非常に高くなつてき
た。つまり、パイパライン構造のため、逐次的に
処理されていた命令フエツチ、命令デコード、オ
ペランド・アクセス、命令実行といつた処理が並
行して実行されることになる。従つて、オペラン
ドのアクセスも命令実行レベルにある命令の後に
実行される命令に必要なオペランドの読み出しが
行なわれたり、命令実行レベルで終了した命令に
含まれていたオペランドの書き込みが行なわれる
ことになる。 このため、同一入出力制御ICに対して入出力
命令が連続して実行される場合には入出力制御
ICに対するアクセスのためとバス・サイクルが
連続して発生する場合が在り得ることになり、入
出力制御ICのリカバリー時間を保証できないと
いう問題が出て来る。 この問題を解決する手段としてリカバリー時間
が問題となるような入出力制御ICに対しては入
出力命令を連続して実行しないようにソフトウエ
アを作成する方法があげられる。ところが、この
方法ではそのマイクロ・プロセツサのパイプライ
ン構造、命令の並行実行の程度、クロツク周波数
や、入出力制御ICのリカバリー時間といつたハ
ードウエア上の要素も考慮してソフトウエアを作
らなければならない。従つて、ソフトウエア開発
者に対する負担が大きくなり、さらに上記のハー
ドウエア上の要素が異なつた別のシステムでは同
一プログラムが動作しないということが発生しう
る。 種々のシステムで動作させるために、入出力命
令間に十分な時間を取るようなソフトウエアを作
成したとしても、リカバリー時間を多く必要とし
ないシステムではその性能を十分に発揮できない
ことになる。 以上述べたようにソフトウエアでリカバリー時
間を確保する方法には欠点が多くある。 もう一つの解決手段としては、アクセスが連続
したような場合にでもリカバリー時間を満足する
ように動作周波数を下げる方法がある。しかし、
この方法では、マイクロ・プロセツサが本来持つ
ている性能を十分に発揮することができず、大幅
な性能低下となつてしまう。 〔問題点を解決するための手段〕 本発明のアクセス制御回路は、アクセス対象の
アドレス情報およびアクセスの種類を区別するた
めの情報を出力した後、ストローブ信号を発生す
ることによりアクセス対象へのアクセスを開始す
るアクセス制御回路において、前記ストローブ信
号の発生を延期させるウエイト信号入力と、アク
セスを開始してから前記ストローブ信号を発生さ
せる以前の状態において前記ウエイト信号がアク
テイプの場合には前記ストローブ信号の発生を押
え、前記ウエイト信号がインアクテイブになつて
から前記ストローブ信号を発生させる手段を有す
ることを特徴とする。 〔実施例〕 次に、本発明の実施例について図面を参照して
説明する。 第１図は本発明を実施した２相クロツク方式の
アクセス制御回路の一実施例のブロツク図であ
る。組合わせ論理回路（PLA）１０１は現在の
バス・ステートと外部からの入力信号により次の
バス・ステートを決定する論理回路である。Ｄ型
フリツプ・フロツプ１０５から１０９は第１のク
ロツク１１５をクロツク信号とし、それぞれ出力
は現在のバス・ステートであるアイドルの状態、
TI、バス・サイクルの第１の状態T1、バス・サ
イクルの待ちの状態TPW、バス・サイクルの第
２の状態T2、バス・サイクルの第３の状態T3を
示す。アイドルの状態TIはプロセツサが外部ア
クセスを行なわない状態である。第１の状態T1
はアクセスの最初の状態で、プロセツサからはア
ドレス情報およびメモリに対するアクセスか入出
力装置に対するアクセスかといつたアクセスの種
類を区別するための情報が出力される。待ちの状
態TPWではプロセツサから出力された情報は第
１の状態T1において出力される情報がそのまま
出力される。第２の状態T2ではアクセス・スト
ローブ信号がアクテイブとなり、メモリ素子や入
出力装置に対する実際のアクセスが開始される。
本実施例では第２の状態T2を示す信号、つまり
Ｄ型フリツプ・フロツプ１０８の出力信号がアク
セス・ストローブ信号となる。第３の状態T3で
はアクセス・ストローブ信号がインアクテイブと
なりアクセスが終了する。Ｄ型フリツプ・フロツ
プ１１０から１１４は第２のクロツク信号１１６
をクロツクとし、現在の状態を遅延させるための
ものであり、各出力はPLA１０１に入力されて
いる。さらに、PLA１０１にはアクセス要求信
号１０２と、アクセス・ストローブ信号の発生の
引き延ばしを要求するウエイト信号１０３が入力
されている。 第２図は本実施例の動作を示す状態遷移図、次
表はこれを表にしたものである。

〔発明の効果〕

以上説明したように本発明は、プロセツサのバ
ス・ステート・シーケンサにバス・アクセスの起
動を示すストローブ信号の発生を延期させるため
の信号（ウエイト信号）を入力し、プロセツサが
アクセスをしようとする素子がそのリカバリー時
間を満足していない場合にのみウエイト信号をア
クテイブとすることによりプロセツサに対しアク
セス起動ストローブ信号の発生を延期させ、アク
セスした素子のリカバリー時間を確保させること
により、プロセツサの性能をそこなうことなくリ
カバリー時間の大きい素子の接続を可能とする効
果がある。

【図面の簡単な説明】

第１図は本発明のアクセス制御回路の一実施例
の回路図、第２図は第１図の実施例の状態遷移
図、第３図は第１図の実施例のタイミングチヤー
ト、第４図は本発明を実施したプロセツサを応用
したコンピユータの一構成例の回路図、第５図は
第４図の回路のタイミング・チヤート、第６図は
従来のコンピユータのバス・アクセスに関するタ
イミング・チヤートである。 １０２……組合わせ論理回路、１０５−１１４
……Ｄ型フリツプ・フロツプ、５０１……プロセ
ツサ、５０７……入出力制御IC、５０８……デ
コーダ、５１０……オアゲート、５１１，５１４
……アンドゲート、５１２……タイマ、１０２…
…アクセス要求信号、１０３……ウエイト信号、
１１５……第１のクロツク、１１６……第２のク
ロツク。

Claims (1)

【特許請求の範囲】
1. １ 前回のアクセス要求にもとづくデータのリー
   ド／ライト実行から次のアクセス要求を受け付け
   るまでに所定のリカバリ時間を要する入出力ユニ
   ツトのためのアクセス制御回路であつて、前記入
   出力ユニツトに対する今回のアクセス要求が前記
   入出力ユニツトに対する前回のアクセス要求から
   前記リカバリ時間を経過した後のものであるか否
   かを判定して出力する手段と、この手段の出力が
   前記今回のアクセス要求が前記前回のアクセス要
   求から前記リカバリ時間を経過した後のものでな
   いことを示すことに応答して、前記リカバリ時間
   が経過するまでウエイト信号を発生する手段と、
   この手段からの前記ウエイト信号に応答して、前
   記今回のアクセス要求に待ちの状態を挿入して前
   記入出力ユニツトに対するアクセスを遅らせ、前
   記リカバリ時間の経過後、前記入出力ユニツトへ
   のアクセスを実行する手段とを備えるアクセス制
   御回路。