JPS61220033A - 電子計算機制御方式 - Google Patents
電子計算機制御方式Info
- Publication number
- JPS61220033A JPS61220033A JP6132685A JP6132685A JPS61220033A JP S61220033 A JPS61220033 A JP S61220033A JP 6132685 A JP6132685 A JP 6132685A JP 6132685 A JP6132685 A JP 6132685A JP S61220033 A JPS61220033 A JP S61220033A
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- JP
- Japan
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- operand
- reading
- instruction
- unit
- read
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機の制御方式に関し、特に命令を実行
するために必要なデータを命令実行に先立って、読出す
場合の制御方式に関する。
するために必要なデータを命令実行に先立って、読出す
場合の制御方式に関する。
記憶装置に格納された命令の列を次々に読出して、実行
する電子計算機では性能を上げるために、命令のデコー
ド、オペランドの読出し、および命令の実行を行う部分
を並行動作させ命令の実行が行なわれている間にその命
令に絖く命令のデコードや、オペランドの読出しを行な
う、いわゆるパイプライン方式が採られることがある。
する電子計算機では性能を上げるために、命令のデコー
ド、オペランドの読出し、および命令の実行を行う部分
を並行動作させ命令の実行が行なわれている間にその命
令に絖く命令のデコードや、オペランドの読出しを行な
う、いわゆるパイプライン方式が採られることがある。
この方式によると命令の実行完了を待たずに次の命令の
オペランド読出しに入ることがある。これをオペランド
のプリフェッチと呼んでいる。
オペランド読出しに入ることがある。これをオペランド
のプリフェッチと呼んでいる。
一方、電子計算機には割込みと呼ばれる外部からの信号
によって、命令の実行順序を変える手段を持つのが普通
である。電子計算機は割込みが入いると次に実行する筈
だった命令の実行は行なわずに割込みに対する特定の処
理を行う、この場合、プリ７エツチされていたオペラン
ドは、一旦、捨てられ、割込み処理が終了し、再び以箭
の命令列に戻った時にもう一度オペランドアエッチが行
なわれるのが普通である。すなわち、オペランドは読出
されても使用されるとは限らない。
によって、命令の実行順序を変える手段を持つのが普通
である。電子計算機は割込みが入いると次に実行する筈
だった命令の実行は行なわずに割込みに対する特定の処
理を行う、この場合、プリ７エツチされていたオペラン
ドは、一旦、捨てられ、割込み処理が終了し、再び以箭
の命令列に戻った時にもう一度オペランドアエッチが行
なわれるのが普通である。すなわち、オペランドは読出
されても使用されるとは限らない。
通常の記憶装置ではデータを何度続出してもデータの値
は変らずまた他に何ら影響も及ぼさない。
は変らずまた他に何ら影響も及ぼさない。
しかしながら、入出力装置の中には、データが読出され
ることによってその状態を変えるものがある。従って、
この種の入出力装置の場合にはデータが読出される回数
が問題となる。従って、前述のようにオペランドが読出
された後播てられると状態が変化し、入出力装置を正し
く制御することが出来ないという欠点がめった。
ることによってその状態を変えるものがある。従って、
この種の入出力装置の場合にはデータが読出される回数
が問題となる。従って、前述のようにオペランドが読出
された後播てられると状態が変化し、入出力装置を正し
く制御することが出来ないという欠点がめった。
本発明の目的は、オペランドの読出し時にそれがプリフ
ェッチであるか、あるいは、読出したオペランドが確実
に使用される命令の実行部からの要求なのかを入出力装
置に与えることによシ、プリ７エツチによるオペランド
読出しを防ぐ電子計算器制御方式を提供することにある
。
ェッチであるか、あるいは、読出したオペランドが確実
に使用される命令の実行部からの要求なのかを入出力装
置に与えることによシ、プリ７エツチによるオペランド
読出しを防ぐ電子計算器制御方式を提供することにある
。
本発明によれば、オペランドのプリフェッチ時に外部か
らのある特定信号を監視し、この信号が活性化された場
合には以後のプリ７エツチを中止し、この信号が活性化
されたオペランドについては命令の実行部がそのオペラ
ンドを使用する時にもう一度オペランド読出しを行なう
と共に、このオペランド読出し時には、ある特定の信号
を外部に出力することを特徴とする電子計算機制御方式
が得られる。従って、入出力装置は、実行部によるオペ
ランド読出しの場合のデータを出力すれば良いことにな
る。
らのある特定信号を監視し、この信号が活性化された場
合には以後のプリ７エツチを中止し、この信号が活性化
されたオペランドについては命令の実行部がそのオペラ
ンドを使用する時にもう一度オペランド読出しを行なう
と共に、このオペランド読出し時には、ある特定の信号
を外部に出力することを特徴とする電子計算機制御方式
が得られる。従って、入出力装置は、実行部によるオペ
ランド読出しの場合のデータを出力すれば良いことにな
る。
次に本発明の一実施例について、図面を参照して説明す
る。
る。
図面を参照すると本発明の実施例は、命令の列を保持す
る命令キ為−レジスタ１と、命令をデコードするための
デコードユニット２と、オペランドのプリ７エツチを許
可するか否かの状態を保持するプリ７エツチ許可ツリツ
ブフロツプ３と、デコードされた命令の列を保持するデ
コーデット命令キ為−レジスタ４と命令の演算実行を行
う実行ユニット５と、オペランドの読出しを行なうオペ
ランドユニット８と、読出されたオペランドが保時され
るオペ２ンド８？為−レジスタ１１とプリ７エツチ許可
７２グによってプリフェッチを制限するための論理積ゲ
ート６と実行ユニット５とオペランドユニット８とから
のプリフェッチ許可要求の論理和を求めるための論理和
ゲート７と記憶装置９と入出力装置１０と含む。
る命令キ為−レジスタ１と、命令をデコードするための
デコードユニット２と、オペランドのプリ７エツチを許
可するか否かの状態を保持するプリ７エツチ許可ツリツ
ブフロツプ３と、デコードされた命令の列を保持するデ
コーデット命令キ為−レジスタ４と命令の演算実行を行
う実行ユニット５と、オペランドの読出しを行なうオペ
ランドユニット８と、読出されたオペランドが保時され
るオペ２ンド８？為−レジスタ１１とプリ７エツチ許可
７２グによってプリフェッチを制限するための論理積ゲ
ート６と実行ユニット５とオペランドユニット８とから
のプリフェッチ許可要求の論理和を求めるための論理和
ゲート７と記憶装置９と入出力装置１０と含む。
次に本実施例の動作について説明する。
通常プリ７エツチ許可フリツプフロツプ３は−１１にセ
トされておシ命令キエーレジスタ１から取出された命令
は、デコードユニット２によってデコードされオペラン
ドが必要な場合には論理積ゲート６を介してオペ論理積
ゲート６はプリフェッチ許可７リツプフロツク３が’Ｉ
Ｉにセットされているとき疋はオペランドの読出し要求
が伝わるようにするためのものめる。オペランドの読出
し要求を受付けるとオペランドユニット８は記憶装置９
または、入出力装置１０からデータを読出し、オペラン
ドキエーレジスタ１１に入れる。−万、デコードユニッ
ト２はデコードした結果をデコーデット命令キエ−４に
入れ、実行ユニット５はこれを順次読出して実行する。
トされておシ命令キエーレジスタ１から取出された命令
は、デコードユニット２によってデコードされオペラン
ドが必要な場合には論理積ゲート６を介してオペ論理積
ゲート６はプリフェッチ許可７リツプフロツク３が’Ｉ
Ｉにセットされているとき疋はオペランドの読出し要求
が伝わるようにするためのものめる。オペランドの読出
し要求を受付けるとオペランドユニット８は記憶装置９
または、入出力装置１０からデータを読出し、オペラン
ドキエーレジスタ１１に入れる。−万、デコードユニッ
ト２はデコードした結果をデコーデット命令キエ−４に
入れ、実行ユニット５はこれを順次読出して実行する。
この時、オペランドが必要な場合にはオペランドユニッ
ト８に対しオペランド要求を行なう、オペランドユニッ
ト８は、オペランドキ、−１１にあらかじめ読出されて
いるデータを実行ユニット５に送る。
ト８に対しオペランド要求を行なう、オペランドユニッ
ト８は、オペランドキ、−１１にあらかじめ読出されて
いるデータを実行ユニット５に送る。
デコードユニット２とオペランドユニット８、および実
行ユニット５は、それぞれ独立して並行動作するように
構成され、「デコード→オペランド読出し→実行」はい
わゆるパイプライン処理で行なわれ、負荷の分散が最適
に行なわれた場合は実行ユニット５だけで動作した場合
の３倍の性能が得るような装置に対しては前述のような
問題がある。
行ユニット５は、それぞれ独立して並行動作するように
構成され、「デコード→オペランド読出し→実行」はい
わゆるパイプライン処理で行なわれ、負荷の分散が最適
に行なわれた場合は実行ユニット５だけで動作した場合
の３倍の性能が得るような装置に対しては前述のような
問題がある。
さて、本方式ではオペランドユニット８は、オペランド
のプリフェッチを行なう際に、プリフェッチであるか否
かを示す信号２４を出力する。入出力装［１１０が前述
のようなデータの読出しによって内部状態が変わるよう
な装置である場合には、入出力装置１０はブリチェッチ
による読出し要求に対し、読出し要求は無視し信号２３
をオペランドユニット８に返す。オペランドユニット８
は、信号２３が返って来たことによシブリフエッチ許可
ツリツブフロップ３を％ＯＩにセットし、以後のプリフ
ェッチをやめる。また、この時のデータは、オペランド
−？ニーには入れず、破棄する。尚、プリ７エツテユニ
ツト３はこの時のアドレス情報等、データ読出しに必要
なデータは保持しておく。
のプリフェッチを行なう際に、プリフェッチであるか否
かを示す信号２４を出力する。入出力装［１１０が前述
のようなデータの読出しによって内部状態が変わるよう
な装置である場合には、入出力装置１０はブリチェッチ
による読出し要求に対し、読出し要求は無視し信号２３
をオペランドユニット８に返す。オペランドユニット８
は、信号２３が返って来たことによシブリフエッチ許可
ツリツブフロップ３を％ＯＩにセットし、以後のプリフ
ェッチをやめる。また、この時のデータは、オペランド
−？ニーには入れず、破棄する。尚、プリ７エツテユニ
ツト３はこの時のアドレス情報等、データ読出しに必要
なデータは保持しておく。
入出力装置１０に読出しを要求した命令が実行ユニット
５で実行されると前述のように、実行ユニット５はオペ
２ンドユ二ツト８に対しオペランドを要求する。この場
合、オペ２ンドキーーは空であシオペランドユニットは
、オペランドキ晶−が空であることとプリ７エツチ許可
７リツプフロツプ３が％Ｏｘであることによシ信号２３
が返ってまた時のアドレス（即ち、入出力装置１ｏ）に
対しもう一度読出し要求を行なう。この場合、信号２４
はプリフェッチではないことを示している。必要なオペ
ランドの読出しが終了すると、オペランド８はプリ７エ
ツチ許可フリツプフロツプ３を１にしてオペランドのプ
リエッチを再開する。
５で実行されると前述のように、実行ユニット５はオペ
２ンドユ二ツト８に対しオペランドを要求する。この場
合、オペ２ンドキーーは空であシオペランドユニットは
、オペランドキ晶−が空であることとプリ７エツチ許可
７リツプフロツプ３が％Ｏｘであることによシ信号２３
が返ってまた時のアドレス（即ち、入出力装置１ｏ）に
対しもう一度読出し要求を行なう。この場合、信号２４
はプリフェッチではないことを示している。必要なオペ
ランドの読出しが終了すると、オペランド８はプリ７エ
ツチ許可フリツプフロツプ３を１にしてオペランドのプ
リエッチを再開する。
もし、プリフェッチ許可７リツプ７０ツブ３力口ＯＩに
セットされた後側込みが発生した場合には、実行ユニッ
トによシブリフエッチ許可７リツプフロツプ３を％ＩＩ
にセットして、オペランドのプリフェッチを再開する０
割込処理終了後は、入出力装置１０に対する読出し要求
はプリ７エツチによる読出し要求から行なわれることに
なる。入出力装置１０は信号２４がプリ７エツチを示し
ていない時の読出し要求に対し、データを出力するよう
にすれば、データの二度読みは起こらない。
セットされた後側込みが発生した場合には、実行ユニッ
トによシブリフエッチ許可７リツプフロツプ３を％ＩＩ
にセットして、オペランドのプリフェッチを再開する０
割込処理終了後は、入出力装置１０に対する読出し要求
はプリ７エツチによる読出し要求から行なわれることに
なる。入出力装置１０は信号２４がプリ７エツチを示し
ていない時の読出し要求に対し、データを出力するよう
にすれば、データの二度読みは起こらない。
本発明は以上説明したように、オペランドのプリ７エツ
チを行なう電子計算機においてプリ７工ツチ時の外部入
力信号によシ、プリ７エツチをやめ命令実行部がそのオ
ペランドを使用する時にオペランドの再７エツチを行な
うことによシ、データの読出しによシその状態を変える
入出力装置でも正しく制御できる。
チを行なう電子計算機においてプリ７工ツチ時の外部入
力信号によシ、プリ７エツチをやめ命令実行部がそのオ
ペランドを使用する時にオペランドの再７エツチを行な
うことによシ、データの読出しによシその状態を変える
入出力装置でも正しく制御できる。
図面は、本発明の一実施例を示すブロック図である。
１・・−・・命令キ為−レジスタ、２・・・・・・デコ
ードユニット、３・・・・・・プリ７エツチ許可クリツ
プ７０ツブ、４・・・・・・デコーデット命令キ為−レ
ジスタ、５・・−・・実行ユニット、６・・・・・・論
理積ゲート、７・・・・・・論理和ゲート、８・・−・
・オペランドユニット、９・・・・・・記憶装置、１０
・・・・・・人出装置、１１・・・・・・オペランドキ
代理人 弁理士 内 原 晋ニーツーごン
ードユニット、３・・・・・・プリ７エツチ許可クリツ
プ７０ツブ、４・・・・・・デコーデット命令キ為−レ
ジスタ、５・・−・・実行ユニット、６・・・・・・論
理積ゲート、７・・・・・・論理和ゲート、８・・−・
・オペランドユニット、９・・・・・・記憶装置、１０
・・・・・・人出装置、１１・・・・・・オペランドキ
代理人 弁理士 内 原 晋ニーツーごン
Claims (1)
- 記憶装置に格納された命令の列を読出してデコードし、
命令の実行に先立つて命令実行のために必要なオペラン
ドを読出す手段と命令を実際に実行する手段とが並行動
作し、命令の実行完了以前に次の命令のオペランドを読
出す電子計算機において、命令の実行に先立つオペラン
ドの読出し時に外部からの特定信号を監視し、前記特定
信号が活性化された場合には以後のオペランド先読みを
停止するとともに前記特定信号が活性化されたオペラン
ドについては命令を実行する手段がそのオペランド使用
する時にもう一度読出しを行ない、且つ実行部による読
出しであることを示す信号を外部に出力し、実行部によ
る読出しが終了すると、オペランドの先読み停止を解除
することを特徴とする電子計算機制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132685A JPS61220033A (ja) | 1985-03-26 | 1985-03-26 | 電子計算機制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132685A JPS61220033A (ja) | 1985-03-26 | 1985-03-26 | 電子計算機制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220033A true JPS61220033A (ja) | 1986-09-30 |
Family
ID=13167901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6132685A Pending JPS61220033A (ja) | 1985-03-26 | 1985-03-26 | 電子計算機制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220033A (ja) |
-
1985
- 1985-03-26 JP JP6132685A patent/JPS61220033A/ja active Pending
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